KR100406559B1 - 반도체 메모리 장치의 클럭 분배 회로 - Google Patents

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Abstract

본 발명에 따른 반도체 메모리 장치의 클럭 분배 회로 회로는 복수의 데이터 버퍼를 구동하기 위한 각 클럭 신호의 시간 차이를 줄이기 위해, 외부로부터 입력된 외부 클럭 신호에 동기시킨 내부 클럭 신호를 구동하는 클럭 구동 수단; 폴디드 클럭 분배 라인으로 형성되어, 상기 클럭 구동 수단에 의해 구동된 내부 클럭 신호가 전송되는 클럭 전송 라인; 및 상기 클럭 전송 라인의 대응되는 노드들에서의 클럭 신호들을 합성하는 복수의 클럭 합성 수단을 포함하여, 클럭 신호를 전송하는 메탈 라인의 두 노드에서의 클럭 신호를 각각 혼합한 클럭 신호를 해당하는 클럭 신호를 데이터 버퍼에 입력하여 모든 데이터 버퍼의 인에이블 시점을 동일하게 만들기 때문에, 데이터 셋업/홀드 시간을 줄이므로 반도체 메모리 장치의 동작을 고속으로 수행하는 반도체 메모리 장치의 데이터 입출력 회로에 관한 것이다.

Description

반도체 메모리 장치의 클럭 분배 회로{Clock distribution circuit of a semiconductor memory device}
본 발명은 반도체 메모리 장치의 클럭 분배 회로에 관한 것으로, 보다 상세하게는 복수의 데이터 버퍼를 구동하기 위한 각 클럭 신호의 시간 차이를 줄이기 위해 클럭 신호를 전송하는 메탈 라인의 두 노드에서의 클럭 신호를 각각 혼합한 클럭 신호를 해당하는 클럭 신호를 데이터 버퍼에 입력하여 모든 데이터 버퍼의 인에이블 시점을 동일하게 만들어 데이터 셋업/홀드 시간을 줄이므로 반도체 메모리 장치의 동작을 고속으로 수행할 수 있는 반도체 메모리 장치의 데이터 입출력 회로에 관한 것이다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 클럭 분배 회로를 나타낸 블록도이다.
종래 기술에 따른 반도체 메모리 장치의 클럭 분배 회로는, 외부 클럭 신호에 지연 동기 루프 DLL 또는 위상 동기 루프 PLL를 사용하여 동기시킨 내부 클럭 신호 ICLK를 클럭 전송 라인(메탈 라인) CL으로 구동하는 클럭 구동부(1)와, 클럭 전송 라인 CL을 통해 전송된 클럭 신호 NCLK 및 DCLK에 따라 데이터를 버퍼링하는 데이터 버퍼 (2, 3)를 포함한다.
이와 같이 구성된 종래 기술의 반도체 메모리 장치의 입출력 회로의 동작을 도 2의 타이밍도를 참조하여 설명하면 다음과 같다.
먼저, 외부로부터 입력된 외부 클럭 신호에 동기된 내부 클럭 신호 ICLK가클럭 구동부(1)에 의해 구동되어 메탈 라인로 형성된 클럭 전송 라인 CL을 통해 각각 데이터 버퍼(2, 3)에 전달된다.
그러나, 도 2에 도시된 바와 같이, 클럭 구동부(1)에서 가장 먼 데이터 버퍼(3)에 입력되는 클럭 신호 DCLK는 클럭 구동부(1)에서 가장 가까운 데이터 버퍼(2)에 입력되는 클럭 신호 NCLK보다 일정 시간 DT만큼 지연된다.
따라서, 클럭 구동부(1)에서 가장 가까운 데이터 버퍼(2)에서 데이터가 출력되는 타이밍과 가장 먼 데이터 버퍼(3)에서 데이터가 출력되는 타이밍에는 일정 시간 DT 이상의 차이가 발생하기 때문에 최악의 경우 데이터 오류가 발생한다.
이러한 데이터 오류를 방지하기 위해서는 데이터 셋업/홀드 시간을 길게 설정하여야 하는데, 데이터 셋업/홀드 시간을 길게 설정하게 되면, 반도체 메모리 장치의 동작 속도가 지연되는 문제점이 발생하였다.
이와 같은 문제점을 해결하기 위한 본 발명의 목적은, 반도체 메모리 장치의 클럭 분배 회로의 클럭 전송 라인에 클럭 합성 수단을 연결하여 모든 데이터 버퍼에 동일한 타이밍의 클럭 신호를 출력하여 반도체 메모리 장치의 동작을 고속으로 수행하는 것이다.
본 발명의 다른 목적은, 반도체 메모리 장치의 클럭 분배 회로의 클럭 전송 라인에 클럭 합성 수단을 연결하여 클럭 구동기의 구동 능력을 줄여 칩면적을 줄이는 것이다.
본 발명의 또 다른 목적은, 반도체 메모리 장치의 클럭 분배 회로의 클럭 전송 라인에 클럭 합성 수단을 연결하여 클럭 구동기의 구동 능력을 줄여 피크 전류를 줄이는 것이다.
도 1은 종래 기술의 반도체 메모리 장치의 클럭 분배 회로를 나타낸 블록도.
도 2는 도 1의 블록도에서 클럭 신호의 지연을 보인 타이밍도.
도 3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 클럭 분배 회로를 나타낸 블록도.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 클럭 분배 회로를 나타낸 블록도.
도 5는 도 4의 블록도에서 수신부의 상세 블록도.
도 6은 도 5의 블록도에서 비교부의 상세 회로도.
도 7은 도 5의 블록도에서 위상 합성부의 상세 회로도.
도 8은 도 4의 블록도에 따른 반도체 메모리 장치의 클럭 분배 회로의 동작 타이밍도.
도 9는 도 4의 블록도에서 수신부의 다른 실시예를 나타낸 상세 블록도.
도 10은 도 4의 블록도의 시뮬레이션 파형도.
도 11은 종래 기술과 본 발명의 반도체 메모리 장치의 클럭 분배 회로의 소비 전류를 나타낸 파형도.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 클럭 분배 회로는, 외부로부터 입력된 외부 클럭 신호에 동기시킨 내부 클럭 신호를 구동하는 클럭 구동 수단; 폴디드 클럭 분배 라인으로 형성되어, 상기 클럭 구동 수단에 의해 구동된 내부 클럭 신호가 전송되는 클럭 전송 라인; 및 상기 클럭 전송 라인의 대응되는 노드들에서의 클럭 신호들을 합성하는 복수의 클럭 합성 수단을 포함하는 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 클럭 분배 회로는, 외부로부터 입력된 외부 클럭 신호에 동기시킨 내부 클럭 신호 및 반전 내부 클럭 신호를 각각 구동하는 클럭 구동 수단 및 반전 클럭 구동 수단; 폴디드 클럭 분배 라인으로 형성되어, 상기 클럭 구동 수단 및 반전 클럭 구동 수단에 의해 구동된 내부 클럭 신호 및 반전 내부 클럭 신호가 각각 전송되는 클럭 전송 라인 및 반전 클럭 전송 라인; 및 상기 클럭 전송 라인 및 반전 클럭 전송 라인의 대응되는 노드들에서의 클럭 신호들을 합성하는 복수의 클럭 합성 수단을 포함하는 것을 특징으로 한다.
내부 클럭 신호를 구동하는 클럭 구동 수단; 상기 내부 클럭 신호가 전송되는 클럭 전송 라인; 상기 클럭 전송 라인의 대응되는 노드들에서의 클럭 신호들을 합성하여 출력하는 복수개의 클럭 합성 수단; 상기 복수개의 클럭 합성 수단으로부터 출력된 클럭 신호에 따라 데이터를 버퍼링하는 복수개의 데이터 버퍼; 및 상기 복수개의 데이터 버퍼로부터 출력된 데이터를 외부로 출력하거나 외부로부터 데이터를 입력받는 복수개의 데이터 패드; 를 포함하여 구성된 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 클럭 분배회로를 나타낸 블록도이다.
본 발명에 따른 반도체 메모리 장치의 클럭 분배 회로는, 외부로부터 입력된 외부 클럭 신호에 동기시킨 내부 클럭 신호 ICLK를 포워드(forward) 클럭 전송 라인(12)으로 구동하는 클럭 구동부(11)와, 포워드 클럭 전송 라인(12) 및 백워드(backward) 클럭 전송 라인(13)의 각각 대응되는 노드들에서의 클럭 신호 FCLK 및 BCLK를 합성하여 출력하는 클럭 합성부(15, 16)와, 그 클럭 합성부(15, 16)에서 출력된 클럭 신호 CCLK에 따라 데이터를 버퍼링하는 데이터 버퍼(17, 18)를 포함한다.
여기서, 포워드 클럭 전송 라인(12)은 클럭 구동부(11)에 연결되어 양쪽 끝에 배치된 데이터 버퍼(16) 위치까지 배치되고, 백워드 클럭 전송 라인(13)은 양쪽 끝에 배치된 데이터 버퍼(16) 위치까지 배치된 포워드 클럭 전송 라인(12)에 연결되고, 클럭 구동부(11) 위치까지 연장되어 배치된다. 즉, 폴디드 클럭 분배라인(folded clock distribution line; FCDL)을 이용한다.
이와 같이 구성된 본 발명 반도체 메모리 장치의 데이터 입출력 회로의 동작을 설명하면 다음과 같다.
먼저, 외부로부터 입력된 외부 클럭 신호에 동기시킨 내부 클럭 신호 ICLK는 포워드 클럭 전송 라인(12) 및 백워드 클럭 전송 라인(13)에 의해 데이터 버퍼(17, 18)에 전달된다.
이때, 클럭 합성부(15, 16)는 해당하는 노드, 즉 포워드 클럭 전송 라인(12)의 해당하는 노드 및 백워드 클럭 전송 라인(13)의 해당하는 노드에서의 클럭 신호 FCLK 및 BCLK를 입력받아 이들의 위상을 합성하여 해당하는 각 데이터 버퍼(17, 18)에 각각 인가한다.
여기서, 클럭 구동부(11)를 기준으로 포워드 클럭 전송 라인(12) 및 백워드 클럭 전송 라인(13)은 대칭적으로 이어져 있고, 동일한 메탈 라인으로 동일한 조건에서 동일한 길이를 가지기 때문에 모든 데이터 버퍼(17, 18)에서 데이터가 출력되는 시간은 차이가 발생하지 않는다.
따라서, 모든 데이터 버퍼(17, 18)에서 데이터가 출력되는 시점은 시간적으로 동일하게 된다.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 클럭 분배 회로를 나타낸 블록도이다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 클럭 분배 회로는, 외부로부터 입력된 외부 클럭 신호에 동기시킨 내부 클럭 신호 ICLK 및 /ICLK를 각각구동하여 포워드 클럭 전송 라인(23, 24)에 전송하는 클럭 구동부(21, 22)와, 포워드 클럭 전송 라인(23, 24) 및 백워드 클럭 전송 라인(25, 26)의 해당하는 노드에서의 클럭 신호 FCLK, /FCLK, BCLK 및 /BCLK를 인가받아 이들의 위상을 합성하여 출력하는 클럭 합성부(27, 28)와, 클럭 합성부(27, 28)에서 출력된 클럭 신호 CCLK에 따라 데이터를 버퍼링하는 데이터 버퍼(29, 30)를 포함한다.
여기서, 포워드 클럭 전송 라인(23, 24)은 클럭 구동부(21)에 연결되어 양쪽 끝에 배치된 데이터 버퍼(28) 위치까지 배치되고, 백워드 클럭 전송 라인(25, 26)은 양쪽 끝에 배치된 데이터 버퍼(28) 위치까지 배치된 포워드 클럭 전송 라인(23, 24)에 각각 연결되고, 클럭 구동부(21) 위치까지 연장되어 배치된다. 즉, 차동 폴디드 클럭 분배 라인(differential folded clock distribution line)을 사용한다. 따라서, 클럭 신호들 FCLK, /FCLK, BCLK 및 /BCLK의 진폭의 감소에 의한 스큐(skew)를 줄일 수 있고, 공통 모드 성분인 외부 노이즈에 의한 영향을 받지 않게 된다.
도 5는 도 4에 도시된 본 발명의 다른 실시예에 따른 클럭 분배 회로의 클럭 합성부(27)의 상세 블록도이다.
클럭 합성부(27)는, 포워드 클럭 전송 라인(23, 24)의 해당하는 노드에서의 클럭 신호 FCLK 및 /FCLK의 위상을 비교하는 위상 비교부(31)와, 백워드 클럭 전송 라인(25, 26)의 해당하는 노드에서의 클럭 신호 BCLK 및 /BCLK의 위상을 비교하는 위상 비교부(32)와, 두 개의 위상 비교부(31, 32)의 클럭 신호들 SCLK1 및 SCLK2의 위상을 합성하는 위상 합성부(33)를 포함한다.
도 6은 도 5에 도시된 클럭 합성부(27)의 위상 비교부(31)의 상세 회로도이다.
위상 비교부(31)는, 게이트가 공통 연결되어 포워드 클럭 전송 라인(23)의 클럭 신호 FCLK가 인가되고 공통 드레인을 갖는 피모스 트랜지스터 PM1 및 엔모스 트랜지스터 NM1와, 게이트가 공통 연결되어 반전 포워드 클럭 전송 라인(24)의 클럭 신호 /FCLK가 인가되고 공통 드레인을 갖는 피모스 트랜지스터 PM2 및 엔모스 트랜지시터 NM2와, 게이트가 피모스 트랜지스터 PM1 및 엔모스 트랜지스터 NM1의 공통 드레인에 연결되고, 소오스에 전원전압 VDD이 인가되고, 드레인이 피모스 트랜지스터들 PM1 및 PM2의 공통 소오스에 연결된 피모스 트랜지스터 PM3와, 게이트가 피모스 트랜지스터 PM1 및 엔모스 트랜지스터 NM1의 공통 드레인에 연결되고, 소오스에 접지전압 VSS이 인가되고, 드레인이 엔모스 트랜지스터들의 공통 소오스에 연결된 엔모스 트랜지스터 NM3을 포함한다. 여기서, 피모스 트랜지스터 PM2 및 엔모스 트랜지스터 NM2의 공통 드레인이 출력 단자를 형성하여 클럭 신호 SCLK1를 출력한다.
또한, 다른 위상 비교부(32)도 상기한 위상 비교부(31)와 동일한 소자에 의해 동일하게 구성되어, 백워드 클럭 전송 라인(25, 26)의 클럭 신호들 BCLK 및 /BCLK가 입력되어 클럭 신호 SCLK2를 출력한다.
도 7은 도 5에 도시된 클럭 합성부(27)의 위상 합성부(33)의 상세 회로도이다.
위상 합성부(33)는, 두 개의 위상 비교부(31, 32)의 클럭 신호 SCLK1 및SCLK2를 각각 구동하는 구동부(41, 42)와, 두 개의 구동부(41, 42)의 출력을 합성하는 구동부(43)를 포함한다.
이와 같이 구성된 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 클럭 분배 회로의 동작을 설명하면 다음과 같다.
먼저, 클럭 동기부(21, 22)는 외부로부터 입력된 외부 클럭 신호에 동기시킨 내부 클럭 신호 ICLK를 구동하여 포워드 클럭 전송 라인(23, 24)에 전송한다.
클럭 합성부(27, 28)는 각 해당하는 포워드 클럭 전송 라인(23, 24) 및 백워드 클럭 전송 라인(25, 26)에서의 클럭 신호들 FCLK, /FCLK, BCLK 및 /BCLK을 입력받아 이들의 위상을 각각 합성하여 해당하는 데이터 버퍼(27, 28)에 인가한다.
따라서, 클럭 합성부(27, 28)에 의해 합성된 클럭 신호 CCLK는 위상이 동일하게 되어 시간적 차이가 발생하지 않는다.
도 8은 클럭 합성부(27, 28)의 동작을 나타낸 동작 타이밍도이다.
클럭 구동부(21, 22)에 의해 구동된 클럭 신호 FCLK, /FCLK, BCLK 및 /BCLK는 작은 스윙(small-swing) 폭을 갖기 때문에 이를 클럭 합성부(27, 28)의 위상 비교부(31, 32)에 의해 풀 스윙 레벨로 복원되면서 위상 합성부(33)에 의해 포워드 클럭 전송 라인(23)의 클럭 신호 FCLK 및 백워드 클럭 전송 라인(24)의 클럭 신호 BCLK의 진폭 차이에 의한 스큐를 줄인 클럭 신호 CCLK가 출력된다.
도 9는 클럭 합성부(27)의 다른 실시예를 나타낸 상세 회로도이다.
클럭 합성부(27)는, 포워드 클럭 전송 라인(23)의 클럭 신호 FCLK 및 반전 백워드 클럭 전송 라인(26)의 클럭 신호 /BCLK의 위상을 비교하는 위상 비교부(51)와, 반전 포워드 클럭 전송 라인(24)의 클럭 신호 /FCLK 및 백워드 클럭 전송 라인(25)의 클럭 신호 BCLK의 위상을 비교하는 위상 비교부(52)와, 두 개의 위상 비교부(51, 52)의 클럭 신호들을 구동하는 합성 구동부(53)를 포함한다.
도 9에 도시된 클럭 합성부(27)를 사용하면, 포워드 클럭 전송 라인(23)의 클럭 신호 FCLK 및 백워드 클럭 전송 라인(25)의 클럭 신호 BCLK의 진폭 차이를 두 개의 비교부(51, 52)에 의해 동일하게 분산시킬 수 있기 때문에 진폭 차이에 의한 스큐를 최소화할 수 있다.
또한, 포워드 클럭 전송 라인(23)의 클럭 신호 FCLK 및 백워드 클럭 전송 라인(25)의 클럭 신호 BCLK의 기울기의 차이가 작은 경우 두 개의 비교부(51, 52)에 의해 포워드 클럭 전송 라인(23)의 클럭 신호 FCLK 및 백워드 클럭 전송 라인(25)의 클럭 신호 BCLK의 교차점의 중간 지점의 위상을 갖는 클럭 신호가 되기 때문에 도 7에 도시된 바와 같은 위상 합성부(33)는 불필요하게 되어 단순한 구동부(53)만을 사용하여도 두 클럭 신호가 합성된 클럭 신호 CCLK를 출력할 수 있다.
도 10은 본 발명에 따른 반도체 메모리 장치의 클럭 분배 회로의 동작 타이밍의 시뮬레이션 결과를 나타낸 파형도이다. 여기서는, 특성 임피던스가 120 오옴(Ω)인 10mm 길이의 메탈 라인을 RLGC 모델링을 이용하여 500MHz에서 시뮬레이션한 결과이다.
시뮬레이션 결과를 보면, 데이터 버퍼(29, 30)에 인가되는 클럭 신호 CCLK의 스큐 차이 SK를 20ps 이하로 유지할 수 있다.
도 11은 종래 기술에 따른 반도체 메모리 장치의 클럭 분배 회로 및 본 발명에 따른 반도체 메모리 장치의 클럭 분배 회로의 동작 시 발생하는 피크 전류의 시뮬레이션 결과를 나타낸 파형도이다.
시뮬레이션 결과를 보면, 종래 기술에 따른 클럭 분배 회로가 동작할 때 발생하는 피크 전류 IC에 비해 본 발명에 따른 클럭 분배 회로가 동작할 때 발생하는 피크 전류 IP는 78% 정도 감소함을 알 수 있다.
이와 같은 결과는 본 발명에 따른 클럭 분배 회로에 사용되는 클럭 구동부(11, 21)는 구동 능력이 작기 때문이다.
이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 메모리 장치의 클럭 분배 회로는 반도체 메모리 장치의 넓은 영역에 배치되어 있는 데이터 버퍼들 사이의 동작 타이밍 차이를 줄일 수 있다. 또한, 작은 구동 능력을 갖는 클럭 구동기를 사용하기 때문에 피크 전류를 줄일 수 있다. 게다가, 데이터 셋업/홀드 시간을 줄일 수 있기 때문에 고속으로 반도체 메모리 장치를 구동할 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (8)

  1. 외부로부터 입력된 외부 클럭 신호에 동기시킨 내부 클럭 신호를 구동하는 클럭 구동 수단;
    폴디드 클럭 분배 라인으로 형성되어, 상기 클럭 구동 수단에 의해 구동된 내부 클럭 신호가 전송되는 클럭 전송 라인; 및
    상기 클럭 전송 라인의 대응되는 노드들에서의 클럭 신호들을 합성하는 복수의 클럭 합성 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 클럭 분배 회로.
  2. 제 1 항에 있어서,
    상기 클럭 전송 라인은,
    상기 클럭 구동 수단에 연결되어 가장 멀리 배치된 데이터 버퍼 위치까지 이어지는 포워드 클럭 전송 라인; 및
    가장 멀리 배치된 데이터 버퍼 위치까지 이어진 상기 포워드 클럭 전송 라인의 끝단에 연결되고, 상기 클럭 구동 수단 위치까지 연장되어 이어진 백워드 클럭 전송 라인으로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 클럭 분배 회로.
  3. 제 2 항에 있어서,
    상기 클럭 합성 수단은,
    상기 클럭 구동 수단에 인접한 상기 포워드 클럭 전송 라인의 해당하는 노드에서의 포워드 클럭 신호와 상기 백워드 클럭 전송 라인의 해당하는 노드에서의 백워드 클럭 신호의 위상을 합성하는 위상 합성 수단으로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 클럭 분배 회로.
  4. 외부로부터 입력된 외부 클럭 신호에 동기시킨 내부 클럭 신호 및 반전 내부 클럭 신호를 각각 구동하는 클럭 구동 수단 및 반전 클럭 구동 수단;
    폴디드 클럭 분배 라인으로 형성되어, 상기 클럭 구동 수단 및 반전 클럭 구동 수단에 의해 구동된 내부 클럭 신호 및 반전 내부 클럭 신호가 각각 전송되는 클럭 전송 라인 및 반전 클럭 전송 라인; 및
    상기 클럭 전송 라인 및 반전 클럭 전송 라인의 대응되는 노드들에서의 클럭 신호들을 합성하는 복수의 클럭 합성 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 클럭 분배 회로.
  5. 제 4 항에 있어서,
    상기 클럭 전송 라인은,
    상기 클럭 구동 수단에 연결되어 가장 멀리 배치된 데이터 버퍼 위치까지 이어지는 포워드 클럭 전송 라인; 및
    가장 멀리 배치된 데이터 버퍼 위치까지 이어진 상기 포워드 클럭 전송 라인의 끝단에 연결되고, 상기 클럭 구동 수단 위치까지 연장되어 이어진 백워드 클럭 전송 라인으로 형성되고,
    상기 반전 클럭 전송 라인은,
    상기 반전 클럭 구동 수단에 연결되어 가장 멀리 배치된 데이터 버퍼 위치까지 이어지는 반전 포워드 클럭 전송 라인; 및
    가장 멀리 배치된 데이터 버퍼 위치까지 이어진 상기 반전 포워드 클럭 전송 라인의 끝단에 연결되고, 상기 반전 클럭 구동 수단 위치까지 연장되어 이어진 반전 백워드 클럭 전송 라인으로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 클럭 분배 회로.
  6. 제 5 항에 있어서,
    상기 클럭 합성 수단은,
    상기 클럭 구동 수단에 인접한 상기 포워드 클럭 전송 라인의 해당하는 노드에서의 포워드 클럭 신호와 상기 백워드 클럭 전송 라인의 해당하는 노드에서의 백워드 클럭 신호의 위상을 비교하는 제1 위상 비교 수단;
    상기 반전 클럭 구동 수단에 인접한 상기 반전 포워드 클럭 전송 라인의 해당하는 노드에서의 반전 포워드 클럭 신호와 상기 반전 백워드 클럭 전송 라인의 해당하는 노드에서의 반전 백워드 클럭 신호의 위상을 비교하는 제2 위상 비교 수단; 및
    상기 제1 위상 비교 수단의 클럭 신호와 상기 제2 위상 비교 수단의 클럭 신호의 위상을 합성하는 위상 합성 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 클럭 분배 회로.
  7. 제 6 항에 있어서,
    상기 위상 합성 수단은,
    상기 제1 위상 비교 수단의 클럭 신호를 구동하는 제1 구동수단;
    상기 제2 위상 비교 수단의 클럭 신호를 구동하는 제2 구동수단; 및
    상기 제1 구동 수단 및 제2 구동 수단의 출력을 구동하는 제3 구동 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 클럭 분배 회로.
  8. 제 5 항에 있어서,
    상기 클럭 합성 수단은,
    상기 클럭 구동 수단에 인접한 상기 포워드 클럭 전송 라인의 해당하는 노드에서의 포워드 클럭 신호와 상기 반전 백워드 클럭 전송 라인의 해당하는 노드에서의 반전 백워드 클럭 신호의 위상을 비교하는 제1 위상 비교 수단;
    상기 반전 클럭 구동 수단에 인접한 상기 반전 포워드 클럭 전송 라인의 해당하는 노드에서의 반전 포워드 클럭 신호와 상기 백워드 클럭 전송 라인의 해당하는 노드에서의 백워드 클럭 신호의 위상을 비교하는 제2 위상 비교 수단; 및
    상기 제1 위상 비교 수단의 클럭 신호와 상기 제2 위상 비교 수단의 클럭 신호를 구동하는 위상 구동수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 클럭 분배 회로.
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