JP2001223546A - 多段信号増幅回路 - Google Patents
多段信号増幅回路Info
- Publication number
- JP2001223546A JP2001223546A JP2000030931A JP2000030931A JP2001223546A JP 2001223546 A JP2001223546 A JP 2001223546A JP 2000030931 A JP2000030931 A JP 2000030931A JP 2000030931 A JP2000030931 A JP 2000030931A JP 2001223546 A JP2001223546 A JP 2001223546A
- Authority
- JP
- Japan
- Prior art keywords
- differential
- amplifier
- differential signal
- input
- pair
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45475—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using IC blocks as the active amplifying circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
- H03F3/45928—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit
- H03F3/45968—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit by offset reduction
- H03F3/45973—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit by offset reduction by using a feedback circuit
Abstract
(57)【要約】
【課題】 差動信号アンプ３（１），・・・，３（ｎ＋
１）を多段接続した場合には、前段のアンプの直流オフ
セット成分などに起因する直流成分により後段の差動信
号アンプのダイナミックレンジが不足してしまうことが
ある。そして、これを解決した従来の回路では差動信号
アンプに直接接続されたフィルタへの入力抵抗が大きく
なるようにその抵抗素子の値を高くする必要があり、そ
の結果集積回路として形成した場合にレイアウト面積が
大きくなってしまうなどの課題があった。 【解決手段】 検知アンプ４と、ローパスフィルタ６
と、補償電流生成アンプ５とでフィードバックループを
構成したものである。
１）を多段接続した場合には、前段のアンプの直流オフ
セット成分などに起因する直流成分により後段の差動信
号アンプのダイナミックレンジが不足してしまうことが
ある。そして、これを解決した従来の回路では差動信号
アンプに直接接続されたフィルタへの入力抵抗が大きく
なるようにその抵抗素子の値を高くする必要があり、そ
の結果集積回路として形成した場合にレイアウト面積が
大きくなってしまうなどの課題があった。 【解決手段】 検知アンプ４と、ローパスフィルタ６
と、補償電流生成アンプ５とでフィードバックループを
構成したものである。
Description
【０００１】
【発明の属する技術分野】この発明は、差動入力信号を
多段接続された複数の差動信号アンプで差動増幅して差
動出力信号を出力する多段信号増幅回路に係り、特に、
多段接続された各差動信号アンプにおける直流オフセッ
トなどを効果的に抑制しつつ、集積回路において当該回
路を少ないレイアウト面積にて実現することができる多
段信号増幅回路に関するものである。
多段接続された複数の差動信号アンプで差動増幅して差
動出力信号を出力する多段信号増幅回路に係り、特に、
多段接続された各差動信号アンプにおける直流オフセッ
トなどを効果的に抑制しつつ、集積回路において当該回
路を少ないレイアウト面積にて実現することができる多
段信号増幅回路に関するものである。
【０００２】
【従来の技術】図５は従来の多段信号増幅回路の機能構
成を示すブロック図である。図において、１３はそれぞ
れ差動信号アンプである。そして、この多段信号増幅回
路では、この複数の差動信号アンプ１３，・・・，１３
が多段に接続されており、最初の差動信号アンプ１３に
入力された差動入力信号を差動増幅して最後の差動信号
アンプ１３から差動出力信号として出力する。
成を示すブロック図である。図において、１３はそれぞ
れ差動信号アンプである。そして、この多段信号増幅回
路では、この複数の差動信号アンプ１３，・・・，１３
が多段に接続されており、最初の差動信号アンプ１３に
入力された差動入力信号を差動増幅して最後の差動信号
アンプ１３から差動出力信号として出力する。
【０００３】図６はこのような従来の多段信号増幅回路
における問題点を説明するための説明図である。同図
（ａ）は例えば初段の差動信号アンプ１３の入出力特性
図、同図（ｂ）は例えば最終段の差動信号アンプ１３の
入出力特性図である。また、それぞれの図において、１
４は差動信号アンプ１３への入力電圧軸、１５は差動信
号アンプ１３の出力電圧軸、１６はそれぞれ差動信号ア
ンプ１３の電圧増幅特性曲線、１７は時間軸、１８は入
力電圧波形、１９は時間軸、２０は出力電圧波形、２１
は２つの電圧増幅特性曲線のクロスポイント、２２は出
力電圧波形の直流成分の振幅である。そして、各差動信
号アンプ１３では実際には同図に示すように、トランジ
スタの特性ばらつき等によってクロスポイント２１が入
力電圧０Ｖの位置からずれた位置（電圧）となることが
あり、このようなずれによって出力電圧波形に直流オフ
セット成分が生じることになる。また、電圧増幅特性曲
線のうち、入力電圧に応じて出力電圧がリニアに変化し
ている領域が非飽和領域であり、この非飽和領域に対応
する入力電圧範囲が信号増幅に用いることができるダイ
ナミックレンジとなる。
における問題点を説明するための説明図である。同図
（ａ）は例えば初段の差動信号アンプ１３の入出力特性
図、同図（ｂ）は例えば最終段の差動信号アンプ１３の
入出力特性図である。また、それぞれの図において、１
４は差動信号アンプ１３への入力電圧軸、１５は差動信
号アンプ１３の出力電圧軸、１６はそれぞれ差動信号ア
ンプ１３の電圧増幅特性曲線、１７は時間軸、１８は入
力電圧波形、１９は時間軸、２０は出力電圧波形、２１
は２つの電圧増幅特性曲線のクロスポイント、２２は出
力電圧波形の直流成分の振幅である。そして、各差動信
号アンプ１３では実際には同図に示すように、トランジ
スタの特性ばらつき等によってクロスポイント２１が入
力電圧０Ｖの位置からずれた位置（電圧）となることが
あり、このようなずれによって出力電圧波形に直流オフ
セット成分が生じることになる。また、電圧増幅特性曲
線のうち、入力電圧に応じて出力電圧がリニアに変化し
ている領域が非飽和領域であり、この非飽和領域に対応
する入力電圧範囲が信号増幅に用いることができるダイ
ナミックレンジとなる。
【０００４】そして、このように複数の差動信号アンプ
１３，・・・，１３を直列多段に接続した場合、前段の
差動信号アンプ１３の出力電圧波形の直流成分は後段の
差動信号アンプ１３において信号成分と同様に増幅され
てしまうので、同図（ｂ）に示すように例えば最終段の
差動信号アンプ１３においてはこの直流成分が飛躍的に
増大した状態で入力されることになる。そして、この直
流成分の電圧振幅が差動信号アンプ１３の入力電圧のダ
イナミックレンジに近づいてしまうと、本来の信号はダ
イナミックレンジを超えた範囲にて増幅されることとな
り、つまり全く信号成分が増幅されなくなってしまうこ
とになる。
１３，・・・，１３を直列多段に接続した場合、前段の
差動信号アンプ１３の出力電圧波形の直流成分は後段の
差動信号アンプ１３において信号成分と同様に増幅され
てしまうので、同図（ｂ）に示すように例えば最終段の
差動信号アンプ１３においてはこの直流成分が飛躍的に
増大した状態で入力されることになる。そして、この直
流成分の電圧振幅が差動信号アンプ１３の入力電圧のダ
イナミックレンジに近づいてしまうと、本来の信号はダ
イナミックレンジを超えた範囲にて増幅されることとな
り、つまり全く信号成分が増幅されなくなってしまうこ
とになる。
【０００５】そこで、特開平６−１９６９４７号公報な
どにおいてはこの複数の差動信号アンプを直列に接続す
る場合の上記直流成分の問題を解消するための技術が開
示されている。図７はこの従来の他の多段信号増幅回路
の機能構成を示すブロック図である。図において、２３
は複数の差動信号アンプが直列に接続されてなる増幅回
路、２４は抵抗素子および容量素子からなるローパスフ
ィルタ、２５は直流オフセット補償回路である。そし
て、この従来の他の多段信号増幅回路では、増幅回路２
３の出力をローパスフィルタ２４でフィルタリングして
その直流電圧成分（低周波成分）を抽出し、直流オフセ
ット補償回路２５がその直流電圧成分を所定の増幅率で
増幅して増幅回路２３の入力に戻すことで当該直流電圧
成分が補償されるように制御するものである。従って、
直流電圧成分がダイナミックレンジと同等の電圧レベル
となってしまうことはなく、信号成分を増幅することが
できる。
どにおいてはこの複数の差動信号アンプを直列に接続す
る場合の上記直流成分の問題を解消するための技術が開
示されている。図７はこの従来の他の多段信号増幅回路
の機能構成を示すブロック図である。図において、２３
は複数の差動信号アンプが直列に接続されてなる増幅回
路、２４は抵抗素子および容量素子からなるローパスフ
ィルタ、２５は直流オフセット補償回路である。そし
て、この従来の他の多段信号増幅回路では、増幅回路２
３の出力をローパスフィルタ２４でフィルタリングして
その直流電圧成分（低周波成分）を抽出し、直流オフセ
ット補償回路２５がその直流電圧成分を所定の増幅率で
増幅して増幅回路２３の入力に戻すことで当該直流電圧
成分が補償されるように制御するものである。従って、
直流電圧成分がダイナミックレンジと同等の電圧レベル
となってしまうことはなく、信号成分を増幅することが
できる。
【０００６】
【発明が解決しようとする課題】従来の他の多段信号増
幅回路は以上のように構成されているので、増幅回路２
３の出力を最初にローパスフィルタ２４でフィルタリン
グすることとなり、このローパスフィルタ２４の入力イ
ンピーダンスを高くする必要がある。そのため、抵抗素
子の値を大きくする必要が生じ、抵抗素子のサイズが大
きくなって半導体基板などの上でこの回路を実現した場
合にはそのレイアウト面積が非常に大きくなってしまう
などの課題があった。
幅回路は以上のように構成されているので、増幅回路２
３の出力を最初にローパスフィルタ２４でフィルタリン
グすることとなり、このローパスフィルタ２４の入力イ
ンピーダンスを高くする必要がある。そのため、抵抗素
子の値を大きくする必要が生じ、抵抗素子のサイズが大
きくなって半導体基板などの上でこの回路を実現した場
合にはそのレイアウト面積が非常に大きくなってしまう
などの課題があった。
【０００７】この発明は上記のような課題を解決するた
めになされたもので、前段の差動信号アンプの出力に含
まれる直流電圧成分が後段の差動信号アンプの入力ダイ
ナミックレンジと同等の電圧レベルとなってしまうこと
を防止しつつ、しかも、従来よりも少ないレイアウト面
積にて半導体基板上に集積回路として形成することがで
きる多段信号増幅回路を得ることを目的とする。
めになされたもので、前段の差動信号アンプの出力に含
まれる直流電圧成分が後段の差動信号アンプの入力ダイ
ナミックレンジと同等の電圧レベルとなってしまうこと
を防止しつつ、しかも、従来よりも少ないレイアウト面
積にて半導体基板上に集積回路として形成することがで
きる多段信号増幅回路を得ることを目的とする。
【０００８】
【課題を解決するための手段】この発明に係る多段信号
増幅回路は、互いの出力が入力となるように多段に接続
された複数の差動信号アンプを備え、最初の差動信号ア
ンプに入力された差動入力信号を差動増幅して最後の差
動信号アンプから差動出力信号を出力する多段信号増幅
回路において、入力端子側から数えて二段目以降の差動
信号アンプの差動出力が入力され、それを差動増幅して
オフセット検知用差動信号を出力する検知アンプと、当
該オフセット検知用差動信号の直流成分のみを通過させ
るローパスフィルタと、このローパスフィルタの出力が
入力され、これに基づいてオフセット補償差動電流を、
検知アンプに接続された上記差動信号アンプよりも前の
差動信号アンプに入力する補償電流生成アンプとを設け
たものである。
増幅回路は、互いの出力が入力となるように多段に接続
された複数の差動信号アンプを備え、最初の差動信号ア
ンプに入力された差動入力信号を差動増幅して最後の差
動信号アンプから差動出力信号を出力する多段信号増幅
回路において、入力端子側から数えて二段目以降の差動
信号アンプの差動出力が入力され、それを差動増幅して
オフセット検知用差動信号を出力する検知アンプと、当
該オフセット検知用差動信号の直流成分のみを通過させ
るローパスフィルタと、このローパスフィルタの出力が
入力され、これに基づいてオフセット補償差動電流を、
検知アンプに接続された上記差動信号アンプよりも前の
差動信号アンプに入力する補償電流生成アンプとを設け
たものである。
【０００９】この発明に係る多段信号増幅回路は、検知
アンプが、エミッタ同士が互いに接続された一対のｎｐ
ｎトランジスタと、そのエミッタと低圧側電源との間に
接続された定電流源と、各ｎｐｎトランジスタのコレク
タと高圧側電源との間に接続された一対の抵抗素子とか
らなり、ローパスフィルタが、上記一対の抵抗素子と、
各抵抗素子に並列に接続された複数の容量素子とからな
るものである。
アンプが、エミッタ同士が互いに接続された一対のｎｐ
ｎトランジスタと、そのエミッタと低圧側電源との間に
接続された定電流源と、各ｎｐｎトランジスタのコレク
タと高圧側電源との間に接続された一対の抵抗素子とか
らなり、ローパスフィルタが、上記一対の抵抗素子と、
各抵抗素子に並列に接続された複数の容量素子とからな
るものである。
【００１０】この発明に係る多段信号増幅回路は、検知
アンプが、エミッタ同士が互いに接続された一対のｐｎ
ｐトランジスタと、そのエミッタと高圧側電源との間に
接続された定電流源と、各ｐｎｐトランジスタのコレク
タと低圧側電源との間に接続された一対の抵抗素子とか
らなり、ローパスフィルタが、上記一対の抵抗素子と、
各抵抗素子に並列に接続された複数の容量素子とからな
るものである。
アンプが、エミッタ同士が互いに接続された一対のｐｎ
ｐトランジスタと、そのエミッタと高圧側電源との間に
接続された定電流源と、各ｐｎｐトランジスタのコレク
タと低圧側電源との間に接続された一対の抵抗素子とか
らなり、ローパスフィルタが、上記一対の抵抗素子と、
各抵抗素子に並列に接続された複数の容量素子とからな
るものである。
【００１１】この発明に係る多段信号増幅回路は、互い
の出力が入力となるように多段に接続された複数の差動
信号アンプを備え、最初の差動信号アンプに入力された
差動入力信号を差動増幅して最後の差動信号アンプから
差動出力信号を出力する多段信号増幅回路において、二
対のトランジスタ、各トランジスタ対の一方のコレクタ
同士が共通に接続された一対の抵抗素子、各トランジス
タのエミッタに接続された抵抗素子、および、各トラン
ジスタ対毎に当該一対の抵抗素子と高圧側電源あるいは
低圧側電源との間に設けられた２つの定電流源からな
り、各トランジスタ対の一方のベース同士が上記定電流
源とは異なる低圧側電源あるいは高圧側電源に接続され
るとともに、入力端子側から数えて二段目以降の差動信
号アンプの差動出力が各トランジスタ対の他方のベース
に入力され、それを差動増幅してオフセット検知用差動
信号を出力する検知アンプと、このオフセット検知用差
動信号が入力され、これに基づいてオフセット補償差動
電流を、検知アンプに接続された上記差動信号アンプよ
りも前の差動信号アンプに入力する補償電流生成アンプ
とを設けたものである。
の出力が入力となるように多段に接続された複数の差動
信号アンプを備え、最初の差動信号アンプに入力された
差動入力信号を差動増幅して最後の差動信号アンプから
差動出力信号を出力する多段信号増幅回路において、二
対のトランジスタ、各トランジスタ対の一方のコレクタ
同士が共通に接続された一対の抵抗素子、各トランジス
タのエミッタに接続された抵抗素子、および、各トラン
ジスタ対毎に当該一対の抵抗素子と高圧側電源あるいは
低圧側電源との間に設けられた２つの定電流源からな
り、各トランジスタ対の一方のベース同士が上記定電流
源とは異なる低圧側電源あるいは高圧側電源に接続され
るとともに、入力端子側から数えて二段目以降の差動信
号アンプの差動出力が各トランジスタ対の他方のベース
に入力され、それを差動増幅してオフセット検知用差動
信号を出力する検知アンプと、このオフセット検知用差
動信号が入力され、これに基づいてオフセット補償差動
電流を、検知アンプに接続された上記差動信号アンプよ
りも前の差動信号アンプに入力する補償電流生成アンプ
とを設けたものである。
【００１２】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による多
段信号増幅回路の機能構成を示すブロック図である。図
において、１は多段信号増幅回路への差動入力信号が入
力される一対の入力端子、２は多段信号増幅回路の差動
出力信号を出力する一対の出力端子、３は（ｎ＋１）個
の差動信号アンプ３（１），・・・，３（ｎ＋１）が多
段に接続され、最初の差動信号アンプ３（１）に入力さ
れた差動入力信号を差動増幅して最後の差動信号アンプ
３（ｎ＋１）から差動出力信号として出力する増幅回
路、４は入力端子１側から数えてｎ段目の差動信号アン
プ３（ｎ）の差動出力が入力され、それを差動増幅して
オフセット検知用差動信号を出力する検知アンプ、５は
このオフセット検知用差動信号が入力され、これに基づ
いてオフセット補償差動電流を第ｉ段の差動信号アンプ
３（ｉ）に入力する補償電流生成アンプ、６はそれぞれ
検知アンプ４から補償電流生成アンプ５までの間のオフ
セット検知用差動信号の信号経路に設けられ、低周波成
分（直流成分）を通過させるローパスフィルタである。
但し、ｎ，ｉは正の整数であり且つ「ｉ＜ｎ」が成立す
る。
説明する。 実施の形態１．図１はこの発明の実施の形態１による多
段信号増幅回路の機能構成を示すブロック図である。図
において、１は多段信号増幅回路への差動入力信号が入
力される一対の入力端子、２は多段信号増幅回路の差動
出力信号を出力する一対の出力端子、３は（ｎ＋１）個
の差動信号アンプ３（１），・・・，３（ｎ＋１）が多
段に接続され、最初の差動信号アンプ３（１）に入力さ
れた差動入力信号を差動増幅して最後の差動信号アンプ
３（ｎ＋１）から差動出力信号として出力する増幅回
路、４は入力端子１側から数えてｎ段目の差動信号アン
プ３（ｎ）の差動出力が入力され、それを差動増幅して
オフセット検知用差動信号を出力する検知アンプ、５は
このオフセット検知用差動信号が入力され、これに基づ
いてオフセット補償差動電流を第ｉ段の差動信号アンプ
３（ｉ）に入力する補償電流生成アンプ、６はそれぞれ
検知アンプ４から補償電流生成アンプ５までの間のオフ
セット検知用差動信号の信号経路に設けられ、低周波成
分（直流成分）を通過させるローパスフィルタである。
但し、ｎ，ｉは正の整数であり且つ「ｉ＜ｎ」が成立す
る。
【００１３】また、同図において、Ｖａ（ｉｎ）は入力
端子１から初段の差動信号アンプ３（１）に入力される
一方の差動入力信号の電圧、Ｖｂ（ｉｎ）は入力端子１
から初段の差動信号アンプ３（１）に入力される他方の
差動入力信号の電圧、Ｖａ（ｘ）は第ｘ段の差動信号ア
ンプ３（ｘ）の一方の差動出力の電圧、Ｖｂ（ｘ）は他
方の差動出力の電圧、Ｖａ（ｄｅｃ）は検知アンプ４か
ら出力される一方の差動出力の電圧、Ｖｂ（ｄｅｃ）は
検知アンプ４から出力される他方の差動出力の電圧を意
味する。但し、ｘは（ｎ＋１）以下の正の整数である。
Ｉｃｏｍｐ１およびＩｃｏｍｐ２はそれぞれ上記オフセ
ット補償差動電流である。
端子１から初段の差動信号アンプ３（１）に入力される
一方の差動入力信号の電圧、Ｖｂ（ｉｎ）は入力端子１
から初段の差動信号アンプ３（１）に入力される他方の
差動入力信号の電圧、Ｖａ（ｘ）は第ｘ段の差動信号ア
ンプ３（ｘ）の一方の差動出力の電圧、Ｖｂ（ｘ）は他
方の差動出力の電圧、Ｖａ（ｄｅｃ）は検知アンプ４か
ら出力される一方の差動出力の電圧、Ｖｂ（ｄｅｃ）は
検知アンプ４から出力される他方の差動出力の電圧を意
味する。但し、ｘは（ｎ＋１）以下の正の整数である。
Ｉｃｏｍｐ１およびＩｃｏｍｐ２はそれぞれ上記オフセ
ット補償差動電流である。
【００１４】図２はこの発明の実施の形態１による多段
信号増幅回路の素子構成例（ｎ＝３）を示すブロック図
である。図において、７はそれぞれ定電流源、８はそれ
ぞれｎｐｎトランジスタ、９はそれぞれ抵抗素子、１０
はそれぞれ容量素子である。
信号増幅回路の素子構成例（ｎ＝３）を示すブロック図
である。図において、７はそれぞれ定電流源、８はそれ
ぞれｎｐｎトランジスタ、９はそれぞれ抵抗素子、１０
はそれぞれ容量素子である。
【００１５】そして、この多段信号増幅回路において、
各差動信号アンプ３（ｘ）は、１対のｎｐｎトランジス
タ８，８のエミッタ同士を接続し、そのエミッタと図示
外の低圧側電源との間に１つの定電流源７を接続し、更
に各ｎｐｎトランジスタ８のコレクタと高圧側電源との
間にそれぞれ抵抗素子９が配設された所謂差動アンプ構
造に形成されている。この差動アンプは、一対のｎｐｎ
トランジスタ８，８のベースに入力される信号の間で電
位差が生じると、それに応じたバランスで一対のｎｐｎ
トランジスタ８，８のコレクタに電流が流れ、このコレ
クタ電流によって各抵抗素子９に電圧が発生し、それぞ
れの電圧が差動増幅出力電圧として出力される。また、
上記電位差が大きければ大きいほど２つの抵抗素子８，
８に発生する電位差も大きくなる。
各差動信号アンプ３（ｘ）は、１対のｎｐｎトランジス
タ８，８のエミッタ同士を接続し、そのエミッタと図示
外の低圧側電源との間に１つの定電流源７を接続し、更
に各ｎｐｎトランジスタ８のコレクタと高圧側電源との
間にそれぞれ抵抗素子９が配設された所謂差動アンプ構
造に形成されている。この差動アンプは、一対のｎｐｎ
トランジスタ８，８のベースに入力される信号の間で電
位差が生じると、それに応じたバランスで一対のｎｐｎ
トランジスタ８，８のコレクタに電流が流れ、このコレ
クタ電流によって各抵抗素子９に電圧が発生し、それぞ
れの電圧が差動増幅出力電圧として出力される。また、
上記電位差が大きければ大きいほど２つの抵抗素子８，
８に発生する電位差も大きくなる。
【００１６】検知アンプ４は、上記差動アンプ構造を基
本としつつ各抵抗素子９に並列に容量素子１０が接続さ
れた構造となっている。従って、一対のｎｐｎトランジ
スタ８，８のベース電位差に応じて上記差動信号アンプ
と同様にコレクタ電流が流れ、このコレクタ電流によっ
て各抵抗素子９にオフセット検知用差動信号の電圧が生
成される。また、一対のｎｐｎトランジスタ８，８のベ
ース電位差が変化した場合には、それに応じて各ｎｐｎ
トランジスタ８にはコレクタ電流が流れるものの、過度
状態においてはそのコレクタ電流の一部が容量素子１０
の充放電に利用されることになるので、オフセット検知
用差動信号の電圧はこの抵抗素子９と容量素子１０との
時定数に応じた時間の後に当該コレクタ電流を抵抗素子
９に流した場合の電圧に安定することになる。逆にいえ
ば、この時定数できまる応答特性よりも速い速度で差動
増幅信号が変化した場合には、入力においてそのような
変化があったにもかかわらずオフセット検知用差動信号
の電圧は安定したままとなり、この抵抗素子９と容量素
子１０とは、一対のｎｐｎトランジスタ８，８のベース
電位差の電圧変化のうち低周波成分のみに応じてオフセ
ット検知用差動信号の電圧を変化させるローパスフィル
タ６として機能することになる。このようにローパスフ
ィルタ６は差動アンプの負荷抵抗素子９を用いて検知ア
ンプ４に一体化されている。
本としつつ各抵抗素子９に並列に容量素子１０が接続さ
れた構造となっている。従って、一対のｎｐｎトランジ
スタ８，８のベース電位差に応じて上記差動信号アンプ
と同様にコレクタ電流が流れ、このコレクタ電流によっ
て各抵抗素子９にオフセット検知用差動信号の電圧が生
成される。また、一対のｎｐｎトランジスタ８，８のベ
ース電位差が変化した場合には、それに応じて各ｎｐｎ
トランジスタ８にはコレクタ電流が流れるものの、過度
状態においてはそのコレクタ電流の一部が容量素子１０
の充放電に利用されることになるので、オフセット検知
用差動信号の電圧はこの抵抗素子９と容量素子１０との
時定数に応じた時間の後に当該コレクタ電流を抵抗素子
９に流した場合の電圧に安定することになる。逆にいえ
ば、この時定数できまる応答特性よりも速い速度で差動
増幅信号が変化した場合には、入力においてそのような
変化があったにもかかわらずオフセット検知用差動信号
の電圧は安定したままとなり、この抵抗素子９と容量素
子１０とは、一対のｎｐｎトランジスタ８，８のベース
電位差の電圧変化のうち低周波成分のみに応じてオフセ
ット検知用差動信号の電圧を変化させるローパスフィル
タ６として機能することになる。このようにローパスフ
ィルタ６は差動アンプの負荷抵抗素子９を用いて検知ア
ンプ４に一体化されている。
【００１７】補償電流生成アンプ５は、初段の差動信号
アンプ３（１）の抵抗素子９を自身の抵抗素子として利
用した上記差動アンプ構造となっている。従って、一対
のｎｐｎトランジスタ８，８のベースにオフセット検知
用差動信号が入力されると、差動信号アンプ３（ｘ）と
同様にこの信号の電位差に応じたコレクタ電流が生成さ
れる。その結果、初段の差動信号アンプ３（１）の各抵
抗素子９には、当該初段の差動信号アンプ３（１）のｎ
ｐｎトランジスタ８により生成されたコレクタ電流に、
この補償電流生成アンプ５のｎｐｎトランジスタ８によ
り生成されたコレクタ電流が加算された電流が流れ、そ
れに応じた電圧を発生することになる。
アンプ３（１）の抵抗素子９を自身の抵抗素子として利
用した上記差動アンプ構造となっている。従って、一対
のｎｐｎトランジスタ８，８のベースにオフセット検知
用差動信号が入力されると、差動信号アンプ３（ｘ）と
同様にこの信号の電位差に応じたコレクタ電流が生成さ
れる。その結果、初段の差動信号アンプ３（１）の各抵
抗素子９には、当該初段の差動信号アンプ３（１）のｎ
ｐｎトランジスタ８により生成されたコレクタ電流に、
この補償電流生成アンプ５のｎｐｎトランジスタ８によ
り生成されたコレクタ電流が加算された電流が流れ、そ
れに応じた電圧を発生することになる。
【００１８】次に動作について説明する。一対の入力端
子１，１に差動入力信号が入力されると、これを初段の
差動信号アンプ３（１）が増幅し、この差動出力を第二
段の差動信号アンプ３（２）が増幅し、この差動出力を
第三段の差動信号アンプ３（３）が増幅し、この差動出
力を第四段の差動信号アンプ３（４）が増幅し、この第
四段の差動信号アンプ３（４）の差動出力が一対の出力
端子２，２から出力される。なお、Ｖａ（ｉｎ）＞Ｖｂ
（ｉｎ）の関係にある場合には、Ｖａ（１）＜Ｖｂ
（１）、Ｖａ（２）＞Ｖｂ（２）、Ｖａ（３）＜Ｖｂ
（３）、Ｖａ（４）＞Ｖｂ（４）の電圧関係となり、逆
の入力電圧関係であれば全て逆の電圧関係となる。
子１，１に差動入力信号が入力されると、これを初段の
差動信号アンプ３（１）が増幅し、この差動出力を第二
段の差動信号アンプ３（２）が増幅し、この差動出力を
第三段の差動信号アンプ３（３）が増幅し、この差動出
力を第四段の差動信号アンプ３（４）が増幅し、この第
四段の差動信号アンプ３（４）の差動出力が一対の出力
端子２，２から出力される。なお、Ｖａ（ｉｎ）＞Ｖｂ
（ｉｎ）の関係にある場合には、Ｖａ（１）＜Ｖｂ
（１）、Ｖａ（２）＞Ｖｂ（２）、Ｖａ（３）＜Ｖｂ
（３）、Ｖａ（４）＞Ｖｂ（４）の電圧関係となり、逆
の入力電圧関係であれば全て逆の電圧関係となる。
【００１９】また、検知アンプ４は第二段の差動信号ア
ンプ３（２）の差動出力が入力され、これの直流成分
（低周波成分）を組み込まれたローパスフィルタ６で抽
出しつつ増幅し、これを補償電流生成アンプ５へ出力す
る。なお、Ｖａ（２）＞Ｖｂ（２）の関係にある場合に
は、Ｖａ（ｄｅｃ）＜Ｖｂ（ｄｅｃ）の電圧関係とな
り、逆の入力電圧関係であれば逆の電圧関係となる。
ンプ３（２）の差動出力が入力され、これの直流成分
（低周波成分）を組み込まれたローパスフィルタ６で抽
出しつつ増幅し、これを補償電流生成アンプ５へ出力す
る。なお、Ｖａ（２）＞Ｖｂ（２）の関係にある場合に
は、Ｖａ（ｄｅｃ）＜Ｖｂ（ｄｅｃ）の電圧関係とな
り、逆の入力電圧関係であれば逆の電圧関係となる。
【００２０】補償電流生成アンプ５は検知アンプ４の差
動出力が入力され、これらの電位差に応じてオフセット
補償差動電流を初段の差動信号アンプ３（１）の抵抗素
子９に流す。なお、Ｖａ（ｄｅｃ）＜Ｖｂ（ｄｅｃ）の
関係にある場合には、Ｉｃｏｍｐ１＜Ｉｃｏｍｐ２の電
流関係となり、逆の入力電圧関係であれば逆の電流関係
となる。
動出力が入力され、これらの電位差に応じてオフセット
補償差動電流を初段の差動信号アンプ３（１）の抵抗素
子９に流す。なお、Ｖａ（ｄｅｃ）＜Ｖｂ（ｄｅｃ）の
関係にある場合には、Ｉｃｏｍｐ１＜Ｉｃｏｍｐ２の電
流関係となり、逆の入力電圧関係であれば逆の電流関係
となる。
【００２１】従って、第二段の差動信号アンプ３（２）
の差動出力に、例えばＶａ（１）＜Ｖｂ（１）となるよ
うなオフセットによって直流的にＶａ（２）＞Ｖｂ
（２）の関係となるような電位差が生じた場合には、そ
れに応じてＩｃｏｍｐ１＜Ｉｃｏｍｐ２の電流関係とな
るオフセット補償差動電流が初段の差動信号アンプ３
（１）の一対の抵抗素子９，９に流れる。その結果、こ
の電流によってＶａ（１）よりもＶｂ（１）の方が大き
く低下するので、最終的には直流的にはＶａ（２）＝Ｖ
ｂ（２）の関係となるように第二段の差動信号アンプ３
（２）の差動出力が補償されることになる。
の差動出力に、例えばＶａ（１）＜Ｖｂ（１）となるよ
うなオフセットによって直流的にＶａ（２）＞Ｖｂ
（２）の関係となるような電位差が生じた場合には、そ
れに応じてＩｃｏｍｐ１＜Ｉｃｏｍｐ２の電流関係とな
るオフセット補償差動電流が初段の差動信号アンプ３
（１）の一対の抵抗素子９，９に流れる。その結果、こ
の電流によってＶａ（１）よりもＶｂ（１）の方が大き
く低下するので、最終的には直流的にはＶａ（２）＝Ｖ
ｂ（２）の関係となるように第二段の差動信号アンプ３
（２）の差動出力が補償されることになる。
【００２２】それゆえ、例えば初段の差動信号アンプ３
（１）の本来の差動出力においては直流オフセット電圧
成分があったとしても、第二段の差動信号アンプ３
（２）の差動出力は直流的には同一電圧となるように補
償されるので、この初段の差動信号アンプ３（１）の本
来の差動出力における直流オフセット電圧成分が第三の
差動信号アンプ３（３）において増幅されてしまうこと
は無く、当該初段の直流オフセット電圧成分によって最
終段（第４段）の差動信号アンプ３（４）の入力におい
てそのダイナミックレンジ（非飽和領域）を越えてしま
うことはなくなり、入力端子１，１に入力された差動入
力信号の交流成分を増幅して出力端子２，２から出力す
ることができる効果がある。
（１）の本来の差動出力においては直流オフセット電圧
成分があったとしても、第二段の差動信号アンプ３
（２）の差動出力は直流的には同一電圧となるように補
償されるので、この初段の差動信号アンプ３（１）の本
来の差動出力における直流オフセット電圧成分が第三の
差動信号アンプ３（３）において増幅されてしまうこと
は無く、当該初段の直流オフセット電圧成分によって最
終段（第４段）の差動信号アンプ３（４）の入力におい
てそのダイナミックレンジ（非飽和領域）を越えてしま
うことはなくなり、入力端子１，１に入力された差動入
力信号の交流成分を増幅して出力端子２，２から出力す
ることができる効果がある。
【００２３】また、このような多段信号増幅回路の構成
であれば、検知アンプ４は、差動信号アンプ３（２）の
出力をまず差動増幅アンプのｎｐｎトランジスタ８で受
け、その後にフィルタリングしているので、当該差動増
幅アンプの高い入力インピーダンスによって差動信号ア
ンプ３（２）自体の出力が変化してしまうことを効果的
に抑制することができる。従って、従来のように検知ア
ンプ４を、最初にローパスフィルタでフィルタリング
し、その後で差動増幅アンプで受けるように構成した場
合のように、入力インピーダンスを確保するために抵抗
素子９の値を大きくする必要が無くなり、その結果最適
なサイズ（値）にて抵抗素子９や容量素子１０を作りこ
むことができ、つまりこれら抵抗素子９や容量素子１０
を最小のレイアウト面積となるように作りこむことがで
き、ひいては、従来に比べて小さいレイアウト面積にて
同等の増幅特性を得ることができる効果がある。
であれば、検知アンプ４は、差動信号アンプ３（２）の
出力をまず差動増幅アンプのｎｐｎトランジスタ８で受
け、その後にフィルタリングしているので、当該差動増
幅アンプの高い入力インピーダンスによって差動信号ア
ンプ３（２）自体の出力が変化してしまうことを効果的
に抑制することができる。従って、従来のように検知ア
ンプ４を、最初にローパスフィルタでフィルタリング
し、その後で差動増幅アンプで受けるように構成した場
合のように、入力インピーダンスを確保するために抵抗
素子９の値を大きくする必要が無くなり、その結果最適
なサイズ（値）にて抵抗素子９や容量素子１０を作りこ
むことができ、つまりこれら抵抗素子９や容量素子１０
を最小のレイアウト面積となるように作りこむことがで
き、ひいては、従来に比べて小さいレイアウト面積にて
同等の増幅特性を得ることができる効果がある。
【００２４】なお、図１に示すように、オフセット補償
差動電流がフィードバックされる差動信号アンプ３
（ｉ）から検知アンプ４に対して出力する差動信号アン
プ３（ｎ）までの全体の区間増幅率をＡ、検知アンプ４
と補償電流生成アンプ５とによるフィードバックゲイン
をＢ、差動信号アンプ３（ｉ−１）の抵抗素子９（出力
抵抗）の抵抗値をＲ、当該抵抗素子９に本来の入力電圧
に基づいて流れる電流をＩ１，Ｉ２、差動信号アンプ３
（ｎ）の差動出力電圧をＶｏｕｔ（但し、Ｖｏｕｔ＝Ｖ
ａ（ｎ）−Ｖｂ（ｎ））、検知アンプ４から補償電流生
成アンプ５までのフィードバック系の直流オフセット電
圧をΔＶとすると、式１から式３が成立し、これをＶｏ
ｕｔについて整理すると式４が得られる。
差動電流がフィードバックされる差動信号アンプ３
（ｉ）から検知アンプ４に対して出力する差動信号アン
プ３（ｎ）までの全体の区間増幅率をＡ、検知アンプ４
と補償電流生成アンプ５とによるフィードバックゲイン
をＢ、差動信号アンプ３（ｉ−１）の抵抗素子９（出力
抵抗）の抵抗値をＲ、当該抵抗素子９に本来の入力電圧
に基づいて流れる電流をＩ１，Ｉ２、差動信号アンプ３
（ｎ）の差動出力電圧をＶｏｕｔ（但し、Ｖｏｕｔ＝Ｖ
ａ（ｎ）−Ｖｂ（ｎ））、検知アンプ４から補償電流生
成アンプ５までのフィードバック系の直流オフセット電
圧をΔＶとすると、式１から式３が成立し、これをＶｏ
ｕｔについて整理すると式４が得られる。
【００２５】 Ｖａ（ｉ−１）−Ｖｂ（ｉ−１） ＝ ｛Ｖｃｃ−Ｒ（Ｉ１−Ｉｃｏｍｐ１）｝ −｛Ｖｃｃ−Ｒ（Ｉ２−Ｉｃｏｍｐ２）｝ ＝ Ｒ｛（Ｉ２−Ｉ１）−（Ｉｃｏｍｐ２−Ｉｃｏｍｐ１）｝・・・ 式１ Ｖｏｕｔ ＝ Ｖａ（ｎ）−Ｖｂ（ｎ） ＝ Ａ｛Ｖａ（ｉ−１）−Ｖｂ（ｉ−１）｝ ・・・ 式２ Ｉｃｏｍｐ１−Ｉｃｏｍｐ２ ＝ （Ｂ／Ｒ）（Ｖｏｕｔ＋ΔＶ） ・・・ 式３ Ｖｏｕｔ ＝ Ｒ（Ｉ１−Ｉ２）／（Ｂ−１／Ａ）−ΔＶ／（１−１／（Ａ×Ｂ）） ・・・ 式４
【００２６】従って同式からも明らかなように、検知ア
ンプ４から補償電流生成アンプ５までのフィードバック
ゲインＢを大きくすればするほど、第１項（差動信号ア
ンプ３（ｉ−１）の出力に含まれる直流成分による寄与
項）が小さくなり、これにより差動信号アンプ３（ｎ＋
１）に入力される直流成分が抑制されることになる。な
お、第２項は検知アンプ４から補償電流生成アンプ５ま
でのフィードバック系の直流オフセットに起因する直流
成分であり、これは段数の増加に応じて飛躍的に大きく
なってしまうものではないので、差動信号アンプ３（ｎ
＋１）のダイナミックレンジと同程度の電圧となってし
まうものではない。その結果、この実施の形態１では直
流オフセットを効果的に抑制することができる。
ンプ４から補償電流生成アンプ５までのフィードバック
ゲインＢを大きくすればするほど、第１項（差動信号ア
ンプ３（ｉ−１）の出力に含まれる直流成分による寄与
項）が小さくなり、これにより差動信号アンプ３（ｎ＋
１）に入力される直流成分が抑制されることになる。な
お、第２項は検知アンプ４から補償電流生成アンプ５ま
でのフィードバック系の直流オフセットに起因する直流
成分であり、これは段数の増加に応じて飛躍的に大きく
なってしまうものではないので、差動信号アンプ３（ｎ
＋１）のダイナミックレンジと同程度の電圧となってし
まうものではない。その結果、この実施の形態１では直
流オフセットを効果的に抑制することができる。
【００２７】また、この実施の形態では、検知アンプ４
には第二段の差動信号アンプ３（２）の差動出力を入力
する例で説明したが、第三段の差動信号アンプ３（３）
の差動出力を入力するように構成してもよい。この場
合、Ｖａ（１）とＶｂ（１）との電位差に対するＶａ
（ｄｅｃ）とＶｂ（ｄｅｃ）との電位差の大小関係が上
記例とは逆になるので、例えばＶａ（ｄｅｃ）およびＶ
ｂ（ｄｅｃ）の補償電流生成アンプ５に対する接続、あ
るいは、Ｉｃｏｍｐ１およびＩｃｏｍｐ２の初段の差動
信号アンプ３（１）に対する接続などを逆にする必要が
ある。
には第二段の差動信号アンプ３（２）の差動出力を入力
する例で説明したが、第三段の差動信号アンプ３（３）
の差動出力を入力するように構成してもよい。この場
合、Ｖａ（１）とＶｂ（１）との電位差に対するＶａ
（ｄｅｃ）とＶｂ（ｄｅｃ）との電位差の大小関係が上
記例とは逆になるので、例えばＶａ（ｄｅｃ）およびＶ
ｂ（ｄｅｃ）の補償電流生成アンプ５に対する接続、あ
るいは、Ｉｃｏｍｐ１およびＩｃｏｍｐ２の初段の差動
信号アンプ３（１）に対する接続などを逆にする必要が
ある。
【００２８】実施の形態２．図３はこの発明の実施の形
態２による多段信号増幅回路の素子構成例（ｎ＝３）を
示すブロック図である。図において、１１はｐｎｐトラ
ンジスタである。
態２による多段信号増幅回路の素子構成例（ｎ＝３）を
示すブロック図である。図において、１１はｐｎｐトラ
ンジスタである。
【００２９】そして、この多段信号増幅回路において、
検知アンプ４は、１対のｐｎｐトランジスタ１１，１１
のエミッタ同士を接続し、そのエミッタと図示外の高圧
側電源との間に１つの定電流源７を接続し、更に各ｐｎ
ｐトランジスタ１１，１１のコレクタと低圧側電源との
間にそれぞれ抵抗素子９が配設された所謂差動アンプ構
造を基本とする構造に形成されている。この検知アンプ
４は、一対のｐｎｐトランジスタ１１，１１のベースに
差動増幅信号が入力され、それらの信号の間で電位差が
生じると、それに応じたバランスで一対のｐｎｐトラン
ジスタ１１，１１のコレクタに電流が流れ、このコレク
タ電流によって各抵抗素子９に電圧が発生し、それぞれ
の電圧が差動増幅出力電圧として出力される。また、上
記電位差が大きければ大きいほど２つの抵抗素子９，９
に発生する電位差も大きくなる。
検知アンプ４は、１対のｐｎｐトランジスタ１１，１１
のエミッタ同士を接続し、そのエミッタと図示外の高圧
側電源との間に１つの定電流源７を接続し、更に各ｐｎ
ｐトランジスタ１１，１１のコレクタと低圧側電源との
間にそれぞれ抵抗素子９が配設された所謂差動アンプ構
造を基本とする構造に形成されている。この検知アンプ
４は、一対のｐｎｐトランジスタ１１，１１のベースに
差動増幅信号が入力され、それらの信号の間で電位差が
生じると、それに応じたバランスで一対のｐｎｐトラン
ジスタ１１，１１のコレクタに電流が流れ、このコレク
タ電流によって各抵抗素子９に電圧が発生し、それぞれ
の電圧が差動増幅出力電圧として出力される。また、上
記電位差が大きければ大きいほど２つの抵抗素子９，９
に発生する電位差も大きくなる。
【００３０】また、当該検知アンプ４は、上記差動アン
プ構造を基本としつつ各抵抗素子９に並列に容量素子１
０が接続された構造となっている。従って、実施の形態
１と同様に、この抵抗素子９と容量素子１０とは一対の
ｐｎｐトランジスタ１１，１１のベース電圧の電圧変化
のうち低周波成分のみに応じてオフセット検知用差動信
号の電圧を変化させるローパスフィルタ６として機能す
るので、オフセット検知用差動信号の電圧は、この抵抗
素子９と容量素子１０との時定数に応じた時間だけ遅れ
て、一対のｐｎｐトランジスタ１１，１１のベースに入
力される差動増幅信号の電位差の変化に追従して変化す
る。これ以外の構成は実施の形態１と同様であり説明を
省略する。
プ構造を基本としつつ各抵抗素子９に並列に容量素子１
０が接続された構造となっている。従って、実施の形態
１と同様に、この抵抗素子９と容量素子１０とは一対の
ｐｎｐトランジスタ１１，１１のベース電圧の電圧変化
のうち低周波成分のみに応じてオフセット検知用差動信
号の電圧を変化させるローパスフィルタ６として機能す
るので、オフセット検知用差動信号の電圧は、この抵抗
素子９と容量素子１０との時定数に応じた時間だけ遅れ
て、一対のｐｎｐトランジスタ１１，１１のベースに入
力される差動増幅信号の電位差の変化に追従して変化す
る。これ以外の構成は実施の形態１と同様であり説明を
省略する。
【００３１】次に動作について説明する。検知アンプ４
は第二段の差動信号アンプ３（２）の差動出力が入力さ
れ、これの直流成分（低周波成分）を抽出して増幅し、
これを補償電流生成アンプ５へ出力する。なお、Ｖａ
（２）＞Ｖｂ（２）の関係にある場合には、Ｖａ（ｄｅ
ｃ）＞Ｖｂ（ｄｅｃ）の電圧関係となり、逆の入力電圧
関係であれば逆の電圧関係となる。
は第二段の差動信号アンプ３（２）の差動出力が入力さ
れ、これの直流成分（低周波成分）を抽出して増幅し、
これを補償電流生成アンプ５へ出力する。なお、Ｖａ
（２）＞Ｖｂ（２）の関係にある場合には、Ｖａ（ｄｅ
ｃ）＞Ｖｂ（ｄｅｃ）の電圧関係となり、逆の入力電圧
関係であれば逆の電圧関係となる。
【００３２】従って、第二段の差動信号アンプ３（２）
の差動出力に、例えばＶａ（１）＜Ｖｂ（１）となるよ
うなオフセットによって直流的にＶａ（２）＞Ｖｂ
（２）の関係となるような電位差が生じた場合には、そ
れに応じてＩｃｏｍｐ１＜Ｉｃｏｍｐ２の電流関係とな
るオフセット補償差動電流が初段の差動信号アンプ３
（１）の一対の抵抗素子９，９に流れる。その結果、こ
の電流によってＶａ（１）よりもＶｂ（１）の方が大き
く低下するので、最終的には直流的にはＶａ（２）＝Ｖ
ｂ（２）の関係となるように第二段の差動信号アンプ３
（２）の差動出力が補償されることになる。これ以外の
動作は実施の形態１と同様であり説明を省略する。
の差動出力に、例えばＶａ（１）＜Ｖｂ（１）となるよ
うなオフセットによって直流的にＶａ（２）＞Ｖｂ
（２）の関係となるような電位差が生じた場合には、そ
れに応じてＩｃｏｍｐ１＜Ｉｃｏｍｐ２の電流関係とな
るオフセット補償差動電流が初段の差動信号アンプ３
（１）の一対の抵抗素子９，９に流れる。その結果、こ
の電流によってＶａ（１）よりもＶｂ（１）の方が大き
く低下するので、最終的には直流的にはＶａ（２）＝Ｖ
ｂ（２）の関係となるように第二段の差動信号アンプ３
（２）の差動出力が補償されることになる。これ以外の
動作は実施の形態１と同様であり説明を省略する。
【００３３】それゆえ、実施の形態１と同様に、前段の
差動信号アンプ３（２）の直流オフセット電圧成分など
によって、後段の差動信号アンプ３（４）の入力におい
てそのダイナミックレンジを越えてしまうことなく、入
力端子１，１に入力された差動入力信号の交流成分を増
幅して出力端子２，２から出力することができる効果が
ある。しかも、従来のように入力インピーダンスを確保
するために抵抗素子９の値を大きくする必要が無いので
従来に比べて小さいレイアウト面積にて形成することが
できる効果がある。
差動信号アンプ３（２）の直流オフセット電圧成分など
によって、後段の差動信号アンプ３（４）の入力におい
てそのダイナミックレンジを越えてしまうことなく、入
力端子１，１に入力された差動入力信号の交流成分を増
幅して出力端子２，２から出力することができる効果が
ある。しかも、従来のように入力インピーダンスを確保
するために抵抗素子９の値を大きくする必要が無いので
従来に比べて小さいレイアウト面積にて形成することが
できる効果がある。
【００３４】また、この実施の形態では、検知アンプ４
においてｐｎｐトランジスタ１１を用いているので、一
般に同一半導体基板上に形成されるｐｎｐトランジスタ
１１の周波数特性はｎｐｎトランジスタ８のそれよりも
特性が悪い（高周波追従特性が低い）ので、検知アンプ
４の差動アンプ構造それ自体でもローパスフィルタ効果
が得られる。そして、その分だけ抵抗素子９や容量素子
１０の値を小さくすることができ、これらを実施の形態
１よりも更に小さく形成することができる効果もある。
においてｐｎｐトランジスタ１１を用いているので、一
般に同一半導体基板上に形成されるｐｎｐトランジスタ
１１の周波数特性はｎｐｎトランジスタ８のそれよりも
特性が悪い（高周波追従特性が低い）ので、検知アンプ
４の差動アンプ構造それ自体でもローパスフィルタ効果
が得られる。そして、その分だけ抵抗素子９や容量素子
１０の値を小さくすることができ、これらを実施の形態
１よりも更に小さく形成することができる効果もある。
【００３５】実施の形態３．図４はこの発明の実施の形
態３による多段信号増幅回路の素子構成例（ｎ＝３）を
示すブロック図である。図において、１２は検知アンプ
である。そして、この多段信号増幅回路において、検知
アンプ１２は、２対のｎｐｎトランジスタ８，８，８，
８のコレクタが共通の１組の抵抗素子９，９に接続さ
れ、一方の抵抗素子９に接続された２つのｎｐｎトラン
ジスタ８，８のベース同士が高圧側電源に共通に接続さ
れ、各対のｎｐｎトランジスタ８，８のエミッタはそれ
ぞれが抵抗素子９を介して各対毎に共通の定電流源７に
接続され、更に、各対の残りのベースに差動増幅信号が
入力された構造となっている。
態３による多段信号増幅回路の素子構成例（ｎ＝３）を
示すブロック図である。図において、１２は検知アンプ
である。そして、この多段信号増幅回路において、検知
アンプ１２は、２対のｎｐｎトランジスタ８，８，８，
８のコレクタが共通の１組の抵抗素子９，９に接続さ
れ、一方の抵抗素子９に接続された２つのｎｐｎトラン
ジスタ８，８のベース同士が高圧側電源に共通に接続さ
れ、各対のｎｐｎトランジスタ８，８のエミッタはそれ
ぞれが抵抗素子９を介して各対毎に共通の定電流源７に
接続され、更に、各対の残りのベースに差動増幅信号が
入力された構造となっている。
【００３６】そして、これら２対のｎｐｎトランジスタ
８，・・・，８の全てが線形増幅特性（増幅率ｋ）であ
ると仮定すると共に、定電流源７の電流値を共にＩｅ
ｅ、一方の入力電圧を直流電圧と交流電圧とが重畳され
た「Ｖｄｃ＋Ｖａｃ」、他方の入力電圧を交流電圧のみ
からなる「−Ｖａｃ」とした場合、一方の入力電圧が印
加されるｎｐｎトランジスタ８のコレクタ電流は式５、
その対のｎｐｎトランジスタ８のコレクタ電流は式６、
他方のｎｐｎトランジスタ８のコレクタ電流は式７、そ
の対のｎｐｎトランジスタ８のコレクタ電流は式８とな
る。また、各上記結線に基づき上記入力電圧が印加され
るｎｐｎトランジスタ８，８のコレクタに接続された抵
抗素子９に流れる電流は下記式９、他方の抵抗素子９に
流れる電流は下記式１０となる。その結果、この検知ア
ンプ１２から出力されるオフセット検知用差動信号に
は、入力の交流成分（つまり差動入力信号に基づく信号
成分）が相殺されて直流成分（つまり差動信号アンプに
よる直流オフセット成分など）のみに基づく信号が出力
されることになる。なお、ここでは２対のｎｐｎトラン
ジスタ８，・・・，８の全てが線形増幅特性（増幅率
ｋ）であると仮定した説明となっているが、これらの特
性が非線形増幅特性であったとしても交流成分の抑制効
果が生じることには変わりがない。
８，・・・，８の全てが線形増幅特性（増幅率ｋ）であ
ると仮定すると共に、定電流源７の電流値を共にＩｅ
ｅ、一方の入力電圧を直流電圧と交流電圧とが重畳され
た「Ｖｄｃ＋Ｖａｃ」、他方の入力電圧を交流電圧のみ
からなる「−Ｖａｃ」とした場合、一方の入力電圧が印
加されるｎｐｎトランジスタ８のコレクタ電流は式５、
その対のｎｐｎトランジスタ８のコレクタ電流は式６、
他方のｎｐｎトランジスタ８のコレクタ電流は式７、そ
の対のｎｐｎトランジスタ８のコレクタ電流は式８とな
る。また、各上記結線に基づき上記入力電圧が印加され
るｎｐｎトランジスタ８，８のコレクタに接続された抵
抗素子９に流れる電流は下記式９、他方の抵抗素子９に
流れる電流は下記式１０となる。その結果、この検知ア
ンプ１２から出力されるオフセット検知用差動信号に
は、入力の交流成分（つまり差動入力信号に基づく信号
成分）が相殺されて直流成分（つまり差動信号アンプに
よる直流オフセット成分など）のみに基づく信号が出力
されることになる。なお、ここでは２対のｎｐｎトラン
ジスタ８，・・・，８の全てが線形増幅特性（増幅率
ｋ）であると仮定した説明となっているが、これらの特
性が非線形増幅特性であったとしても交流成分の抑制効
果が生じることには変わりがない。
【００３７】 Ｉ１＝ ｋ・（Ｖｄｃ＋Ｖａｃ）＋Ｉｅｅ／２ ・・・式５ Ｉ２＝−ｋ・（Ｖｄｃ＋Ｖａｃ）＋Ｉｅｅ／２ ・・・式６ Ｉ３＝ ｋ・（−Ｖａｃ）＋Ｉｅｅ／２ ・・・式７ Ｉ４＝−ｋ・（−Ｖａｃ）＋Ｉｅｅ／２ ・・・式８ Ｉ５＝Ｉ１＋Ｉ３＝ ｋ・（Ｖｄｃ） ・・・式９ Ｉ６＝Ｉ２＋Ｉ４＝−ｋ・（Ｖｄｃ） ・・・式１０
【００３８】なお、入力電圧が印加されるｎｐｎトラン
ジスタ８，８に対応する抵抗素子９の電圧がＶａ（ｄｅ
ｃ）として出力され、他方の抵抗素子９の電圧はＶｂ
（ｄｅｃ）として出力される。従って、第二段の差動信
号アンプ３（２）の差動出力に、例えばＶａ（１）＜Ｖ
ｂ（１）となるようなオフセットによって直流的にＶａ
（２）＞Ｖｂ（２）の関係となるような電位差が生じた
場合には、それに応じてＩｃｏｍｐ１＜Ｉｃｏｍｐ２の
電流関係となるオフセット補償差動電流が初段の差動信
号アンプ３（１）の一対の抵抗素子９，９に流れること
になる。これ以外の構成および動作は実施の形態１と同
様であり説明を省略する。
ジスタ８，８に対応する抵抗素子９の電圧がＶａ（ｄｅ
ｃ）として出力され、他方の抵抗素子９の電圧はＶｂ
（ｄｅｃ）として出力される。従って、第二段の差動信
号アンプ３（２）の差動出力に、例えばＶａ（１）＜Ｖ
ｂ（１）となるようなオフセットによって直流的にＶａ
（２）＞Ｖｂ（２）の関係となるような電位差が生じた
場合には、それに応じてＩｃｏｍｐ１＜Ｉｃｏｍｐ２の
電流関係となるオフセット補償差動電流が初段の差動信
号アンプ３（１）の一対の抵抗素子９，９に流れること
になる。これ以外の構成および動作は実施の形態１と同
様であり説明を省略する。
【００３９】それゆえ、実施の形態１と同様に、前段の
差動信号アンプ３（１）の直流オフセット電圧成分など
によって、後段の差動信号アンプ３（４）の入力におい
てそのダイナミックレンジを越えてしまうことなく、入
力端子１，１に入力された差動入力信号の交流成分を増
幅して出力端子２，２から出力することができる効果が
ある。しかも、従来のように入力インピーダンスを確保
するために抵抗素子の値を大きくする必要が無いので従
来に比べて小さいレイアウト面積にて形成することがで
きる効果がある。
差動信号アンプ３（１）の直流オフセット電圧成分など
によって、後段の差動信号アンプ３（４）の入力におい
てそのダイナミックレンジを越えてしまうことなく、入
力端子１，１に入力された差動入力信号の交流成分を増
幅して出力端子２，２から出力することができる効果が
ある。しかも、従来のように入力インピーダンスを確保
するために抵抗素子の値を大きくする必要が無いので従
来に比べて小さいレイアウト面積にて形成することがで
きる効果がある。
【００４０】また、この実施の形態では、容量素子１０
を用いずに検知アンプ１２から交流成分がキャンセルさ
れたオフセット検知用差動信号を出力しているので、し
かもそのために時定数を考慮することなく抵抗素子９の
値を小さくすることができるので、実施の形態１よりも
更に小さいレイアウト面積にて回路を構成することがで
きる効果もある。
を用いずに検知アンプ１２から交流成分がキャンセルさ
れたオフセット検知用差動信号を出力しているので、し
かもそのために時定数を考慮することなく抵抗素子９の
値を小さくすることができるので、実施の形態１よりも
更に小さいレイアウト面積にて回路を構成することがで
きる効果もある。
【００４１】
【発明の効果】以上のように、この発明によれば、互い
の出力が入力となるように多段に接続された複数の差動
信号アンプを備え、最初の差動信号アンプに入力された
差動入力信号を差動増幅して最後の差動信号アンプから
差動出力信号を出力する多段信号増幅回路において、入
力端子側から数えて二段目以降の差動信号アンプの差動
出力が入力され、それを差動増幅してオフセット検知用
差動信号を出力する検知アンプと、当該オフセット検知
用差動信号の直流成分のみを通過させるローパスフィル
タと、このローパスフィルタの出力が入力され、これに
基づいてオフセット補償差動電流を、検知アンプに接続
された上記差動信号アンプよりも前の差動信号アンプに
入力する補償電流生成アンプとを設けたので、検知アン
プに対して差動出力を出力する差動信号アンプの出力に
おいて直流成分のオフセットが無くなるように制御する
ことになる。その結果、オフセット補償差動電流が入力
された差動信号アンプから検知アンプに対して差動出力
を出力する差動信号アンプまでの間において生じた直流
オフセットを抑制することができる効果がある。
の出力が入力となるように多段に接続された複数の差動
信号アンプを備え、最初の差動信号アンプに入力された
差動入力信号を差動増幅して最後の差動信号アンプから
差動出力信号を出力する多段信号増幅回路において、入
力端子側から数えて二段目以降の差動信号アンプの差動
出力が入力され、それを差動増幅してオフセット検知用
差動信号を出力する検知アンプと、当該オフセット検知
用差動信号の直流成分のみを通過させるローパスフィル
タと、このローパスフィルタの出力が入力され、これに
基づいてオフセット補償差動電流を、検知アンプに接続
された上記差動信号アンプよりも前の差動信号アンプに
入力する補償電流生成アンプとを設けたので、検知アン
プに対して差動出力を出力する差動信号アンプの出力に
おいて直流成分のオフセットが無くなるように制御する
ことになる。その結果、オフセット補償差動電流が入力
された差動信号アンプから検知アンプに対して差動出力
を出力する差動信号アンプまでの間において生じた直流
オフセットを抑制することができる効果がある。
【００４２】またこれと同時に、差動信号アンプの差動
出力はまず検知アンプに入力されるので、必然的にこの
入力インピーダンスは高い。その結果、ローパスフィル
タにおいて抵抗素子や容量素子を使用したとしてもその
値を決定するに当たって入力インピーダンスなどを考慮
する必要が無く、これらのサイズ（値）を小さくして従
来のものよりも少ないレイアウト面積にて実現すること
ができる効果がある。
出力はまず検知アンプに入力されるので、必然的にこの
入力インピーダンスは高い。その結果、ローパスフィル
タにおいて抵抗素子や容量素子を使用したとしてもその
値を決定するに当たって入力インピーダンスなどを考慮
する必要が無く、これらのサイズ（値）を小さくして従
来のものよりも少ないレイアウト面積にて実現すること
ができる効果がある。
【００４３】この発明によれば、検知アンプが、エミッ
タ同士が互いに接続された一対のｎｐｎトランジスタ
と、そのエミッタと低圧側電源との間に接続された定電
流源と、各ｎｐｎトランジスタのコレクタと高圧側電源
との間に接続された一対の抵抗素子とからなり、ローパ
スフィルタが、上記一対の抵抗素子と、各抵抗素子に並
列に接続された複数の容量素子とからなるので、この検
知アンプとローパスフィルタとで抵抗素子を共通化して
更に少ないレイアウト面積にて実現することができる効
果がある。
タ同士が互いに接続された一対のｎｐｎトランジスタ
と、そのエミッタと低圧側電源との間に接続された定電
流源と、各ｎｐｎトランジスタのコレクタと高圧側電源
との間に接続された一対の抵抗素子とからなり、ローパ
スフィルタが、上記一対の抵抗素子と、各抵抗素子に並
列に接続された複数の容量素子とからなるので、この検
知アンプとローパスフィルタとで抵抗素子を共通化して
更に少ないレイアウト面積にて実現することができる効
果がある。
【００４４】この発明によれば、検知アンプが、エミッ
タ同士が互いに接続された一対のｐｎｐトランジスタ
と、そのエミッタと高圧側電源との間に接続された定電
流源と、各ｐｎｐトランジスタのコレクタと低圧側電源
との間に接続された一対の抵抗素子とからなり、ローパ
スフィルタが、上記一対の抵抗素子と、各抵抗素子に並
列に接続された複数の容量素子とからなるので、検知ア
ンプそれ自体でもローパスフィルタ効果が得られ、その
分、抵抗素子や容量素子の値を小さくして更に少ないレ
イアウト面積にて実現することができる効果がある。
タ同士が互いに接続された一対のｐｎｐトランジスタ
と、そのエミッタと高圧側電源との間に接続された定電
流源と、各ｐｎｐトランジスタのコレクタと低圧側電源
との間に接続された一対の抵抗素子とからなり、ローパ
スフィルタが、上記一対の抵抗素子と、各抵抗素子に並
列に接続された複数の容量素子とからなるので、検知ア
ンプそれ自体でもローパスフィルタ効果が得られ、その
分、抵抗素子や容量素子の値を小さくして更に少ないレ
イアウト面積にて実現することができる効果がある。
【００４５】この発明によれば、互いの出力が入力とな
るように多段に接続された複数の差動信号アンプを備
え、最初の差動信号アンプに入力された差動入力信号を
差動増幅して最後の差動信号アンプから差動出力信号を
出力する多段信号増幅回路において、二対のトランジス
タ、各トランジスタ対の一方のコレクタ同士が共通に接
続された一対の抵抗素子、各トランジスタのエミッタに
接続された抵抗素子、および、各トランジスタ対毎に当
該一対の抵抗素子と高圧側電源あるいは低圧側電源との
間に設けられた２つの定電流源からなり、各トランジス
タ対の一方のベース同士が上記定電流源とは異なる低圧
側電源あるいは高圧側電源に接続されるとともに、入力
端子側から数えて二段目以降の差動信号アンプの差動出
力が各トランジスタ対の他方のベースに入力され、それ
を差動増幅してオフセット検知用差動信号を出力する検
知アンプと、このオフセット検知用差動信号が入力さ
れ、これに基づいてオフセット補償差動電流を、検知ア
ンプに接続された上記差動信号アンプよりも前の差動信
号アンプに入力する補償電流生成アンプとを設けたの
で、検知アンプに対して差動出力を出力する差動信号ア
ンプの出力において直流成分のオフセットを無くなるよ
うに制御することになる。その結果、オフセット補償差
動電流が入力された差動信号アンプから検知アンプに対
して差動出力を出力する差動信号アンプまでの間におい
て生じた直流オフセットを抑制することができる効果が
ある。
るように多段に接続された複数の差動信号アンプを備
え、最初の差動信号アンプに入力された差動入力信号を
差動増幅して最後の差動信号アンプから差動出力信号を
出力する多段信号増幅回路において、二対のトランジス
タ、各トランジスタ対の一方のコレクタ同士が共通に接
続された一対の抵抗素子、各トランジスタのエミッタに
接続された抵抗素子、および、各トランジスタ対毎に当
該一対の抵抗素子と高圧側電源あるいは低圧側電源との
間に設けられた２つの定電流源からなり、各トランジス
タ対の一方のベース同士が上記定電流源とは異なる低圧
側電源あるいは高圧側電源に接続されるとともに、入力
端子側から数えて二段目以降の差動信号アンプの差動出
力が各トランジスタ対の他方のベースに入力され、それ
を差動増幅してオフセット検知用差動信号を出力する検
知アンプと、このオフセット検知用差動信号が入力さ
れ、これに基づいてオフセット補償差動電流を、検知ア
ンプに接続された上記差動信号アンプよりも前の差動信
号アンプに入力する補償電流生成アンプとを設けたの
で、検知アンプに対して差動出力を出力する差動信号ア
ンプの出力において直流成分のオフセットを無くなるよ
うに制御することになる。その結果、オフセット補償差
動電流が入力された差動信号アンプから検知アンプに対
して差動出力を出力する差動信号アンプまでの間におい
て生じた直流オフセットを抑制することができる効果が
ある。
【００４６】またこれと同時に、差動信号アンプの差動
出力はまず検知アンプに入力されるので、必然的にこの
入力インピーダンスは高く、しかも、二対のトランジス
タにて交流成分を相殺することで直流成分を抽出してい
るので、ローパスフィルタリングのための抵抗素子や容
量素子を全く使用することなく実現することができ、以
上のものよりも更に少ないレイアウト面積にて実現する
ことができる効果がある。
出力はまず検知アンプに入力されるので、必然的にこの
入力インピーダンスは高く、しかも、二対のトランジス
タにて交流成分を相殺することで直流成分を抽出してい
るので、ローパスフィルタリングのための抵抗素子や容
量素子を全く使用することなく実現することができ、以
上のものよりも更に少ないレイアウト面積にて実現する
ことができる効果がある。
【図１】 この発明の実施の形態１による多段信号増幅
回路の機能構成を示すブロック図である。
回路の機能構成を示すブロック図である。
【図２】 この発明の実施の形態１による多段信号増幅
回路の素子構成例（ｎ＝３）を示すブロック図である。
回路の素子構成例（ｎ＝３）を示すブロック図である。
【図３】 この発明の実施の形態２による多段信号増幅
回路の素子構成例（ｎ＝３）を示すブロック図である。
回路の素子構成例（ｎ＝３）を示すブロック図である。
【図４】 この発明の実施の形態３による多段信号増幅
回路の素子構成例（ｎ＝３）を示すブロック図である。
回路の素子構成例（ｎ＝３）を示すブロック図である。
【図５】 従来の多段信号増幅回路の機能構成を示すブ
ロック図である。
ロック図である。
【図６】 従来の多段信号増幅回路における問題点を説
明するための説明図である。
明するための説明図である。
【図７】 従来の他の多段信号増幅回路の機能構成を示
すブロック図である。
すブロック図である。
１ 入力端子、２ 出力端子、３ 増幅回路、３
（１），・・・，３（ｎ＋１） 差動信号アンプ、４
検知アンプ、５ 補償電流生成アンプ、６ ローパスフ
ィルタ、７ 定電流源、８ ｎｐｎトランジスタ、９
抵抗素子、１０ 容量素子、１１ ｐｎｐトランジス
タ、１２ 検知アンプ。
（１），・・・，３（ｎ＋１） 差動信号アンプ、４
検知アンプ、５ 補償電流生成アンプ、６ ローパスフ
ィルタ、７ 定電流源、８ ｎｐｎトランジスタ、９
抵抗素子、１０ 容量素子、１１ ｐｎｐトランジス
タ、１２ 検知アンプ。
フロントページの続き Ｆターム(参考） 5J066 AA01 AA12 AA62 CA13 CA15 CA92 FA15 FA17 HA02 HA29 KA02 KA43 MA08 MA13 ND01 ND23 PD02 TA01 TA02 5J091 AA01 AA12 AA62 CA13 CA15 CA92 FA15 FA17 HA02 HA29 KA02 KA43 MA08 MA13 TA01 TA02
Claims (4)
- 【請求項１】 互いの出力が入力となるように多段に接
続された複数の差動信号アンプを備え、最初の差動信号
アンプに入力された差動入力信号を差動増幅して最後の
差動信号アンプから差動出力信号を出力する多段信号増
幅回路において、 入力端子側から数えて二段目以降の差動信号アンプの差
動出力が入力され、それを差動増幅してオフセット検知
用差動信号を出力する検知アンプと、 当該オフセット検知用差動信号の直流成分のみを通過さ
せるローパスフィルタと、 このローパスフィルタの出力が入力され、これに基づい
てオフセット補償差動電流を、検知アンプに接続された
上記差動信号アンプよりも前の差動信号アンプに入力す
る補償電流生成アンプとを設けた多段信号増幅回路。 - 【請求項２】 検知アンプは、エミッタ同士が互いに接
続された一対のｎｐｎトランジスタと、そのエミッタと
低圧側電源との間に接続された定電流源と、各ｎｐｎト
ランジスタのコレクタと高圧側電源との間に接続された
一対の抵抗素子とからなり、 ローパスフィルタは、上記一対の抵抗素子と、各抵抗素
子に並列に接続された複数の容量素子とからなることを
特徴とする請求項１記載の多段信号増幅回路。 - 【請求項３】 検知アンプは、エミッタ同士が互いに接
続された一対のｐｎｐトランジスタと、そのエミッタと
高圧側電源との間に接続された定電流源と、各ｐｎｐト
ランジスタのコレクタと低圧側電源との間に接続された
一対の抵抗素子とからなり、 ローパスフィルタは、上記一対の抵抗素子と、各抵抗素
子に並列に接続された複数の容量素子とからなることを
特徴とする請求項１記載の多段信号増幅回路。 - 【請求項４】 互いの出力が入力となるように多段に接
続された複数の差動信号アンプを備え、最初の差動信号
アンプに入力された差動入力信号を差動増幅して最後の
差動信号アンプから差動出力信号を出力する多段信号増
幅回路において、 二対のトランジスタ、各トランジスタ対の一方のコレク
タ同士が共通に接続された一対の抵抗素子、各トランジ
スタのエミッタに接続された抵抗素子、および、各トラ
ンジスタ対毎に当該一対の抵抗素子と高圧側電源あるい
は低圧側電源との間に設けられた２つの定電流源からな
り、各トランジスタ対の一方のベース同士が上記定電流
源とは異なる低圧側電源あるいは高圧側電源に接続され
るとともに、入力端子側から数えて二段目以降の差動信
号アンプの差動出力が各トランジスタ対の他方のベース
に入力され、それを差動増幅してオフセット検知用差動
信号を出力する検知アンプと、 このオフセット検知用差動信号が入力され、これに基づ
いてオフセット補償差動電流を、検知アンプに接続され
た上記差動信号アンプよりも前の差動信号アンプに入力
する補償電流生成アンプとを設けた多段信号増幅回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000030931A JP2001223546A (ja) | 2000-02-08 | 2000-02-08 | 多段信号増幅回路 |
| US09/632,269 US6313704B1 (en) | 2000-02-08 | 2000-08-03 | Multi-stage signal amplifying circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000030931A JP2001223546A (ja) | 2000-02-08 | 2000-02-08 | 多段信号増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001223546A true JP2001223546A (ja) | 2001-08-17 |
Family
ID=18555875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000030931A Pending JP2001223546A (ja) | 2000-02-08 | 2000-02-08 | 多段信号増幅回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6313704B1 (ja) |
| JP (1) | JP2001223546A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003152470A (ja) * | 2001-11-13 | 2003-05-23 | Nippon Telegr & Teleph Corp <Ntt> | 前置増幅回路 |
| JP2004088742A (ja) * | 2002-06-25 | 2004-03-18 | Matsushita Electric Ind Co Ltd | オフセット制御回路及び信号処理装置 |
| JP2004242319A (ja) * | 2003-02-06 | 2004-08-26 | Fujitsu Ltd | 高速差動増幅器における低周波誤差の連続的な消去 |
| JP2006033200A (ja) * | 2004-07-13 | 2006-02-02 | Sony Corp | 増幅回路及びこの増幅回路を有する半導体装置 |
| JP2011030036A (ja) * | 2009-07-28 | 2011-02-10 | Sony Corp | 増幅回路、半導体集積回路、無線伝送システム、通信装置 |
| WO2020008593A1 (ja) * | 2018-07-05 | 2020-01-09 | 三菱電機株式会社 | リミッティング増幅回路 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001007654A (ja) * | 1999-06-21 | 2001-01-12 | Mitsubishi Electric Corp | 信号強度検出装置 |
| US6683498B2 (en) * | 2000-07-03 | 2004-01-27 | Broadcom Corporation | Protection circuit for extending headroom with off-chip inductors |
| US6721117B2 (en) * | 2000-11-29 | 2004-04-13 | Agere Systems Inc. | Read/write system with reduced write-to-read transition recovery time independent from input voltage and input current offset |
| US6621349B2 (en) * | 2001-11-07 | 2003-09-16 | International Business Machines Corporation | Power supply noise compensation amplifier |
| AU2003243062A1 (en) * | 2002-05-28 | 2003-12-12 | Igor Anatolievich Abrosimov | High speed amplifier incorporating pre-emphasis |
| US6914479B1 (en) * | 2002-07-26 | 2005-07-05 | International Business Machines Corporation | Differential amplifier with DC offset cancellation |
| DE10337285B4 (de) * | 2003-08-13 | 2014-02-13 | Intel Mobile Communications GmbH | Verstärkeranordnung |
| US7154421B2 (en) * | 2003-12-12 | 2006-12-26 | Telasic Communications, Inc. | DNL/INL trim techniques for comparator based analog to digital converters |
| ITMI20032543A1 (it) * | 2003-12-19 | 2005-06-20 | Milano Politecnico | Circuito integratore a larga banda e basso rumore |
| US7034611B2 (en) * | 2004-02-09 | 2006-04-25 | Texas Instruments Inc. | Multistage common mode feedback for improved linearity line drivers |
| US6992526B2 (en) * | 2004-03-05 | 2006-01-31 | Wionics Research | Apparatus and method for DC offset reduction |
| US7133655B2 (en) * | 2004-03-23 | 2006-11-07 | Broadcom Corporation | Amplifiers and amplifying methods for use in telecommunications devices |
| KR100712504B1 (ko) * | 2005-02-05 | 2007-05-02 | 삼성전자주식회사 | 일정한 트랜스컨덕턴스와 공통모드 출력전압 레벨을 갖는증폭기 |
| JP5420847B2 (ja) * | 2008-02-19 | 2014-02-19 | ピーエスフォー ルクスコ エスエイアールエル | 信号伝送回路及びこれを用いた信号伝送システム |
| US8183921B1 (en) * | 2010-11-24 | 2012-05-22 | Altera Corporation | Offset cancellation for continuous-time circuits |
| US9184957B2 (en) | 2012-12-27 | 2015-11-10 | Intel Corporation | High speed receivers circuits and methods |
| KR20190063876A (ko) * | 2017-11-30 | 2019-06-10 | 에스케이하이닉스 주식회사 | 신호 드라이버 회로 및 이를 이용하는 반도체 장치 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5039952A (en) * | 1990-04-20 | 1991-08-13 | International Business Machines Corp. | Electronic gain cell |
| FR2677512B1 (fr) * | 1991-06-07 | 1993-08-20 | Cit Alcatel | Circuit amplificateur large bande a controle automatique de gain et de tension de decalage. |
| JPH06196947A (ja) | 1992-12-25 | 1994-07-15 | Sumitomo Electric Ind Ltd | 直流オフセット電圧補償回路 |
| JP2836452B2 (ja) * | 1993-07-14 | 1998-12-14 | 日本電気株式会社 | 対数増幅回路 |
| JP2809150B2 (ja) * | 1995-08-14 | 1998-10-08 | 日本電気株式会社 | 高利得増幅回路 |
| US5635880A (en) * | 1996-03-14 | 1997-06-03 | Northern Telecom Limited | CMOS microwave multiphase voltage controlled oscillator |
-
2000
- 2000-02-08 JP JP2000030931A patent/JP2001223546A/ja active Pending
- 2000-08-03 US US09/632,269 patent/US6313704B1/en not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003152470A (ja) * | 2001-11-13 | 2003-05-23 | Nippon Telegr & Teleph Corp <Ntt> | 前置増幅回路 |
| JP2004088742A (ja) * | 2002-06-25 | 2004-03-18 | Matsushita Electric Ind Co Ltd | オフセット制御回路及び信号処理装置 |
| JP4515720B2 (ja) * | 2002-06-25 | 2010-08-04 | パナソニック株式会社 | オフセット制御回路及び信号処理装置 |
| JP2004242319A (ja) * | 2003-02-06 | 2004-08-26 | Fujitsu Ltd | 高速差動増幅器における低周波誤差の連続的な消去 |
| JP2006033200A (ja) * | 2004-07-13 | 2006-02-02 | Sony Corp | 増幅回路及びこの増幅回路を有する半導体装置 |
| US7459971B2 (en) | 2004-07-13 | 2008-12-02 | Sony Corporation | Amplifier circuit |
| KR101113970B1 (ko) | 2004-07-13 | 2012-03-05 | 소니 주식회사 | 증폭회로 |
| JP2011030036A (ja) * | 2009-07-28 | 2011-02-10 | Sony Corp | 増幅回路、半導体集積回路、無線伝送システム、通信装置 |
| WO2020008593A1 (ja) * | 2018-07-05 | 2020-01-09 | 三菱電機株式会社 | リミッティング増幅回路 |
| JPWO2020008593A1 (ja) * | 2018-07-05 | 2020-12-17 | 三菱電機株式会社 | リミッティング増幅回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6313704B1 (en) | 2001-11-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2001223546A (ja) | 多段信号増幅回路 | |
| US4730168A (en) | CMOS output stage with large voltage swing and with stabilization of the quiescent current | |
| US7586373B2 (en) | Fully differential class AB amplifier and amplifying method using single-ended, two-stage amplifier | |
| US5854574A (en) | Reference buffer with multiple gain stages for large, controlled effective transconductance | |
| US7298210B2 (en) | Fast settling, low noise, low offset operational amplifier and method | |
| US8552801B2 (en) | Amplifier common-mode control methods | |
| JPH0629761A (ja) | 同相モード安定性が強化された差動増幅器 | |
| US8063668B2 (en) | Output stage, amplifier control loop and use of the output stage | |
| WO2009059185A2 (en) | Differential amplifier system | |
| JPH0360209A (ja) | 増幅器回路とこの回路を含む半導体集積回路 | |
| US4742308A (en) | Balanced output analog differential amplifier circuit | |
| US6580324B2 (en) | Apparatus, method and system for common-mode stabilization in circuits having differential operation | |
| US8169263B2 (en) | Differential gm-boosting circuit and applications | |
| JPH11500883A (ja) | 増幅器 | |
| CN109327198B (zh) | 多反馈环路仪表折叠式栅-阴放大器 | |
| CN110649900A (zh) | 一种高信噪比两级运算放大器 | |
| US7298211B2 (en) | Power amplifying apparatus | |
| KR100416168B1 (ko) | 전력 증폭기 | |
| Lee | Low-voltage op amp design and differential difference amplifier design using linear transconductor with resistor input | |
| US7538614B1 (en) | Differential amplifier with independent output common mode adjustment | |
| US6774720B2 (en) | Electric field intensity detecting circuit and limiter amplifier | |
| KR20150127867A (ko) | 공통 모드 피드백의 비정상 동작을 회복시키기 위한 아날로그 증폭기 | |
| JP2002151966A (ja) | アイソレータ回路 | |
| JPH03154508A (ja) | 増幅器回路 | |
| Kejariwal et al. | A 250+ dB open loop gain feedforward compensated high precision operational amplifier |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060123 |