JP2005504446A - データ通信のためのプリエンファシス - Google Patents
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Abstract
Description
(発明の分野)
本発明は、概して高速データ通信に関する。より詳細には、本発明は、高速データ通信の間のプリエンファシス等化を提供する方法および回路構成に関する。
【0002】
(発明の背景)
CMOSトランジスタの形状の(feature)大きさの低減とともに、高性能のマイクロプロセッサの速度が増加するにつれて、必要とされた電源電圧が縮小し続けている。例えば、高速データ通信では、より低い電力消費がデータ転送速度において損失なく必要とされている。さらに、データ通信システムの種々の通信相互接続に対するより大きなフレキシビリティおよび適応性もまた必要とされている。図1は、単一または複数のプリント回路基板(PCB)、バックプレイン、ユニット、および設備ラック(equipment rack)にわたって集積回路(IC)間で相互接続するために使用され得るような、典型的な高速デジタル通信システム100のブロック図を示す。
【0003】
デジタル通信システム100は、送信器102および受信器104を含む。送信器102は、エンコーダ/シリアライザ106および出力バッファ110を含む。受信器104は、入力バッファ122およびデコーダ/デシリアライザ126を含む。典型的には、データは、クロック入力信号120と共にデータ入力信号118を介してパラレル形式でデジタルサブシステムによって送信器102に印加される。これらの両方の信号はエンコーダ/シリアライザ106で受信され、エンコードされたデータ108を生成させる。クロック入力信号120が外部に提供されるが、典型的には、クロック入力信号120のタイミング情報は、受信器104上のクロック復元を介して(例えばクロック出力信号130から)抽出されなければならない。
【0004】
エンコードされたデータ108は、送信器のためのドライバを含む出力バッファ110によって伝送される。送信器はこのインターフェースに対する確立された信号整形要求に適合する出力信号112を生成する。出力信号112は、プリント回路基板(PCB)上のトレース、同軸ケーブル、または通信リンクのための任意の他の同様な手段等の伝送媒体を含む通信チャンネル114に沿って伝送される。
【0005】
受信器104は、伝送チャンネル114から伝送された信号116を受信し、高周波数において増大した減衰を含むこの信号を、伝送チャンネル114の種々の制限によって低下させる。この減衰は、典型的には、銅伝送線のスキン(skin)効果および種々の誘電損失によって引き起こされる。例えば、銅のスキン効果は、電流が全体の導電体ではなく銅の導体の外部表面上に電流を濃縮する傾向があり、このため高い実効抵抗を生じる。誘電損失が発生し得る。なぜなら伝送線内の誘電体およびPCBトレースが完全な損失のない材料ではなく(例えば、高周波数では、いくらかのエネルギーが誘電体内で散逸される)、結果として、低品位の信号を生じさせるためである。入力バッファ122は、低品位の信号116を受信および増幅するように構成された前置増幅器を含み、それにより増幅された信号124は、デコーダ/デシリアライザ126を駆動するのに十分な振幅を有し、デコーダ/デシリアライザ126は、データ出力信号128およびクロック出力信号130を復元するように構成される。
【0006】
図2は、通信システム100から実現された伝送波形および受信波形について帯域幅が制限された伝送媒体の影響を示すタイミング図202および204を示す。伝送チャンネル114に印加された出力信号112の波形等の伝送波形202は、しばしば非ゼロ復帰(NRZ)信号法を使用する。この方法は、より低い値を用いて論理0を表し、より高い値を用いて論理1を表す。ハイの値またはロウの値の検出は、典型的には、これら2つの値の中間の閾値を設定することを含み、この閾値に対して受信された値の比較を行う。
【0007】
伝送チャンネル114から伝送された信号116の波形等のように受信された波形204は、伝送された波形202についての帯域幅制限の影響を示す。この帯域幅制限は、伝送媒体中の周波数依存損失によるものであり、この損失は上述のスキン効果および誘電損失等のファクタによって引き起こされる。これらのファクタは、典型的には、より高い周波数において比較的より高い損失を生じる。すなわち、伝送される信号は、高い周波数において急激に減衰し、実質的にローパスフィルタのようにチャンネルを挙動させる。
【0008】
この帯域幅制限の影響は、単一ビット期間で波形204が完全な振幅に到達せず、到達した値が同様の連続したビットの数に依存する点において理解され得る。例えば、ロウビットの長い列の後のハイビットに対応するハイピーク206においてロウ振幅が発生するが、ハイビットの長い列に対応するハイピーク208においてハイ振幅が発生する。ピーク206および208における振幅の差は、受信器104が論理ロウおよびハイ信号(すなわち、「0」および「1」)を識別することが困難になる。同様に、ロウピーク210および212は、両方とも論理「0」に対応するが、前のビットの列に依存して振幅の著しい差異がある。この影響は、一般的には、内部符号干渉(inter−symbol interference)(ISI)と呼ばれる。このようにして、チャンネル114に容易に伝送され得る最大データレートは非常に制限される。
【0009】
上記制限(特に高周波数において)を解決するためには、データ通信システムは、減衰された電子信号を元のレベルの高い周波数に復元することによって電子信号の周波数特性を調整または補正する等化技術を含む。等化器は、チャンネルの前(例えば送信器内部)に、および/またはチャンネルの後(例えば受信器内部)に伝送チャンネル内部でインプリメントされ得る。
【0010】
図3Aは、等化を利用して、伝送チャンネルの帯域幅制限を克服し、通信リンクのための動作の最大レートを拡張する高速デジタル通信システム300を示すブロック図を示す。図1と同様に、送信器302は伝送信号312を生成する。この場合、出力バッファ310は、プリエンファシス等化器として公知である伝送等化器313とカスケード接続され、これは所望の周波数特性を有する。受信器304は、図1と同様に低品質の信号316を受け取るように構成される。受信器304は、伝送チャンネル損失に適応する適応等化器としても公知の受信等化器317を用いてカスケード接続される。全体の効果は、等化器313および317と伝送チャンネル314との組み合わされた周波数応答が伝送チャンネル314の帯域幅制限を克服するように整形されることによって、より高い全体の帯域幅を生じ得る。一般的に、この整形構成は、等化器313および317を必要とし、より高い周波数でさらなる利得を提供し、あるいは、より高い周波数利得を維持する一方でより低い周波数でさらなる損失を生じさせる。種々の線形バッファ、増幅器、および通信システム300内の等化器に対して、カスケード接続の特定の順序は重要ではなく、実際のインプリメンテーションに対して、典型的にある順序が他の順序よりも好まれる。
【0011】
等化機能とバッファまたは増幅機能とを単一の素子で組み合わせることもしばしば望ましい。例えば、図3Bを参照して、送信器302は、プリエンファシスまたはパルス整形等化を組み込む出力バッファ315を用いて構成され得る。同様に、受信器304は、入力バッファまたは等化器フィルタを組み込む前置増幅器323を用いて構成され得る。
【0012】
非等化伝送信号と等化伝送信号間の性能の差異は、図1(非等化)および図3(等化)の通信システムのデータアイ(data eye)図を参照して理解され得る。例えば、図4を参照して、重要なISIを用いて非等化受信信号のデータアイが示される。データアイは、複数のデータ期間に正規化された種々の遷移の重ね合わせを示す時間ドメイン波形を含む。図4は、水平間隔(horizontal opening)(すなわちゼロで交差する時間)、および垂直間隔(vertical opening)(すなわち種々の時間領域における最小振幅)の両方がISIにより低減されることを示す。対照的に、図5を参照すると、著しく低減されたISIによって適切に等化され受信された信号のデータアイが示される。図5は、水平間隔および垂直間隔の両方が図4の間隔に対して著しく改良されることを示す。
【0013】
上記で示されたように、送信器の出力バッファがプリエンファシス等化を必ず含み、これによりバッファの応答が典型的な電気相互接続において遭遇する応答と組み合わせられる場合、平坦な周波数応答が得られることが一般的に理解される。典型的にはこのようなプリエンファシス等化は、受動アナログLCフィルタの使用またはデジタル有限インパルス(「FIR」)フィルタの使用を含む技術によって実行される。一般的には、LCフィルタは2、3個のインダクタ(典型的には単一のインダクタ)のみによって構成される。なぜならこのようなインダクタは嵩高く扱いにくいためである。このような単純な設計を用いて、一般的にLCフィルタは単一の固定された設計(すなわち固定された長さおよび伝送媒体)の伝送チャンネルのために使用される。
【0014】
FIRフィルタは、プリエンファシス等化器を構成するためにより一般的に使用される。なぜなら、特にFIRフィルタは伝送チャンネルの種々のタイプおよび構成に適応するようにプログラム可能であり得るためである。FIRフィルタは、遅延を可能にするフリップフロップの使用等によって遅延線を用いて構成される。図6は、FIRに基づくプリエンファシスドライバまたはバッファ600の典型的なインプリメンテーションを示す。このFIR等化器600において、シリアルクロック604と共に伝送されるべき任意のシリアルデータ602は、FIR等化器600の入力に印加され得る。フリップフロップ606、608、および610は、信号612、614、および616をそれぞれ生成し、そしてこれらの信号をシリアルデータ602からそれぞれ1、2、および3サイクル遅延させる。
【0015】
信号602、612、614、および616は、バッファ618、620、622、および624内にそれぞれにおいて構成された重み係数C0、C1、C2、およびC3によって乗算される。これらのバッファの出力は加算器626によって加算され、出力信号628を生成する。この演算は以下の式の伝達関数を生じさせる。
【0016】
y(n)=C0x(n)+C1x(n−1)+C2x(n−2)+C3x(n−3)
これは古典的な有限インパルス応答フィルタである。実際には、x(n)はデジタルストリームであり、重み機能はバッファの電流または駆動強度を変更することによって達成され、加算機能は種々の段の出力を加算する電流によって達成される。このようなアーキテクチャはまた、種々の数のさらなる段に適応し得る。このさらなる段は、さらなる複雑さの代価として周波数応答の精密な調整を可能にする。タップ遅延線(tapped delay line)(TDL)フィルタとして公知のFIRフィルタ600のスキームに対して改変されたスキームは、フリップフロップではなく固定された遅延によって生成される遅延を含み得る。
【0017】
上記等化アプローチは、非等化伝送技術をおおう改良された性能を提供し得るが、これらの等化アプローチは、特に非常に高速な用途において(すなわち高速デジタルリンクにおいて)種々の欠点を被る。例えば、アナログLCフルタは正確に調整することが困難であり得る。すなわち、LCフィルタは容易に再プログラム可能ではなく、利用され得る伝送チャンネルのタイプを著しく制限する。FIRフィルタは一般的に複雑化され、動作のための高い電力要求を有する。高速動作に対して、FIRフィルタの複雑さは、単一の段の使用が極めて一般的であって、現実的な段数を約3に制限する。さらに、FIRフィルタは動作のための高速クロックを必要とし、これは著しい量のさらなる電力をさらなるフリップフロップを駆動する際に消失させる。
【0018】
従って、改良されたプリエンファシス等化技術および種々の通信リンクのために容易に再プログラム可能である回路に対する必要性が存在し、電力消費および複雑さに関して、従来技術の制限を有しない。
【0019】
(発明の要旨)
本発明による方法および回路は、従来技術の多くの欠点を解決する。本発明の種々の局面に従って、高速データ通信システムのプリエンファシス等化のための方法および回路はパルス整形の使用によって提供され得る。本発明のプリエンファシス等化方法および回路は、標準的なデジタル出力バッファ構成と互換可能であり、それによりプリエンファシス等化方法および回路は、従来のデジタル出力バッファと比較した場合、さらなる複雑さおよび電力消失がほとんどないように組み込まれ得る。
【0020】
例示的なプリエンファシス等化回路を用いて構成されたデータ通信システムは、相互接続または他の伝送チャンネルを介する伝送のために、入力データストリームを受信し、データストリームを出力することによって動作する。例示的実施形態によると、データは、入力段における入力インバータおよび出力段にける出力インバータを有するプリエンファシス等化を用いて構成された出力バッファに伝達され得る。
【0021】
動作中、一旦入力段への入力信号が遷移する(例えばロウからハイ状態)と、出力段への入力信号は、伝送チャンネルを駆動するように全振幅に構成される。一旦出力段が全振幅に遷移すると、出力段の入力は、中間スケールの振幅に近づくように構成される。フルスケールから中間スケールに戻る振幅変化量は、出力バッファによって伝送チャンネルに提供されるべき等化の量を決定する。種々の例示的な実施形態によると、パルス整形機能を容易にするために、例えば、フィードバック配置またはフィードフォワード配置を用いて、プリエンファシス等化回路がパルス整形回路を用いて構成され得る。
【0022】
例示的なフィードバック構成では、出力段からの出力信号がセンシングされ、わずかな遅延の後、電流が加算されるべきフィードバックパスを通って出力段の入力信号に印加され得る。例示的なフィードファワード構成では、入力段への入力信号は、入力段への入力信号がセンシングされ、わずかな遅延の後、電流が加算されるべきフィードバックパスを通って出力段の入力信号に印加され得る。従って、フィードバックまたはフィードファワード遷移のいずれかでは、出力段における出力信号は、ロウからハイへの遷移の後、わずかな遅延に従って低減される。従って、遷移の後、パルス整形出力波形が出力バッファによって提供され得る。例示的なプリエンファシス等化回路の同様の動作はハイ状態からロウ状態への遷移に対して実現される。
【0023】
さらに、パルス整形プリエンファシス等化がプログラム可能であり、それにより、駆動されるべき伝送チャンネルの長さに基づくパルス整形の量を変化させることが可能となるように選択的に構成され得る。
【0024】
本発明のより完全な理解は、図面との連携で考慮する場合、詳細な説明および特許請求の範囲を参照することによって導き出され得る。本図面では、図面全体にわたって、同様の参照符号は同様のコンポーネントを示す。
【0025】
(例示的実施形態の詳細な説明)
本発明は、種々の機能的コンポーネントおよび種々の処理ステップの観点から本明細書で説明され得る。このような機能的コンポーネントは、特定の機能を実行するように構成された任意の数のハードウエアまたは構造的なコンポーネントによって実現され得ることが理解されるべきである。例えば、本発明は、種々の電気デバイス(例えば、レジスタ、トランジスタ、キャパシタ、ダイオードなど)から構成された種々の集積素子を利用し得る。それらの値は、種々の意図された目的に対して適切に構成され得る。さらに、本発明は、高周波数、高速および/または低電圧の必要性が望まれる任意の集積回路用途で実施され得る。本発明の開示に関して当業者が理解し得るこのような一般的な用途が本明細書中に詳細に説明されない。しかし、例示のみの目的のために、差動プッシュプル出力バッファ等の出力バッファの例示の実施形態が本明細書中で説明される。さらに、種々のコンポーネントが例示的な回路において他のコンポーネントに適切に結合または接続され得る一方で、このような接続または結合はコンポーネント間に直接接続することによって、または回路間に配置された他のコンポーネントまたはデバイスを介する接続によって実現され得ることに留意すべきである。
【0026】
上述のように、従来技術の等化アプローチは、特に非常に高速な用途において(すなわち高速デジタルリンクにおいて)種々の欠点を受ける。例えば、アナログLCフルタは正確に調整することが困難であり得る。すなわち、LCフィルタは容易に再プログラム可能ではなく、利用され得る伝送チャンネルのタイプを著しく制限する。FIRフィルタは一般的に複雑化され、動作のための高い電力要求を有する。
【0027】
しかし、本発明の種々の局面に従って、高速データ通信システムのプリエンファシス等化のための方法および回路は、パルス整形回路の使用によって提供され得る。本発明のプリエンファシス等化方法および回路は、標準的なデジタル出力バッファ構成と互換可能であり、それによりプリエンファシス等化方法および回路は、従来のデジタル出力バッファと比較した場合、さらなる複雑さおよび電力消失がほとんどないように組み込まれ得る。さらに例示的なプリエンファシス等化回路はまた、アナログフィルタ技術を使用し得る一方で、例示的なプリエンファシス等化回路は嵩高いインダクタの使用を必要としない。
【0028】
プリエンファシス等化回路を用いて構成されたデータ通信システムは、相互接続または他の伝送チャンネルを介する伝送のために、入力データストリームを受信し、データストリームを出力することによって動作する。例示的実施形態によると、データは、入力段における入力インバータおよび出力段における出力インバータを有するプリエンファシス等化を用いて構成された出力バッファを介して伝達され得る。
【0029】
動作中、一旦入力段に対する入力信号が遷移する(例えばロウからハイ状態)と、出力段に対する入力信号は、伝送チャンネルを駆動するように全振幅に構成される。一旦出力段が全振幅に遷移すると、出力段の入力は、中間スケールの振幅に近づくように構成される。フルスケールから中間スケールに戻る振幅変化量は、出力バッファによって伝送チャンネルに提供されるべき等化の量を決定する。種々の例示的な実施形態によると、パルス整形機能を促進するために、例えば、フィードバック配置を介してまたはフィードフォワード配置を用いて、プリエンファシス等化回路はパルス整形回路を用いて構成され得る。
【0030】
パルス整形回路の例示的なフィードバック構成では、出力段からの出力信号がセンシングされ、わずかな遅延の後、電流が加算されるべきフィードバックパスを通って出力段の入力信号に印加され得る。例示的なフィードファワード構成では、入力段への入力信号は、入力段への入力信号がセンシングされ、わずかな遅延の後、電流が加算されるべきフィードバックパスを通って出力段の入力信号に印加され得る。従って、フィードバックまたはフィードファワード遷移のいずれかでは、出力段における出力信号は、ロウからハイへの遷移の後、わずかな遅延に従って低減される。従って、遷移の後、パルス整形出力波形が出力バッファによって提供され得る。例示的なプリエンファシス等化回路の同様の動作はハイ状態からロウ状態への遷移に対して実現される。
【0031】
さらに、パルス整形がプログラム可能であり、それにより、駆動されるべき伝送チャンネルの長さに基づくパルス整形の量を変化させることが可能となるように選択的に構成され得る。例えば、異なるパルス整形は、0.3メートルの相互接続を駆動させるよりも15メートルの相互接続を駆動させるために提供され得る。なぜなら15メートルの相互接続は、信号を0.3メートルの相互接続よりもより大きい程度に減衰し得るからである。従って、プログラム可能なプリエンファシス等化が構成され、その結果、パルス整形が制御され得る(例えば、可変スイッチ、抵抗、および/または例示的な出力バッファから提供されるべきパルス整形の量の適切なスケーリングのための種々の他の入力信号によって)。
【0032】
図7を参照すると、本発明の実施形態による例示的なプリエンファシス等化回路700のブロック図が示される。プリエンファシス等化器回路700は、クロック入力またはさらなるタップ遅延段を要求しない差動出力バッファとして構成され、この回路において、パルス整形はフィードバック構成の使用によって達成される。プリエンファシス等化器回路700は、差動入力端子702および704を用いて構成され、高駆動インバータ706および708の対を有する入力段705と出力段710とを適切に含む。
【0033】
差動入力信号(NRZまたは他のデータ信号等)は、高駆動インバータ706および708にそれぞれ接続された入力端子702および704に適切に印加される。高駆動インバータ706および708は、724および726において駆動信号を印加して、出力段710を駆動するように構成される。高駆動インバータ706および708は、出力段710への差動入力信号を駆動するために構成されたインバータデバイスの種々のタイプを適切に含み得る。
【0034】
出力段710は、端子730および732における差動出力信号を駆動するために構成されたデジェネレイトインバータデバイス(degenerated inverter device)の対を適切に含む。例示的実施形態に従って、デジェネレイトインバータデバイスの対711および713は、デジェネレーションレジスタRD1およびRD2を用いて構成されたトランジスタM1およびM2の対と、デジェネレーションレジスタRD3およびRD4を用いて構成されたトランジスタM3およびM4の対とをそれぞれ適切に含む。インバータデバイス711は、コレクタが出力端子730に接続されているトランジスタM1およびM2のゲートにおいて駆動信号724を受信するように構成される一方で、インバータデバイス713は、コレクタが出力端子732に接続されているトランジスタM3およびM4のゲートにおいて駆動信号726を受信するように構成される。デジェネレーションレジスタRD1、RD2、RD3およびRD4は、制御されるインピーダンス伝送チャンネルを駆動するために十分な整合を提供するように等化器回路700の出力インピーダンスを設定するように適切に構成される。例示的実施形態によると、出力インピーダンスは約25オーム〜約75オームであるが、これよりもより低いまたはより高いインピーダンスも同様に構成され得る。さらに、デジェネレーションレジスタRD1、RD2、RD3およびRD4は、よりスムーズな(softer)応答を提供するように出力段710を線形化するように構成される。
【0035】
フィードバック構成を提供するために、複数の小さい駆動インバータは、出力段710の出力端子730と732との間、および高駆動インバータ706と708の出力との間に適切に接続される。例示的実施形態によると、等化器回路700は、第1の対の小さい駆動インバータ712および714と第2の対の小さい駆動インバータ716および718を用いて構成され、これらのインバータは、出力端子730および732と駆動信号724および726との間において、小さいインバータ712、714、716、および718を駆動するように構成される差動出力信号730および732に接続される。
【0036】
インバータ712、714、716、および718は、いくらかの遅延を提供するのと同様に差動出力信号730および732を全振幅に復元するように適切に構成される。インバータ712および714は、差動出力信号730および732を適切にセンシングし得、このセンシング信号をインバータ716および718に印加する。インバータ716および718は、高駆動インバータ706および708の出力にセンシングされた信号を提供するように構成される。別の例示的実施形態によると、インバータ716および718は、センシングされた信号に対して適切なスケーリングを提供することによってフィードバック構成から生じるパルス整形の量を制御するように適切に構成され得る。センシングされた信号またはフィードバック信号のスケーリングを促進するために、一つ以上の制御信号はインバータ716および718の動作を制御するように構成され得、その結果センシングされた信号の振幅が変更され得る。このようなインバータ716および718は、プリエンファシス等化器回路700のパルス整形機能のプログラム可能なスケーリングを容易にし得る。
【0037】
インバータ716および718の出力信号は、それぞれ高駆動インバータ706および708に加算される電流であり、スケーリングの有無に関わらず、そしてその結果が出力信号724および726に関する信号レベルの調整となる。従って、差動出力信号730および732の出力振幅は、中間スケールの振幅に構成され得る。
【0038】
パルス形状は、入力端子702および704の入力信号がスイッチングされるか、または遷移される(例えばロウ状態からハイ状態)と、全振幅は、出力信号724および726において利用可能になり、この結果、出力信号730および732における全振幅出力を生じるように提供され得る。フィードバックインバータ712、714、716、および718内の遅延は、出力信号724および726における信号を小さい遅延の後に低減し、これにより出力信号730および732を、入力端子702および704における入力信号の遷移の後のわずかな遅延の後に低減する。従って、パルス形状出力波形を用いる遷移は適切に向上される。同様な動作がハイ状態からロウ状態への入力信号の遷移に対して実現される。すなわち、フィードバックインバータ712、714、716、および718内の遅延は、出力信号724および726における信号を小さい遅延の後に増加させ、これにより、出力信号730および732を、入力端子702および704における入力信号の遷移の後のわずかな遅延の後に増加させる。
【0039】
高駆動インバータ706および708、小さい駆動インバータ712、714、716、および718、ならびに出力段710を含むプリエンファシス等化器回路700の種々のコンポーネントは、本発明の実施形態による種々の態様で適切に構成され得る。例えば、図9を参照して、フィードバックアーキテクチャを用いて構成されたプログラム可能なプリエンファシス等化を有する例示的な出力バッファ回路のより詳細な図が示される。
【0040】
出力バッファ900は、高駆動インバータ902および905の対を含む入力段、ならびに出力段969を適切に含む。高駆動インバータ902および905は、出力段969を駆動するように適切に構成される。高駆動インバータ902および905は、トランジスタ903および904の対、ならびにトランジスタ906および908の対をそれぞれ適切に含む。出力バッファ900のための電源接続が端子901および907において設けられ得る(例えば、端子901に接続された電源電圧VDDおよび端子907に接続されたグラウンドに設けられる)。出力バッファ900に伝送されるべき符号化されたデータ(差動レールツーレール(rail−to−rail)信号等)は、差動入力端子992および994において適切に受信され得る。差動入力端子992および994は、それぞれトランジスタ903および904、ならびにトランジスタ906および908のゲートに接続される。
【0041】
高駆動インバータ902および905の出力駆動信号は、直列レジスタ920および922を介して出力段969に適切に接続され得る。レジスタ920および924は、高駆動インバータ902および905の出力駆動能力をスケーリングするように適切に構成され、それにより出力インピーダンスを変更させる。レジスタ920および924の値は、例えば約20〜60オーム(例えば40オームの抵抗値)、または出力駆動能力をスケーリングするための任意の他の適切な値の種々の値を含み得る。さらに、スケーリングレジスタ920および924の代わりに、出力バッファは、より小さい幅のトランジスタを使用してインバータ902および905の強度を直接低減し得る。スケーリングされたより低い出力インピーダンスを有する高駆動インバータ902および905の高速スイッチング能力を維持するために、出力バッファ900はまた、スケーリングレジスタ920および924とそれぞれ並列に構成され、そしてRC時定数を低減するように構成された一対のキャパシタ918および922を含み得る。
【0042】
出力段969は、2つの出力バッファ信号993および995を提供するように共通ソースプッシュプル構成で構成された2つのデジェネレートインバータを含む。第1のデジェネレートインバータは、トランジスタ966および968、ならびにデジェネレーションレジスタ970および974を含む一方で、第2のデジェネレートインバータは、トランジスタ982および994、ならびにデジェネレーションレジスタ980および986を含む。デジェネレーションレジスタ970、974、980および986は、出力段969を線形化し、バッファリングされた出力993および995において出力インピーダンスを設定し、制御されたインピーダンス伝送チャンネルを駆動するのに十分な整合を提供する。例示の実施形態によると、出力インピーダンスは、約25オーム〜75オームに構成されるが、同様に、出力インピーダンスはまた、この値よりもより低いまたはより高いインピーダンスで構成され得る。さらに、デジェネレーションレジスタ982、984、980および986は、よりスムーズな応答を提供するように出力段969を線形化するように構成される。
【0043】
上記デジェネレーションの特性に加えて、出力段969は、トランジスタ966および968のコレクタと、トランジスタ982および984のコレクタとの間に結合されたレジスタ972をさらに含み得る。レジスタ972は、バッファリングされた出力993および995における出力スイングおよび出力インピーダンスのさらなる制御のためにさらなるある負荷を提供するように適切に構成される。レジスタ972は、負荷を提供するための種々の値、例えば、約400オームの抵抗、あるいは400オーム未満または400オームより高い負荷を提供するための任意の値を含み得る。さらに、1つ以上のさらなる負荷レジスタが同様に提供され得る。このレジスタは、例えば、トランジスタ966および968のコレクタとバッファリングされた出力993との間に結合された負荷レジスタ988(例えば、5〜50オーム(例えば10オーム)の小さい抵抗)、ならびに、トランジスタ982および984のコレクタとバッファリングされた出力995との間に結合された負荷レジスタ990(例えば、5〜50オームの小さい抵抗)である。しかし、さらなる負荷レジスタ988および990を使用せずに、2つのデジェネレートインバータはまた、バッファリングされた出力993および995に直接接続され得る。またさらに、出力段969はまた、キャパシタ976および978をさらに含み、いくつかの高い周波数ピークを提供し、出力段969の過渡応答を改良し得る。キャパシタ976はトランジスタ966および982のソース間に接続される一方で、キャパシタ978は、トランジスタ968および984のソース間に接続される。
【0044】
出力バッファ900はまた、プログラム可能なプリエンファシス等化を提供するためのフィードバック構成を含む。例示的な実施形態によると、出力バッファ900は、出力段969から高駆動インバータ902および905の出力信号に提供するために構成された一対のインバータを含む。第1のインバータはフィードバックトランジスタ954および956を含む一方で、第2のインバータは出力段969に結合されたフィードバックトランジスタ958および960を含む。第1および第2のフィードバックインバータは、出力段969の出力信号をセンシングし、高駆動インバータ902および905の出力信号で加算されたフィードバック信号を提供し、出力段969のための駆動信号を調整するために構成される。例えば、トランジスタ954および956のゲートがセンシングレジスタ964を介してトランジスタ982および984のコレクタに結合され得る一方で、トランジスタ958および960のゲートがセンシングレジスタ962を介してトランジスタ966および968のコレクタに結合され得、出力トランジスタ966、968、982、および984のゲートにおける駆動レベルを調整するために使用され得るフィードバック信号を提供する。センシングレジスタ962および964は、センシングを容易にする種々の値、例えば約400オームの抵抗、あるいは出力段969の出力信号のセンシングを提供するために400オーム未満または400オームより高い任意の値を含み得る。
【0045】
例示的な実施形態によると、フィードバック構成から生じるパルス形状の量が、電流加算機能の間にフィードバックトランジスタ954、956、958、および960の相対的重みの適切なスケーリングによって実現される。本実施形態によると、さらなるインバータは、トランジスタ930および932、トランジスタ934および936、トランジスタ938および940、およびトランジスタ942および944を含み、さらなるインバータは、スケーリング可能なフィードバックパスとして構成され得、適切なパルス整形を提供するように選択可能に選択されて、伝送チャンネルの予測された減衰に適応させる。例示的な実施形態では、トランジスタ930、934、938、および942はPFETデバイスを含む一方で、トランジスタ932、936、940、および944はNFETデバイスを含む。
【0046】
フィードバックトランジスタ954、956、958、および960から提供されたフィードバック信号の量は、例えば、スイッチ926、927、946、950、928、929、948、および952等の複数のスイッチを用いて選択可能である。動作中では、スイッチ926、927、946、950、928、929、948、および952は、トランジスタ930および932、トランジスタ934および936、トランジスタ938および940、およびトランジスタ942および944を含むさらなるインバータによって作成されたフィードバックパスのいくつかまたは全てをターンオフするように構成され、その結果、制御入力996および998の種々の組み合わせが異なるプリエンファシス等化設定を生じる。例示的実施形態では、スイッチ926、927、946、950は、PFETデバイスを含む一方で、スイッチ928、929、948、および952は、NFETデバイスを含む。
【0047】
制御入力996および998は、各デバイスのゲートへの結合を介してNFETスイッチ928、929、948、および952を可能にするように適切に構成される。本発明の実施形態に従って、制御入力996および998をPFETスイッチ926、927、946、および950にインターフェース制御するために、出力バッファ900は、制御入力996および998に相補的な制御信号を生成させるように構成される、トランジスタ910および912、ならびにトランジスタ914および916を含むさらなる一対のインバータを含み得る。しかし、出力バッファ900はまた、PFETスイッチ926、927、946、および950がパルス整形の量を制御することを可能にするように構成されたさらなる制御入力を含み得る。
【0048】
例示的な実施形態によると、さらなるインバータの相対的な大きさは、パルス整形機能のさらなる強化を促進するように適切に構成され得る。例えば、トランジスタ930および932、ならびにトランジスタ938および940を含むインバータは、トランジスタ934および936、ならびにトランジスタ942および944を含むインバータのサイズの2倍であり得る。入力制御996および998に対する4つの制御信号状態(例えば、0,0;0,1;1,0:1,1)によると、4つの異なるフィードバック構成が実現され得る。各構成は入力段の駆動信号を用いて加算する電流のためにフィードバック信号を提供する際に異なる強度を有する。さらに、大きさと強度との他の比は、トランジスタ934および936、ならびにトランジスタ942および944を含むインバータに提供され得、出力バッファ900のパルス整形機能を適切にスケーリングする。
【0049】
高駆動インバータ902および905で加算された電流である、トランジスタ930および932、トランジスタ934および936、トランジスタ938および940、ならびにトランジスタ942および944を含むインバータのスケーリングされた出力信号(すなわち各ドレインからの信号)によって、駆動信号の信号レベルの出力段969の2つのジェネレートインバータに対する調整を行う。従って、差動出力信号993および995の出力振幅は、フルスケール振幅から中間スケール振幅に構成され得、それによって、差動出力信号993および995のパルス整形を生じさせる。従って、差動入力端子992および994における遷移は、差動出力信号993および995においてパルス整形された出力波形を生じさせる。
【0050】
出力バッファ900の動作の間の測定されたデータアイの改良は、図12〜図16を参照して実現され得る。ディセイブルされたプリエンファシス、および図12を参照することによって、PCBトレースに対してバッファ900の出力における2.5Gbps波形に対応するデータアイ1202および、図13を参照して、PCBトレースのための代表的な伝送チャンネルの端部において受信された2.5Gbps波形に対応するデータアイ1302(例えばPCBトレースは長さ約35インチ)が示される。しかし、著しい改良を示す、イネーブルされたプリエンファシス、および図14を参照することによって、最小プリエンファシス設定におけるPCBトレースに対してバッファ900の出力における2.5Gbps波形に対応するデータアイ1402と、図15を参照して、最大プリエンファシス設定におけるPCBトレースのための代表的な伝送チャンネルの端部において受信された2.5Gbps波形に対応するデータアイ1502とが示される。さらに、図16に示されたように、最適設定にイネーブルされたプリエンファシスによって、プリエンファシス等化を用いて出力バッファ900の動作によってさらなる結果を示す、PCBトレース(例えば、PCBトレースは、約35インチの長さ)に対応する代表的な伝送チャンネルの端部において受信された2.5Gbps波形に対応するデータアイ1602が示される。
【0051】
例示的なプリエンファシス等化器回路700が、パルス整形機能のために構成されたフィードバック配置を用いて構成され得る一方で、本発明の別の例示的な実施形態によって、例示的なプリエンファシス等化器回路は、またパルス整形機能を提供するためのフィードフォワード構成を用いて適切に構成され得る。例えば、図8を参照して、例示的なプリエンファシス等化器回路800は、クロック入力またはさらなるタップ遅延段を要求しないことが示される。プリエンファシス等化器回路800は、パルス整形がフィードフォワード回路の使用によって実現され得るように構成される。
【0052】
フィードフォワード配置を提供するために、複数の小さい駆動インバータが、高駆動インバータ706および708の入力端子702および704と高駆動インバータ706および708の出力820および822との間に適切に接続され得る。例示的な実施形態によると、等化器回路800は、入力端子702および出力信号820との間に結合された3つの小さい駆動インバータ802、804、および806と、入力端子704と出力信号822との間において、結合された3つの小さい駆動インバータ808、810、および812とを用いて構成され、かつ小さいインバータ802、804、806、808、810、および812を駆動させる入力端子702および704における差動入力信号を有する。
【0053】
インバータ802、804、806、808、810、および812は、高駆動インバータ706および708に対していくつかの遅延を提供するように適切に構成される。インバータ802および808は、入力端子702および704における入力信号をセンシングするように構成され、インバータ804および810、ならびにインバータ806および812によって適切にスケーリングされ得るフィードフォワード信号を提供する。インバータ806および812の電流は、それぞれ高駆動インバータ706および708で加算される電流である。この結果、出力信号820および822の信号レベルの調整が行われ、中間スケールレベルになる。従って、差動出力信号730および732の出力振幅を生じさせ、中間スケールの振幅に構成される。
【0054】
パルス整形は、入力端子702および704における入力信号がスイッチングされるかまたは遷移される場合(例えばロウ状態からハイ状態)、全振幅信号は、出力信号730および732において全振幅出力を生じる出力信号820および822において利用可能となるように提供され得る。インバータ802、804、806、808、810、および812内の遅延は、出力信号820および822信号を小さい遅延の後で低減させ、これにより出力信号730および732を遷移の後のわずかな遅延の後で低減させる。従って、パルス整形された出力波形を有する遷移が適切に向上される。同様の動作がハイ状態からロウ状態への遷移に対して実現される。例えばインバータ802、804、806、808、810、および812における遅延は、小さい遅延の後、出力信号820および822を増加させ、これにより出力信号730および732を遷移の後のわずかな遅延の後で増加させる。
【0055】
プリエンファシス等化器回路800はまた、プリエンファシス等化の間にプログラム可能なパルス整形機能を提供するためのフィードファワードアーキテクチャを用いて種々の態様で構成され得る。例えば、図10を参照すると、フィードフォワードアーキテクチャを用いてプログラム可能なプリエンファシス等化を有する高速出力バッファ1000が示される。
【0056】
出力バッファ1000は、高駆動インバータ1003および1005の対、ならびに出力段1017を適切に含む。出力バッファ1000のための電源接続は端子1096および1097において提供され得る(例えば、端子1096に接続された電源電圧VDDおよび端子1097に接続されたグラウンドに設けられる)。高駆動インバータ1003および1005は、出力段1017を駆動させるために差動駆動信号1014および1016を生成するように構成される。例えば、トランジスタ1006および1008、ならびにトランジスタ1010および1012のコレクタは、差動信号1014および1016それぞれを駆動するように構成される。高駆動インバータ1003および1005は、トランジスタ1006および1008の対、ならびにトランジスタ1010および1012の対をそれぞれ適切に含む。出力バッファ1000によって伝送されるべき符号化されたデータは、差動入力端子1002および1004において適切に受信され得る。差動入力端子1002および1004は、トランジスタ1006および1008、ならびにトランジスタ1010および1012のゲートにそれぞれ結合される。
【0057】
出力段1017は、2つの出力バッファ信号1025および1027を提供するように構成された2つのデジェネレートインバータを含む。第1のデジェネレートインバータは、トランジスタ1018および1020、ならびにデジェネレーションレジスタ1026および1028を含む一方で、第2のデジェネレートインバータは、トランジスタ1022および1024、ならびにデジェネレーションレジスタ1030および1032を含む。デジェネレーションレジスタ1026、1028、1030、および1032は、バッファリングされた出力1025および1027における出力インピーダンスを設定するように適切に構成され、制御されるインピーダンス伝送チャンネルを駆動するように良好な整合を提供し、上記のデジェネレーションレジスタ970、974、980、および986と同様の抵抗値を含み得る。
【0058】
上述のデジェネレーション特性に加えて、出力段1017はまた、トランジスタ1018および1020のコレクタとトランジスタ1022および1024のコレクタとの間に結合されたレジスタ1023を含み得る。レジスタ1023は、出力スイングおよび出力インピーダンスのさらなる制御のためいくつかのさらなる負荷を提供するように適切に構成され、そして負荷を提供するために種々の抵抗値を含み得る。さらに出力段1017は、出力段1017の過渡応答を改良するいくつかの高周波数ピークを提供するようにキャパシタ1034および1036を含み得る。キャパシタ1034は、トランジスタ1018および1022のソース間で結合される一方で、キャパシタ1036は、トランジスタ1020および1024のソース間で結合される。従って、出力段1017は、共通のソースプッシュプル構成に適切に構成される。
【0059】
出力バッファ1000はまた、プリエンファシス等化を促進するフィードフォワード配置を含む。例示的実施形態によると、入力端子1002および1004において受信された差動入力信号はまた、フィードフォワード配置に構成された複数の小さいインバータを駆動するように使用され得る。例えば、入力端子1002および1004において受信された差動入力信号は、第1の小さいインバータ1007および第2の小さいインバータ1009を含む第1の段のフィードフォワードインバータを駆動するために使用され得る。例示的実施形態によると、第1の小さいインバータ1007は、トランジスタ1038および1040を含む一方で、第2の小さいインバータ1009は、トランジスタ1042および1044を含む。フィードフォワードインバータ1007および1009の第1の段は、入力端子1002および1004において差動入力信号をセンシングするように構成され得る。小さいインバータ1007および1009の出力は、トランジスタ1038および1040のコレクタ、ならびにトランジスタ1042および1044のコレクタに直列レジスタ1046および1048を接続することによって遅延され得る。また直列レジスタ1046および1048は、小さいインバータ1007および1009がトランジスタ1050および1052、ならびにトランジスタ1054および1056をそれぞれ含む第2の段のフィードフォワードインバータ1049および1051を駆動することを可能にするように構成され得る。
【0060】
インバータ1049および1051の第2の段は、いくつかのさらなる遅延を提供し、トランジスタ1058およびトランジスタ1060の対、ならびにトランジスタ1062および1064の対を含む第3のインバータ段を駆動するように構成される。他の例示的実施形態によると、インバータ1007およびインバータ1009の第1の段は第3のインバータ段に直接結合され得る。トランジスタ1058および1060、ならびにトランジスタ1062および1064を含む第3のインバータ段は、高駆動インバータ1006および1008、ならびに1010および1012に適切に加算され得る。例示的実施形態に従って、第3のインバータ段はまた、高駆動インバータ1003および1005に対してさらなる遅延を提供し得る。第3のインバータ段の電流は、スイッチ1066、1068、1070、1072、1074、1076、1078、1080、1082、1084、1086、および1088等の複数の直列スイッチを介して高駆動インバータ1006および1008、ならびに1010および1012に加算された電流であり得る。トランジスタ1058および1060、ならびにトランジスタ1062および1064を含むインバータの第3の段は、高駆動インバータ1003および1005に対していくつかの遅延を提供するように構成され、それにより電流加算は駆動信号1014および1016上の信号レベルを弱くする。従って、出力端子1025および1027の出力電圧は、遷移からのわずかな遅延の後その振幅を低減することによって適切にパルス整形され得る。
【0061】
例示的実施形態によると、パルス整形の量は、電流加算機能の相対的な重みを変更することによって変更され得る。本実施形態によると、複数の入力制御は、複数の直列スイッチ1066、1068、1070、1072、1074、1076、1078、1080、1082、1084、1086、および1088の制御によってインバータ1057および1061の第3の段の実効出力抵抗を変更するように構成され得る。例えば、入力制御1090、1091、および1092、ならびにこれらの相補的入力制御1093、1094、および1095は、複数の直列スイッチのゲートに適切に接続され得る。例えば、入力制御1090は、スイッチ1070および1082のゲートに結合され、入力制御1091は、スイッチ1068および1080のゲートに結合され、そして入力制御1092は、スイッチ1066および1078のゲートに結合される一方で、相補的入力制御1093は、スイッチ1072および1084のゲートに結合され、入力制御1094は、スイッチ1074および1086のゲートに結合され、そして入力制御1095は、スイッチ1076および1088のゲートに結合される。入力制御1090〜1095の制御は、電流加算におけるインバータ1057および1061の第3の段の重みを効率的に変更し、出力バッファ1000におけるプリエンファシス等化の量を変更させるように構成される。入力制御1090〜1095の選択は、伝送チャンネルの期待されるかまたは予測される減衰に基づき、異なる伝送チャンネルに対して変更または再プログラムされ得る。
【0062】
図11を参照すると、図10の出力バッファ1000の動作に対してシミュレートされた波形が示される。上図の波形1102は出力バッファ1000への真の入力信号および相補入力信号(すなわち入力端子1002および1004における差動入力信号)を示す。ディセイブルされたプリエンファシスを用いて、中間図の波形1104は、長さ約24インチのPCBトレースに対応する代表的な伝送チャンネルの端部において受信された波形を示す。しかし、最適な設定にイネーブルされたプリエンファシスを用いて、下図の波形は、長さ約24インチのPCBトレースに対応する代表的な伝送チャンネルの端部において受信された波形を示す。理解され得るように、入力信号の振幅は、伝送チャンネル長さ、媒体などに基づいた出力バッファ1000によって有利にパルス整形される。
【0063】
本発明は、種々の実施形態を参照して上述されてきた。しかし、変更および改変が本発明の範囲から逸脱することなく例示的な実施形態に為され得ることを当業者が理解する。種々のコンポーネントは、例えばさらなるスケーリングスイッチ、インバータ、負荷レジスタ等をインプリメントすることによって代替の態様で実現され得る。例えば、フィードバック構成、さらなる制御入力信号(例えば3つの制御入力信号および3つのフィードバックインバータ段等)がさらなるインバータに提供され得、パルス整形機能の8つの異なる強度レベルが実現され得る。さらに、フィードフォワード構成に対してさらなる段または少数の段が設けられ得る。これらの代替は、特定の用途に応じて、またはシステムの動作に関連した任意の数のファクタを考慮して適切に選択され得る。さらにこれらおよび他の変更または改変は、上掲の特許請求の範囲に説明されたように、本発明の範囲内に含まれることが意図される。
【図面の簡単な説明】
【図1】
図1は、従来技術の高速シリアルリンクのブロック図を示す。
【図2】
図2は、図1の従来技術の高速シリアルリンクにおける信号波形について、銅PCBトレースまたは同軸ケーブルによる帯域幅制限の影響を示す。
【図3A】
図3Aは、銅プリント回路基板(PCB)トレースまたは同軸ケーブルの帯域幅制限影響を克服するために等化を利用する従来技術の高速シリアルリンクのブロック図を示す。
【図3B】
図3Bは、銅プリント回路基板(PCB)トレースまたは同軸ケーブルの帯域幅制限影響を克服するために等化を利用する従来技術の高速シリアルリンクのブロック図を示す。
【図4】
図4は、銅PCBトレースまたは同軸ケーブルを介して伝送された帯域幅制限信号を示す代表的なデータアイを示す。
【図5】
図5は、銅PCBトレースまたは同軸ケーブルを介して伝送された帯域幅制限信号について等化の効果を示す代表的なデータアイを示す。
【図6】
図6は、有限インパルス応答(FIR)のアーキテクチャを利用する従来技術のプリエンファシス等化器のブロック図を示す。
【図7】
図7は、フィードバックアーキテクチャを用いてプリエンファシス等化器を組み込む例示的な出力バッファのブロック図を示す。
【図8】
図8は、フィードフォワードアーキテクチャを用いてプリエンファシス等化器を組み込む例示的な出力バッファのブロック図を示す。
【図9】
図9は、フィードバックアーキテクチャを用いてプログラム可能なプリエンファシスを有する例示的な高速出力バッファの回路インプリメンテーションを示す。
【図10】
図10は、フィードフォワードアーキテクチャを用いてプログラム可能なプリエンファシスを有する例示的な高速出力バッファの回路インプリメンテーションを示す。
【図11】
図11は、例示的な高速出力バッファのシミュレートされた波形を示す。
【図12】
図12は、ディセイブルされたプリエンファシス等化を用いて例示的な高速出力バッファの出力における測定されたデータアイを示す。
【図13】
図13、ディセイブルされたプリエンファシス等化を用いて例示的な高速出力バッファの動作を生じる伝送チャンネルの末端において測定されたデータアイを示す。
【図14】
図14は、最小プリエンファシス設定のイネーブルされたプリエンファシス等化を用いて例示的な高速出力バッファの出力における測定されたデータアイを示す。
【図15】
図15は、最大プリエンファシス設定のイネーブルされたプリエンファシス等化を用いて例示的な高速出力バッファの出力における測定されたデータアイを示す。
【図16】
図16は、例示的な最適な設定のイネーブルされたプリエンファシス等化を用いて例示的な高速出力バッファの動作を生じる伝送チャンネルの末端において測定されたデータアイを示す。
Claims (31)
- データ通信システムにプリエンファシス等化を提供するために構成された出力バッファであって、
差動入力信号を受信し、駆動信号を提供するために構成された入力インバータの対を含む入力段と、
該駆動信号を受信するように該入力インバータの対に結合されたデジェネレートインバータの対を含み、該デジェネレートインバータの対が差動出力信号を駆動するために構成される、出力段と、
該出力段および該入力段に結合され、少なくとも1つのインバータを含むパルス整形回路であって、該パルス整形回路は該差動出力信号のパルス整形を提供するように構成される、パルス整形回路と
を含み、
該出力バッファは、該差動入力信号の遷移の後で、該駆動信号および該差動出力信号に全振幅信号を提供するように構成され、該パルス整形回路は、該遷移からの遅延の後、該出力段に中間スケール信号を提供し、それにより該差動出力信号のパルス整形が発生するように構成される、データ通信システムにプリエンファシス等化を提供するために構成された出力バッファ。 - 前記パルス整形回路はフィードバック構成を含み、該フィードバック構成は、前記差動出力信号をセンシングし、前記中間スケール信号を提供するために前記駆動信号に加算する電流を提供するようにフィードバックパスを介して提供するように構成される、請求項1に記載のデータ通信システムにプリエンファシス等化を提供するために構成された出力バッファ。
- 前記パルス整形回路はフィードフォワード構成を含み、該フィードフォワード構成は、前記差動入力信号をセンシングし、前記中間スケール信号を提供するために前記駆動信号に加算する電流を提供するようにフィードフォワードパスを介して提供するように構成される、請求項1に記載のデータ通信システムにプリエンファシス等化を提供するために構成された出力バッファ。
- 前記パルス整形回路は、第1のパルス整形インバータの対および第2のパルス整形インバータの対を含み、該第1のパルス整形インバータの対は、該第2のパルス整形インバータの対を駆動させるように構成され、該第2のパルス整形インバータの対は、電流加算を提供するように選択可能に動作され、それによりプログラム可能なパルス整形機能が前記出力バッファにおいて実現される、請求項1に記載のデータ通信システムにプリエンファシス等化を提供するために構成された出力バッファ。
- 前記出力バッファは、
前記入力インバータの対と前記デジェネレートインバータの対との間に直列に結合され、該入力インバータの対の出力インピーダンスを低減することによって、該入力インバータの対の出力駆動能力をスケーリングするように構成されたレジスタの対をさらに含む、請求項2に記載のデータ通信システムにプリエンファシス等化を提供するために構成された出力バッファ。 - 前記出力バッファは、
キャパシタの対の内の一つが前記レジスタの対の内の一方に並列に接続され、該キャパシタの対の内の他方が該レジスタの対の内の他方に並列に接続され、該キャパシタの対が前記入力インバータの対の増大されたスイッチング能力を促進するように構成されるキャパシタの対をさらに含む、請求項5に記載のデータ通信システムにプリエンファシス等化を提供するために構成された出力バッファ。 - 前記フィードバック構成は、第1のフィードバックインバータおよび第2のフィードバックインバータを含み、該第1のフィードバックインバータおよび該第2のフィードバックインバータは、前記駆動信号に加算する電流を促進するように前記差動出力信号をセンシングするために構成される、
請求項2に記載のデータ通信システムにプリエンファシス等化を提供するために構成された出力バッファ。 - 前記フィードバック構成は、前記第1のフィードバックインバータおよび前記第2のフィードバックインバータを前記差動出力信号に結合するためのセンシングレジスタの対をさらに含む、請求項7に記載のデータ通信システムにプリエンファシス等化を提供するために構成された出力バッファ。
- 前記フィードバック構成は、少なくとも2つのスケーリングインバータをさらに含み、該スケーリングインバータの一つの対は、前記第1のフィードバックインバータに結合され、該スケーリングインバータの別の対は、前記第2のフィードバックインバータに結合され、該スケーリングインバータは、該第1のフィードバックインバータおよび該第2のフィードバックインバータからのフィードバック信号の相対的重みをスケーリングするように構成されて、前記出力バッファのプログラム可能なプリエンファシス等化を提供する、請求項7に記載のデータ通信システムにプリエンファシス等化を提供するために構成された出力バッファ。
- 前記フィードバック構成は、前記スケーリングインバータの少なくとも2つの対を選択的に動作させ、パルス整形のための差動プリエンファシス等化を生じさせるために構成された複数のスイッチをさらに含む、請求項9に記載のデータ通信システムにプリエンファシス等化を提供するために構成された出力バッファ。
- 前記フィードフォワード構成は、
前記差動入力信号をセンシングするために該差動入力信号に結合され、前記入力インバータの対に対していくらかの遅延を提供するように構成されたフィードフォワードインバータの第1の段をさらに含む、請求項3に記載のデータ通信システムにプリエンファシス等化を提供するために構成された出力バッファ。 - 前記フィードフォワード構成は、
前記フィードフォワードインバータの第1の段に結合され、前記入力インバータの対に対してさらにいくらかの遅延を提供するように構成されたフィードフォワードインバータの第2の段をさらに含む、請求項11に記載のデータ通信システムにプリエンファシス等化を提供するために構成された出力バッファ。 - 前記フィードフォワード構成は、
前記フィードフォワードインバータの第2の段と前記フィードフォワードインバータの第1の段との間に結合されたレジスタの対をさらに含む、請求項12に記載のデータ通信システムにプリエンファシス等化を提供するために構成された出力バッファ。 - 前記フィードフォワード構成は、
前記フィードフォワードインバータの第2の段に結合され、電流加算を前記駆動信号に提供するように構成されたフィードフォワードインバータの第3の段をさらに含む、請求項12に記載のデータ通信システムにプリエンファシス等化を提供するために構成された出力バッファ。 - 前記フィードフォワード構成は、
前記フィードフォワードインバータの第3の段と前記駆動信号との間に結合され、該フィードフォワードインバータの第3の段の実効出力抵抗の変化を促進することによってプログラム可能な出力バッファを提供し、前記差動出力信号のパルス整形の間に差動プリエンファシス等化設定を生じるように構成される、複数の直列スイッチをさらに含む、請求項14に記載のデータ通信システムにプリエンファシス等化を提供するために構成された出力バッファ。 - 伝送チャンネルを介して送信器から受信器にデータ信号を伝送するデータ通信システムであって、
該データ信号を受信し、符号化されたデータ信号を生成するためのエンコーダ/シリアライザと、
該エンコーダ/シリアライザに結合されたプリエンファシス等化バッファであって、
該符号化されたデータ信号を受信し、駆動信号を提供するために構成された入力インバータの対を含む入力段と、
該駆動信号を受信するように構成されたデジェネレートインバータの対とを含み、該一対のデジェネレートインバータは、さらに該伝送チャンネルを介して差動出力信号を駆動するために構成される出力段と
少なくとも一対のインバータを含み、該差動出力信号のパルス整形を提供するように構成されたパルス整形回路と
を含むプリエンファシス等化バッファと
を含み、
該プリエンファシス等化バッファは、該駆動信号に対する全振幅信号および該符号化されたデータ信号の遷移の後の該差動出力信号を提供するように構成され、そして該パルス整形回路は、該遷移からの遅延の後に該出力段に中間スケール信号を提供するように構成され、それにより該差動出力信号のパルス整形が生じる、伝送チャンネルを介して送信器から受信器にデータ信号を伝送するデータ通信システム。 - 前記パルス整形回路はフィードバック構成を含み、該フィードバック構成は、前記差動出力信号をセンシングし、前記中間スケール信号を提供するために前記駆動信号に加算する電流を提供するようにフィードバックパスを介して提供するように構成される、請求項16に記載のデータ通信システム。
- 前記パルス整形回路はフィードフォワード構成を含み、該フィードフォワード構成は、前記差動入力信号をセンシングし、前記中間スケール信号を提供するために前記駆動信号に加算する電流を提供するようにフィードフォワードパスを介して提供するように構成される、請求項16に記載のデータ通信システム。
- 前記パルス整形回路は、第1の対のパルス整形インバータおよび第2の対のパルス整形インバータを含み、該第1の対のパルス整形インバータは、該第2の対のパルス整形インバータを駆動するように構成され、該第2の対のパルス整形インバータは、電流加算を提供するように選択可能に動作され、それによりプログラム可能なパルス整形機能は、前記出力バッファ内で実現される、請求項16に記載のデータ通信システム。
- 前記フィードバック構成は、
前記駆動信号に加算する電流を促進するように前記差動出力信号をセンシングするように構成された第1のフィードバックインバータおよび第2のフィードバックインバータと、
該第1のフィードバックインバータおよび該第2のフィードバックインバータを該差動出力信号に結合するためのセンシングレジスタの対と、
スケーリングインバータの内の一つの対が該第1のフィードバックインバータに結合され、該スケーリングインバータの内の別の対が該第2のフィードバックインバータに接続され、該スケーリングインバータは、該第1のフィードバックインバータおよび該第2のフィードバックインバータからのフィードバック信号の相対的な重みをスケーリングするように構成され、プログラム可能なプリエンファシス等化を提供する、少なくとも2つの対のスケーリングインバータと
をさらに含む、請求項17に記載のデータ通信システム。 - 前記フィードバック構成は、前記少なくとも2つの対のスケーリングインバータを選択的に動作するために構成され、パルス整形の間に差動プリエンファシス等化設定を生じさせる複数のスイッチをさらに含む、請求項20に記載のデータ通信システム。
- 前記フィードフォワード構成は、
前記符号化されたデータをセンシングするために前記差動入力信号に結合され、前記入力インバータの対に対していくらかの遅延を提供するように構成された第1の段のフィードフォワードインバータと、
該第1の段のフィードフォワードインバータに結合され、該入力インバータの対に対していくらかのさらなる遅延を提供するように構成された第2の段フィードフォワードインバータと、
該第2の段のフィードフォワードインバータと該第1の段のフィードフォワードインバータとの間に結合された一対のレジスタと、
該第2の段のフィードフォワードインバータに結合され、該駆動信号に電流加算を提供するように構成された第3の段のフィードフォワードインバータと
をさらに含む、請求項18に記載のデータ通信システム。 - 前記フィードフォワード構成は、
前記第3の段のフィードフォワードインバータと前記駆動信号との間に接続され、該第3の段のフィードフォワードインバータの実効出力抵抗の変化を促進することによってプログラム可能性を提供し、前記差動出力信号のパルス整形の間に差動プリエンファシス等化設定を生じさせるように構成された複数のスイッチをさらに含む、請求項22に記載のデータ通信システム。 - 伝送チャンネルを介して、送信器から受信器にデータ信号を伝送するためのデータ通信システムにおいて使用するためのプリエンファシス等化バッファであって、
差動入力信号を受信するため、および出力端子に駆動信号を提供するために構成された入力インバータの対を含む入力段と、
該駆動信号を受信するために該入力インバータの対の該出力に接続された出力インバータの対を含む出力段であって、該出力インバータの対は、差動出力信号を駆動するために構成された、出力段と、
少なくとも2つのインバータの対を含む等化回路であって、該差動入力信号の遷移の後に該差動出力信号に全振幅信号を提供し、該出力端子に加算する電流を提供して、該駆動信号を調整して該遷移からの遅延の後の該出力段に提供するように構成される、該差動出力信号のパルス整形が生じる等化回路と
を含むプリエンファシス等化バッファ。 - 前記等化回路は、前記差動出力信号をセンシングし、フィードバックパスを介してセンシングされた信号を提供し、パルス整形を提供するために前記入力段の前記出力端子への電流加算を促進するように構成されるフィードバック構成をさらに含む、請求項24に記載のプリエンファシス等化バッファ。
- 前記等化回路は、前記差動入力信号をセンシングし、フィードフォワードパスを介して提供し、パルス整形を提供するために前記入力段の前記出力端子への電流加算を促進するように構成されるフィードフォワード構成をさらに含む、請求項24に記載のプリエンファシス等化バッファ。
- データ通信ネットワークのプログラム可能なプリエンファシス等化のための方法であって、
伝送チャンネルを介して差動出力信号の伝送のために構成された出力バッファの入力段に差動入力信号を提供するステップと、
第1の状態から第2の状態への該差動入力信号の遷移に応じて、該入力段から該出力バッファの出力段に駆動信号を提供するステップであって、該駆動信号は、該第2の状態に対応する振幅を有する、ステップと、
中間スケール信号を該出力段に提供するために該遷移からの遅延の後、該駆動信号にセンシングされた信号を電流加算するステップを含み、該中間スケール信号は、該データ通信ネットワークの等化の間にパルス整形機能を促進する、データ通信ネットワークのプログラム可能なプリエンファシス等化のための方法。 - 前記電流加算するステップは、
前記中間スケール信号を提供するために前記駆動信号への電流加算を促進するように、前記差動出力信号をセンシングし、該センシングされた信号をフィードバックパスを介して提供するステップをさらに含む、請求項27に記載のデータ通信ネットワークのプログラム可能なプリエンファシス等化のための方法。 - 前記電流加算するステップは、
前記差動入力信号をセンシングするステップと、前記駆動信号への電流加算を促進して前記中間スケールを提供するためにフィードファワードパスを介して該センシングされた信号を提供するステップとをさらに含む、請求項27に記載のデータ通信ネットワークのプログラム可能なプリエンファシス等化のための方法。 - 前記電流加算するステップは、
電流加算を提供するように選択可能に動作されるパルス整形インバータの第2の対を駆動させるように第1の対のパルス整形インバータの第1の対において前記センシングされた信号をセンシングするステップをさらに含み、それによりプログラム可能なパルス整形機能が前記出力バッファ内で実現される、請求項27に記載のデータ通信ネットワークのプログラム可能なプリエンファシス等化のための方法。 - データ通信システムにおけるプリエンファシス等化のための出力バッファであって、
差動入力信号を受信するため、および駆動信号を提供するために構成された入力インバータの対と、
該駆動信号を受信するように該入力インバータの対に結合された出力インバータの対であって、差動出力信号を駆動するために構成される、出力インバータの対と、
該差動入力信号の遷移の後、該差動出力信号のために全振幅信号を提供するように構成されたパルス整形回路と
を含み、
該パルス整形回路は、
該差動出力信号をセンシングし、フィードバックパスを介してセンシングされた信号を提供するように構成されたフィードバック構成と、
該差動入力信号をセンシングし、フィードフォワードパスを介してセンシングされた信号を提供するように構成されたフィードフォワード構成と
の内の一つにおいて構成される少なくとも2つの対のインバータを含み、
該パルス整形回路は、該遷移からの遅延の後の該駆動信号に電流加算を提供し、該出力インバータの対に提供された該駆動信号を調整するようにさらに構成され、それにより該差動出力信号のパルス整形が生じる、データ通信システムにおけるプリエンファシス等化のための出力バッファ。
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