JP2013141084A - エンファシス回路 - Google Patents

Abstract

【課題】エンファシス成分を正しく信号に印加することのできるエンファシス回路を提供する。
【解決手段】差動信号の正相信号をＶＣＳＥＬなどの負荷に印加し、差動信号の逆相信号をダミー負荷に印加する。エンファシス信号が与えられた差動信号は、フィードバック経路を介してフィードバックされ、遅延器において、遅延される。遅延器からの出力信号はエンファシス信号として、入力信号から減算器により減算され、入力信号にエンファシスを加える。フィードバックされる差動信号の正相信号と逆相信号のＤＣレベルを比較し、両者のＤＣレベル差が小さくなるように正相信号、逆相信号あるいはその両方のＤＣレベルを制御する。
【選択図】図１０

Description

以下の実施形態は、エンファシス回路に関する。

近年、通信分野ではデータ通信量の増大に伴い、ひとつの信号で大量のデータを送信するため、データレートの高速化が進んでいる。この高速データは、ケーブル、ボード、出力デバイスなどで符号間干渉などの劣化を起こしやすいという問題があるため、劣化分を考慮し、信号の符号間干渉を生じやすい部分をあらかじめ強化した、エンファシス信号を用いることがある。

図１は、FIR方式を採用した、エンファシス回路の従来の一例を示す図である。
同図は、このエンファシス信号生成の一例として、信号を分岐し、遅延差を生成、遅延差の生じた信号を加減算することにより生成する方法（FIR(Finite Impulse Response)方式、特許文献１、図１）を示す。図１（ａ）に示されるように、入力から入ってきた信号は、主信号パスとエンファシス信号パスに２分岐される。主信号パスの信号Ｄａｔａ１は、主ドライバ１０を介して、減算器１３に入力される。エンファシス信号パスのエンファシス信号Ｄａｔａ２は、遅延器１２において遅延されてから、エンファシスドライバ１１を介して、減算器１３に入力される。減算器１３では、主信号Ｄａｔａ１からエンファシス信号Ｄａｔａ２が減算され、出力される。図１（ｂ）に示されるように、主信号Ｄａｔａ１を時間τだけ遅延させた信号がエンファシス信号Ｄａｔａ２である。主信号Ｄａｔａ１からエンファシス信号Ｄａｔａ２を減算することにより、主信号Ｄａｔａ１の信号の立ち上がり、および、立下り部分が強調された信号（エンファシスされた信号）が得られる。図１（ｃ）に示されるように、主信号のスペクトルを見ると、エンファシス成分の現れる周波数のスペクトル強度が大きくなっているのがわかる。

しかしながら、FIR方式によるエンファシス信号生成手法を用いた場合、実現できるエンファシスの強さが十分でなく、さらに強いエンファシス信号が必要な場合には不十分であった。

それに対し、エンファシス信号を生成する、すなわち信号の高周波成分の強度が強い信号を生成する手法の一つとして、遅延差を生じさせ加減算する信号に加減算後の出力信号を用いて、これをフィードバックさせるという方法がある(IIR(Infinite Impulse Response)方式、非特許文献１、図２)。

図２は、IIR方式を採用した、エンファシス回路の従来の例を示す図である。
図２（ａ）にあるように、入力から入ってきた信号は、フィードバック経路からの信号と、電力合波器１５において合波され、増幅器１６で増幅された後、電力分波器１７で分波された後、出力される。フィードバック経路においては、電力分波器１７で分波された信号が遅延器（遅延時間τ）１８において遅延され、電力合波器１５において、入力からの信号と合波される。図２（ｂ）にあるように、各入力周波数において、入力周波数のゲインがピークを持つスペクトルを出力信号は持つようになる。図２（ｂ）において、スペクトルのピークの位置は、エンファシス成分が現れている部分である。

IIR方式の回路では、無線などに用いるバンドパスフィルタを実現しているが、特定の高周波成分のみ強度を強くするという意味で、エンファシス信号生成と同様であり、これを上記のようにエンファシス信号生成に応用することができる。

図３および図４は、FIR方式とIIR方式を利用してエンファシス信号を生成した場合を比較した図である。
図３（ａ）は、FIR方式の信号波形を示し、図３（ｂ）は、IIR方式の信号波形を示す。FIR方式では、Data1、Data２は、入力信号と、入力信号を遅延させた信号である。一方、IIR方式では、Data１は入力信号であるが、Data2は、エンファシス成分が追加された後の出力信号である。IIR方式では、Data１-Data2の出力信号は、FIR方式の場合よりも、より複雑な信号波形となっていることがわかる。より複雑な信号波形になっているということは、より高周波成分を多く含むということを意味する。

図４は、FIR方式とIIR方式で、同等の遅延量を用いてエンファシス回路を構成した場合の、出力信号のスペクトルを示す図である。図４に見られるように、IIR方式のほうが、ピークとなっているエンファシス成分の強度が大きいことがわかる。

すなわち、同等の遅延、同等の加算あるいは減算比（FIR方式においては、減算器における２つの信号の比率、IIR方式においては、電力合波器における２つの信号の比率）を用いた場合でも、図４に示すようにIIR方式のほうが、周波数特性が急峻で強度の大きいエンファシス信号を得ることができる。周波数特性が急峻であるとは、スペクトル成分のエネルギーがよりピークに集まっていることを示している。スペクトルが緩やかであると、エンファシス成分であるピーク部分に集まるエネルギーが少なく、強いエンファシスをかけたい場合に、効率があまりよくないということができる。

特開２００４−８８６９３号公報

ＥＳＳＣＩＲＣ＿２００２＿ｐ３５１−３５４

図５〜図９は、従来の問題点を説明する図である。
図５では、基板２６上に回路が配置され、それぞれ、正相信号入力INP、逆相信号入力INN、出力の端子が設けられる。

IIR方式を用いた場合、出力信号を遅延回路にフィードバックし、遅延させ、その出力を加減算回路（電力合波器）に入力する。しかし、この出力信号が差動信号である場合、図５（ａ）に示すように、差動出力の正相信号でVCSEL（Vertical Cavity Surface Emitting LASER）を、逆相信号でダミー負荷を駆動する疑似差動方式を用いた場合など、差動間の出力負荷が同じでない場合がある。入力から、正相信号INPと逆相信号INNが入力される。バッファ２０を介して、差動信号が減算器２１、バッファ２２を通って、VCSEL２３とダミー負荷２４に印加される。なおここで、減算器２１、バッファ２２は特許文献１、図８に示すような一体の構造が用いられることが一般的である。LD Driver３６のバッファ２２の出力は、フィードバック経路によって遅延回路２５に入力される。そして、差動信号は、遅延回路２５において遅延され、減算器２１に入力される。減算器２１において、遅延された差動信号は、入力からの差動信号から減算される。バイアス電流源３５、３４は、それぞれ正相信号と逆相信号のDCレベルを調整する電流源であり、理想的には、同じDCレベルを発生させる。しかし、本来の負荷であるVCSEL２３とダミー負荷２４のインピーダンスや動作閾値などが異なることにより、正相信号と逆相信号において、信号のDC成分のレベルに差が生じる。図５（ｂ）については、後述する。

図６に、VCSEL（図６（ｃ））とダミー負荷（図６（ａ）、（ｂ））の特性の違いの例を示す。この例では、駆動されるVCSELはGaAs半導体で形成されており、ダイオードとしての特性は閾値が1.5V、入力インピーダンスが55Ωである。これに対し、ダミー負荷として用いるダイオードは駆動回路の材料であるSiGe半導体からなり、ダイオード単体では閾値が0.8V、入力インピーダンスが22Ωと大きく異なっている。このSiGeダイオードを２段直列に接続した場合は（図６（ｂ））、閾値が1.6V、44Ωとなり、GaAs VCSELダイオードの特性に近づけることができるが、図６（ｄ）からわかるように、依然差分が残っていることがわかる。

この差分は正相信号と逆相信号の間にDCレベル差などの差分が生じると原因となる。これを遅延回路にフィードバックすると、このDCオフセットに起因する波形の非対称が生じる。すなわち、信号のHigh側のみ、ないしLow側のみエンファシスのかかった、非対称なプリエンファシスになるという問題があった(図５（ｂ）)。

また、遅延器の動作が理想的でないことによる問題もある。図７（ａ）には、遅延器の入力振幅に対する出力振幅の特性が示されている。理想的には、この特性では、入力振幅に対し出力振幅が直線的に応答するが、実際には、入力振幅がある程度大きくなると出力振幅が飽和してしまい、特性が非線形になってしまう。したがって、差動信号において、正相信号と逆相信号にＤＣレベルの差があり、この差により、振幅が大きく振れてしまう場合が生じると、遅延器が振幅をカットしてしまうことが起こる。振幅がカットされてしまうと、エンファシス信号の成分（高周波成分）がカットされ、エンファシスが思うようにかからないという結果となる。図７（ｂ）は、遅延器の入力の信号図であり、図７（ｃ）は、遅延器の出力振幅が飽和する場合の信号図である。図７（ｂ）の入力信号には、点線の丸で示される部分にエンファシス成分が現れるが、図７（ｃ）の実際の動作においては、点線の丸で示される部分のエンファシス成分が失われている。

それに対し、この差分が発生しないように、フィードバック信号と出力信号の分岐後、分岐後の出力とVCSELなどの駆動デバイスの間にバッファを一段追加した場合(図８)、上記のDCオフセットの問題は発生しなくなるが、出力バッファは理想的な線形特性を示さない。特にドライバ回路のように、出力を駆動デバイスによって調整する必要がある場合は全調整範囲で線形状態を維持するのが非常に困難であるため、減算器２１、バッファ２２が一体となっていた図５(ａ)の構造では問題とならなかったが、この構成では図９に示すように、この非線形性を持つ出力バッファ回路の通過によりエンファシス成分が失われてしまうという別の問題が生じる。出力バッファの非線形特性の効果は、上記遅延器の非線形特性の場合と同様である。

以下の実施形態では、エンファシス成分を正しく信号に印加することのできるエンファシス回路を提供する。

以下の実施形態の一側面におけるエンファシス回路は、入力差動信号にエンファシス信号を加える印加部と、該印加部の差動出力を分岐し、フィードバックするフィードバック経路と、該分岐された差動信号の正相信号と逆相信号の直流成分のレベルを比較する比較部と、該比較部の比較結果に基づいて、該正相信号、該逆相信号、あるいは、その両方の直流成分のレベルを、互いに一致するように制御する直流成分レベル制御部と、フィードバックされた該差動出力に遅延を与えて該エンファシス信号を生成し、該印加部に入力する、該フィードバック経路に設けられた遅延部と、該印加部の逆相信号出力に接続されるダミー負荷とを備える。

以下の実施形態によれば、エンファシス成分を正しく信号に印加することのできるエンファシス回路を提供することができる。

FIR方式を採用した、エンファシス回路の従来の一例を示す図である。 IIR方式を採用した、エンファシス回路の従来の例を示す図である。 FIR方式とIIR方式を利用してエンファシス信号を生成した場合を比較した図（その１）である。 FIR方式とIIR方式を利用してエンファシス信号を生成した場合を比較した図（その２）である。 従来の問題点を説明する図（その１）である。 従来の問題点を説明する図（その２）である。 従来の問題点を説明する図（その３）である。 従来の問題点を説明する図（その４）である。 従来の問題点を説明する図（その５）である。 本実施形態の第１の構成例を説明する図である。 従来技術に対する本実施形態の効果を説明する図（その１）である。 従来技術に対する本実施形態の効果を説明する図（その２）である。 本実施形態の第２の構成例を説明する図である。 本実施形態の第３の構成例を説明する図である。 本実施形態の第４の構成例を説明する図である。 本実施形態の第５〜第８の構成例を説明する図（その１）である。 本実施形態の第５〜第８の構成例を説明する図（その２）である。 本実施形態の第５〜第８の構成例を説明する図（その３）である。 本実施形態の第５〜第８の構成例を説明する図（その４）である。 本実施形態の第９の構成例を説明する図（その１）である。 本実施形態の第９の構成例を説明する図（その２）である。 販売単位としてのエンファシス回路であるプリエンファシスドライバＩＣを示す図である。 販売単位としての送信器を示す図である。

本実施形態は、高速信号において帯域不足による波形劣化を補償するフィードバック型エンファシス信号生成回路(IIR方式)において、エンファシス信号の非対称性を解消する技術を提供する。

図１０は、本実施形態の第１の構成例を説明する図である。
なお、図１０（ａ）において、図５（ａ）と同じ構成要素には同じ参照符号を付して、それらの説明を省略する。

本実施形態では、出力信号の差動間のDCレベルをオペアンプなどの比較回路３２によりレベル比較し、その比較結果を、差動出力信号間の片方、ないし両方のバイアス電流源３３に接続し、電流を流し込む、ないし、引き抜くことでDCレベル差を補償する。これにより差動出力が異なり、非対称が生じた場合でも、DCレベルなどを補償しDCレベル差のない信号をフィードバックすることができるため、信号のHigh側、Low側両方に対称なエンファシスのかかった、プリエンファシス信号を生成することができる。

図１０（ａ）において、バッファ２２の出力は、フィードバック経路に分岐される。分岐された信号は、オフセット補償回路３０のローパスフィルタ３１において、DC成分が抽出された後に、オフセット補償回路３０の比較回路３２に入力される。比較回路３２は、比較の結果から、正相信号と逆相信号のDCレベルの差がなくなるように、オフセット補償回路３０内に追加的に設けられたバイアス電流源３３へ駆動信号を与える。ここで、比較回路３２へは、差動信号のDC成分が入力されるように、ローパスフィルタ３１を設けている。しかし、実際の回路では、比較回路３２の入力端子に寄生容量などが存在し、フィードバック信号をそのまま印加しても、DC成分が抽出されるようになる。したがって、実際の回路を組む場合には、ローパスフィルタ３１は必ずしも必要ではない。

また、図１０（ａ）では、逆相信号のDCレベルをバイアス電流源３３で調整するようにしているが、正相信号、あるいは、両方のDCレベルを調整するようにしてもよい。このように、正相信号と逆相信号のDCレベルを一致させるようにすると、遅延回路２５に入力されるフィードバック信号のDCレベルが一致するようになるので、減算器２１で入力差動信号から減算される遅延信号のDCレベルが同じとなる。したがって、入力差動信号に加えられるエンファシス成分が、正相信号側と逆相信号側で対称となり、エンファシス成分が失われるなどの影響が発生しない。

図１０（ｂ）は、エンファシス成分が失われない様子を模式的に示した信号図である。フィードバック信号である信号ｆｂ１とｆｂ２のDCレベル差がないので、遅延後のエンファシス信号ｆｂ３、ｆｂ４にもDCレベル差がない。したがって、正相信号と逆相信号の非対称性によるエンファシス成分の消失や、エンファシス信号の振幅が大きく振れてしまうことによるエンファシス成分の消失が起こらない。

図１１および図１２は、従来技術に対する本実施形態の効果を説明する図である。
図１１（ａ）は従来技術を示し、図１１（ｂ）は、本実施形態を示す。また、図１２（ａ１）〜（ａ３）は、従来技術を示し、図１２（ｂ１）〜（ｂ３）は、本実施形態を示す。

図１１（ａ）では、フィードバック信号ｆｂ１に高周波成分があっても、出力信号では高周波成分がなくなっていることを示している。一方、図１１（ｂ）では、フィードバック信号ｆｂ１で高周波成分がある場合には、出力信号においても高周波成分が対応して現れていることを示している。

従来のIIR方式を用いた構成では、差動信号間のオフセットにより信号に偏りが生じ、出力信号の立ち上がり、あるいは、立下り成分のどちらかにリミッタがかかるなどして、立ち上がり、あるいは、立下りのフィードバック信号の高周波成分が失われる。図１１（ａ）のａの部分では、信号の立ち上りにおいて、高周波成分である信号の変化が現れている。一方、図１１（ａ）のｂの部分では、信号の立下がり部分であるが、信号が平坦になっていて、高周波成分が現れていない。そのため、差動信号のどちらかの高周波成分が失われた、立ち上がり／立下り非対称のエンファシスとなる。

一方、図１１（ｂ）にあるように、ａの部分のみならず、ｂの部分にも高周波成分が現れている。このように、本実施形態では、差動信号間のオフセットを補償することができるため、信号の偏りを回避し、立ち上がり／立下り対称のエンファシスを加えることができる。このため、高周波エンファシス信号をフィードバックするIIR方式の特徴である、急峻で強度の強い周波数特性を得ることができる。

図１２は、信号のシミュレーション結果である。従来技術においては、入力信号（ａ１）に対し、フィードバック信号（ａ２）に、点線の丸で囲まれた部分のように、高周波成分が存在するところとしないところが発生する。結果として、出力信号（ａ３）においても、点線の丸で囲まれた部分のように、高周波成分があるところとないところが発生する。

一方、本実施形態においては、同じ入力信号（ｂ１）に対し、フィードバック信号（ｂ２）の点線の丸で囲まれた部分に高周波成分が現れている。結果として、出力信号（ｂ３）にも、点線の丸で囲まれた部分のように、高周波成分が現れる。

すなわち、従来のIIR方式を用いた構成では、High側あるいはLow側の高周波エンファシス成分のみが強化される動作になるが、本実施形態では、High側、Low側両方のエンファシス成分が対称に強化されて、現れる。

図１３は、本実施形態の第２の構成例を説明する図である。
図１３において、図１０（ａ）と同様の構成要素には同様な参照符号を付し、それらの説明を省略する。

第２の構成例においては、バッファ２２の出力を３分岐している。そして、遅延器２５とは異なる遅延量をフィードバック信号に与えるために、別の遅延器４０が設けられている。第１の構成例のようにフィードバック経路と遅延器が１組であった場合には、エンファシス信号が１つであったので、エンファシスが重要な信号の立ち上り、あるいは、立下り部分にエンファシスを加える構成であった。一方、第２の構成例のように、３分岐して、別のフィードバック経路と遅延器を設けると、別のエンファシス信号が生成できるので、信号の立ち上り、あるいは、立下りのみではなく、その他のエンファシスが必要となる部分にエンファシスを加えることができる。このように、エンファシス信号を多くすることにより、エンファシスの加え方の自由度が大きくなる。したがって、バッファ２２の出力の分岐数は、３つよりも多くてもよい。ただし、エンファシスの加え方の自由度が大きくなるものの、必要とする回路規模は大きくなる。

図１４は、本実施形態の第３の構成例を説明する図である。
図１４において、図１０（ａ）と同様な構成要素には同様な参照符号を付し、それらの説明を省略する。

第３の構成例では、比較回路３２の結果に基づいて制御する対象として、追加的電流源３３を用いることなく、バイアス電流源３４を直接制御する。この構成を用いれば、ダミー負荷側の電流を低減することができるため、ドライバの駆動電力を低減することも可能となる。

図１５は、本実施形態の第４の構成例を説明する図である。
第４の構成例では、図１５（ａ）にあるように、差動信号のフィードバックを片側フィードバックの構成にし、他方に基準DCレベル発生回路５０を設ける。フィードバック信号とその基準DCレベル発生回路５０のDCレベルを比較し、その結果に基づいて基準DCレベル発生回路５０の基準DCレベル値を調整する。具体的には、図１５（ｂ）にあるような負荷抵抗５１と可変電流源５２を備える基準DCレベル発生回路５０を有し、その可変電流源５２をフィードバック信号と基準DCレベルの比較結果に基づいて制御する。

ここで、フィードバック信号ｆｂ１は、「０」、「１」の変化する信号であり、フィードバック信号ｆｂ２は、DC信号であるが、遅延器２５が差動回路であるため、信号ｆｂ３、ｆｂ４には、フィードバック信号ｆｂ１とｆｂ２の差を遅延させた差動信号が出力される。フィードバック信号ｆｂ１のDCレベルとDC信号ｆｂ２のDCレベルを一致させると、差動信号ｆｂ３、ｆｂ４は、差動回路としての遅延器２５の動作により、正相信号と逆相信号で対称な信号が得られるので、入力信号に印加されるエンファシスも、差動信号の正相信号と逆相信号で対称なものとなる。差動回路というのは、２つの入力の差分を取って、２つの出力に、出力信号の変化が正方向と負方向で対称になるように出力するものであるので、上記のような動作が期待できる。フィードバック信号ｆｂ１のDCレベルとDC信号ｆｂ２のDCレベルが一致していないと、フィードバック信号ｆｂ１とDC信号ｆｂ２の差分の振幅が大きくなりすぎる可能性がある。すると、遅延器２５で信号振幅にリミットがかかり、高周波成分が失われる可能性がある。フィードバック信号ｆｂ１のDCレベルとDC信号ｆｂ２のDCレベルを一致させることにより、差動信号の振幅にリミットがかからず、かつ、正相信号と逆相信号で対称なエンファシス信号が得られる。

図１６〜図１９は、本実施形態の第５〜第８の構成例を説明する図である。
図１６〜図１９においては、図１０（ａ）と同様な構成要素には、同様な参照符号を付し、それらの説明を省略する。

図１６の第５の構成例では、出力信号のDCレベルを比較する際、比較回路３２の入力部に抵抗６０を追加することにより、比較回路３２の導入に起因するフィードバック信号の高周波成分の劣化を抑制できる。すなわち、比較回路３２の入力端子には、寄生容量などのインピーダンスがあるため、フィードバック信号ｆｂ１、ｆｂ２に対し、ローパスフィルタの効果を発生してしまう。したがって、エンファシス用の高周波成分をフィードバックしたいと思っても、このローパスフィルタの効果で高周波成分が劣化してしまう。抵抗６０を、比較回路３２の入力部に設けることにより、フィードバック経路に比較回路３２を追加することによるを電気的特性への影響を抑制することができる。これにより、比較回路３２のローパスフィルタ効果を低減し、高周波信号の劣化を抑制することができる。

また、図１７の第６の構成例のように、比較回路３２の入力端子に対GNDの容量６１などを追加し、信号を安定させれば、DCレベルの比較を正確に行うことができる。すなわち、容量６１を加えることにより、容量６１は、信号の変化速度を遅くする効果があるので、より平滑化された信号の比較が可能となり、DCレベルの比較を正確に行うことができるようになる。

また、図１８の第７の構成例のように、比較回路３２の入力側に抵抗６０のみならず、抵抗６３を加えることにより、高周波信号の劣化の抑制の度合いを、抵抗６０、６３の抵抗値を変化させることにより、制御することができる。このように、複数の抵抗を設けて、電圧を調整する構成を抵抗分割という。抵抗分割は、抵抗によって、電圧を分割するといいう意味がある。

また、図１９の第８の構成例のように、比較回路３２の入力側に、抵抗６０、６３、容量６４を設けることにより、高周波信号の劣化の抑制を適切に制御しつつ、比較回路３２におけるDCレベルの比較を適切に行えるよう制御できるようになる。

図２０および図２１は、本実施形態の第９の構成例を説明する図である。
図２０において、図１８と同様な構成要素には同様な参照符号を付し、それらの説明を省略する。

図２０のように、比較回路３２の入力部に、可変電流源７１と抵抗７２を備える、DCレベル調整可能なオフセット発生回路７０を追加した構成とすることもできる。抵抗７３は、比較回路３２の寄生容量による電気的特性への影響を抑制する抵抗である。抵抗７２は、オフセット発生回路７０の構成の一部としての役割と、比較器３２の寄生容量による電気的特性への影響を抑制する役割を兼ねて設けられている。この構成を用いれば、意図的にDCオフセットを発生させ、意図的かつ調整可能なプリエンファシスの非対称化を実現することもできる。そのため、VCSEL２３などの、立ち上がり立ち下がり信号に非対称性があるデバイスを駆動する場合、その非対称性の補償に用いることができる。

図２１（ａ）は、第１の構成例の信号図である。出力信号において、点線の丸の部分に高周波成分が含まれているが、立ち上りと立下りで対称なエンファシスとなっている。一方、図２１（ｂ）は、第９の構成例の信号図で、出力信号の点線の丸の部分で高周波成分が発生しているが、立ち上りのエンファシスは小さく、立下りのエンファシスは大きく設定している。このように、エンファシス回路の出力に接続される負荷の種類によって必要とされるエンファシスが異なるので、オフセット発生回路７０を設ける事により、エンファシスのかけ方を制御することができる。

以上のように、従来構成のIIR方式エンファシス回路では、差動負荷の違いから、DCレベルオフセットを発生し、エンファシスの非対称を生じさせる要因となっていた。しかし、本実施形態によれば、差動負荷に違いがある場合においても、DCレベルオフセットを補償し、エンファシスを対称とすることができる。したがって、正しく、信号にエンファシスをかけることが可能となる。
なおここで、このIIR方式エンファシス回路は、特許文献１にあるようなFIR方式と組み合わせた構成で実現した場合においても、同様の効果を得ることができる。

図２２は、販売単位としてのエンファシス回路であるプリエンファシスドライバＩＣを示す図である。
プリエンファシス回路は、正相信号ＩＮＰと逆相信号ＩＮＮを入力とし、正相信号側に出力信号を出力するプリエンファシスドライバＩＣ８０として構成可能である。このとき、出力に接続される負荷に対するダミー負荷２４は、プリエンファシスドライバＩＣ８０に内蔵される。その他の構成は図１０（ａ）と同様であり、同様の参照符号を付してある。このような構成のＩＣをプリエンファシスドライバＩＣ８０として販売単位とすることができる。

図２３は、販売単位としての送信器を示す図である。
送信器８６は、プリエンファシスを行うエンファシス回路と、負荷のドライバを含むプリエンファシスドライバＩＣ８０と、負荷であるＶＣＳＥＬ２３を含む。そして、ＶＣＳＥＬ２３から出力される信号光がファイバ８５を使って送出される。このように、送信器８６は、プリエンファシスドライバＩＣを搭載したものとして、販売単位とすることが考えられる。

１０ 主ドライバ
１１ エンファシスドライバ
１２、１８、２５、４０ 遅延器
１３、２１ 減算器
１５ 電力合波器
１６ 増幅器
１７ 電力分波器
２０、２２ バッファ
２３ ＶＣＳＥＬ
２４ ダミー負荷
２６ 基板
３０ オフセット補償回路
３１ ローパスフィルタ
３２ 比較器
３３、３４、３５ バイアス電流源
３６ ＬＤ Ｄｒｉｖｅｒ
５１、６０、６３、７２、７３ 抵抗
５２、７１ 可変電流源
６１、６４ 容量
７０ オフセット発生回路
８０ プリエンファシスドライバＩＣ
８５ ファイバ
８６ 送信器

Claims (10)

1. 入力差動信号にエンファシス信号を加える印加部と、
   該印加部の差動出力を分岐し、フィードバックするフィードバック経路と、
   該分岐された差動信号の正相信号と逆相信号の直流成分のレベルを比較する比較部と、
   該比較部の比較結果に基づいて、該正相信号、該逆相信号、あるいは、その両方の直流成分のレベルを、互いに一致するように制御する直流成分レベル制御部と、
   フィードバックされた該差動出力に遅延を与えて該エンファシス信号を生成し、該印加部に入力する、該フィードバック経路に設けられた遅延部と、
   該印加部の正相信号出力または逆相信号出力に接続されるダミー負荷と、
   を備えることを特徴とするエンファシス回路。
2. 前記分岐は、２分岐以上であり、各分岐についてフィードバック経路と遅延部が設けられることを特徴とする請求項１に記載のエンファシス回路。
3. 基準直流成分レベルを発生する基準直流成分レベル発生部をさらに備え、
   前記フィードバック経路によってフィードバックされる信号は、前記差動信号の正相信号あるいは逆相信号のいずれかであり、
   前記直流成分レベル制御部と前記遅延部には、該フィードバックされる信号と該基準直流成分レベルが入力され、
   該フィードバックされる信号と該基準直流成分レベルの直流成分レベルを一致させるように制御することを特徴とする請求項１に記載のエンファシス回路。
4. 前記直流成分レベル制御部は、前記差動信号に対応する可変電流源を制御することにより、前記正相信号と前記逆相信号の前記直流成分レベルを一致させる制御を行うことを特徴とする請求項１に記載のエンファシス回路。
5. 前記正相信号と前記逆相信号の直流成分レベルを比較する際、抵抗分割により電位を調整し、その調整した電位に基づいて直流成分レベルを比較することを特徴とする請求項１に記載のエンファシス回路。
6. 前記比較部の差動入力端に容量を接続したことを特徴とする請求項１に記載のエンファシス回路。
7. 直流成分レベルにオフセットを設けるためのオフセット生成回路をさらに備えることを特徴とする請求項１に記載のエンファシス回路。
8. 前記オフセット生成回路は、
   可変電流源と、
   抵抗と、
   を備えることを特徴とする請求項７に記載のエンファシス回路。
9. 集積回路として構成されることを特徴とする請求項１に記載のエンファシス回路。
10. 請求項１のエンファシス回路を備える送信器。