JP5235083B2 - エンファシス/デエンファシス方法、および出力ドライバ回路 - Google Patents
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Description
シリアル通信装置では、集積回路(IC)は、プリント基板(PCB)に通常搭載されて、プリント基板の配線やパターンで電気的にお互いに結合されている。配線やパターンは、電源、グランド、入力/出力などの信号を各ICから各ICへ伝送する。通常、IC間の高周波信号は、配線やパターンの寄生抵抗、インダクタンス、および相互接続によるキャパシタンスで悪影響を受ける。
2005 ISSCC, digest of technical papers, vol. 48 3.4 "A Transmit Architecture with 4−Tap Feedfoward Equalization for 6.25/12.5Gb/s Serial Backplane Communications," Paul Landman et. al.
ここで、Aodは、出力ドライバ段の全電流に対する、差動対A6に流れる電流I61の電流比であり、Bodは、出力ドライバ段の全電流に対する、差動対B6に流れる電流I62の電流比であり、C2は、プリドライバ段の全電流に対する、BUF2に流れる電流IBUF2の電流比であり、C3は、プリドライバ段の全電流に対する、BUF3に流れる電流IBUF3の電流比である。
本発明の特徴は、以下のようにまとめることができる。
(1.) 第1のデータ信号を受信し、第1のデータ信号に基づいて第2のデータ信号を出力する複数の、電流減算を実施する第1の差動対をもつ、プリドライバ段と、
電気的にプリドライバ段と接続され、プリドライバ段からの第2のデータ信号を受信する、伝送ラインに出力信号を伝送する第2の差動対をもつ、出力ドライバ段
からなる、ことを特徴とする出力ドライバ回路。
(2.) プリドライバ段の少なくとも1つの第1の差動対が多数の可変電流源の少なくとも1つに接続されている、ことを特徴とする(1.)に記載の出力ドライバ回路。
(3.) 出力ドライバの少なくとも1対の第2の差動対が、電流加算回路を形成するように接続されている、ことを特徴とする(1.)に記載の出力ドライバ回路。
(4.) プリドライバ段の複数の第1の差動対がカレントモード差動対で、その入力が小信号カレントモードロジックにより駆動される、ことを特徴とする(1.)に記載の出力ドライバ回路。
(5.) プリドライバ段の複数の第1の差動対がカレントモード差動対で、その入力がレイルツーレイルCMOSロジックにより駆動される、ことを特徴とする(1.)に記載の出力ドライバ回路。
(6.) 複数の可変電流源が、個々の第1の差動対の複数の入力の比率を変更できる、ことを特徴とする(1.)に記載の出力ドライバ回路。
(7.) 複数の可変電流源が、ゲートに可変電荷を受けるトランジスタである、ことを特徴とする(6.)に記載の出力ドライバ回路。
(8.) プリドライバ段の複数の第1の差動対が、該第1の差動対の入力数を必要な比率で選択できる機能を有する、ことを特徴とする(1.)に記載の出力ドライバ回路。
(9.) 第1のデータ信号をプリドライバ段で受信し、
プリドライバ段で第1のデータ信号について第1の差動対で電流減算を実施し、
第1のデータ信号に基づいて第2のデータ信号を出力し、
出力ドライバ段で第2のデータ信号を受信し、
出力ドライバ段で、第2の差動対で第2のデータ信号について電流加算処理を実施し、
第2のデータ信号に基づいて出力信号を伝送する、
ことを特徴とするデータ信号のプリエンファシス方法。
(10.) 第1のデータ信号が、
第1のデータ信号の反転である、第1の反転データ信号と、
第1の所定量だけ遅延された第1のデータ信号である、第1の遅延データ信号と、
第1の遅延データ信号の反転である、第1の反転遅延データ信号と、
からなることを特徴とする(9.)に記載のデータ信号のプリエンファシス方法。
(11.) 第1のデータ信号がさらに、
第1のデータ信号の反転である、第1の反転データ信号と、
別の所定量だけ遅延された第1のデータ信号である、複数の第1の遅延データ信号と、
複数の第1の遅延データ信号の反転である、それぞれの第1の反転遅延データ信号と、
からなることを特徴とする(9.)に記載のデータ信号のプリエンファシス方法。
(12.) プリドライバ段の少なくともひとつの差動対を、少なくともひとつの可変電流源に接続する、ことを特徴とする(9.)に記載のデータ信号のプリエンファシス方法。
(13.) 出力ドライバの少なくとも一対の第2の差動対を、電流加算回路を構成するように接続する、ことを特徴とする(9.)に記載のデータ信号のプリエンファシス方法。
(14.) プリドライバ段の第1の差動対の入力を、小信号カレントモードロジックにより駆動する、ことを特徴とする(9.)に記載のデータ信号のプリエンファシス方法。
(15) プリドライバ段の第1の差動対の入力を、レイルツーレイルCMOSロジックにより駆動する、ことを特徴とする(9.)に記載のデータ信号のプリエンファシス方法。
(16.) 可変電流源により第1の差動対の入力比率を変更する、ことを特徴とする(12.)に記載のデータ信号のプリエンファシス方法。
(17.) 可変電流源が、ゲートに可変電荷を受けるトランジスタである、ことを特徴とする(16.)に記載のデータ信号のプリエンファシス方法。
(18.) プリドライバ段の第1の差動対の数により、個々の第1の差動対入力数を必要な比率に選択する、ことを特徴とする9.に記載のデータ信号のプリエンファシス方法。
R1,R2,R41,R42,R61,R62,R91,R92 抵抗
S1,S2,S41,S61,S62,S92,R93,S94 電流源
Claims (6)
- 並列接続された二つの第1の差動対を持つプリドライバ段で、第1の差動データ信号と、前記第1の差動データ信号が所定量だけ遅延された遅延差動データ信号とを受信し、
前記第1の差動対で、前記第1の差動データ信号から前記遅延差動データ信号を減算
して第2の差動データ信号を出力し、
並列接続された二つの第2の差動対を持つ出力ドライバ段で、前記第1の差動データ信号と前記第2の差動データ信号とを受信し、
前記第2の差動対で、前記第1の差動データ信号と前記第2の差動データ信号とを加算し、前記第1の差動データ信号をエンファシス/デエンファシスした差動出力信号を出力する
ことを特徴とするデータ信号のエンファシス/デエンファシス方法。 - 前記第1の差動対のそれぞれを流れる電流の比率を変化させることにより、前記第2の差動対のそれぞれを流れる電流の比率を一定としたままで、前記エンファシス/デエンファシスの比率を変化させる
ことを特徴とする請求項1に記載のデータ信号のエンファシス/デエンファシス方法。 - 前記プリドライバ段で、前記遅延差動データ信号として、前記第1の差動データ信号が第1の所定量だけ遅延された第1の遅延差動データ信号と、前記第1の差動データ信号が第2の所定量だけ遅延された第2の遅延差動データ信号とを受信し、
前記第1の差動対が、並列接続された、前記第1の差動データ信号が入力される第1の差動バッファと、前記第1の遅延差動データ信号が入力される第2の差動バッファと、前記第2の遅延差動データ信号が入力される第3の差動バッファとを持ち、前記第1の差動データ信号から前記第1および第2の遅延差動データ信号を減算して前記第2の差動データ信号を出力することを特徴とする請求項1または2に記載のデータ信号のエンファシス/デエンファシス方法。 - 並列接続された二つの第1の差動対を持ち、第1の差動データ信号と、前記第1の差動データ信号が所定量だけ遅延された遅延差動データ信号とを受信し、前記第1の差動データ信号から前記遅延差動データ信号を減算して第2の差動データ信号を出力するプリドライバ段と、
並列接続された二つの第2の差動対を持ち、前記第1の差動データ信号と前記第2の差動データ信号を受信し、前記第1の差動データ信号と前記第2の差動データ信号とを加算し、前記第1の差動データ信号をエンファシス/デエンファシスした差動出力信号を出力する出力ドライバ段
からなる、ことを特徴とする出力ドライバ回路。 - 前記第1の差動対のそれぞれを流れる電流の比率を変化させることにより、前記第2の差動対のそれぞれを流れる電流の比率を一定としたままで、前記エンファシス/デエンファシスの比率を変化させることを特徴とする請求項4に記載の出力ドライバ回路。
- 前記プリドライバ段が、前記遅延差動データ信号として、前記第1の差動データ信号が第1の所定量だけ遅延された第1の遅延差動データ信号と、前記第1の差動データ信号が第2の所定量だけ遅延された第2の遅延差動データ信号とを受信し、
前記第1の差動対が、並列接続された、前記第1の差動データ信号が入力される第1の差動バッファと、前記第1の遅延差動データ信号が入力される第2の差動バッファと、前記第2の遅延差動データ信号が入力される第3の差動バッファとを持ち、前記第1の差動データ信号から前記第1および第2の遅延差動データ信号を減算して前記第2の差動データ信号を出力することを特徴とする請求項4または5に記載のデータ信号の出力ドライバ回路。
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