DE60024404T2

DE60024404T2 - Verfahren und Vorrichtung zur Vorverzerrung eines digitalen Signales

Info

Publication number: DE60024404T2
Application number: DE60024404T
Authority: DE
Inventors: Mats Hedberg
Original assignee: Telefonaktiebolaget LM Ericsson AB
Current assignee: Telefonaktiebolaget LM Ericsson AB
Priority date: 2000-02-02
Filing date: 2000-02-02
Publication date: 2006-08-03
Anticipated expiration: 2020-02-03
Also published as: US6665351B2; US20010010712A1; JP2001267972A; EP1122921A1; JP4671381B2; DE60024404D1; EP1122921B1; TW548926B

Description

Die vorliegende Erfindung betrifft einen Schaltkreis und ein Verfahren zum Bereitstellen eines digitalen Datensignals mit einer Vorverzerrung zur Übertragung über ein Medium mit frequenzabhängigen Übertragungseigenschaften.
Es ist wohl bekannt, dass beim Übertragen eines Signals über ein frequenzabhängiges Medium, wie einer realen Übertragungsleitung mit frequenzabhängigen Verlusten oder einem optischen Kabel, die Signalform sich in dem Verlauf der Übertragung verändern wird. Eine bandbreitenbegrenzte elektrische Übertragungsleitung wird zum Beispiel höhere Verluste für hohe Frequenzkomponenten eines übertragenen Signals bewirken als für niedrigere Frequenzkomponenten. Die Auswirkung des Übertragungsmediums auf das Signal wird umso ausgeprägter, desto höher die Frequenzkomponenten des zu übertragenen Signals und desto länger die Übertragungslänge über das Medium ist. Diese Auswirkung beschränkt die maximale Übertragungslänge und/oder die maximale Geschwindigkeit eines Signalübertragungssystems mit einem Signaltreiber bei einer Eingangsseite des Übertragungsmediums und einem Empfänger zum Empfangen des durch das Übertragungsmedium bei der anderen Seite ausgegebenen Signals.
Moderne Kommunikationssysteme verwenden digitale Signale zum Tragen von Information. Verallgemeinert besteht ein digitales Signal aus einer Zufallssequenz von sogenannten Symbolen, von denen jedes eines oder mehrere Datenbits darstellt. Wenn ein digitales Signal über ein frequenzabhängiges Medium, wie eine Übertragungsleitung, übertragen wird, wird das übertragene digitale Signale Verzerrungen erleiden, selbst wenn eine perfekte Anpassung bei der Empfängerseite und der Senderseite vorliegt, weil die Harmonischen einer höheren Ordnung in dem Signalspektrum höhere Verluste als die niedrigeren Frequenzkomponenten des Signalspektrums erleiden. Kürzere Pulse in dem digitalen Signal bei der Empfängerseite werden nicht ihre volle Amplitude erreichen, und die Steigung der ansteigenden und fallenden Flanken in dem durch den Empfänger gesehenen Signal wird sich verschlechtern. Dieser Effekt, auch Intersymbol-Interferenz (Inter Symbol Interference, ISI) genannt, beschränkt die Datenraten, die der Empfänger erfassen kann.
Wie bekannt ist, ist es möglich die Datenrate oder die Übertragungslänge über ein bestimmtes Medium mittels eines Vorverzerrens des digitalen Signals bei der Eingangsseite des Mediums zu erhöhen. In großen Zügen betrachtet, berücksichtigt die Vorverzerrung die durch das Übertragungsmedium bewirkte Verzerrung mittels Hervorhebens von Komponenten des zu übertragenden Signals, die einen Verlust in dem Übertragungsmedium erleiden werden. Wie in DE 198 25 256 offenbart ist ein herkömmlicher Weg, ein digitales Signal mit einer Vorverzerrung bereitzustellen, ein Verzögern des digitalen Signals um eine Bitperiode oder einen vorbestimmten Bruchteil der Bitperiode und ein Zusammenfassen bzw. Kombinieren der Amplituden des digitalen Signals und des verzögerten digitalen Signals. Aus diesem Dokument ist ein Ausgabe-Pufferschaltkreis bekannt, der fähig ist, ein digitales Ausgabesignal mit einer Vorverzerrung bereitzustellen mittels eines Bestimmens des Ausgabesignalpegels abhängig nicht nur von dem aktuellen zu übertragenden Datenbit, sondern auch abhängig von der Vorgeschichte des Ausgabesignals. US 4,584,690 offenbart ein Minimieren des Effektes einer Intersymbol-Interferenz durch Bereitstellung einer digitalen Vorkompensation in dem übertragenen Signal, um die Anstiegsgeschwindigkeit zwischen aufeinanderfolgenden Bits zu maximieren. Aus diesem Dokument ist es bekannt, dass Vorkompensationsschema auf eine Kenntnis des Bitmusters und der in einer Sequenz von Bits enthaltenen Energiemenge zu stützen. Wie zum Beispiel aus IEEE Journal of Solid State Circuits, Vol. 34, Nr. 5, Mai 1999, Seiten 580 bis 585 bekannt, kombiniert eine sogenannte Voll-Bit-Vorverzerrung die Amplituden des digitalen Datensignals mit den gewichteten Amplituden einer oder mehrerer verzögerter Versionen des digitalen Datensignals, wobei jede verzögerte Version eine Verzögerung einer oder mehrerer voller Bitperioden bezüglich des unverzögerten digitalen Datensignals hat. Die Anzahl von verzögerten Versionen des digitalen Datensignals mit unterschiedlicher Verzögerung, die zusammen kombiniert werden, bestimmen die sogenannte Ordnung einer Verzerrung. Aus diesem Dokument ist nicht bekannt, dass eine Partiell-Bit-Vorverzerrung gleich gut erreichbar ist mittels eines Kombinierens bzw. Zusammenfassens des digitalen Datensignals mit einer verzögerten Version davon, wobei die Verzögerung auf p-mal die Bitperiode gesetzt wird. Ein typischer Wert für p ist 0,5, was Halb-Bit-Vorverzerrung genannt ist.
Es sollte beachtet werden, dass der Begriff Bit in diesem Zusammenhang nicht notwendigerweise eine Einheit einer Information oder eine Dateneinheit meint. Vielmehr verweist dieser Term im Allgemeinen in dem Zusammenhang einer Vorverzerrung auf ein wiederholt zufällig auftretendes konstantes Amplitudensegment einer minimalen Dauer in dem digitalen Datensignal. In dem Spezialfall, dass das digitale Datensignalformat binär ist, unter Bereitstellen von zwei Symbolen, die durch zwei unterschiedliche Signalpegel dargestellt sind, wobei einer logisch „0" darstellt und der andere Pegel logisch „1" darstellt, hat ein Segment einer minimalen Dauer die selbe Dauer wie eine Bitperiode. Es existieren jedoch andere wohl bekannte digitale Datensignalformate, wobei ein Segment einer minimalen Dauer eine von der Dauer eines Informationsbits unterschiedliche Dauer hat.
Ein herkömmlicher Weg, dass verzögerte digitale Datensignal zum Kombinieren mit dem unverzögerten digitalen Datensignal zu erschaffen, ist es, einen der Bitrate entsprechenden Takt bzw. Taktgeber und getakteten Zwischenspeicher zu verwenden, um das digitale Datensignal um ein gegebenes bzw. bestimmtes Vielfaches oder einen Bruchteil einer Bitperiode zu verzögern. Dieses Verfahren ist vorteilhaft darin, dass es sich an variierende Bitraten anpassen kann, aber erfordert die Existenz eines Bitraten-synchronen Taktes. Eine andere Lösung, die nicht ein Bit-Takt-Signal erfordert, ist es, eine feste Verzögerung auf das digitale Datensignal anzuwenden. Diese Lösung ist einfach, aber ermöglicht nicht signifikante Variationen in der Bitrate des digitalen Datensignals.
Es ist eine Aufgabe der vorliegenden Erfindung, einen Schaltkreis und ein Verfahren bereitzustellen zum Bereitstellen eines digitalen Datensignals mit einer Vorverzerrung, wobei der Schaltkreis und das Verfahren Variationen der Datenrate des digitalen Datensignals ermöglichen, ohne einer Erfordernis zum Bereitstellen eines Bitraten-synchronen Taktes.
Gemäß der vorliegenden Erfindung wird diese Aufgabe wie in Ansprüchen 1 und 18 definiert gelöst.
Gemäß der vorliegenden Erfindung wird einem digitalen Datensignal eine Vorverzerrung gegeben mittels eines Zusammenfassen bzw. Kombinierens der Amplituden des digitalen Datensignals und wenigstens einer verzögerten Version des digitalen Datensignals. Das verzögerte digitale Datensignal wird von einem Verzögerungsschaltkreis mit einer einstellbaren Zeitverzögerung bereitgestellt. Ein Schaltkreis zum Erfassen der Dauer eines Signalmusters in dem digitalen Datensignal, das die Dauer eines wiederholt auftretenden Signalsegmentes anzeigt, das die angesichts der aktuellen Datenrate des Datensignals angemessene Verzögerung bestimmt, erzeugt ein Einstellungssignal zum Einstellen der durch den einstellbaren Verzögerungsschaltkreis bereitgestellten Zeitverzögerung. Auf diese Weise ist es möglich, eine Voll-Bit- oder Partiell-Bit-Vorverzerrung einer beliebigen Ordnung dem digitalen Datensignal hinzuzufügen, selbst wenn die Datenrate des digitalen Datensignals unbekannt ist zur Zeit des Herstellens des Schaltkreises zum Bereitstellen einer Vorverzögerung oder variieren darf, ohne eine Erfordernis für einen Bitraten-synchronen Takt.
Vorteilhafte Ausführungsformen der vorliegenden Erfindung sind in den abhängigen Ansprüchen definiert.
Gemäß einer bevorzugten Ausführungsform wird die Erfassung der Dauer des die minimale Signalsegmentdauer anzeigenden Signalmusters erreicht mittels eines Bereitstellens einer Delay Locked Loop bzw. einer DLL-Schaltungseinheit, die sich auf ein vordefiniertes Signalmuster einer minimalen Dauer in dem digitalen Datensignal einregelt. Das erfasste Signalmuster kann eine vordefinierte Sequenz von Symbolen sein. Für den Fall, dass das digitale Datensignalformat binär ist, kann das Signalmuster eine einfache Sequenz von abwechselnden Signalsegmenten sein, zum Beispiel Pulse .. –V, +V, –V ... und/oder .. +V, –V, +V .., oder kann eine komplexere Sequenz wie .. –V, +V, –V, +V, .. und/oder .. +V, –V, +V, –V .. sein. Es ist offensichtlich, dass eine Vielzahl von Möglichkeiten existiert zum Auswählen von Signalmustern, die zum Erfassen der minimalen Dauer von Signalsegmenten in dem digitalen Datensignal verwendet werden können. Vorzugsweise stellt der Detektor-Schaltkreis die Verzögerung des Verzögerungsschaltkreises in Übereinstimmung mit der erfassten minimalen Signalmusterdauer ein und unterlässt ein Einstellen der Verzögerung, wenn ähnliche Signalmuster einer längeren Dauer in dem digitalen Signal auftreten.
Gemäß einer anderen bevorzugten Ausführungsform wird die Erfassung der Dauer eines wiederholt auftretenden Signalmusters in dem digitalen Datensignal erreicht mittels eine Abtastens des digitalen Datensignals bei einer nicht als die Symbolrate geringeren Abtastrate und eines Erfassens der minimalen Dauer von Signalsegmenten in dem digitalen Datensignal basierend auf der minimalen Anzahl von aufeinander folgenden Abtastwerten bzw. Samples der selben Amplitude. Das Verzögerungseinstellungssignal wird dann abhängig von der erfassten minimalen Anzahl von Abastwerten erzeugt. Vor dem Abtasten kann das digitale Datensignal durch einen digitalen Teilungsschaltkreis gespeist werden, der eine Frequenzteilung um N durchführt, wobei N eine positive ganze Zahl größer als 1 ist. In diesem Fall sollte die Abtastrate für das geteilte Signal nicht geringer sein als die Symbolrate des digitalen Datensignals, geteilt durch N. Die Bereitstellung eines Teilungsschaltkreises ist vorteilhaft darin, dass es die Geschwindigkeitsanforderungen an den Erfassungsschaltkreis verringert, wobei dieses von besonderer Wichtigkeit ist, wenn die durch das digitale Signal zu übertragende Datenrate hoch ist.
Vorzugsweise wird der Betrag der Verzögerung des digitalen Datensignals abhängig gemacht von der Symbolrate oder Datenrate des digitalen Datensignals, so dass die als ein Bruchteil einer Bitperiode ausgedrückte Verzögerung des digitalen Datensignals größer ist für digitale Datensignale mit einer hohen Datenrate als für Datensignale bei einer niedrigeren Rate. Auf diese Weise kann die Höhe einer Vorverzerrung die frequenzabhängigen Verlusteigenschaften von realen Übertragungsleitungen noch besser über einen großen Bereich von Datenraten treffen.
Im Folgenden werden die bevorzugten Ausführungsformen der vorliegenden Erfindung mit Verweis auf die begleitenden Zeichnungen beschrieben:
1 zeigt ein Blockdiagramm eines Schaltkreises zum Bereitstellen eines digitalen Datensignals mit einer Vorverzerrung gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
2a bis 2c zeigen Beispiele von digitalen Datensignalen, um unterschiedliche Datensignalformate zu veranschaulichen;
3 zeigt eine Ausführungsform eines einstellbaren Verzögerungsschaltkreises mit einer Delay Locked Loop bzw. einer DLL-Schaltungseinheit;
4 zeigt eine spezielle Ausführungsform eines einstellbaren Verzögerungsschaltkreises von 3 zum Erzeugen einer Halb-Bit-Vorverzerrung;
5 zeigt Wellenformdiagramme zum Veranschaulichen der Operation der Ausführungsform des adaptiven Verzögerungsschaltkreises von 4;
6 zeigt eine Ausführungsform eines einstellbaren Verzögerungsschaltkreises;
7 zeigt eine Ausführungsform eines Zusammenfassschaltkreises;
8a und 8b zeigen Wellenformdiagramme zum Veranschaulichen von mit einer Vorverzerrung bereitgestellten digitalen Datensignalen; und
9 zeigt eine Ausführungsform eines Schaltkreises zum Bereitstellen eines digitalen Datensignals mit einer Vorverzerrung einer höheren Ordnung gemäß der vorliegenden Erfindung.
Es sollte beachtet werden, dass in allen Figuren ähnliche oder identische Elemente mit denselben Bezugsziffern bezeichnet sind. Die Signale bezeichnenden Bezugsziffern sind darüber hinaus für die die jeweiligen Signale tragenden, eingebenden oder ausgebenden verknüpften Leitungen und Anschlüsse verwendet.
1 zeigt ein Blockdiagramm eines Schaltkreises zum Bereitstellen eines digitalen Datensignals mit einer Vorverzerrung. In dieser Figur bezeichnet Bezugsziffer IN einen Eingang des Schaltkreises zum Empfangen eines digitalen Datensignals. Bezugsziffer 1 bezeichnet einen Verzögerungsschaltkreis zum Verzögern des bei dem Eingang IN empfangenen Signals. DIN bezeichnet einen Ausgang des Verzögerungsschaltkreises 1, bei welchem im Betrieb eine verzögerte Version des digitalen Datensignals bei dem Eingang IN verfügbar ist. Die Verzögerung des Verzögerungsschaltkreises 1 ist einstellbar gemäß einem Steuersignal bei einem Steuereingang CT des einstellbaren Verzögerungsschaltkreises 1.
Bezugsziffer 2 bezeichnet einen Zusammenfassschaltkreis. Dieser Schaltkreis empfängt das verzögerte digitale Datensignal von dem Ausgang DIN des Verzögerungsschaltkreises 1 und empfängt ferner das digitale Datensignal bei dem Eingang IN. Der Zusammenfassschaltkreis fasst diese zwei Signale zusammen und erzeugt ein digitales Ausgabesignal bei einem Ausgang OUT, wobei das Signal bei OUT eine Vorverzerrung hat zum Kompensieren von frequenzabhängigen Verlusten in einem bandbreitenbegrenzten Übertragungsmedium. Der Zusammenfassschaltkreis 2 fasst die Amplituden der Signale beim Anschluss IN und bei dem Ausgang DIN des Verzögerungsschaltkreises zusammen mittels eines Addierens der Momentanamplitude des Signals bei IN und der Momentanamplitude des Signals bei DIN, um das Ausgabesignal bei OUT zu erzeugen. Vorzugsweise wird, vor einem Zusammenfassen des Signal bei IN und des verzögerten Signals bei DIN, wenigstens das Signal bei DIN einem Gewichten mit einem Faktor unterworfen, der das sogenannte Vorverzerrungsverhältnis (Vpp – Va)/Va bestimmt, wobei Vpp die Spitze-zu-Spitze-Signalamplitude des vorverzerrten Signals bei dem Ausgang OUT des Zusammenfassschaltkreises 2 ist, und wobei Va die Spitze-zu-Spitze-Signalamplitude des Ausgabesignals OUT unter Nicht-Berücksichtigung der Vorverzerrungskomponente ist.
Bezugsziffer 3 bezeichnet einen Erfassungsschaltkreis zum Erfassen der Dauer eines wiederholt auftretenden Signalmusters, das eine minimale Signalsegmentdauer in dem digitalen Datensignal bei dem Eingang IN anzeigt. Der Erfassungsschaltkreis 3 erzeugt ein Steuersignal CT abhängig von der erfassten kürzesten Signalmusterdauer. Der einstellbare Verzögerungsschaltkreis 1 und der Erfassungsschaltkreis 3 zum Steuern der Verzögerung des einstellbaren Verzögerungsschaltkreises 1 bildet einen adaptiven Verzögerungsschaltkreis 4. Dieser adaptive Verzögerungsschaltkreis 4 kann die Dauer eines wiederholt auftretenden Signalmusters erfassen, das eine minimale Signalsegmentdauer in den digitalen Daten bei dem Eingang IN anzeigt, und dieses Signal gemäß der erfassten Signalmusterdauer um eine einstellbare Verzögerung verzögern, so dass eine Kombination bzw. Zusammenfassung des digitalen Datensignals bei dem Eingang IN und des verzögerten digitalen Datensignals bei dem Ausgang DIN des adaptiven Verzögerungsschaltkreises 4 in einem digitalen Datensignal mit einer angemessenen Vorverzerrung resultiert. Da der adaptive Verzögerungsschaltkreis fähig ist, die Verzögerung an die Bitperiode T oder vorbestimmte Bruchteile der Bitperiode des Datensignals anzupassen, ist der in 1 gezeigte Schaltkreis nicht auf spezifische Bitraten beschränkt. Vielmehr kann ein Schaltkreis gemäß 1 digitale Datensignale mit einer Vorverzerrung versehen bei einer Vielzahl von unterschiedlichen Bitraten.
2a bis 2c zeigen Beispiele von digitalen Datensignalen, die mit einer Vorverzerrung durch einen in 1 gezeigten Schaltkreis versehen werden können. Es sollte beachtet werden, dass die in 2a bis 2c gezeigten Signale dazu dienen, die Prinzipien der vorliegenden Erfindung zu veranschaulichen, wohingegen die Beispiele in 2a bis 2c überhaupt nicht erschöpfend sind. Der Fachmann wird leicht erkennen, dass außer den Signalformaten in diesen Figuren eine große Vielzahl und Verschiedenheit von anderen digitalen Signalformaten in einem Schaltkreis gemäß der vorliegenden Erfindung verarbeitet werden kann.
2a zeigt ein Beispiel eines binären digitalen Datensignals. Wie aus dieser Figur ersichtlich ist, nimmt das digitale Datensignal einen von zwei Signalpegeln +V und –V in Übereinstimmung mit den zu übertragenden binären Daten an. In dem Beispiel von 2a wird Datum „0" dargestellt durch Signalpegel –V, wohingegen Datum „1" dargestellt wird durch +V. 2a zeigt eine beliebige Zufallssequenz von „0" und „1" zum Veranschaulichen eines Stroms von digitalen Daten. S₁ bezeichnet ein zum Darstellen von Datum „1" verwendetes Symbol, welches in dem Beispiel von 2a eine konstante Signalamplitude +V für eine vorbestimmte Zeitperiode ist, nämlich die Bitperiode. Ähnlich bezeichnet So ein Datum in „0" darstellendes Symbol durch eine konstante Signalamplitude –V, die sich während der Bitperiode nicht ändert. Die Sequenz von Symbolen So und S₁ in Übereinstimmung mit den zu übertragenden Daten schaffen das digitale Datensignal von 2a. Bezugsziffern G1, G2, ... bezeichnen Signalsegmente in dem digitalen Datensignal von 2a, d.h. Zeitintervalle, während welcher sich die Signalamplitude nicht ändert. Aus 2a ist ersichtlich, dass in dem Beispiel des binären digitalen Datensignals die Dauer eines Signalsegmentes einer konstanten Signalamplitude ein ganzzahliges Vielfaches der Symbolperiode ist, die wiederum identisch ist mit der Bitperiode.
Um das binäre digitale Datensignal von 2a mit einer Vorverzerrung zu versehen, stellt der in 1 gezeigte Erfassungsschaltkreis 3 die Verzögerung T des Verzögerungsschaltkreises 1 auf eine volle Bitperiode ein, für den Fall, dass eine Voll-Bit-Vorverzerrung anvisiert ist, oder auf einen Bruchteil einer Bitperiode, für den Fall, dass eine Partiell-Bit-Vorverzerrung gewünscht ist. Um dieses zu tun, bezweckt der Erfassungsschaltkreis 3 ein Erfassen der Dauer der kürzesten Signalsegmente, zum Beispiel G₁ oder G₄ in dem digitalen Datensignal von 2a. Entsprechend sucht der Erfassungsschaltkreis 3 nach den kürzesten Signalmustern in der Form von Pulsen .. –V, +V, –V .. oder .. +V, –V, +V .. und stellt die Verzögerung im Schaltkreis 1 abhängig von der erfassten minimalen Dauer solcher Signalmuster ein. Selbstverständlich kann der Erfassungsschaltkreis 3 angepasst sein, nur die minimale Dauer von positiven Pulsen oder die minimale Dauer von negativen Pulsen zu erfassen, oder er kann beide Arten von Pulsen erfassen und den Verzögerungsschaltkreis 1 dementsprechend einstellen. Darüber hinaus sollte beachtet werden, dass zum Einstellen der Verzögerung des Verzögerungsschaltkreises 1 passend zu dem digitalen Datensignal der Erfassungsschaltkreis in 2a zusätzlich oder alternativ die minimale Dauer von komplexeren Signalmustern erfassen kann, die aus einer vordefinierten Sequenz von Segmenten wie .. –V, +V, –V, +V .. oder .. +V, –V, +V, –V .. bestehen. Aus diesem ist ersichtlich, dass die einzige Begrenzung auf die Wahl von möglichen Signalmustern zum Erfassen der minimalen Signalmusterdauer und entsprechenden Steuern der Verzögerung die Frequenz eines Auftretens des bestimmten bzw. besonderen Signalmusters einer minimalen Dauer in dem digitalen Datensignal ist. Je komplexer das Signalmuster ist, desto seltener tritt das Signalmuster einer minimalen Dauer auf.
2b zeigt ein Beispiel eines digitalen Datensignals, das aus einer Sequenz von Symbolen S₁ und So besteht zum Darstellen von Datum „1" bzw. Datum „0". Aus 2b ist ersichtlich, dass Symbol So ein Signalsegment einer Signalamplitude null ist für die Dauer einer Bitperiode T, wohingegen das Datum in „1" darstellende Symbol S₁ aus einem ersten Signalsegment G₁ einer Dauer T/2 bei Signalamplitude +V gefolgt durch ein Signalsegment G₂ während der zweiten Hälfte der selben Bitperiode bei Signalpegel –V besteht. Das digitale Datensignal von 2b stellt die selbe Datensequenz wie das Datensignal von 2a dar. Dies dient nur zum Zweck der Veranschaulichung. Es braucht nicht gesagt zu werden, dass 2b ein Veranschaulichen eines anderen Datensignalformats und der Operation der Ausführungsform von 1 bezweckt, beim Verarbeiten eines zufälligen digitalen Datensignals mit dem in 2b gezeigten Format.
Zum Versehen eines Signals des in 2b veranschaulichten Formats mit einer Vorverzerrung, ist es wünschenswert, das digitale Datensignal von 2b mit einer verzögerten Version des Signals, im Besitz einer Verzögerung von vorzugsweise einem Bruchteil einer Hälfte einer Bitperiode P, zusammenzufassen bzw. zu kombinieren. G1, G2, G3 bezeichnen wieder Signalsegmente in dem digitalen Datensignal von 2b, wobei die Signalamplitude konstant bleibt. In dieser Figur entspricht die minimale Segmentdauer einer halben Bitperiode, und die Segmente G₁ und G₂ bezeichnen Signalsegmente einer minimalen Dauer. Dieses Signalformat ist besonders vorteilhaft darin, dass es eine starke Komponente einer Grundharmonischen hat, die einfach erfasst werden kann, zum Beispiel mittels einer Phase Locked Loop bzw. einer PLL-Schaltungseinheit. Diese Grundharmonische ist ein Beispiel eines Signalmusters, das die minimale Signalsegmentdauer anzeigt, da eine feste Beziehung zwischen dieser minimalen Signalsegmentdauer und der Periode der Komponente einer Grundharmonischen vorliegt.
2c zeigt ein weiteres Beispiel eines digitalen Datensignals zum Verarbeiten in einem Schaltkreis gemäß 1. Erneut zum Zweck einer Veranschaulichung stellt nur das in 2c gezeigte Signal die selbe Sequenz von Daten wie in 2a und 2b dar. Das Signalformat von 2c stellt vier unterschiedliche Symbole S₀₀, S₀₁, S₁₀ und S₁₁ dar, wobei jedes Symbol zwei Bits darstellt. Jedes Symbol entspricht einem unterschiedlichen von vier verschiedenen Amplitudenpegeln –(3/2)V bis +(3/2)V während einer gegebenen Symbolperiode. Ähnlich den vorhergehenden Figuren bezeichnen Bezugsziffern G1, G2 und G3 Signalsegmente, worin sich die Signalamplitude nicht ändert. G₁ und G₂ veranschaulichen Signalsegmente einer minimalen Dauer in dem digitalen Datensignal.
3 zeigt eine Ausführungsform des adaptiven Verzögerungsschaltkreises 4, mit Betonung auf der internen Struktur des Erfassungsschaltkreises 3. Alle Elemente in 3, die entsprechende oder identische Elemente in 1 haben, sind mit den selben Bezugsziffern bezeichnet, und es wird auf die Beschreibung dieser Elemente in Verbindung mit 1 beschrieben. Die Ausführungsform von 3 erfasst die Dauer eines wiederholt auftretenden Signalmusters, das eine minimale Signalsegmentdauer in dem digitalen Datensignal anzeigt, mittels Erfassens einer Zeitverhältnis-Beziehung bzw. Timing-Beziehung zwischen dem Signalmuster bei dem Eingang IN und einer verzögerten Version des Signalmusters bei einem Ausgang CIN des einstellbaren Verzögerungsschaltkreises 1.
In 3 bezeichnet Bezugsziffer 31 einen Komparatorschaltkreis 31 zum Erfassen einer solchen Zeitverhältnis-Beziehung und zum Erzeugen eines Steuersignals CH, das die Zeitverhältnis-Beziehung anzeigt. Bezugsziffer 32 bezeichnet einen Schaltkreis zum Erzeugen eines Verzögerungseinstellungssignals gemäß der durch Komparatorschaltkreis 31 erfassten Zeitverhältnis-Beziehung. Im speziellen erfasst Komparatorschaltkreis 31 das Auftreten eines spezifizierten Signalmusters bei dem Eingang IN und erfasst darüber hinaus das Auftreten dieses Signalmusters in der verzögerten Version CIN des digitalen Datensignals und zeigt mittels des Steuersignals CH an, ob oder nicht eine Überlappung auf der Zeitachse zwischen dem erfassten Signalmuster bei IN und dem verzögerten Signalmuster bei CIN vorliegt. Immer wenn das Signalmuster bei IN und das verzögerte Signalmuster CIN nicht überlappen, d.h. immer wenn das Signalmuster bei IN vorbei ist, bevor das verzögerte Signalmuster bei CIN beginnt, gibt der Komparatorschaltkreis 31 eine entsprechende Anzeige an seinem Ausgang CH an einen Schaltkreis 32 zum Erzeugen eines Verzögerungs-Einstellungssignals. Basierend auf diesem Steuersignal CH aktualisiert Schaltkreis 32 das Verzögerungseinstellungssignal CT an den Verzögerungsschaltkreis 1 mit dem Ziel, dass das Ende des spezifizierten Signalmusters bei dem Eingang IN mit dem Beginn des selben Signalmusters in der verzögerten Version CIN des digitalen Datensignals zusammenfällt. Immer wenn eine Lücke auf der Zeitachse zwischen diesen zwei Versionen des Signalmusters vorliegt, verringert der Verzögerungseinstellungssignal-Erzeugungsschaltkreis 32 die Verzögerung von Verzögerungsschaltkreis 1, so dass die durch Verzögerungsschaltkreis erzeugte Verzögerung bei dem Ausgang CIN bezüglich einem Eingang IN schließlich der minimalen Dauer des Signalmusters entspricht, das wiederholt in dem digitalen Datensignal auftritt. Die minimale Dauer des spezifizierten Signalmusters hat wiederum eine feste bekannt Beziehung zu der minimalen Signalsegmentdauer in dem digitalen Datensignal.
Bezugsziffer 1 in 3 bezeichnet einen einstellbaren Verzögerungsschaltkreis mit einem Eingang IN und mit einem ersten Ausgang CIN zum Ausgeben einer verzögerten Version des Signals bei dem Eingang IN als auch einem weiteren Ausgang CIN zum Ausgeben einer verzögerten Version des Eingabesignals IN bei einer Verzögerung, die ein vorbestimmtes Vielfaches der Zeitverzögerung bei dem Ausgang DIN ist. Die Beziehung in der Verzögerung bei CIN zu der Verzögerung bei DIN hängt davon ab, wie lang die minimale Dauer des spezifizierten Signalmusters ist, relativ zu der bei DIN gewünschten Verzögerung zum Erreichen einer Voll-Bit- oder Partiell-Bit-Vorverzerrung. Die Ausgänge CIN und DIN können selbstverständlich die selben sein, wenn die Verzögerung bei dem Ausgang CIN die selbe ist, wie die Verzögerung bei dem Ausgang DIN.
4 zeigt eine spezifische Ausführungsform des Verzögerungsschaltkreises 1 und des Erfassungsschaltkreises 3 einschließlich des Komparatorschaltkreises 31 und des Verzögerungseinstellungssignal-Erzeugungsschaltkreises 32 von 3 zum Erzeugen einer Partiell-Bit-Vorverzerrung einer ersten Ordnung. In 4 bezeichnen Bezugsziffern 11 bzw. 12 in Serie verbundene Verzögerungsschaltkreise. Der Datensignaleingang von Verzögerungsschaltkreis 11 ist mit dem Eingang IN des adaptiven Verzögerungsschaltkreises verbunden. Der Datensignalausgang von Verzögerungsschaltkreis 11 ist mit dem Datensignaleingang von Verknüpfungsschaltkreis 12 verbunden. Jeder der Verzögerungsschaltkreise 11 und 12 empfängt ein Verzögerungseinstellungssignal CT. Der Datensignalausgang von Verzögerungsschaltkreis 11 stellt eine verzögerte Version DIN des digitalen Datensignals bei dem Eingang IN des adaptiven Verzögerungsschaltkreises 4 bereit, wobei das Signal DIN verwendet wird zum Vorverzerren des digitalen Datensignals bei IN, wie vorher beschieben. Der Datenausgang des Verzögerungsschaltkreises 12 stellt ein weiter verzögertes Signal CIN bereit, das durch den Komparator-Schaltkreis 31 verwendet wird zum Einstellen der Verzögerung jedes der Verzögerungsschaltkreise 11 und 12, so dass die durch die Reihenschaltung von Schaltkreisen 11 und 12 erzeugte gesamte Verzögerung einer Bit-Periode des digitalen Datensignals entspricht.
Der Komparatorschaltkreis 31 in der Ausführungsform von 4 hat Inverter IN1 bis IN11, NAND-Gatter bzw. Nicht-Und-Gatter ND1, ND2 und NOR-Gatter bzw. Nicht-Oder-Gatter NR1 bis NR3. Schaltkreis 31 empfängt das digitale Datensignal von dem Eingang IN des adaptiven Verzögerungsschaltkreises als auch das verzögerte Signal CIN von dem Ausgang von Verzögerungsschaltkreis 12 und erzeugt ein Signal CH, das die Zeitverhältnis-Beziehung zwischen einem spezifizierten Signalmuster bei dem Eingang IN und der verzögerten Version des Signalmusters CIN bei dem Ausgang des Verzögerungsschaltkreises 12 anzeigt. In dieser Ausführungsform ist das die minimale Signalsegmentdauer in dem digitalen Datensignal anzeigende Signalmuster bei dem Eingang IN ein einzelner Puls von positiver Polarität, d.h. .. –V, +V, –V .., oder von negativer Polarität, d.h. .. +V, –V, +V ... Der Komparator 31 und der Verzögerungseinstellungssignal-Erzeugungsschaltkreis 32 wirken, die Verzögerung bei CIN der Kette von Verzögerungsschaltkreisen 11 und 12 einzustellen, so dass für Pulse mit einer minimalen Dauer in dem digitalen Datensignal der Beginn der verzögerten Version CIN des Pulses mit dem Ende des nicht verzögerten Pulses bei dem Eingang IN zusammenfällt. Immer wenn der Komparatorschaltkreis 31 eine Lücke auf der Zeitachse zwischen diesem Signalmuster bei dem Eingang und der verzögerten Version bei dem Ausgang CIN erfasst, wird die durch die Kette von Verzögerungsschaltkreisen 11 und 12 bereitgestellte Verzögerung reduziert mit dem Ziel, die Lücke zu schließen. Immer wenn keine Lücke vorliegt zwischen dem Signalmuster bei dem Eingang und der verzögerten Version davon, zum Beispiel weil der Puls nicht ein Minimal-Dauer-Puls ist, erzeugt der Komparatorschaltkreis 31 nicht ein Signal, das den Verzögerungseinstellungssignal-Erzeugungsschaltkreis 32 veranlassen würde, die durch Schaltkreise 11 und 12 erzeugte Verzögerung zu reduzieren, und dementsprechend bewirken Signalmuster mit einer Dauer größer als die minimale Dauer in dem digitalen Datensignal nicht eine Einstellung der Verzögerung. Folglich wird die durch die Schaltkreise 11 und 12 in Reihe erzeugte gesamte Verzögerung der Dauer von Pulsen entsprechen, die eine minimale Dauer in der Sequenz von Pulsen in dem digitalen Datensignal haben, und werden somit der Bitperiode des digitalen Datensignals entsprechen.
Der Komparatorschaltkreis 31 dieser Ausführungsform empfängt das digitale Datensignal von dem Eingang IN bei dem Eingang von Inverter IN11 und bei einem ersten Eingang des NAND- Gatters ND2. Der Ausgang von Inverter IN11 ist mit dem Eingang von Inverter IN10 verbunden, dessen Ausgang mit dem Eingang von Inverter von IN9 verbunden ist, dessen Ausgang mit dem Eingang des Inverters IN8 verbunden ist, dessen Ausgang mit einem Eingang des NAND-Gatters ND1 verbunden ist. Der andere Eingang des NAND-Gatters ND1 ist mit dem Ausgang des Inverters des Inverters IN11 verbunden. Der zweite Eingang des NAND-Gatters ND2 ist mit dem Ausgang von Inverter IN9 verbunden. Der Ausgang von NAND-Gatter ND1 ist mit einem ersten Eingang von NOR-Gatter NR1 verbunden. Der Ausgang von NAND-Gatter ND2 ist mit einem ersten Eingang des NOR-Gatters NR2 verbunden. Der Ausgang des Verzögerungsschaltkreises 12 ist mit einem Eingang von Inverter IN5 verbunden. Der Ausgang dieses Inverters ist mit einem zweiten Eingang des NOR-Gatters NR2 und mit einem Eingang eines Inverters IN6 verbunden. Der Ausgang von Inverter IN6 ist mit einem zweiten Eingang des NOR-Gatters NR1 verbunden. Der Ausgang von NOR-Gatter NR1 ist mit einem ersten Eingang von NOR-Gatter NR3 verbunden. Der Ausgang von NOR-Gatter NR2 ist mit einem zweiten Eingang von NOR-Gatter NR3 verbunden. Der Ausgang von NOR-Gatter NR3 stellt ein Steuersignal CH bereit, das die Zeitverhältnis-Beziehung zwischen dem spezifizierten Signalmuster bei dem Eingang IN des Verzögerungsschaltkreises 1 und verzögerten Version des Signalmusters bei dem Ausgang CIN des Verzögerungsschaltkreises 1 anzeigt. Dieses Steuersignal CH ist mit einem Eingang des Verzögerungseinstellungssignals-Erzeugungsschaltkreises 32 verbunden.
Der Verzögerungseinstellungssignal-Erzeugungsschaltkreis 32 dieser Ausführungsform ist eine Ladungspumpe, und in diesem Beispiel umfasst er einen p-Kanal-MOSFET-Transistor MP1, dessen Source-Anschluss mit einem oberen Energieversorgungspotential VCC verbunden ist. Der Gate-Anschluss dieses Transistors empfängt das Steuersignal CH. Der Drain-Anschluss von Transistor MP1 ist mit dem Drain-Anschluss eines n-Kanal-MOSFET-Transistors MN1 verbunden. Gate- und Drain-Anschlüsse dieses Transistors sind miteinander verbunden und mit einem Anschluss eines Kondensators C1. Der Source-Anschluss von Transistor MN1 und der andere Anschluss von Kondensator C1 sind mit Massepotential GND verbunden. Der Drain-Anschluss von Transistor MN1 stellt ein analoges Steuersignal CT bereit zum Einstellen der Verzögerung der Verzögerungsschaltkreise 11 und 12. Identische Eigenschaften der Schaltkreise 11 und 12 können erhalten werden mittels eines Herstellens beider Schaltkreise aus dem selben Chip zur selben Zeit mit dem selben Prozess, was als solches wohl bekannt ist. Auf diese Weise wird die Verzögerung von Signal DIN die halbe Verzögerung des Signals CIN sein, und eine Bitraten-adaptive Halb-Bit-Vorverzerrung kann erhalten werden.
5 zeigt Wellenformdiagramme zum Veranschaulichen der Operation des Schaltkreises von 4 in größerem Detail.
5 umfasst eine erste Gruppe A und eine zweite Gruppe B von Wellenformen zur Veranschaulichung der Operation der Ausführungsform von 4. Die erste Gruppe A von Wellenformen veranschaulicht den Fall, dass ein Puls einer kürzeren Dauer als die durch die Verzögerungsschaltkreise 11 und 12 erzeugte aktuelle Verzögerung in dem digitalen Datensignal bei dem Eingang IN des einstellbaren Verzögerungsschaltkreises 4 auftritt. Wie aus den Wellenformen IN und CIN von Gruppe A in 5 ersichtlich ist, endet dieser Puls bei dem Eingang IN früher als die verzögerte Version dieses Pulses bei dem Ausgang CIN beginnt. Diese Situation veranlasst den Komparatorschaltkreis 31 und den Schaltkreis 32 zum Erzeugen eines Verzögerungseinstellungssignals CT, die Verzögerung des Signals CIN zu reduzieren, um die Lücke zwischen der fallenden Flanke des Pulses bei IN und der steigenden Flanke des Pulses bei CIN zu schließen. In Antwort auf die fallende Flanke des Signals IN, erscheint zu diesem Zweck ein Puls bei dem Ausgang von NAND-Gatter ND1, wobei die maximale Dauer dieses Pulses durch die Ausbreitungsverzögerung des Eingangssignals IN durch die Inverter IN8, IN9 und IN10 bestimmt wird. Immer wenn dieser Puls N1 erzeugt wird, und der verzögerte Puls bei CIN noch nicht begonnen hat, erzeugt NOR-Gatter NR1 einen Puls bei seinem Ausgang, der durch NOR-Gatter NR3 schreitet und als das Steuersignal CH bei dem Ausgang von Komparatorschaltkreis 31 erscheint. Dieses Steuersignal CH schaltet den p-Kanal-MOSFET MP1 ein, so dass sich die Spannung über Kondensator C1 entsprechend der Dauer des Pulses CH erhöhen wird. Die Spannung über den Kondensator C1 bei dem Drain-Anschluss von Transistor MN1 macht das in 5 gezeigte Steuersignal CT aus. In Antwort auf den Puls bei dem Gate-Anschluss bei Transistor MP1 erhöht sich der Pegel des Signals CT um eine der Dauer des Pulses bei CH entsprechende Menge, so dass die durch Schaltkreise 11 und 12 bereitgestellte Verzögerung dementsprechend reduziert sind. Immer wenn das spezifizierte Signalmuster, in diesem Fall ein einfacher Puls, bei dem Eingang IN auftritt, und das Signalmuster kürzer als die aktuell eingestellte durch Schaltkreis 11 und 12 bereitgestellte Verzögerung ist, wird auf diese Weise die Verzögerung reduziert werden, bis ein Zustand erreicht wird, der in Gruppe B von Wellenformen in 5 veranschaulicht ist. Bei dieser Stufe fällt das Ende des Pulses bei dem Eingang IN ungefähr mit dem Beginn des verzögerten Pulses bei CIN zusammen, so dass das Steuersignal CH bei dem Ausgang von NOR-Gatter NR3 nahezu verschwindet. Dementsprechend findet keine weitere Einstellung in Richtung kürzerer Verzögerungszeiten der Verzögerungsschaltkreise 11 und 12 statt. Wenn der Puls bei dem Eingang IN von Gruppe B ein Puls minimaler Dauer in dem digitalen Datensignal bei Eingang IN war, wird keine weitere Reduzierung der durch die Kette von Verzögerungsschaltkreisen 11 und 12 bereitgestellten Verzögerungen stattfinden, und die durch die Schaltkreise 11 und 12 bereitgestellte gesamte Verzögerung wird auf die minimale Dauer von Signalsegmenten eingestellt, die in dem digitalen Datensignal auftreten können. Wenn ein Puls einer Verzögerung größer als die aktuelle Verzögerung bei CIN in dem digitalen Datensignal auftritt, wird eine Überlappung zwischen dem Puls bei dem Eingang IN und dem Puls bei dem Ausgang CIN des Verzögerungsschaltkreises auftreten. Während einer solchen Überlappung wird das NOR-Gatter NR1 ein Signal bei einem hohen Pegel ausgeben, so dass kein Puls bei dem Ausgang CH des Komparatorschaltkreises 31 sein wird. Daraus ist ersichtlich, dass Signalmuster einer Dauer länger als die minimale Dauer nicht den Prozess eines Einstellens der Verzögerung des Signals CIN an einen Wert betreffen werden, der der minimalen Dauer des spezifizierten Signalmusters entspricht, das in dieser beispielhaften Ausführungsform ein einfacher Puls ist.
Das NAND-Gatter ND2 und das NOR-Gatter NR2 sind in der Ausführungsform von 4 bereitgestellt zum Verarbeiten von Pulsen einer negativen Amplitude, wohingegen das NAND-Gatter ND1 und das NOR-Gatter NR1 bereitgestellt sind zum Verarbeiten von Pulsen einer positiven Amplitude, wie gerade beschrieben. N2 in 5 zeigt einen Puls einer vorbestimmten Dauer bei dem Ausgang von NAND-Gatter ND2, welcher in Antwort auf eine steigende Flanke bei dem Eingang IN auftritt. Die Dauer dieses Pulses wird bestimmt durch die Ausbreitungsverzögerung des Signals durch die Inverter IN9, IN10 und IN11. NOR-Gatter NR2 ist tätig, einen Ausgabepuls an NOR-Gatter NR3 mit einer Dauer zu erzeugen, die der Lücke auf der Zeitachse zwischen dem Ende des negativen Pulses bei dem Eingang IN und dem Beginn des verzögerten negativen Pulses bei dem Ausgang CIN des Verzögerungsschaltkreises 12 entspricht. Die maximale Dauer dieses Pulses wird bestimmt durch die Ausbreitungsverzögerung durch die Inverter IN9 bis IN11. Immer wenn NOR-Gatter NR2 einen Puls bei seinem Ausgang erzeugt, wird dieser Puls invertiert und weitergeleitet durch NOR-Gatter NR3 an den Gate-Anschluss von Transistor MP1, um die Spannung für Kondensator C1 zu erhöhen, und um somit die Verzögerung des Verzögerungsschaltkreises 1 zu verringern. Aufgrund der Bereitstellung der Gatter ND1 und NR1 und darüber hinaus der Gatter ND2 und NR2, kann der Komparatorschaltkreis 31 dieser Ausführungsform die Zeitbeziehung zwischen der nicht verzögerten Version und der verzögerten Version der zwei unterschiedlichen Signalmuster erfassen, nämlich für einen positiven Puls und für einen negativen Puls, um fähig zu sein, die Bitrate schnell anzupassen, selbst wenn ein Signal unter einer minimalen Dauer signifikant weniger häufig als das andere Signalmuster einer minimalen Dauer ist. Aus einem prinzipiellen Blickpunkt würde es selbstverständlich ausreichend sein, wenn der Komparatorschaltkreis 31 nur Schaltungsanordnungen umfasst, in diesem Beispiel die Gatter ND1 und NR1, zum Erfassen der Zeitverhältnis-Beziehung für positive Pulse oder nur Schaltungsanordnungen umfasst, in diesem Beispiel die Gatter ND1 und NR2, zum Erfassen der Zeitverhältnis-Beziehung zwischen negativen Pulsen, anstelle der Gatter ND1 und ND2, NR1, NR2 und NR3.
Transistor MN1 dient dazu, den Kondensator C1 schrittweise zu entladen, so dass ein kontinuierlicher schrittweiser Anstieg in der durch die Verzögerungsschaltkreise 11 und 12 bereitgestellten Verzögerung erreicht wird. Immer wenn ein Signalmuster einer minimalen Dauer bei dem Eingang IN auftritt, wird dieser schrittweise Anstieg der Verzögerung erneut eingestellt, so dass diese Verzögerung von Signal CIN im wesentlichen bei der minimalen Verzögerung des durch den Komparatorschaltkreis 31 verarbeiteten Signalmusters verbleibt. Wegen der Bereitstellung von Transistor MN1 ist der adaptive Verzögerungsschaltkreis 4 gleichzeitig fähig, sich an ansteigende minimale Signaldauern anzupassen.
Es ist vorteilhaft, die Rate, bei welcher die Verzögerung des Verzögerungsschaltkreises 1 schrittweise zunimmt, abhängig von der aktuellen Bitrate zu machen. Ein Maß für die aktuelle Bitrate ist die Verzögerung, auf welche der Verzögerungsschaltkreis 1 aktuell eingestellt ist. Mittels des Abhängigmachens der Rate eines Anstiegs der Verzögerungszeit des Verzögerungsschaltkreises 1 von der aktuell eingestellten Verzögerung kann sich der Schaltkreis schnell selbst auf variierende Datenraten einstellen. Je kürzer diese Verzögerung ist, desto höher ist vorzugsweise die Rate des schrittweisen Anstiegs der Verzögerung, weil, wenn die Bitrate hoch ist und die Verzögerung kurz ist, erwartet werden kann, dass die Auftrittshäufigkeit des spezifizierten Signalmusters minimaler Dauer höher ist, als wenn die Bitrate niedrig ist und die Verzögerung länger ist. In der Ausführungsform von 4 wird diese Abhängigkeit der Anstiegsrate der Verzögerung von der tatsächlichen Verzögerung erreicht mittels Transistor MN1. Je höher die Gate-Anschluss-Spannung, desto niedriger ist der Widerstand zwischen Drain-Anschluss und Source-Anschluss dieses Transistors, so dass für hohe Pegel des Steuersignals CT, kurzen Verzögerungen entsprechend, der schrittweise Anstieg der Verzögerung größer ist als für längere Verzögerungen, einem niedrigeren Pegel des Steuersignals CT entsprechend.
6 zeigt eine Ausführungsform eines einstellbaren Verzögerungsschaltkreises. Dieser einstellbare Verzögerungsschaltkreis hat einen Eingang IN zum Empfangen eines zu verzögernden digitalen Datensignals und einen Ausgang OUT zum Ausgeben des verzögerten digitalen Datensignals. Er hat darüber hinaus einen Steuersignaleingang zum Empfangen eines Steuersignals CT, das ermöglicht, die Verzögerung der Signale bei dem Ausgang OUT relativ zu dem Signal bei dem Eingang IN einzustellen. Der Verzögerungsschaltkreis von 6 umfasst eine Reihenschaltung von Invertern und nutzt die Tatsache aus, dass die Verzögerung, die ein Signal beim Durchschreiten durch jeden Inverter erfährt, von dem maximalen Strom abhängt, die der jeweilige Inverter ziehen darf von seiner Stromversorgung, wenn sein Ausgang seinen Zustand ändert.
In der Ausführungsform von 6 bezeichnen die Bezugsziffern MP2 bis MP9 p-Kanal-MOS-Transistoren, wohingegen die Bezugsziffern MN2 bis MN8 und MN10 n-Kanal-MOS-Transistoren bezeichnen. Die Transistoren MP3 und MN2 sind verbunden, um einen ersten CMOS-Inverter zu bilden. Ein zweiter bzw. ein dritter CMOS-Inverter wird gebildet durch Transistoren MP5, MN3 bzw. Transistor MP7, MN4. Transistoren MP8 und MN5 bilden einen weiteren CMOS-Inverter, der als ein Puffer wirkt zwischen dem Ausgang des dritten CMOS-Inverters und dem Ausgang OUT des Verzögerungsschaltkreises. Die Gate-Anschlüsse der zwei Transistoren jedes CMOS-Inverters sind zusammen verbunden, um den jeweiligen Eingang des Inverters zu bilden, wohingegen die Drain-Anschlüsse der zwei Transistoren jedes CMOS-Inverters zusammen verbunden sind, um den Ausgang des jeweiligen Inverters zu bilden. Der Eingang des ersten Inverters bildet den Eingang IN des Verzögerungsschaltkreises. Der Ausgang des ersten Inverters ist mit dem Eingang des zweiten Inverters verbunden, dessen Ausgang mit dem Eingang des dritten Inverters verbunden ist, dessen Ausgang mit dem Eingang des Puffer-Inverters verbunden ist, dessen Ausgang den Ausgang OUT des Verzögerungsschaltkreises bildet.
Beim ersten CMOS-Inverter ist der Source-Anschluss des PMOS-Transistors MP3 mit dem Drain-Anschluss eines PMOS-Transistors MP4 verbunden, dessen Source-Anschluss verbunden ist mit dem positiven Energieversorgungspotential VCC. Der Source-Anschluss von Transistor MN2 des ersten CMOS-Inverters ist verbunden mit dem Drain-Anschluss von Transistor MN6, dessen Source-Anschluss mit Massepotential GND verbunden ist. Der Source-Anschluss von Transistor MP5 des zweiten CMOS-Inverters ist verbunden mit dem Drain-Anschluss von Transistor MP6, dessen Source-Anschluss mit VCC verbunden ist. Der Source-Anschluss von Transistor MN3 ist verbunden mit dem Drain-Anschluss von Transistor MN7, dessen Source-Anschluss verbunden ist GND. Ähnlich ist der Source-Anschluss von Transistor MP7 des dritten CMOS-Inverters mit dem Drain-Anschluss von Transistor MP9 verbunden, dessen Source-Anschluss mit VCC verbunden ist. Der Source-Anschluss von Transistor MN4 ist verbunden mit dem Drain-Anschluss von Transistor MN8, dessen Source-Anschluss mit GND verbunden ist. Der Source-Anschluss von Transistor MP2 ist mit VCC verbunden. Der Drain-Anschluss dieses Transistors ist mit dem Gate-Anschluss von Transistor MP2 als auch mit den Gate-Anschlüssen von Transistoren MP4, MP6 und MP9 verbunden. Der Drain-Anschluss von Transistor MP2 ist ferner mit dem Drain-Anschluss von Transistor MN10 verbunden. Der Source-Anschluss von Transistor MN10 ist mit Masse verbunden. Die Gate-Anschlüsse der Transistoren MN10, MN6, MN7 und MN8 sind miteinander verbunden und bilden den Eingang bzw. die Eingabe für das Verzögerungseinstellungssignal CT. Ein Kondensator C2 ist über den Drain-Anschluss-Source-Anschluss-Pfad von Transistor MP2 verbunden. Der Source-Anschluss von Transistor MP8 ist direkt mit VCC verbunden, wohingegen der Source-Anschluss von Transistor MN5 direkt mit Masse verbunden ist.
Im Betrieb bestimmt der Pegel des Steuersignals CT bei dem Eingang des Verzögerungsschaltkreises den Drain-Anschluss-Source-Anschluss-Strom durch Transistor MN10, und ähnlich den Drain-Anschluss-Source-Anschluss-Strom von Transistoren MN6, MN7 und MN8. Der Drain-Anschluss-Source-Anschluss-Strom durch Transistor MN10 ist darüber hinaus im wesentlichen identisch mit dem Drain-Source-Strom von Transistor MP2. Die Transistoren MP4, MP6 bzw. MP9 bilden jeweils Stromspiegel (Current Mirrors) mit dem Transistor MP2, so dass die Drain-Source-Ströme durch die Transistoren MN10, MN6, MN7, MN8 und MP2, MP4, MP6 und MP9 im wesentlichen dieselben sind und abhängig sind von dem Signalpegel bei dem Steuereingang CT des Verzögerungsschaltkreises. Je höher der Steuersignalpegel bei dem Eingang CT, desto größer ist der maximale Strom, der für jeden des ersten bis dritten Inverters verfügbar ist bei Ändern des Zustandes, und desto niedriger ist die durch jeden dieser Inverter bewirkte Verzögerung. Für einen niedrigen Signalpegel bei dem Steuereingang CT bei dem Verzögerungsschaltkreis, gilt umgekehrt, dass der maximale für jeden des ersten bis dritten Inverters verfügbare Strom niedriger ist, so dass eine Änderung des Zustandes bei dem Ausgang jedes der drei Inverter mehr Zeit erfordert, was in einer erhöhten Gesamtverzögerung zwischen dem Ausgang OUT und dem Eingang IN des in 6 gezeigten Schaltkreises resultiert. Der Glättungskondensator C2 ist optional.
7 zeigt eine Ausführungsform des Zusammenfassschaltkreises 2 zum Zusammenfassen des digitalen Datensignals mit einer verzögerten Version des digitalen Datensignals, um eine Vorverzerrung des digitalen Datensignals zu erhalten. Der Zusammenfassschaltkreis gemäß der Ausführungsform von 7 umfasst eine erste Differenzverstärker-Stufe mit Transistoren N11 und N21, deren Source-Anschlüsse miteinander verbunden sind und mit einem ersten Anschluss einer Stromquelle CC1. Der andere Anschluss der Stromquelle CC1 ist mit Masse verbunden. Der Drain-Anschluss von Transistor N11 ist mit dem Energieversorgungspotential VCC über einen Widerstand R2 verbunden. Ein weiterer Widerstand R1 verbindet den Drain-Anschluss von Transistor N21 mit dem Energieversorgungspotential VCC. Der Zusammenfassschaltkreis umfasst eine zweite Differenzverstärker-Stufe mit Transistoren N31 und N41, deren Source-Anschlüsse miteinander verbunden sind und mit einem ersten Anschluss einer Stromquelle CC2. Der zweite Anschluss dieser Stromquelle ist mit Masse verbunden. Der Drain-Anschluss von Transistor N31 ist mit dem Drain-Anschluss von Transistor N21 verbunden, so dass der Strom durch Widerstand R1 zwischen den Transistoren N21 und N31 aufgeteilt wird. Der Drain-Anschluss von Transistor N41 ist mit dem Drain-Anschluss von Transistor N11 verbunden, so dass der Strom durch Widerstand R2 zwischen Transistor N41 und N11 aufgeteilt wird. Die Gate-Anschlüsse von Transistoren N11 und N21 bilden einen ersten Differenzeingang IN, /IN, wohingegen die Gate-Anschlüsse der Transistoren N31 und N41 einen zweiten Differenzeingang DIN, /DIN bilden. Die Widerstände R1 und R2 haben vorzugsweise den selben Widerstandswert. Die Stromquelle CC1 stellt einen konstanten Strom I bereit, wohingegen die Stromquelle CC2 einen konstanten Strom k·I mit 0 < k < 1 bereitstellt. Der Anschluss von Widerstand R1, welcher mit dem Drain-Anschluss von Transistor N21 und dem Drain-Anschluss von Transistor N31 verbunden ist, bildet einen Ausgabeanschluss OUT des Zusammenfassschaltkreises 2, wohingegen der Anschluss von Widerstand R2, der mit dem Drain-Anschluss von Transistor N11 und mit dem Drain-Anschluss von Transistor N41 verbunden ist, einen invertierten Ausgabeanschluss /OUT des Zusammenfassschaltkreises 2 bildet.
In Betrieb gibt der Zusammenfassschaltkreis 2 ein Differenzsignal bei den Ausgabeanschlüssen OUT und /OUT aus, welches der Signalamplitude über die Differenzeingänge IN und /IN minus k-mal die Amplitude über den anderen Differenzeingang DIN und /DIN entspricht. Auf diese Weise fasst der Zusammenfassschaltkreis 2 die Amplituden der jeweiligen Signale bei seinen zwei Differenzeingängen IN, /IN und DIN, /DIN in ein Differenz-Ausgabesignal OUT, /OUT zusammen, wobei das Signal bei dem Differenzeingang DIN, /DIN durch den Gewichtungsfaktor k gewichtet wird. Das Signal /IN kann erhalten werden aus dem Signal IN mittels eines Verwendens eines wohlbekannten Inverters. Das selbe trifft zu für die Erzeugung des Signals /DIN aus dem Signal DIN.
8a zeigt eine Ausführungsform eines Ausgabesignals OUT mit einer Voll-Bit-Vorverzerrung, die erhalten wird beim Zusammenfassens eines digitalen Datensignals IN mit einer verzögerten Version DIN des digitalen Datensignals, das eine Verzögerung einer vollen Bitperiode hat. Der Zusammenfassschaltkreis fasst die Signalamplituden der zwei Signale IN und DIN in Ausgabesignal OUT = IN – k·DIN zusammen. Der Gewichtungsfaktor k bestimmt die Höhe einer Vorverzerrung in dem Ausgabesignal OUT und somit das Verhältnis zwischen Vpp, welches die Spitze-zu-Spitze-Signalamplitude des vorverzerrten Ausgabesignals ist, und der Signalamplitude Va, welches die Signalamplitude ohne Vorverzerrung ist.
8b zeigt ein Beispiel eines Ausgabesignals OUT mit einer Halb-Bit-Vorverzerrung. Dieses Signal wird erhalten beim Zusammenfassen eines digitalen Datensignals IN mit einer verzögerten Version des digitalen Datensignals, wobei die Verzögerung eine halbe Bitperiode des digitalen Datensignals ist.
Eine Halb-Bit- oder Teil-Bit-Vorverzerrung ist vorteilhaft darin, dass die Timing-Verzerrung bei dem Ausgang des verlustbehafteten Übertragungsmediums geringer ist im Vergleich mit einer Voll-Bit-Vorverzerrung, wenn die Dämpfung des Übertragungsmediums gering ist, und die Vorverzerrungs-Spitzenwertbildung, d.h. k, hoch ist. Dementsprechend ist eine Halb-Bit- oder Teil-Bit-Vorverzerrung bevorzugt, wenn es eine große Vielzahl von unterschiedlichen Übertragungslängen gibt. Beim Verwenden einer Teil-Bit-Vorverzerrung kann der Spitzenwertbildungs-Faktor k auf einen festen Wert gesetzt sein oder kann auswählbar aus einer kleinen Anzahl von unterschiedlichen Werten gemacht sein, um zu erreichen, dass für alle Anwendungen die Timing-Verzerrung bzw. Zeitverhältnis-Verzerrung sehr gering ist. Setzen des Spitzenwertbildungswertes k nicht höher als notwendig hilft, Energie zu sparen und elektromagnetische Interferenz zu reduzieren. Während Partiell-Bit-Vorverzerrung oben in Verbindung mit dem adaptiven Verzögerungsschaltkreis 4 beschrieben worden ist, ist es ersichtlich, dass die Vorteile einer Partiell-Bit-Vorverzerrung ohne den adaptiven Verzögerungsschaltkreis 4 und den Erfassungsschaltkreis 3 erhalten werden können.
Während die bevorzugten Ausführungsformen eine Vorverzerrung einer ersten Ordnung adressiert haben, ist es ersichtlich, dass die selben Prinzipien erweitert werden können, um eine Vorverzerrung höherer Ordnungen zu erreichen.
9 zeigt eine Ausführungsform eines Schaltkreises zum Bereitstellen eines digitalen Signals mit einer Vorverzerrung einer dritten Ordnung. Alle Elemente dieser Figur, die bereits mit Verweis auf irgendeine der vorhergehenden Figuren beschriebenen Elementen entsprechen, sind mit den selben Bezugsziffern bezeichnet. Bezugsziffern 1a, 1b und 1c bezeichnen eine Kette von einstellbaren Verzögerungsschaltkreisen zum Erzeugen verzögerter Versionen DIN1, DIN2 und DIN3 mit unterschiedlichen Verzögerungen des Eingangsignals IN. Der Ausgang DIN1 stellt eine Verzögerung einer halben Periode bereit, wie in Verbindung mit den Ausführungsformen von 3 und 4 beschrieben, wohingegen das Ausgangssignal DIN2 von Verzögerungsschaltkreis 1b weiter verzögert ist relativ zu dem Signal DIN1. Ähnlich stellt Verzögerungsschaltkreis 1c eine weitere Verzögerung in dem Signal DIN3 relativ zu dem Signal DIN2 bereit. Die interne Struktur von Verzögerungsschaltkreis 1a wie auch die interne Struktur des Erfassungsschaltkreises 3 kann wie in Verbindung mit 3 und 4 beschrieben zu sein. Verzögerungsschaltkreis 1b und 1c können eine interne Struktur haben, deren Prinzip in 6 gezeigt ist.
Der Zusammenfassschaltkreis der in 9 gezeigten Ausführungsform fasst die Signalamplituden des digitalen Datensignals bei dem Eingang IN mit den verzögerten Versionen DIN1, DIN2 und DIN3 mit Verwenden unterschiedlicher Gewichtungsfakten k1, k2 und k3 zusammen. Die interne Struktur des Zusammenfassschaltkreises 2 kann im wesentlichen wie in Verbindung mit 7 beschrieben sein, einschließlich zusätzlicher Differenzverstärkerschaltkreise, die mit Differenzausgabebus OUT, /OUT von 7 verbunden sind, wobei die Verknüpfung der jeweiligen Transistoren mit dem jeweiligen einen der Ausgabeleitungen OUT oder /OUT abhängig davon ausgewählt wird, ob eine Addition oder Subtraktion der jeweiligen verzögerten Komponenten gewünscht ist, und wobei die verknüpfte Konstant-Strom-Quelle einen Strom gemäß dem Absolutwert des jeweiligen Gewichtungsfaktors erzeugt.
Die Ausführungsformen der 4 bis 9 basieren auf der Erfassung eines Signalmusters, das eine minimale Signalsegmentdauer anzeigt, deren Signalmuster ein einzelnes Signalsegment oder Puls ist. Es existieren jedoch vielzählige andere Möglichkeiten zum Auswählen eines Signalmusters, das eine minimale Signalsegmentdauer in dem digitalen Datensignal anzeigt. Ein anderes Beispiel für solch ein Signalmuster ist eine Sequenz einer vorbestimmten Anzahl von Signalsegmenten mit alternierendem Signalpegel. Auch solch ein Muster einer minimalen Dauer zeigt die minimale Signalsegmentdauer in dem digitalen Datensignal an. Es kann erfasst werden durch einen Erfassungsschaltkreis 3 gemäß 1 oder 3 mittels eines Verbindens eines Frequenzteilers zwischen dem Eingang IN für das digitale Datensignal und dem Erfassungsschaltkreis 3, und für den Fall von 3 darüber hinaus Verbinden eines ähnlichen Frequenzteilers zwischen dem Ausgang CIN des Verzögerungsschaltkreises 1 und dem Eingang des Komparator-Schaltkreises 31 für das verzögerte Signal. Das Frequenzteilungsverhältnis dieser Frequenzteiler bestimmt die Anzahl von Signalsegmenten, die in dem Signalmuster eingeschlossen sind, das der Erfassung in dem Schaltkreis 3 unterworfen ist. Diese Lösung ist vorteilhaft darin, dass für Signale bei einer hohen Datenrate sie die Geschwindigkeitsanforderungen für den Erfassungsschaltkreis 3 verringert. Andererseits, da die Auftrittshäufigkeit eines Signalmusters, das die minimale Signalsegmentdauer in dem digitalen Datensignal anzeigt, sich mit der Komplexität des Signalmusters verringert, gibt es weniger Gelegenheiten pro Zeiteinheit für den Erfassungsschaltkreis 3 und bei dem Erfassungsschaltkreis 1, die Verzögerung an die tatsächliche Bitrate des digitalen Datensignals anzupassen.
Während in der Ausführungsform von 3 der einstellbare Verzögerungsschaltkreis 1 mit den Unterschaltkreisen 11 und 12 sowohl das Signal CIN für den Detektorschaltkreis 3 und das verzögerte Signal DIN zum Zusammenfassen mit dem digitalen Datensignal IN bereitstellt, ist es selbstverständlich möglich, einen separaten Verzögerungsschaltkreis als ein Teil des Erfassungsschaltkreises 3 zum Bereitstellen des verzögerten Signals CIN und einen zusätzlichen Verzögerungsschaltkreis parallel zum Bereitstellen des verzögerten digitalen Signals DIN zu haben. In diesem Fall können beide durch das selbe Verzögerungseinstellungssignal CT gesteuert werden.

Claims

Ein Schaltkreis zum Bereitstellen eines digitalen Datensignals mit einer Vorverzerrung zur Übertragung über ein Medium mit frequenzabhängigen Übertragungseigenschaften, wobei das digitale Datensignal aus einer Folge von Signalsegmenten zusammengesetzt ist, wobei jedes Segment einen konstanten Signalpegel hat gemäß der durch das digitale Datensignal zu tragenden Information, wobei der Schaltkreis umfasst – einen Eingang (IN) zum Empfangen des digitalen Datensignals; – einen einstellbaren Verzögerungsschaltkreis (1) zum Verzögern des digitalen Datensignals um eine gemäß einem Verzögerungseinstellsignal (CT) anpassbare Zeitverzögerung; – einen Zusammenfassschaltkreis (2) zum Zusammenfassen der Amplitude des digitalen Datensignals (IN) und der Amplitude des verzögerten digitalen Datensignals (DIN) in ein vorverzerrtes digitales Ausgangssignal (OUT) zur Übertragung über das Übertragungsmedium; und – einen Erfassungsschaltkreis (3) zum Erfassen der Dauer eines wiederholt auftretenden Signalmusters (G₁; G₁, G₂; G₃, G₄, G₅, G₆, G₇), das eine minimale Signalsegmentdauer in dem digitalen Datensignal anzeigt; – den Verzögerungsschaltkreis (1) zum Verzögern des digitalen Datensignals, der angeschlossen ist zum Einstellen der Zeitverzögerung abhängig von der erfassten Signalmusterdauer.
Der Schaltkreis gemäß Anspruch 1, dadurch gekennzeichnet, dass das Signalmuster ein ein einzelnes Datenbit in dem digitalen Datensignal darstellendes Symbol (S₁) ist.
Der Schaltkreis gemäß Anspruch 1, dadurch gekennzeichnet, dass das Signalmuster ein Signalsegment (G₁, G₂) eines Symbols (S₁) ist, das ein einzelnes Datenbit oder eine Mehrzahl von Datenbits in dem digitalen Eingangssignal darstellt.
Der Schaltkreis gemäß Anspruch 1, dadurch gekennzeichnet, dass das Signalmuster ein Symbol (S₀₀, S₀₁, S₁₀, S₁₁) ist, das eine vorbestimmte Folge von Datenbits in dem digitalen Eingangssignal darstellt.
Der Schaltkreis gemäß einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Erfassungsschaltkreis umfasst – einen Komparatorschaltkreis (31) zum Erfassen einer Zeitbeziehung zwischen dem Signal (IN) Muster in dem digitalen Eingangssignal und dem Signalmuster bei einem Ausgang (CIN) des einstellbaren Verzögerungsschaltkreises (1); und – einen Schaltkreis (32) zum Erzeugen eines Verzögerungseinstellsignals (CT) in Übereinstimmung mit der erfassten Zeitbeziehung.
Der Schaltkreis gemäß Anspruch 5, dadurch gekennzeichnet, dass – der Schaltkreis (32) zum Erzeugen eines Verzögerungseinstellsignals (CT) angepasst ist zum Erzeugen des Verzögerungseinstellsignals, so dass die in dem einstellbaren Verzögerungsschaltkreis (1) eingestellte Verzögerung übereinstimmt oder wenigstens ungefähr übereinstimmt mit der Dauer des eine minimale Signalsegmentdauer anzeigenden Signalmusters.
Der Schaltkreis gemäß Anspruch 5 oder 6, dadurch gekennzeichnet, dass – der Schaltkreis (32) zum Erzeugen eines Verzögerungseinstellsignals (CT) angepasst ist zum Erzeugen des Verzögerungseinstellsignals, so dass der Anfang des verzögerten Signalmusters bei dem Ausgang (CIN) des einstellbaren Verzögerungsschaltkreises (1) übereinstimmt oder wenigsten ungefähr übereinstimmt mit dem Ende des nicht-verzögerten Signalmusters in dem digital Eingangssignal (IN).
Der Schaltkreis gemäß Anspruch 5, 6 oder 7 dadurch gekennzeichnet, dass – der Schaltkreis (32) zum Erzeugen eines Verzögerungseinstellsignals (CT) angepasst ist zum Verringern der aktuellen Verzögerung des Verzögerungsschaltkreises (1), wenn die erfasste Dauer des Signalmusters kürzer ist als die aktuelle Verzögerungszeit, und angepasst ist zum Aufrechterhalten der aktuellen Verzögerung des Verzögerungsschaltkreises, wenn die erfasste Dauer des Signalmusters länger ist als die aktuelle Verzögerungszeit.
Der Schaltkreis gemäß einem der Ansprüche 5 bis 8, gekennzeichnet durch – einen Schaltkreis (MN1, C1) zum schrittweise Ändern des Verzögerungseinstellsignals (CT), um die Verzögerungszeit des einstellbaren Verzögerungsschaltkreises (1) schrittweise zu erhöhen.
Der Schaltkreis gemäß Anspruch 9, dadurch gekennzeichnet, dass – der Schaltkreis (MN1, C1) zum schrittweise Ändern des Verzögerungseinstellsignals (CT) angepasst ist zum Ändern des Verzögerungseinstellsignals mit einer Rate, die von der Auftrittshäufigkeit des Signalmusters abhängt.
Der Schaltkreis gemäß Anspruch 9, dadurch gekennzeichnet, dass – der Schaltkreis (MN1, C1) zum schrittweise Ändern des Verzögerungseinstellsignals (CT) angepasst ist zum Ändern des Verzögerungseinstellsignals mit einer Rate, die von der Dauer abhängt des wiederholt auftretenden Signalmusters, das eine minimale Signalsegmentdauer in dem digitalen Datensignal anzeigt, oder von der aktuell in dem Verzögerungsschaltkreis (1) eingestellten Verzögerungszeit.
Der Schaltkreis gemäß einem der vorhergehenden Ansprüche, gekennzeichnet durch – einen digitalen Zähler zum Frequenzteilen des digitalen Eingangssignals durch ein vorbestimmtes Frequenzteilungsverhältnis; – den zum Erfassen der Dauer eines wiederholt auftretenden Signalmusters, das eine minimale Signalsegmentdauer in dem frequenzgeteilten digitalen Datensignal anzeigt, angeschlossenen Erfassungsschaltkreis.
Der Schaltkreis gemäß einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Zusammenfassschaltkreis (2) angeschlossen ist zum Empfangen des verzögerten digitalen Datensignals (DIN) von dem einstellbaren Verzögerungsschaltkreis (1).
Der Schaltkreis gemäß einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass – der einstellbare Verzögerungsschaltkreis (1) eine Kette (11, 12, 1a, 1b, 1c) von einstellbaren Verzögerungsunterschaltkreisen umfasst und angeschlossen ist zum Empfangen bei seinen Eingängen (IN) des digitalen Datensignals und Abgriffe (DIN, CIN, DIN1, DIN2, DIN3) hat zum Ausgeben des digitalen Datensignals bei unterschiedlichen Verzögerungen; und – der Zusammenfassschaltkreis (2) angeschlossen ist zum Zusammenfassen der Amplituden von wenigstens von zwei des digitalen Datensignals (IN) und des digitalen Datensignals (DIN, DIN1, DIN2, DIN3) mit unterschiedlichen Verzögerungen bei den Abgriffen der Kette von Verzögerungsunterschaltkreisen in das digitale vorverzerrte Ausgangssignal (OUT) zur Übertragung über das Übertragungsmedium.
Der Schaltkreis gemäß einen der Ansprüche 1 bis 12, gekennzeichnet durch – einen zusätzlichen einstellbaren Verzögerungsschaltkreis zum Verzögern des digitalen Datensignals im Verhältnis zu der in dem einstellbaren Verzögerungsschaltkreis (1) eingestellten Verzögerung; – den zum Zusammenfassen des digitalen Datensignals und des durch den zusätzlichen einstellbaren Verzögerungsschaltkreis ausgegebenen digitalen Datensignals in das digitale Ausgangssignal angeschlossenen Zusammenfassschaltkreis (2).
Der Schaltkreis gemäß einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass – der Verzögerungsschaltkreis (1) angepasst ist zum Verzögern des digitalen Datensignals um einen vorbestimmten Bruchteil der erfassten Signalmusterdauer.
Ein Übertragungsleitungstreiberschaltkreis zum Übertragen von digitalen Datensignalen über eine Übertragungsleitung, umfassend einen Schaltkreis gemäß einem der vorhergehenden Ansprüche.
Ein Verfahren zum Bereitstellen eines digitalen Datensignals (IN) mit einer Vorverzerrung zur Übertragung über ein Medium mit frequenzabhängigen Übertragungseigenschaften, wobei das digitale Datensignal aus einer Folge von Signalsegmenten (G) zusammengesetzt ist, wobei jedes Segment einen konstanten Signalpegel hat gemäß der zu tragenden Information, wobei das Verfahren umfasst – Bereitstellen des digitalen Datensignals; – Verzögern des digitalen Datensignals um eine gemäß einem Verzögerungseinstellsignal (CT) einstellbare Zeitverzögerung; – Zusammenfassen der Amplitude des digitalen Datensignals (IN) und der Amplitude des verzögerten digitalen Datensignals (DIN) in ein vorverzerrtes digitales Ausgangssignal (OUT) zur Übertragung über das Übertragungsmedium; und – Erfassen der Dauer eines wiederholt auftretenden Signalmusters, das eine minimale Signalsegmentdauer in dem digitalen Datensignal (IN) anzeigt; – das die Zeitverzögerung des digitalen Datensignals (DIN) eingestellt wird abhängig von der erfassten Signalmusterdauer.