JP2013009187A

JP2013009187A - 電子装置

Info

Publication number: JP2013009187A
Application number: JP2011140898A
Authority: JP
Inventors: Ryota Azuma; 亮太東; Masao Ogiwara; 政男荻原; Takayuki Koyanagi; 隆行小柳
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2011-06-24
Filing date: 2011-06-24
Publication date: 2013-01-10

Abstract

【課題】
伝送レートより細かい幅でエンファシスを付与し、例えば伝送線路の特性による波形歪みを改善すること。
【解決手段】
ドライバ回路および遅延量が伝送レートの逆数の１／２以下であることを特徴とする遅延器を複数有し、少なくとも２ビットの時間幅（２ユニットインターバル：ＵＩ）以上のエンファシスが調整可能な出力エンファシス回路を具備する送信回路と、受信回路に受信波形を量子化する手段を備えた量子化部と、送信回路の送信波形と前記量子化された受信波形の差分情報を取得する手段を具備し、前記量子化部を制御する制御回路とを備え、前記制御回路が前記量子化された波形を前記出力エンファシス回路へ送信する手段を備える。
【選択図】図１

Description

本発明は、電子装置に関する。

近年、ストレージ、あるいはルータ等におけるデータ伝送では１秒間に数ギガビットの伝送速度が要求されているため出力エンファシス機能を有する出力ドライバが用いられる。

受信回路で正確に伝送信号を受信するために、出力エンファシスの調整が必要となる。この問題を解決しようとした従来の技術は特許文献１、特許文献２、特許文献３に記載されているものが知られている。

特許文献１では伝送用デジタルデータ信号が入力される入力手段と、該データ信号を補正し、補正パルス信号を生成する補正手段と、該補正手段で補正された前記データ信号を加算し、伝送路を形成する媒体に出力する出力手段、からなる出力回路であって、前記補正手段は、前記伝送路の特性に従って、前記各データ信号に対して、該データ信号と該データ信号に続く、複数の伝送タイミングｎ（ｎ ≧ ２）ごとに段階的に変化する波形信号からなる補正パルス信号を生成することを特徴とする信号出力回路と記載されている。

また、特許文献２ではデータ信号に含まれる歪みを補償するためのトランスバーサル型の歪み補償回路であって、前記データ信号に対し所定量の遅延を与える縦続接続された複数の遅延部と、前記複数の遅延部のそれぞれから出力される遅延信号の値に対しタップ係数（現在及び過去の入力信号の重み付き平均の重みの値）を乗じる乗算処理を行い、当該乗算処理後の乗算信号を出力する複数の乗算部と、前記複数の乗算部のそれぞれから出力される前記乗算信号の値の総和を算出し、当該総和値を表す総和信号を出力する総和部と、前記複数の乗算部のそれぞれと前記総和部との間において前記複数の乗算信号のそれぞれの導通・遮断を切り替える複数のスイッチ部とを備えることを特徴とする歪み補償回路とが記載されている。

特許文献３では高速かつ長距離の差動の信号伝送を行うネットワーク装置において、受信信号を増幅する差動アンプのオフセットの補正、出力プリエンファシス回路のプリエンファシス量などの最適条件を選択するトレーニングを提供すると記載されている。

特開２００６−３５２３７４号公報特開２０１０−１６１５８６号公報特開２００８−２２３９２号公報

伝送線路の周波数特性によるデータ信号の歪みを回避するためにエンファシスを付与することが行われている。前記特許文献１では１ビット幅の1／ｎの幅でエンファシスを付与することが可能だが、より高速なクロックが必要となる。前記特許文献２では伝送レートの変化に応じてマルチレートに対応したエンファシスを付与可能な構成となっているが、遅延部の遅延量は最高伝送レートの逆数であるため、最高伝送レートの１ビット幅より細かい幅のエンファシスは付与できない。

本発明の目的は、ビット幅よりも狭い時間遅れを生じさせる遅延器を用いてエンファシスを行なう電子装置を提供することである。

上記課題を解決するために、従来から存在する１ビット幅の１／ｎの幅でエンファシスが付与できる信号出力回路と遅延器を用いたひずみ補償回路それぞれの特徴に着目し、例えば特許請求の範囲に記載の構成を採用する。

本願は上記課題を解決する手段を複数含んでいるが、その一例を挙げるならば、ドライバ回路２および遅延量が伝送レートの逆数の１／２以下であることを特徴とする遅延器を複数有し、少なくとも２ビットの時間幅（２ユニットインターバル：ＵＩ）以上のエンファシスが調整可能な出力エンファシス回路７を具備する送信回路１３と、受信回路１４に受信波形を量子化する手段を備えた量子化部１６と、送信回路の送信波形と前記量子化された受信波形の差分情報を取得する手段を具備し、前記量子化部を制御する制御回路８とを備え、前記制御回路８が前記量子化された波形を前記出力エンファシス回路７へ送信する手段を備えることで、伝送レートの１ビット幅より細かいエンファシスを付与することが可能となる。

本発明によれば、伝送レートより高速なクロックを必要とせず、伝送レートの１ビット幅より細かい幅でエンファシスを付与することができ、例えば伝送線路の特性による波形歪みを改善できる。

上記した以外の課題、構成および効果は、以下の実施形態の説明により明らかにされる。

請求項１の構成を示す図である。実施例１の出力エンファシス回路を含む電子装置のブロック図である。ドライバ回路の出力波形（トレーニングパターン）およびレシーバ回路の入力波形を示した図である。比較回路の出力結果およびラッチ回路の出力結果を示した図である。図３の状態から閾値電圧を１段階大きくした場合の比較回路の出力結果およびラッチ回路の出力結果を示した図である。図３の状態から位相可変回路の位相を１段階遅らせた場合の比較回路の出力結果および、ラッチ回路の出力結果を示した図である。量子化した受信波形および出力エンファシスを送信波形に付与した波形を示した図である。出力エンファシス回路の構成を示した図である。実施例２の構成を示した図である。実施例１のフローチャートを示した図である。１ビット幅のエンファシスを付与した場合と実施例１で示した方法でエンファシスを付与した場合の波形を示した図である。１ビット幅でエンファシスを付与した場合のアイパターンを示した図である。実施例１を適用した場合のアイパターンを示した図である。

以下、図面を用いて本発明の実施形態を示す。

図１は、出力エンファシス回路を含む電子装置のブロック図である。図１の電子装置は、送信装置１３から受信装置１４へ送信データ１を送信する。送信データ１は出力エンファシス回路７を経由し、ドライバ回路２により伝送線路３へ伝送されることによりレシーバ回路４および量子化部１６の入力に到達する。量子化部１６の出力は制御回路８に到達し保存される。制御回路８は制御線１５を介し、量子化された受端波形の差分情報を出力エンファシス回路７へフィードバックする。

図２は、図１の量子化部１６の実装例を示した出力エンファシス回路を含む電子装置のブロック図である。図２の電子装置は、送信装置１３から受信装置１４へ送信データ１を送信する。送信データ１は出力エンファシス回路７を経由し、ドライバ回路２により伝送線路３へ伝送されることによりレシーバ回路４および閾値電圧可変な比較回路５の入力に到達する。閾値電圧可変な比較回路５は入力信号が閾値電圧より大きい場合は０、小さい場合は１を出力する。クロック１０は位相可変回路９で位相を調整されラッチ回路６に入力される。ラッチ回路６は入力されたクロックを用いて比較回路５の出力をラッチする。ラッチ回路６の出力は制御回路８に到達し保存される。制御回路８は制御線１５を介し、量子化した受信波形の情報を出力エンファシス回路７へフィードバックする。

図３は、ドライバ回路２のトレーニングパターン２０、レシーバ回路４および比較回路５の入力波形２１を示した図である。トレーニングパターン２０は、伝送路３を伝搬する信号の応答波形を調べるための信号であり、実際のデータを伝送する前に、１ビットの信号と伝送後の応答波形との対応を予め実測しておく。出力エンファシス回路を設定するためデータ通信を開始する前にトレーニングパターン２０を送信する。トレーニングパターン２０は1ビットの期間だけ１となり、その前後の期間は１ビットの期間に比べて十分長い間０となっている信号である。トレーニングパターン２０は伝送線路３による高周波成分減衰を受けて、なまった入力波形２１となる。ここでは、トレーニングパターン２０は比較のため入力波形２１と位相をそろえて示している。また、エンファシス調整可能範囲は、エンファシスの量を決めるための時間軸の範囲を示す。

図４は入力波形２１が閾値電圧３３１に設定された比較回路５に入力された場合の比較回路５の出力波形３１１と位相３２１のタイミングでラッチされた場合のラッチ回路６の出力結果３５を示した図である。入力波形２１が閾値電圧３３１より小さいので、比較回路５の出力３１１は０となっている。比較回路５の出力３１１を、１ビットの時間幅よりも狭い、位相３２１のタイミングでラッチ回路６がラッチし、出力３５を制御回路８に保存する。図４は、１ビットの時間幅の１／１０の位相間隔（１ビット幅の１／ｎの幅、以下では１／ｎ幅と略記）でラッチする場合を示す。また、図２に示した比較回路５によって、閾値電圧３３１−入力波形２１＞０ならば１が出力され、閾値電圧３３１−入力波形２１＜０ならば０が出力される。

図５は比較回路５の閾値電圧３３１を１段階（１／ｎ幅）大きくし、閾値電圧３３２とし、再度トレーニングパターン２０を送信した場合の比較回路５の出力波形３１２とラッチ回路６の出力３６を示した図である。比較回路５が閾値電圧３３２と入力波形２１を比較し、比較回路５の出力波形３１２を出力する。出力波形３１２を位相３２１のタイミングでラッチ回路６がラッチする。ラッチ回路６の出力３６は１となり、制御回路８に保存される。本実施例では、ラッチ回路６の出力結果が０から１に変化したため閾値電圧３３２以上の場合のラッチ回路６の出力３７を１と判断している。

図６は閾値電圧３３１、図５の位相３２１よりも１／ｎ幅だけ位相を進ませた位相３２２で再度トレーニングパターン２０を送信した場合の比較回路５の出力３１３、ラッチ回路６の出力３８を示した図である。ラッチの位相３２１のタイミングの０／１が確定したら、位相可変回路９の位相を１段階進めた位相３２２とし、比較回路５の閾値電圧は最小の値３３１に戻す。再度トレーニングパターン２０を送信し比較回路５へ到達する。閾値電圧３３１より入力波形２１が大きいので比較回路５の出力３１３となる。比較回路５の出力３１３を位相３２２でラッチ回路６がラッチすると、ラッチ回路６の出力３８は０となり制御回路８に保存される。

図７は比較回路５の閾値電圧および位相可変回路の位相を変えながら繰り返しトレーニングパターン２０を送信した場合の制御回路８に保存されたデータ３９、入力波形２１を量子化した波形６０、トレーニングパターン２０にエンファシスを付与した出力波形６１を示した図である。制御回路８が量子化した波形６０を出力エンファシス回路７へフィードバックする。出力エンファシス回路７量子化された波形６０と送信データをもとに出力波形にエンファシスを付与する。出力波形６１はトレーニングパターン２０に付与した例である。実際は、データパターンに応じて、出力波形６１とトレーニングパターン２０との差分情報を、エンファシスとして付与する。即ち、実際に送信されるデータには、この差分情報を用いてエンファシスが行なわれる。特に、データの信号レベルが急激に変化する信号の値が差分情報によってエンファシスされる。

図８は遅延器７０、極性反転器７１、増幅器７２、セレクタ７３および差分情報を記憶するレジスタ７４とエンファシス調整信号生成部７５で構成される出力エンファシス回路７の回路構成を示した図である。図７におけるラッチの位相１目盛り（１／ｎ幅）が遅延器１つの遅延量に対応している。トレーニングパターン２０と、量子化された波形６０が制御線１５を介して出力エンファシス調整回路７のレジスタ７４へ到達する。エンファシス調整信号生成部７５がレジスタ７４に保存された波形６０を読み出し、波形６０と送信データに基づいてエンファシス調整信号を生成し、極性反転器７１、増幅器７２、セレクタ７３を設定する。図８の各構成要素はＭＯＳＦＥＴ等のトランジスタ素子を用いて従来の技術で実現可能である。

図７に示した出力波形６１を例にして出力エンファシス回路１３の動作を説明する。位相３２１ではトレーニングパターン２０と量子化した波形６０の差分は０であるので、位相３２１に対応するセレクタ７３−１にエンファシス信号生成部が０を送信し、セレクタ７３−１は０を出力し、出力が総和部に到達する。位相３２７まで差分は０であるので、同様の動作を行う。位相３２７では量子化された波形が送信波形より閾値電圧の１目盛り大きいのでエンファシス調整信号生成部が極性反転器７１−７を負極性に設定、増幅器７２−７を閾値電圧１目盛り分の大きさで設定、セレクタ７３−７に‘１’を設定する。（セレクタ７３に‘１’を設定することにより、トレーニングパターン２０に対する出力波形６１の量子化の際に遅延器の出力が有効（ＯＮ）になる。従って、各セレクタ７３への‘１’の設定を変えることにより出力が有効となる遅延器７０が選択されて、１／ｎ幅を変更できる。）これによりセレクタ７３−７の出力は位相３２７の差分に応じた大きさとなる。セレクタ７３−７の出力が総和部に到達する。位相３２８も位相３２７と同じ差分量であるので、エンファシス調整信号生成部７５が極性反転器７１−８、増幅器７２−８、セレクタ７３−８を同様の設定をする。このように、各位相に対応する極性反転器、増幅器、セレクタを設定し各セレクタの出力の総和を求め、ドライバ回路２の入力とする。エンファシス回路７が伝送レートの１ビット幅より細かいエンファシスを付与したドライバ回路２の出力波形６１を生成する。

図１０は上記処理を示したフローチャートを示した図である。

まず送信回路１３はトレーニングパターンを送信する（ｓ９００）。

トレーニングパターン２０は伝送線路３を介して比較回路５に到達し受信波形は閾値電圧と比較される（ｓ９０５）。ラッチ回路６は比較回路５の出力を位相可変回路９で位相を調整されたクロック１０でラッチする（ｓ９１０）。ラッチ回路６の出力は制御回路８に保存される（ｓ９２０）。

ラッチ回路６の出力が‘０’の場合または最大閾値電圧に達していない場合は閾値電圧を１段階大きくし（ｓ９３０）、ｓ９００からの処理を繰り返す。ラッチ回路６の出力が‘１’の場合または最大閾値電圧に達した場合は設定された閾値電圧より上のデータを全て‘１’とし制御回路８に保存する（ｓ９２５、ｓ９３５）。次に閾値電圧を最小にして、可変位相回路９の位相を１段階進める（ｓ９４０）。設定した位相が最大可変位相（エンファシス調整可能範囲）であればｓ９００からを繰り返し、そうでない場合は制御回路８に保存されたデータから受信波形を量子化する（ｓ９４５）。制御回路８が量子化された受信波形を送信回路へフィードバックし出力エンファシス回路のレジスタに保存する（ｓ９６０）。エンファシス調整信号生成部が送信データとレジスタに保存された波形を元に出力エンファシス回路を設定する（ｓ９６５）。

図１１は伝送レート１０Ｇｂｐｓの送信データ１のビットパターン例１０１とビットパターン１０１に１ビット幅でエンファシスを付与した送信波形１０２と、本実施例を適用し伝送レート１０Ｇｂｐｓの１ビット幅（１００ｐｓｅｃ）より細かい２５ｐｓｅｃを最小単位とし、エンファシスを付与した送信波形１０３である。送信波形１０２では、２ビット目以降への影響（ビット間の干渉）を少なくするために、予め２ビット目以降の送信波形の値を下げている。エンファシスの付与は図８に示した出力エンファシス回路で実現する。出力エンファシス回路の各構成要素で補正された波形の総和をとることで送信波形１０３を得る。図１１の例で説明すると、ｂ１〜ｂ５の範囲にはｂ１ビットに対してのエンファシスがかかり、ｂ６の範囲にはｂ６ビットの遷移に対してのエンファシスがかかる。ｂ５、ｂ６、ｂ７においてビットが反転しているので、ｂ７の範囲にはｂ６用とｂ７用のエンファシスの和がかかる。以上のように、ビットパターン例１０１のような通常パターンでは前後のパターンに対するエンファシスが加算され、トータルのエンファシス量が決まる。

図１２は図１１に示した１ビット幅でエンファシスを適用した場合のアイパターン（同期をとった複数のビットパターンを重ねて表示したもの）を示した図である。

図１３は図１１に示した本実施例を適用した場合のアイパターンを示した図である。

本実施例を適用した場合にはジッタ（時間軸のぶれ）が５１ｐｓｅｃから２８ｐｓｅｃへ減少し、時間軸方向のアイ幅は４９ｐｓｅｃから７２ｐｓｅｃと大きくなり、アイパターンが改善されていることがわかる。

本実施例によれば、伝送レートより高速なクロックを必要とせず、伝送レートの１ビット幅より細かい幅のエンファシスを付与することができる。

実施例１と同様の構成を用いて制御線１５ではなく反対方向に通信を行うチャネルを利用してもよい。

図９は双方向に伝送チャネルを有する出力エンファシス回路を含む電子装置のブロック図である。実施例１では制御回路８に保存された差分情報が制御線１５を介してフィードバックされていた。本実施例では制御回路８に保存された量子化された波形はドライバ回路２ｂから、伝送線路３ｂを経由しレシーバ回路４ｂへ到達し、受信データ１１ｂとなる。受信データ１１ｂを出力エンファシス回路７へフィードバックする。伝送線路３及び３ｂのそれぞれには、送信データとフィードバックされる差分情報とが伝送される。

本実施例によればフィードバックのための専用線を設けなくても、伝送レートの１ビット幅より細かい幅のエンファシスを付与することができる。

上記の実施例では、トレーニングパターンとして、図３に示すような単一ビットのパターン２０に対する入力波形（応答波形）２１へのエンファシスを説明した。しかし、図１１に関する説明で述べたように、実際の送信データ１は、「１」と「０」のビット列で構成されており、伝送線路３を伝送した後の応答波形には、「１」と「０」の並び方に応じた種々のビット間の干渉が発生するため、この並びに応じたエンファシスを行なう必要がある。

本実施例では、実際のデータを送信する際に問題となるビット間の干渉を考慮して、「１」と「０」の配列がそれぞれ異なるビット列（４ビットや８ビットなどの予め定めた長さのビット列）からなるトレーニングパターンをいくつか用意し、それぞれのパターン（ビット配列のパターン）に対する応答波形へのエンファシスの差分情報を予め保持し、ビット列のパターンに応じてエンファシスを行なう。ビット配列としては、例えば、“０１１１０１１０”、“０１０１０１０１”などがある。

即ち、実際の送信信号が与えられた時に、所定の長さのビット列を単位としてビット列のビット配列のパターンを判定し、この判定結果に基づいてビット列（ビット配列）に対応する予め保持していたエンファシスの差分情報を取得し、このパターン判定と差分情報の取得の間に遅延させていた送信信号のビット列に差分情報を重畳してエンファシスを行なって、外部に送信する。

なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

また、制御線や情報線は説明上必要と考えられるものを示しており、製品上必ずしも全ての制御線や情報線を示しているとは限らない。実際には殆ど全ての構成が相互に接続されていると考えてもよい。

１：送信データ、
２：ドライバ回路、
３：伝送線路、
４：レシーバ回路、
５：閾値電圧可変な比較回路、
６：ラッチ回路、
７：出力エンファシス回路、
８：制御回路、
９：位相可変回路、
１０：クロック、
１１：受信データ、
１３：送信装置、
１４：受信装置、
２０：トレーニングパターン、
２１レシーバ回路の入力波形

Claims

ドライバ回路および遅延量が伝送レートの逆数の１／２以下であることを特徴とする遅延器を複数有し、少なくとも２ビットの時間幅（２ユニットインターバル：ＵＩ）以上のエンファシスが調整可能な出力エンファシス回路を具備する送信回路と、受信回路に受信波形を量子化する手段を備えた量子化部と、送信回路の送信波形と前記量子化された受信波形の差分情報を取得する手段を具備し、前記量子化部を制御する制御回路とを備え、前記制御回路が前記量子化された波形を前記出力エンファシス回路へ送信する手段を備える電子装置。
前記量子化された波形を受信側から送信側へフィードバックする場合に専用の制御線を利用しフィードバックすることを特徴とする請求項１に記載の電子装置。
前記量子化された波形を受信側から送信側へフィードバックする場合に反対方向の通信チャネルを利用しフィードバックすることを特徴とする請求項１に記載の電子装置。
送信装置と受信装置とを伝送線路を介して接続した電子装置において、
前記受信装置は、
前記伝送線路を介して前記送信装置から送信された１ビットのトレーニングパターンに対する応答波形を複数回受信する手段、
前記複数回受信した応答波形のそれぞれに対し、閾値と１ビットの時間幅の１／ｎ幅の位相間隔とをずらしながら前記応答波形を量子化する量子化手段と、
前記１ビットのトレーニングパターンと前記量子化された複数の応答波形とに基づいて、前記１ビットのトレーニングパターンをエンファシスするための差分情報を取得する手段と、
前記差分情報を、専用線を介して前記送信装置に送る手段を有し、
前記送信装置は、
前記受信装置から受信した前記差分情報を保持し、
前記差分情報を用いて、前記受信装置に送信すべきデータに対して、データパターンに含まれる信号レベルが急激に変化する信号の値をエンファシスする手段と、
前記エンファシスしたデータを、前記伝送線路を介して前記受信装置に送信する手段とを有することを特徴とする電子装置。
送信装置と受信装置とを伝送線路を介して接続した電子装置において、
前記受信装置は、
前記伝送線路を介して前記送信装置から送信され、それぞれのビット配列が異なる所定の長さのビット列のトレーニングパターンに対する応答波形をそれぞれ複数回受信する手段、
前記複数回受信した応答波形のそれぞれに対し、閾値と１ビットの時間幅の１／ｎ幅の位相間隔とをずらしながら前記応答波形を量子化する量子化手段と、
前記ビット配列のトレーニングパターンと前記量子化された複数の応答波形とに基づいて、前記ビット配列のトレーニングパターンをエンファシスするための差分情報を取得する手段と、
前記差分情報を、専用線を介して前記送信装置に送る手段を有し、
前記送信装置は、
前記受信装置から受信した前記差分情報を保持し、
前記差分情報を用いて、前記受信装置に送信すべきデータに対して、データパターンに含まれる信号レベルが急激に変化する信号の値をエンファシスする手段と、
前記エンファシスしたデータを、前記伝送線路を介して前記受信装置に送信する手段とを有することを特徴とする電子装置。
前記送信装置における前記エンファシスする手段は、
実際の送信信号が与えられた時に、前記所定の長さのビット列を単位としてビット列のビット配列のパターンを判定する手段、
前記判定結果に基づいてビット列のビット配列に対応する予め保持していたエンファシスの前記差分情報を取得する手段、
前記パターン判定と前記差分情報の取得の間に遅延させていた送信信号のビット列に差分情報を重畳する手段、とを有することを特徴とする請求項５記載の電子装置。