JP2001267972A - 予歪みを有するデジタルデータ信号を提供する回路と方法 - Google Patents
予歪みを有するデジタルデータ信号を提供する回路と方法Info
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- H04L25/00—Baseband systems
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- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/497—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems by correlative coding, e.g. partial response coding or echo modulation coding transmitters and receivers for partial response systems
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- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
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Abstract
(57)【要約】
【課題】 本発明の目的は、デジタルデータ信号に予歪
みを与える回路と方法であって、ビットレートに同期し
たクロックの必要無しにデータレートの変更を許容する
ものを提供することである。 【解決手段】 本発明に基づいて、デジタルデータ信号
の振幅に少なくとも１つの遅延させた当該デジタルデー
タ信号を加算することでデジタルデータ信号に予歪みを
与える。遅延したデジタルデータ信号は、遅延の長さが
可変である遅延回路によって供給される。データ信号の
現在のデータレートに対して適切な遅延を決定するため
のくり返し発生する信号セグメントの継続時間を示すデ
ジタルデータ信号中の信号パターンの継続時間を検出す
る回路は、可変遅延回路が作成する遅延の大きさを調節
するための調節信号を作成する。これによって、回路を
製造するときにデジタルデータ信号のデータレートが知
られていないか可変であるときにも、ビットレート同期
クロック無しで、デジタルデータ信号に対してフルビッ
トまたは部分ビットの所望の次数の予歪みを加えること
ができる。
みを与える回路と方法であって、ビットレートに同期し
たクロックの必要無しにデータレートの変更を許容する
ものを提供することである。 【解決手段】 本発明に基づいて、デジタルデータ信号
の振幅に少なくとも１つの遅延させた当該デジタルデー
タ信号を加算することでデジタルデータ信号に予歪みを
与える。遅延したデジタルデータ信号は、遅延の長さが
可変である遅延回路によって供給される。データ信号の
現在のデータレートに対して適切な遅延を決定するため
のくり返し発生する信号セグメントの継続時間を示すデ
ジタルデータ信号中の信号パターンの継続時間を検出す
る回路は、可変遅延回路が作成する遅延の大きさを調節
するための調節信号を作成する。これによって、回路を
製造するときにデジタルデータ信号のデータレートが知
られていないか可変であるときにも、ビットレート同期
クロック無しで、デジタルデータ信号に対してフルビッ
トまたは部分ビットの所望の次数の予歪みを加えること
ができる。
Description
【０００１】
【発明の属する技術分野】本発明は、周波数に依存する
伝送特性を有する媒体を経由して送信するための、予歪
みを有するデジタルデータ信号を提供する回路と方法に
関する。
伝送特性を有する媒体を経由して送信するための、予歪
みを有するデジタルデータ信号を提供する回路と方法に
関する。
【０００２】
【従来の技術】周波数依存性の損失を有する現実の伝送
ラインや光ケーブルのような周波数依存性の媒体を通し
て信号を送信するときは、伝送の途中で信号が変形する
ことは良く知られている。例えば、周波数帯域が制限さ
れている電気的伝送ラインは、低周波数成分よりも高周
波数成分の損失が大きい。信号に対する伝送媒体の影響
は、信号の高周波数成分に対するほど、また、伝送媒体
が長くなるほど大きくなる。この効果によって、伝送媒
体の一端に信号ドライバを有し、他端に出力信号を受信
するための受信装置を有するシステムの最大伝送長さ及
び／または信号の最高伝送速度が定まる。
ラインや光ケーブルのような周波数依存性の媒体を通し
て信号を送信するときは、伝送の途中で信号が変形する
ことは良く知られている。例えば、周波数帯域が制限さ
れている電気的伝送ラインは、低周波数成分よりも高周
波数成分の損失が大きい。信号に対する伝送媒体の影響
は、信号の高周波数成分に対するほど、また、伝送媒体
が長くなるほど大きくなる。この効果によって、伝送媒
体の一端に信号ドライバを有し、他端に出力信号を受信
するための受信装置を有するシステムの最大伝送長さ及
び／または信号の最高伝送速度が定まる。
【０００３】現在の通信システムは情報の搬送にデジタ
ル信号を使用している。一般的に、デジタル信号は、そ
れぞれが１つ以上のデータビットを表すシンボルと称す
るランダムシーケンスから構成される。デジタル信号が
伝送ラインのような周波数依存性を有する媒体を介して
伝送されると、仮に送信側と受信側のマッチングが完全
であったとしても、信号スペクトルの高周波数の側が低
周波数の側に比較して損失が大きくなることに起因して
歪みを生じることになる。受信側ではデジタル信号の短
いパルスの振幅は完全には再現されず、受信側の信号で
は上昇するエッジと下降するエッジの傾斜は歪んでい
る。この効果は、シンボル間干渉（ＩＳＩ）とも呼ば
れ、受信機が検出することのできるデータ伝送速度の制
限要因である。
ル信号を使用している。一般的に、デジタル信号は、そ
れぞれが１つ以上のデータビットを表すシンボルと称す
るランダムシーケンスから構成される。デジタル信号が
伝送ラインのような周波数依存性を有する媒体を介して
伝送されると、仮に送信側と受信側のマッチングが完全
であったとしても、信号スペクトルの高周波数の側が低
周波数の側に比較して損失が大きくなることに起因して
歪みを生じることになる。受信側ではデジタル信号の短
いパルスの振幅は完全には再現されず、受信側の信号で
は上昇するエッジと下降するエッジの傾斜は歪んでい
る。この効果は、シンボル間干渉（ＩＳＩ）とも呼ば
れ、受信機が検出することのできるデータ伝送速度の制
限要因である。
【０００４】入力側でデジタル信号を変形させることに
よって所定の媒体によるデータレートや伝送距離を拡大
することが可能なことは知られている。この方法は、一
般的に、伝送媒体中で失われる信号成分を強調するよう
に変形させておくものである。ドイツ国特許出願第１９
８２５２５６号明細書に記載されているように、デジタ
ルデータ信号を予め変形する従来の方法は、デジタルデ
ータ信号を１ビット分あるいはその数分の１だけ遅延さ
せて、デジタル信号とその遅延させたデジタル信号とを
重ね合わせるものである。この文献には、伝送すべき現
在のデータビットだけでなく出力信号の履歴にも依存す
る形で出力信号レベルを決定してデジタル出力信号に予
歪みを与える出力バッファ回路が記載されている。米国
特許第４，５８４，６９０号は、伝送される信号を連続
するビット間のスルーレートが最大になるように予め補
償することでシンボル間干渉の影響を最小化する方法を
開示するものである。この文献には、ビットパターンと
ビットシーケンスに含まれるエネルギーの大きさ情報に
基づいて予め補償を行うことが開示されている。
よって所定の媒体によるデータレートや伝送距離を拡大
することが可能なことは知られている。この方法は、一
般的に、伝送媒体中で失われる信号成分を強調するよう
に変形させておくものである。ドイツ国特許出願第１９
８２５２５６号明細書に記載されているように、デジタ
ルデータ信号を予め変形する従来の方法は、デジタルデ
ータ信号を１ビット分あるいはその数分の１だけ遅延さ
せて、デジタル信号とその遅延させたデジタル信号とを
重ね合わせるものである。この文献には、伝送すべき現
在のデータビットだけでなく出力信号の履歴にも依存す
る形で出力信号レベルを決定してデジタル出力信号に予
歪みを与える出力バッファ回路が記載されている。米国
特許第４，５８４，６９０号は、伝送される信号を連続
するビット間のスルーレートが最大になるように予め補
償することでシンボル間干渉の影響を最小化する方法を
開示するものである。この文献には、ビットパターンと
ビットシーケンスに含まれるエネルギーの大きさ情報に
基づいて予め補償を行うことが開示されている。
【０００５】ソリッドステート回路に関する国際電気電
子学会誌（ＩＥＥＥ）、第３４巻、第５号、ｐｐ５８０
−５８５、１９９９年５月に開示されているように、い
わゆるフルビット予歪みは、デジタルデータ信号振幅
と、各遅延信号が遅延のないデジタルデータ信号に対し
て１または数ビット分遅延させたものに重み付けを行っ
た１つまたは複数の遅延信号を重ね合わせることであ
る。重ね合わせる遅延の異なるデジタルデータ信号の数
が、いわゆる、予歪みの次数を決定する。この文献に
は、ビット間隔のｐ倍（ｐは１より小さい）、つまり、
ビットレートの数分の１だけ遅延させることも実行可能
であることは記載されていない。代表的なｐの値は、
０．５であり、この場合にはハーフビット予歪みと呼ば
れている。
子学会誌（ＩＥＥＥ）、第３４巻、第５号、ｐｐ５８０
−５８５、１９９９年５月に開示されているように、い
わゆるフルビット予歪みは、デジタルデータ信号振幅
と、各遅延信号が遅延のないデジタルデータ信号に対し
て１または数ビット分遅延させたものに重み付けを行っ
た１つまたは複数の遅延信号を重ね合わせることであ
る。重ね合わせる遅延の異なるデジタルデータ信号の数
が、いわゆる、予歪みの次数を決定する。この文献に
は、ビット間隔のｐ倍（ｐは１より小さい）、つまり、
ビットレートの数分の１だけ遅延させることも実行可能
であることは記載されていない。代表的なｐの値は、
０．５であり、この場合にはハーフビット予歪みと呼ば
れている。
【０００６】本明細書においてビットという場合は、必
ずしも情報単位またはデータユニットを意味するわけで
はない。予歪みとの関連では、むしろビットとはデジタ
ルデータ信号における、ランダムに発生する、継続時間
が最短の、一定振幅セグメントのことを意味する。デジ
タルデータ信号フォーマットが、一方が論理「０」で他方
が論理「１」である、２つの異なる信号レベルによって
表現された２つのシンボルからなる２値信号であれば、
最小継続時間のセグメントはビットの継続時間と一致す
る。しかし、これ以外にも、データフォーマットが異な
れば、最小継続時間セグメントの長さと情報ビットの継
続時間との関係は数多く存在することが広く知られてい
る。
ずしも情報単位またはデータユニットを意味するわけで
はない。予歪みとの関連では、むしろビットとはデジタ
ルデータ信号における、ランダムに発生する、継続時間
が最短の、一定振幅セグメントのことを意味する。デジ
タルデータ信号フォーマットが、一方が論理「０」で他方
が論理「１」である、２つの異なる信号レベルによって
表現された２つのシンボルからなる２値信号であれば、
最小継続時間のセグメントはビットの継続時間と一致す
る。しかし、これ以外にも、データフォーマットが異な
れば、最小継続時間セグメントの長さと情報ビットの継
続時間との関係は数多く存在することが広く知られてい
る。
【０００７】遅延させていないデジタルデータ信号と重
ね合わせるために、遅延させたデジタルデータ信号を作
成する従来方法は、ビットレートに対応するクロックと
クロックに基づくラッチ機構を使用して、ビットレート
の所定倍数または所定の分数だけデジタルデータ信号を
遅延させるものである。この方法は、ビットレートの変
化に対応することができる点が長所であるが、ビットレ
ートと同期したクロックが必要になる。ビットクロック
信号を必要としない別の方法は、デジタルデータ信号を
固定時間だけ遅延させることである。この方法は単純で
はあるが、デジタルデータ信号のビットレートの大きな
変化には対応できない。
ね合わせるために、遅延させたデジタルデータ信号を作
成する従来方法は、ビットレートに対応するクロックと
クロックに基づくラッチ機構を使用して、ビットレート
の所定倍数または所定の分数だけデジタルデータ信号を
遅延させるものである。この方法は、ビットレートの変
化に対応することができる点が長所であるが、ビットレ
ートと同期したクロックが必要になる。ビットクロック
信号を必要としない別の方法は、デジタルデータ信号を
固定時間だけ遅延させることである。この方法は単純で
はあるが、デジタルデータ信号のビットレートの大きな
変化には対応できない。
【０００８】
【発明が解決しようとする課題】本発明の目的は、ビッ
トレートに同期したクロックが不要であるにもかかわら
ず、デジタル信号のデータレートの変更を許容するデジ
タルデータ信号に予歪みを与える回路と方法を提供する
ことである。
トレートに同期したクロックが不要であるにもかかわら
ず、デジタル信号のデータレートの変更を許容するデジ
タルデータ信号に予歪みを与える回路と方法を提供する
ことである。
【０００９】
【課題を解決するための手段】本発明によれば、上記の
目的は請求項１ないし１８で定義される発明によって達
成される。
目的は請求項１ないし１８で定義される発明によって達
成される。
【００１０】本発明によれば、デジタルデータ信号と少
なくとも１つの遅延させたデジタルデータ信号の振幅を
足し合わせる手段によってデジタルデータに予歪みが加
えられる。遅延させたデジタルデータ信号は、遅延時間
を変化させることができる可変遅延回路によって供給さ
れる。データ信号の現在のデータレートに対して適切な
遅延を決定する、繰り返し起こる信号セグメントの継続
時間を示すデジタルデータ信号中の信号パターンの継続
時間を検出するための回路が、可変遅延回路が供給すべ
き信号遅延の大きさを調節するための調節信号を作成す
る。このようにすることで、予歪みを与えるための回路
を製作する時点でデジタルデータ信号のデータレートが
知られていないか、あるいは、データレートの変化を許
容しても、ビットレート同期クロック無しで、デジタル
データ信号にビット長またはビット長の所望の倍数だけ
の予歪みを与えることが可能になる。
なくとも１つの遅延させたデジタルデータ信号の振幅を
足し合わせる手段によってデジタルデータに予歪みが加
えられる。遅延させたデジタルデータ信号は、遅延時間
を変化させることができる可変遅延回路によって供給さ
れる。データ信号の現在のデータレートに対して適切な
遅延を決定する、繰り返し起こる信号セグメントの継続
時間を示すデジタルデータ信号中の信号パターンの継続
時間を検出するための回路が、可変遅延回路が供給すべ
き信号遅延の大きさを調節するための調節信号を作成す
る。このようにすることで、予歪みを与えるための回路
を製作する時点でデジタルデータ信号のデータレートが
知られていないか、あるいは、データレートの変化を許
容しても、ビットレート同期クロック無しで、デジタル
データ信号にビット長またはビット長の所望の倍数だけ
の予歪みを与えることが可能になる。
【００１１】本発明の好ましい実施態様は従属請求項に
よって定義される。
よって定義される。
【００１２】本発明の好ましい実施例によれば、最小信
号セグメントの継続時間を表す前記信号パターンの継続
時間の検出は、デジタルデータ信号中の予め定められた
最小継続時間信号パターンにロックする遅延ロックルー
プによって行われる。検出された信号パターンは、予め
設定されたシンボルシーケンスであっても良い。デジタ
ルデータ信号フォーマットが２値の場合、信号パターン
は順次入れ替わる信号セグメントからなる簡単なシーケ
ンス、つまり、．．−Ｖ，＋Ｖ，−Ｖ．．および／また
は、．．＋Ｖ，−Ｖ，＋Ｖ．．であっても良いし、もっ
と複雑なシーケンス、例えば、．．−Ｖ，＋Ｖ，−Ｖ，
＋Ｖ．．および／または、．．＋Ｖ，−Ｖ，＋Ｖ，−
Ｖ．．であっても良い。デジタルデータ信号中の信号セ
グメントの最小継続時間を検出するために使用する信号
パターンは、多くの可能性の中から選択できることは明
らかである。検出回路は、検出した最小信号パターン継
続時間に従って遅延回路の遅延量を調節し、デジタルデ
ータ信号中に、より継続時間の長い同様の信号パターン
が発生したときには遅延を調節しないのが好ましい。
号セグメントの継続時間を表す前記信号パターンの継続
時間の検出は、デジタルデータ信号中の予め定められた
最小継続時間信号パターンにロックする遅延ロックルー
プによって行われる。検出された信号パターンは、予め
設定されたシンボルシーケンスであっても良い。デジタ
ルデータ信号フォーマットが２値の場合、信号パターン
は順次入れ替わる信号セグメントからなる簡単なシーケ
ンス、つまり、．．−Ｖ，＋Ｖ，−Ｖ．．および／また
は、．．＋Ｖ，−Ｖ，＋Ｖ．．であっても良いし、もっ
と複雑なシーケンス、例えば、．．−Ｖ，＋Ｖ，−Ｖ，
＋Ｖ．．および／または、．．＋Ｖ，−Ｖ，＋Ｖ，−
Ｖ．．であっても良い。デジタルデータ信号中の信号セ
グメントの最小継続時間を検出するために使用する信号
パターンは、多くの可能性の中から選択できることは明
らかである。検出回路は、検出した最小信号パターン継
続時間に従って遅延回路の遅延量を調節し、デジタルデ
ータ信号中に、より継続時間の長い同様の信号パターン
が発生したときには遅延を調節しないのが好ましい。
【００１３】別の好ましい実施例によれば、デジタルデ
ータ信号中で繰り返し発生する信号パターンの継続時間
の検出は、シンボルレートよりも小さくないサンプリン
グレートでデジタルデータ信号をサンプリングし、連続
した同一振幅のサンプルの最小数に基づいてデジタルデ
ータ中の信号セグメントの最小継続時間を検出すること
によって行われる。遅延調節信号が検出された最小サン
プル数に基づいて作成される。サンプリングに先立っ
て、デジタルデータ信号はデジタルディバイダに供給さ
れ、１よりも大きな整数であるＮ個の周波数分割が行わ
れる。この場合、分割された信号のサンプリングレート
はＮで分割されたデジタルデータ信号のシンボルレート
よりも小さくてはならない。ディバイダ回路を使用する
ことは、検出回路に対する速度要求を緩和できる点が長
所であるが、このことがデジタル信号によって伝送され
るデータレートが高いときには特に重要になる。
ータ信号中で繰り返し発生する信号パターンの継続時間
の検出は、シンボルレートよりも小さくないサンプリン
グレートでデジタルデータ信号をサンプリングし、連続
した同一振幅のサンプルの最小数に基づいてデジタルデ
ータ中の信号セグメントの最小継続時間を検出すること
によって行われる。遅延調節信号が検出された最小サン
プル数に基づいて作成される。サンプリングに先立っ
て、デジタルデータ信号はデジタルディバイダに供給さ
れ、１よりも大きな整数であるＮ個の周波数分割が行わ
れる。この場合、分割された信号のサンプリングレート
はＮで分割されたデジタルデータ信号のシンボルレート
よりも小さくてはならない。ディバイダ回路を使用する
ことは、検出回路に対する速度要求を緩和できる点が長
所であるが、このことがデジタル信号によって伝送され
るデータレートが高いときには特に重要になる。
【００１４】デジタルデータ信号の遅延量は、ビット周
期に対する割合で表現したデジタルデータ信号の遅延
が、データレートの高いデジタルデータ信号に対する場
合のほうがデータレートの低いデータ信号の場合よりも
大きくなるように、デジタルデータ信号のシンボルレー
トまたはデータレートに基づいて決定するのが望まし
い。このようにすることによって、予歪みの量を、現実
の伝送ラインの広いデータレートにわたって、周波数へ
の依存性を有する損失特性に対してさらに一層良く適合
させることができる。
期に対する割合で表現したデジタルデータ信号の遅延
が、データレートの高いデジタルデータ信号に対する場
合のほうがデータレートの低いデータ信号の場合よりも
大きくなるように、デジタルデータ信号のシンボルレー
トまたはデータレートに基づいて決定するのが望まし
い。このようにすることによって、予歪みの量を、現実
の伝送ラインの広いデータレートにわたって、周波数へ
の依存性を有する損失特性に対してさらに一層良く適合
させることができる。
【００１５】以下に添付の図面を参照しながら、発明の
好ましい実施態様について説明する。図面を通じて、同
一または類似の部材は同じ部材番号で示す。信号を示す
番号は、当該情報を搬送、入力または出力するラインと
端末に対しても使用する。
好ましい実施態様について説明する。図面を通じて、同
一または類似の部材は同じ部材番号で示す。信号を示す
番号は、当該情報を搬送、入力または出力するラインと
端末に対しても使用する。
【００１６】図１は、予歪みを有するデジタルデータ信
号を作成するための回路を示すブロック図である。この
図において、ＩＮはデジタルデータ信号を受信する回路
への入力を表す。符号１は、入力ＩＮにおいて受信した
信号を遅延させる遅延回路を示す。ＤＩＮは、入力ＩＮ
の遅延させたものが得られる遅延回路１の出力である。
遅延回路１による遅延の大きさは、調節可能な遅延回路
１の制御入力部ＣＴへの制御信号によって制御される。
号を作成するための回路を示すブロック図である。この
図において、ＩＮはデジタルデータ信号を受信する回路
への入力を表す。符号１は、入力ＩＮにおいて受信した
信号を遅延させる遅延回路を示す。ＤＩＮは、入力ＩＮ
の遅延させたものが得られる遅延回路１の出力である。
遅延回路１による遅延の大きさは、調節可能な遅延回路
１の制御入力部ＣＴへの制御信号によって制御される。
【００１７】符号２は加算回路を示す。当該回路は遅延
回路１の出力部ＤＩＮから遅延させたデジタルデータ信
号を、入力部ＩＮに元のデジタルデータ信号を受ける。
加算回路は、これら２つの信号を加算して出力部ＯＵＴ
にデジタル出力信号を送る。出力部ＯＵＴに送られた信
号は、バンド幅が制限された伝送媒体による周波数依存
性の損失を補償する予歪みを有する。加算回路２は、端
子ＩＮの信号振幅と遅延回路の出力ＤＩＮを、つまり、
ＩＮにおける信号のその時点での振幅とＤＩＮでのその
時刻における信号、とを加算して、出力部ＯＵＴに出力
信号を作成させる。ＩＮでの信号とＤＩＮでの遅延信号
を加算する前に、少なくともＤＩＮでの信号について
は、いわゆる予歪み率（Ｖｐｐ−Ｖａ）／Ｖａを決定す
る重み付けを行う。ここで、Ｖｐｐは加算回路２の出力
部ＯＵＴにおいて予歪みを与えられた信号の両振幅（pe
ak-to-peak振幅）である。
回路１の出力部ＤＩＮから遅延させたデジタルデータ信
号を、入力部ＩＮに元のデジタルデータ信号を受ける。
加算回路は、これら２つの信号を加算して出力部ＯＵＴ
にデジタル出力信号を送る。出力部ＯＵＴに送られた信
号は、バンド幅が制限された伝送媒体による周波数依存
性の損失を補償する予歪みを有する。加算回路２は、端
子ＩＮの信号振幅と遅延回路の出力ＤＩＮを、つまり、
ＩＮにおける信号のその時点での振幅とＤＩＮでのその
時刻における信号、とを加算して、出力部ＯＵＴに出力
信号を作成させる。ＩＮでの信号とＤＩＮでの遅延信号
を加算する前に、少なくともＤＩＮでの信号について
は、いわゆる予歪み率（Ｖｐｐ−Ｖａ）／Ｖａを決定す
る重み付けを行う。ここで、Ｖｐｐは加算回路２の出力
部ＯＵＴにおいて予歪みを与えられた信号の両振幅（pe
ak-to-peak振幅）である。
【００１８】符号３は、入力部ＩＮにおけるデジタルデ
ータ信号中の最小信号セグメント継続時間を表す、繰り
返し発生する信号パターンの継続時間を検出する回路で
ある。検出回路３は検出した最小信号パターン継続時間
に基づいて制御信号ＣＴを作成する。調節可能な遅延回
路１と、調節可能な遅延回路１の遅延量を制御する検出
回路３とが適応遅延回路４を構成する。この適応遅延回
路４は入力部ＩＮにおけるデジタルデータの最小信号セ
グメント継続時間を表す、繰り返し発生する信号パター
ンの継続時間を検出し、この信号を、可変遅延装置を用
いて、入力部ＩＮに置けるデジタルデータ信号と適応遅
延回路４の出力部ＤＩＮにおける遅延されたデジタルデ
ータを足し合わせることによって、所定の適当な予歪み
信号が得られるように信号を遅延させる。適応遅延回路
４はデータ信号のビット周期Ｔまたは予め設定されたビ
ット周期の数分の一だけデータ信号を遅延させることが
できるので、図１に示した回路は特定のビットレートに
ついてのみ有効というわけではない。むしろ、図１に示
した回路は、広い範囲のビットレートを有するデジタル
データ信号に予歪みを与えることができる。
ータ信号中の最小信号セグメント継続時間を表す、繰り
返し発生する信号パターンの継続時間を検出する回路で
ある。検出回路３は検出した最小信号パターン継続時間
に基づいて制御信号ＣＴを作成する。調節可能な遅延回
路１と、調節可能な遅延回路１の遅延量を制御する検出
回路３とが適応遅延回路４を構成する。この適応遅延回
路４は入力部ＩＮにおけるデジタルデータの最小信号セ
グメント継続時間を表す、繰り返し発生する信号パター
ンの継続時間を検出し、この信号を、可変遅延装置を用
いて、入力部ＩＮに置けるデジタルデータ信号と適応遅
延回路４の出力部ＤＩＮにおける遅延されたデジタルデ
ータを足し合わせることによって、所定の適当な予歪み
信号が得られるように信号を遅延させる。適応遅延回路
４はデータ信号のビット周期Ｔまたは予め設定されたビ
ット周期の数分の一だけデータ信号を遅延させることが
できるので、図１に示した回路は特定のビットレートに
ついてのみ有効というわけではない。むしろ、図１に示
した回路は、広い範囲のビットレートを有するデジタル
データ信号に予歪みを与えることができる。
【００１９】図２ａないし２ｃは、図１に示した回路に
よって予歪みが与えられたデジタルデータ信号を例示す
る図面である。図２ａないし２ｃに示した信号は、本発
明の原理を示すためのものであって、図２ａないし２ｃ
は厳密な波形を示すものではないことに注意されたい。
この図面に示した信号フォーマット以外に、本発明に基
づく回路によって非常に多くの種類のデジタル信号フォ
ーマットを処理することができることは当業者にとって
は自明である。
よって予歪みが与えられたデジタルデータ信号を例示す
る図面である。図２ａないし２ｃに示した信号は、本発
明の原理を示すためのものであって、図２ａないし２ｃ
は厳密な波形を示すものではないことに注意されたい。
この図面に示した信号フォーマット以外に、本発明に基
づく回路によって非常に多くの種類のデジタル信号フォ
ーマットを処理することができることは当業者にとって
は自明である。
【００２０】図２ａは２値デジタルデータ信号を例示す
るものである。図から明らかなように、図に示したデジ
タルデータ信号は送信すべき２値データに従って＋Ｖと
−Ｖの２つの値をとることができる。図２ａに示した例
の場合には、信号レベル−Ｖが値「０」を、信号レベル
＋Ｖが値「１」を表している。図２ａは、例として「０」
と「１」からなる任意のランダムシーケンスを示したも
のである。Ｓ１は、図２ａに示した例では、予め設定さ
れた継続時間、つまりビット継続時間、にわたって一定
振幅の信号＋Ｖである、「１」を表現するために使用さ
れるシンボルを表す。同様に、Ｓ０は、ビット周期にわ
たって−Ｖの振幅で変化しない信号によって表現される
データ「０」を表すシンボルを表す。伝送されるシンボ
ルＳ０とＳ １のシーケンスによって図２ａに記載したデ
ジタルデータ信号は構成されている。符号Ｇ１、Ｇ２、
・・・は図２ａに示すデジタルデータ信号の信号セグメ
ント、つまり、信号の振幅が変化しない時間の長さであ
る。図２ａから、２値デジタルデータ信号の場合には、
一定信号振幅の信号セグメントの継続時間は、ビット周
期と同じシンボル周期の整数倍であることは明らかであ
る。
るものである。図から明らかなように、図に示したデジ
タルデータ信号は送信すべき２値データに従って＋Ｖと
−Ｖの２つの値をとることができる。図２ａに示した例
の場合には、信号レベル−Ｖが値「０」を、信号レベル
＋Ｖが値「１」を表している。図２ａは、例として「０」
と「１」からなる任意のランダムシーケンスを示したも
のである。Ｓ１は、図２ａに示した例では、予め設定さ
れた継続時間、つまりビット継続時間、にわたって一定
振幅の信号＋Ｖである、「１」を表現するために使用さ
れるシンボルを表す。同様に、Ｓ０は、ビット周期にわ
たって−Ｖの振幅で変化しない信号によって表現される
データ「０」を表すシンボルを表す。伝送されるシンボ
ルＳ０とＳ １のシーケンスによって図２ａに記載したデ
ジタルデータ信号は構成されている。符号Ｇ１、Ｇ２、
・・・は図２ａに示すデジタルデータ信号の信号セグメ
ント、つまり、信号の振幅が変化しない時間の長さであ
る。図２ａから、２値デジタルデータ信号の場合には、
一定信号振幅の信号セグメントの継続時間は、ビット周
期と同じシンボル周期の整数倍であることは明らかであ
る。
【００２１】図２ａに示した２値デジタルデータ信号に
予歪みを与えるには、図１に示した検出回路３が遅延回
路１の遅延時間Ｔを、フルビット予歪みの場合にはフル
ビット分だけ遅延させて調節する、あるいは、ビット周
期の何分の一かに相当する予歪みを与えることが必要な
らビット周期の数分の一だけ遅延させる。これを実行す
るために、検出回路３は最小信号セグメント、つまり図
２ａにおいてはＧ１またはＧ４の継続時間を検出する。
従って、検出回路３は、・・−Ｖ、＋Ｖ、−Ｖ・・、あ
るいは、・・＋Ｖ、−Ｖ、＋Ｖ・・のパターンである最
小信号パターンを検索し、これらの信号パターンの最小
継続時間に基づいて回路１の遅延を調節する。もちろ
ん、検出回路３は、正のパルスだけについて、負のパル
スだけについて、あるいは正負何れのパルスについても
最小継続時間を検出して、これに基づいて遅延回路１を
調節することもできる。さらに、図２ａに示したデジタ
ルデータ信号に対して、遅延回路１の遅延を適切に調節
するには、検出回路はさらにあるいは上記に代えて、予
め設定した・・−Ｖ、＋Ｖ、−Ｖ、＋Ｖ・・、または、
・・＋Ｖ、−Ｖ、＋Ｖ、−Ｖ・・のような、より複雑な
信号パターンの最小継続時間の長さを検出するようにす
ることもできる。つまり、最小信号パターンの継続時間
を検出して行う遅延制御に関する制約は、デジタルデー
タ信号中の最小継続時間からなる特定のパターンの出現
頻度だけである。信号パターンが複雑になるほど、この
最小継続時間を表す信号パターンの出現頻度は低くな
る。
予歪みを与えるには、図１に示した検出回路３が遅延回
路１の遅延時間Ｔを、フルビット予歪みの場合にはフル
ビット分だけ遅延させて調節する、あるいは、ビット周
期の何分の一かに相当する予歪みを与えることが必要な
らビット周期の数分の一だけ遅延させる。これを実行す
るために、検出回路３は最小信号セグメント、つまり図
２ａにおいてはＧ１またはＧ４の継続時間を検出する。
従って、検出回路３は、・・−Ｖ、＋Ｖ、−Ｖ・・、あ
るいは、・・＋Ｖ、−Ｖ、＋Ｖ・・のパターンである最
小信号パターンを検索し、これらの信号パターンの最小
継続時間に基づいて回路１の遅延を調節する。もちろ
ん、検出回路３は、正のパルスだけについて、負のパル
スだけについて、あるいは正負何れのパルスについても
最小継続時間を検出して、これに基づいて遅延回路１を
調節することもできる。さらに、図２ａに示したデジタ
ルデータ信号に対して、遅延回路１の遅延を適切に調節
するには、検出回路はさらにあるいは上記に代えて、予
め設定した・・−Ｖ、＋Ｖ、−Ｖ、＋Ｖ・・、または、
・・＋Ｖ、−Ｖ、＋Ｖ、−Ｖ・・のような、より複雑な
信号パターンの最小継続時間の長さを検出するようにす
ることもできる。つまり、最小信号パターンの継続時間
を検出して行う遅延制御に関する制約は、デジタルデー
タ信号中の最小継続時間からなる特定のパターンの出現
頻度だけである。信号パターンが複雑になるほど、この
最小継続時間を表す信号パターンの出現頻度は低くな
る。
【００２２】図２ｂは、「１」と「０」とをそれぞれ表現
するためのシンボルシーケンスＳ１とＳ０から構成され
たデジタルデータ信号の例を示すものである。図２ｂか
ら、「０」を表すシンボルＳ０は、ビット周期Ｔで信号
振幅がゼロの信号セグメントであり、「１」を表すシン
ボルＳ１は、継続時間がＴ/２で振幅が＋Ｖの第１の信
号セグメントＧ１とそれに続く継続時間が次の１/２ビ
ット時間で信号レベルが−ＶであるセグメントＧ２から
構成されることが明らかである。図２ｂに示したデジタ
ルデータ信号は、図２ａに示したデータ信号と同じデー
タシーケンスである。これは説明のために表現したもの
である。図２ｂは、別のデータ信号フォーマットと、図
２ｂに示したフォーマットを有するランダムデジタルデ
ータ信号を図１に示した実施例に従って処理する際の動
作を示すためのものであることは言うまでもない。
するためのシンボルシーケンスＳ１とＳ０から構成され
たデジタルデータ信号の例を示すものである。図２ｂか
ら、「０」を表すシンボルＳ０は、ビット周期Ｔで信号
振幅がゼロの信号セグメントであり、「１」を表すシン
ボルＳ１は、継続時間がＴ/２で振幅が＋Ｖの第１の信
号セグメントＧ１とそれに続く継続時間が次の１/２ビ
ット時間で信号レベルが−ＶであるセグメントＧ２から
構成されることが明らかである。図２ｂに示したデジタ
ルデータ信号は、図２ａに示したデータ信号と同じデー
タシーケンスである。これは説明のために表現したもの
である。図２ｂは、別のデータ信号フォーマットと、図
２ｂに示したフォーマットを有するランダムデジタルデ
ータ信号を図１に示した実施例に従って処理する際の動
作を示すためのものであることは言うまでもない。
【００２３】図２ｂに示した予歪みを有するフォーマッ
トの信号を作成するために、図２ｂに示したデジタルデ
ータ信号を、ビット周期Ｐの半分の数分の１だけ遅延さ
せた信号と組み合わせるのが望ましい。再度、Ｇ１、Ｇ
２、Ｇ３は図２ｂに示したデジタルデータ信号の中の、
振幅が一定である信号セグメントを表すものとする。こ
の図面では、最小信号セグメント継続時間は、ビット周
期の半分に相当し、セグメントＧ１とＧ２は継続時間が
最小の信号セグメントを表す。この信号フォーマット
は、位相ロックループによって容易に検出可能な強力な
基本調和成分を有する点が利点である。この基本調和成
分は、最小信号セグメントの継続時間と基本調和成分の
周期との間の一定の関係によって、最小信号セグメント
の継続時間を示す信号パターンの一例である。
トの信号を作成するために、図２ｂに示したデジタルデ
ータ信号を、ビット周期Ｐの半分の数分の１だけ遅延さ
せた信号と組み合わせるのが望ましい。再度、Ｇ１、Ｇ
２、Ｇ３は図２ｂに示したデジタルデータ信号の中の、
振幅が一定である信号セグメントを表すものとする。こ
の図面では、最小信号セグメント継続時間は、ビット周
期の半分に相当し、セグメントＧ１とＧ２は継続時間が
最小の信号セグメントを表す。この信号フォーマット
は、位相ロックループによって容易に検出可能な強力な
基本調和成分を有する点が利点である。この基本調和成
分は、最小信号セグメントの継続時間と基本調和成分の
周期との間の一定の関係によって、最小信号セグメント
の継続時間を示す信号パターンの一例である。
【００２４】図２ｃは、図１に示した回路によって処理
することができるデジタルデータ信号のさらに別の例で
ある。ここでもまた、図を理解しやすくするために、図
２ｃに示した信号は図２ａおよび２ｂに示したシーケン
スと同じものと仮定する。図２ｃに示した信号フォーマ
ットは、それぞれが２ビットを表現する４つの異なるシ
ンボル、Ｓ００、Ｓ０１、Ｓ１０およびＳ１１を提供す
る。各シンボルは互いに異なる４つの振幅レベル、‐
（３／２）Ｖから＋（３／２）Ｖに対応する。前述の図
面と同様に、符号Ｇ１、Ｇ２とＧ３は信号の振幅が変化
しない信号セグメントを表す。Ｇ１とＧ２は、デジタル
データ信号中の最小継続時間を例示するものである。
することができるデジタルデータ信号のさらに別の例で
ある。ここでもまた、図を理解しやすくするために、図
２ｃに示した信号は図２ａおよび２ｂに示したシーケン
スと同じものと仮定する。図２ｃに示した信号フォーマ
ットは、それぞれが２ビットを表現する４つの異なるシ
ンボル、Ｓ００、Ｓ０１、Ｓ１０およびＳ１１を提供す
る。各シンボルは互いに異なる４つの振幅レベル、‐
（３／２）Ｖから＋（３／２）Ｖに対応する。前述の図
面と同様に、符号Ｇ１、Ｇ２とＧ３は信号の振幅が変化
しない信号セグメントを表す。Ｇ１とＧ２は、デジタル
データ信号中の最小継続時間を例示するものである。
【００２５】図３は、適応遅延回路４の実施例の検出回
路の内部構造を強調して示したものである。図３に示し
たエレメントのうち、図１に示したエレメントと同じも
のには同一の番号を付して、これらについての説明は図
１に関連する既出の説明を参照するものとする。図３に
示した実施例は、可変遅延回路１の入力ＩＮの信号パタ
ーンと出力ＣＩＮにおける遅延された信号パターンの間
の時間的な関係を検出することで、デジタルデータ信号
中の最小信号セグメントの継続時間を表す、繰り返し発
生する信号パターンの継続時間を検出する。
路の内部構造を強調して示したものである。図３に示し
たエレメントのうち、図１に示したエレメントと同じも
のには同一の番号を付して、これらについての説明は図
１に関連する既出の説明を参照するものとする。図３に
示した実施例は、可変遅延回路１の入力ＩＮの信号パタ
ーンと出力ＣＩＮにおける遅延された信号パターンの間
の時間的な関係を検出することで、デジタルデータ信号
中の最小信号セグメントの継続時間を表す、繰り返し発
生する信号パターンの継続時間を検出する。
【００２６】図３では、符号３１は上述の時間的関係を
検出して、この関係を示す制御信号ＣＨを作成する比較
回路３１を示す。符号３２は、比較回路３１で検出され
た時間的関係に基づいて遅延調節信号を作成する回路を
示す。具体的には、比較回路３１は入力ＩＮにおける特
定の信号パターンを検出するとともに、デジタルデータ
信号の遅延された信号ＣＩＮにおける同じ信号パターン
の発生を検出して、制御信号ＣＨによって、ＩＮで検出
した信号パターンとＣＩＮの遅延された信号の間に時間
軸上のオーバーラップがあるか否かを表示する。ＩＮに
おける信号パターンとＣＩＮにおける遅延された信号パ
ターンにオーバーラップが無いときはいつでも、つま
り、ＣＩＮでの遅延された信号パターンが始まる前にＩ
Ｎにおける信号パターンが終了してしまうときは、比較
回路３１は回路３２に対する出力ＣＨにその旨を表示し
て遅延調節信号を作成させる。この制御信号ＣＨに基づ
いて、回路３２は遅延回路１に送る遅延調節信号ＣＴを
更新し、入力ＩＮにおける所定の信号パターンの終了位
置がデジタルデータ信号のＣＩＮにおける同様な信号の
開始位置と同じになるようにさせる。前述の信号パター
ンについて信号パターンと遅延した信号パターンの間に
時間的な空隙がある場合は常に、遅延調節信号発生回路
３２は遅延回路１の遅延量を減少させて、出力ＣＩＮに
おいて、遅延回路１が発生させた入力ＩＮに対する遅延
量が、デジタルデータ信号で繰り返し発生する当該信号
パターンの最小継続時間と一致するようにする。前記特
定された信号パターンの最小継続時間は、デジタルデー
タ信号中の最小信号セグメントの継続時間に対して予め
分かっている特定の関係を有する。
検出して、この関係を示す制御信号ＣＨを作成する比較
回路３１を示す。符号３２は、比較回路３１で検出され
た時間的関係に基づいて遅延調節信号を作成する回路を
示す。具体的には、比較回路３１は入力ＩＮにおける特
定の信号パターンを検出するとともに、デジタルデータ
信号の遅延された信号ＣＩＮにおける同じ信号パターン
の発生を検出して、制御信号ＣＨによって、ＩＮで検出
した信号パターンとＣＩＮの遅延された信号の間に時間
軸上のオーバーラップがあるか否かを表示する。ＩＮに
おける信号パターンとＣＩＮにおける遅延された信号パ
ターンにオーバーラップが無いときはいつでも、つま
り、ＣＩＮでの遅延された信号パターンが始まる前にＩ
Ｎにおける信号パターンが終了してしまうときは、比較
回路３１は回路３２に対する出力ＣＨにその旨を表示し
て遅延調節信号を作成させる。この制御信号ＣＨに基づ
いて、回路３２は遅延回路１に送る遅延調節信号ＣＴを
更新し、入力ＩＮにおける所定の信号パターンの終了位
置がデジタルデータ信号のＣＩＮにおける同様な信号の
開始位置と同じになるようにさせる。前述の信号パター
ンについて信号パターンと遅延した信号パターンの間に
時間的な空隙がある場合は常に、遅延調節信号発生回路
３２は遅延回路１の遅延量を減少させて、出力ＣＩＮに
おいて、遅延回路１が発生させた入力ＩＮに対する遅延
量が、デジタルデータ信号で繰り返し発生する当該信号
パターンの最小継続時間と一致するようにする。前記特
定された信号パターンの最小継続時間は、デジタルデー
タ信号中の最小信号セグメントの継続時間に対して予め
分かっている特定の関係を有する。
【００２７】図３の符号１は入力部ＩＮと、さらに入力
部の信号を遅延させて出力する第１の出力部ＤＩＮと、
出力ＤＩＮの時間遅れに予め設定された倍数を掛けた遅
延量だけ遅延させた信号を出力する出力部ＣＩＮを有す
る。ＣＩＮにおける遅延とＤＩＮにおける遅延の間の関
係は、特定の信号パターンの最小継続時間の長さに依存
し、ＤＩＮにおいてフルビットまたは部分ビット予歪み
を達成するために必要な遅延に関連する。出力ＣＩＮの
遅延が出力ＤＩＮの遅延と同じであれば、ＣＩＮとＤＩ
Ｎの出力は当然同じになる。
部の信号を遅延させて出力する第１の出力部ＤＩＮと、
出力ＤＩＮの時間遅れに予め設定された倍数を掛けた遅
延量だけ遅延させた信号を出力する出力部ＣＩＮを有す
る。ＣＩＮにおける遅延とＤＩＮにおける遅延の間の関
係は、特定の信号パターンの最小継続時間の長さに依存
し、ＤＩＮにおいてフルビットまたは部分ビット予歪み
を達成するために必要な遅延に関連する。出力ＣＩＮの
遅延が出力ＤＩＮの遅延と同じであれば、ＣＩＮとＤＩ
Ｎの出力は当然同じになる。
【００２８】図４は、比較回路３１と、図３に示した１
次の部分ビット予歪みを発生させる遅延調節信号作成回
路３２を有する遅延回路１の特定の実施例を示すもので
ある。図４では、符号１１と１２はそれぞれ直列接続さ
れた遅延回路を表す。遅延回路１１に入力されるデータ
信号は適応遅延回路４の入力ＩＮ部に接続されている。
遅延回路１１のデータ信号出力は遅延回路１２のデータ
信号入力に接続されている。遅延回路１１と１２はそれ
ぞれ遅延調節信号ＣＴを受け取る。遅延回路１１のデー
タ信号出力は適応遅延回路４の入力部ＩＮにおけるデジ
タルデータ信号を遅延させたものを作成し、信号ＤＩＮ
は、既に述べたように、ＩＮにおけるデジタルデータに
予歪みを与えるために使用される。遅延回路１２のデー
タ出力はさらに遅延したＣＩＮを提供して、これが比較
回路３１で各遅延回路１１と１２の遅延を、直列接続さ
れた遅延回路１１と１２による合計遅延量がデジタルデ
ータ信号のビット周期に一致するように調節するために
使用される。
次の部分ビット予歪みを発生させる遅延調節信号作成回
路３２を有する遅延回路１の特定の実施例を示すもので
ある。図４では、符号１１と１２はそれぞれ直列接続さ
れた遅延回路を表す。遅延回路１１に入力されるデータ
信号は適応遅延回路４の入力ＩＮ部に接続されている。
遅延回路１１のデータ信号出力は遅延回路１２のデータ
信号入力に接続されている。遅延回路１１と１２はそれ
ぞれ遅延調節信号ＣＴを受け取る。遅延回路１１のデー
タ信号出力は適応遅延回路４の入力部ＩＮにおけるデジ
タルデータ信号を遅延させたものを作成し、信号ＤＩＮ
は、既に述べたように、ＩＮにおけるデジタルデータに
予歪みを与えるために使用される。遅延回路１２のデー
タ出力はさらに遅延したＣＩＮを提供して、これが比較
回路３１で各遅延回路１１と１２の遅延を、直列接続さ
れた遅延回路１１と１２による合計遅延量がデジタルデ
ータ信号のビット周期に一致するように調節するために
使用される。
【００２９】図４に示した実施例の比較回路３１は、イ
ンバータＩＮ１からＩＮ１１、ＮＡＮＤゲートＮＤ１、
ＮＤ２、および、ＮＯＲゲートＮＲ１からＮＲ３を有す
る。回路３１は適応遅延回路の入力部ＩＮからデジタル
データ信号と遅延回路１２の出力から遅延させた信号Ｃ
ＩＮを受け、入力部ＩＮにおける特定の信号パターンと
遅延回路１２の出力における信号パターンＣＩＮの遅延
させたものを表す信号ＣＨを作成する。入力部ＩＮにお
けるデジタルデータ信号中の最小信号セグメント継続時
間を表す信号パターンは正の極性を有する単一のパル
ス、つまり、・・−Ｖ、＋Ｖ、−Ｖ・・、あるいは、負
の極性を有する、・・＋Ｖ、−Ｖ、＋Ｖ・・、である。
比較器３１と遅延調節信号作成回路３２は連続する遅延
回路１１と１２の遅延ＣＩＮを調節して、デジタルデー
タ信号中の最小継続時間を有するパルスに関しては、遅
延させたパルスＣＩＮの開始位置が入力部ＩＮにおける
遅延のないパルスの終了位置と同じになるようにする。
比較回路３１が入力の信号パターンと出力部ＣＩＮの遅
延させた信号パターンとの間に間隔があいていることを
発見すると常に、連続する遅延回路１１と１２によって
発生する遅延量を短縮して前記ギャップをなくすように
する。例えば、パルスが最小継続時間パルスでないため
に、入力の信号パターンと遅延信号との間に空間が無け
れば、比較回路３１は、回路１１と１２が発生する遅延
を縮小させるように遅延調節信号発生回路３２に指示す
る信号を作成しない。したがって、デジタルデータの中
の最小継続時間よりも継続時間の長い信号パターンは遅
延の調節を生じさせない。このことによって、回路１１
と１２の直列接続によって発生する全遅延は、デジタル
データ信号中のパルスシーケンスの中で最も継続時間が
短いパルスの継続時間と一致することになる。
ンバータＩＮ１からＩＮ１１、ＮＡＮＤゲートＮＤ１、
ＮＤ２、および、ＮＯＲゲートＮＲ１からＮＲ３を有す
る。回路３１は適応遅延回路の入力部ＩＮからデジタル
データ信号と遅延回路１２の出力から遅延させた信号Ｃ
ＩＮを受け、入力部ＩＮにおける特定の信号パターンと
遅延回路１２の出力における信号パターンＣＩＮの遅延
させたものを表す信号ＣＨを作成する。入力部ＩＮにお
けるデジタルデータ信号中の最小信号セグメント継続時
間を表す信号パターンは正の極性を有する単一のパル
ス、つまり、・・−Ｖ、＋Ｖ、−Ｖ・・、あるいは、負
の極性を有する、・・＋Ｖ、−Ｖ、＋Ｖ・・、である。
比較器３１と遅延調節信号作成回路３２は連続する遅延
回路１１と１２の遅延ＣＩＮを調節して、デジタルデー
タ信号中の最小継続時間を有するパルスに関しては、遅
延させたパルスＣＩＮの開始位置が入力部ＩＮにおける
遅延のないパルスの終了位置と同じになるようにする。
比較回路３１が入力の信号パターンと出力部ＣＩＮの遅
延させた信号パターンとの間に間隔があいていることを
発見すると常に、連続する遅延回路１１と１２によって
発生する遅延量を短縮して前記ギャップをなくすように
する。例えば、パルスが最小継続時間パルスでないため
に、入力の信号パターンと遅延信号との間に空間が無け
れば、比較回路３１は、回路１１と１２が発生する遅延
を縮小させるように遅延調節信号発生回路３２に指示す
る信号を作成しない。したがって、デジタルデータの中
の最小継続時間よりも継続時間の長い信号パターンは遅
延の調節を生じさせない。このことによって、回路１１
と１２の直列接続によって発生する全遅延は、デジタル
データ信号中のパルスシーケンスの中で最も継続時間が
短いパルスの継続時間と一致することになる。
【００３０】この実施例の比較回路３１は、インバータ
ＩＮ１１とＮＡＮＤゲートＮＤ２の第１の入力部からデ
ジタルデータ信号を受け取る。インバータＩＮ１１の出
力部はインバータＩＮ１０の入力部に接続され、その出
力はインバータＩＮ９の入力に接続され、その出力はイ
ンバータＩＮ８の入力に接続され、その出力はＮＡＮＤ
ゲートＮＤ１の入力部の一方に接続されている。ＮＡＮ
ＤゲートＮＤ１のもう一方の入力はインバータ１１の出
力に接続されている。ＮＡＮＤゲートＮＤ２の第２の入
力部はインバータＩＮ９の出力部に接続されている。Ｎ
ＡＮＤゲートＮＤ１の出力部はＮＯＲゲートＮＲ１の第
１の入力部と接続されている。ＮＡＮＤゲートＮＤ２の
出力部はＮＯＲゲートＮＲ２の第１の入力部と接続され
ている。遅延回路１２の出力部はインバータＩＮ５の入
力部と接続されている。インバータの出力部はＮＯＲゲ
ートＮＲ２の第２の入力部とインバータＩＮ６の入力部
に接続されている。インバータＩＮ６の出力部はＮＯＲ
ゲートＮＲ１の第２の入力部に接続されている。ＮＯＲ
ゲートＮＲ１の出力部はＮＯＲゲートＮＲ３の第１の入
力部に接続されている。ＮＯＲゲートＮＲ２の出力部は
ＮＯＲゲートＮＲ３の第２の入力部に接続されている。
ＮＯＲゲートＮＲ３の出力は遅延回路１の入力ＩＮにお
ける特定の信号パターンと遅延回路１の出力部ＣＩＮに
おける遅延した信号パターンの間の時間的な関係を示す
制御信号ＣＨを与える。この制御信号ＣＨは、遅延調節
信号作成回路３２の入力部に接続される。
ＩＮ１１とＮＡＮＤゲートＮＤ２の第１の入力部からデ
ジタルデータ信号を受け取る。インバータＩＮ１１の出
力部はインバータＩＮ１０の入力部に接続され、その出
力はインバータＩＮ９の入力に接続され、その出力はイ
ンバータＩＮ８の入力に接続され、その出力はＮＡＮＤ
ゲートＮＤ１の入力部の一方に接続されている。ＮＡＮ
ＤゲートＮＤ１のもう一方の入力はインバータ１１の出
力に接続されている。ＮＡＮＤゲートＮＤ２の第２の入
力部はインバータＩＮ９の出力部に接続されている。Ｎ
ＡＮＤゲートＮＤ１の出力部はＮＯＲゲートＮＲ１の第
１の入力部と接続されている。ＮＡＮＤゲートＮＤ２の
出力部はＮＯＲゲートＮＲ２の第１の入力部と接続され
ている。遅延回路１２の出力部はインバータＩＮ５の入
力部と接続されている。インバータの出力部はＮＯＲゲ
ートＮＲ２の第２の入力部とインバータＩＮ６の入力部
に接続されている。インバータＩＮ６の出力部はＮＯＲ
ゲートＮＲ１の第２の入力部に接続されている。ＮＯＲ
ゲートＮＲ１の出力部はＮＯＲゲートＮＲ３の第１の入
力部に接続されている。ＮＯＲゲートＮＲ２の出力部は
ＮＯＲゲートＮＲ３の第２の入力部に接続されている。
ＮＯＲゲートＮＲ３の出力は遅延回路１の入力ＩＮにお
ける特定の信号パターンと遅延回路１の出力部ＣＩＮに
おける遅延した信号パターンの間の時間的な関係を示す
制御信号ＣＨを与える。この制御信号ＣＨは、遅延調節
信号作成回路３２の入力部に接続される。
【００３１】本発明に基づく遅延調節信号作成回路３２
はチャージポンプであり、この例の場合には、ソースが
上位パワーサプライポテンシャルＶＣＣに接続されたｐ
−チャネルＭＯＳＦＥＴを有する。当該トランジスタの
ゲートは制御信号ＣＨを受け取る。トランジスタＭＰ１
のドレンはｎ−チャネルＭＯＳＦＥＴトランジスタＭＮ
１のドレンに接続されている。当該トランジスタのゲー
トとドレンは相互に接続されてキャパシタＣ１の端子に
接続されている。トランジスタＭＮ１のソースと、キャ
パシタＣ１の他方の端子はグランドポテンシャルＧＮＤ
に接地されている。トランジスタＭＮ１のドレンは、遅
延回路１１と１２の遅延を調節するためのアナログ制御
信号ＣＴを供給する。回路１１と１２の特性は、よく知
られているように両方の回路を同じチップ上に、同時
に、同じ方法で製造することによって同じにすることが
できる。このようにして、信号ＤＩＮの遅延は信号ＣＩ
Ｎの遅延の半分になり、ビットレートに適応したハーフ
ビット予歪みを得ることができる。
はチャージポンプであり、この例の場合には、ソースが
上位パワーサプライポテンシャルＶＣＣに接続されたｐ
−チャネルＭＯＳＦＥＴを有する。当該トランジスタの
ゲートは制御信号ＣＨを受け取る。トランジスタＭＰ１
のドレンはｎ−チャネルＭＯＳＦＥＴトランジスタＭＮ
１のドレンに接続されている。当該トランジスタのゲー
トとドレンは相互に接続されてキャパシタＣ１の端子に
接続されている。トランジスタＭＮ１のソースと、キャ
パシタＣ１の他方の端子はグランドポテンシャルＧＮＤ
に接地されている。トランジスタＭＮ１のドレンは、遅
延回路１１と１２の遅延を調節するためのアナログ制御
信号ＣＴを供給する。回路１１と１２の特性は、よく知
られているように両方の回路を同じチップ上に、同時
に、同じ方法で製造することによって同じにすることが
できる。このようにして、信号ＤＩＮの遅延は信号ＣＩ
Ｎの遅延の半分になり、ビットレートに適応したハーフ
ビット予歪みを得ることができる。
【００３２】図５は、図４に示した回路の動作をより詳
細に示す波形図である。
細に示す波形図である。
【００３３】図５には、図４に示した実施例の動作を示
すために第１のグループＡと第２のグループＢの波形を
示してある。波形の第１のグループＡは、遅延回路１１
と１２で発生させた現在の遅延よりも継続時間が短いパ
ルスが、調節可能な遅延回路４の入力部ＩＮにおけるデ
ジタルデータ信号において発生している状態を示す。図
５のグループＡの波形ＩＮとＣＩＮから明らかなよう
に、入力部ＩＮにおいてパルスは出力部ＣＩＮで同じパ
ルスの遅延したものがスタートするより前に終わってし
まっている。この状況は、比較回路３１と遅延調節信号
ＣＴ発生回路３２に、信号ＣＩＮの遅延を縮小してＩＮ
におけるパルスの下りエッジの部分とＣＩＮにおけるパ
ルスの上りエッジの部分との間のギャップを無くさせ
る。このために、信号ＩＮの下りのエッジに応じてＮＡ
ＮＤゲートＮＤ１の出力にパルスが発生し、このパルス
の最大継続時間は入力信号ＩＮがインバータＩＮ８、Ｉ
Ｎ９およびＩＮ１０を通って伝播することに起因する遅
延によって決定される。このパルスＮ１が発生した時
に、ＣＩＮにおける遅延したパルスが始まっていなけれ
ば、常に、ＮＯＲゲートＮＲ１はパルスを発生させて、
当該パルスはＮＯＲゲートＮＲ３を通過し、比較回路３
１の出力部に制御信号ＣＨとして表れる。この制御信号
ＣＨが、ｐ−チャネルＭＯＳＦＥＴであるＭＰ１をパル
スＣＨの継続時間に応じてキャパシタＣ１の両側の電位
を上昇させる。トランジスタＭＮ１のドレンに位置する
キャパシタＣ１の両側の電圧は、図５に示した制御信号
ＣＴである。トランジスタＭＰ１のゲートに現れるパル
スに応答して、ＣＨにおけるパルスの継続時間に応じた
量だけ信号ＣＴのレベルが上昇し、これに応じて回路１
１及び１２による遅延量が減少する。このように、この
例の場合には単純なパルスである特定の信号パターンが
入力部ＩＮに発生し、その信号パターンがその時点で調
節されている回路１１と１２による遅延よりも短いと、
この遅延は図５でグループＢの波形で表現したような状
態になるまで短縮される。この時点で、入力ＩＮにおけ
るパルスの終端はＣＩＮにおける遅延したパルスの開始
部分と凡そ一致し、ＮＯＲゲートＮＲ３における制御信
号ＣＨはほとんど消失する。従って、遅延回路１１と１
２による遅延を短縮する方向の調節が無くなる。
すために第１のグループＡと第２のグループＢの波形を
示してある。波形の第１のグループＡは、遅延回路１１
と１２で発生させた現在の遅延よりも継続時間が短いパ
ルスが、調節可能な遅延回路４の入力部ＩＮにおけるデ
ジタルデータ信号において発生している状態を示す。図
５のグループＡの波形ＩＮとＣＩＮから明らかなよう
に、入力部ＩＮにおいてパルスは出力部ＣＩＮで同じパ
ルスの遅延したものがスタートするより前に終わってし
まっている。この状況は、比較回路３１と遅延調節信号
ＣＴ発生回路３２に、信号ＣＩＮの遅延を縮小してＩＮ
におけるパルスの下りエッジの部分とＣＩＮにおけるパ
ルスの上りエッジの部分との間のギャップを無くさせ
る。このために、信号ＩＮの下りのエッジに応じてＮＡ
ＮＤゲートＮＤ１の出力にパルスが発生し、このパルス
の最大継続時間は入力信号ＩＮがインバータＩＮ８、Ｉ
Ｎ９およびＩＮ１０を通って伝播することに起因する遅
延によって決定される。このパルスＮ１が発生した時
に、ＣＩＮにおける遅延したパルスが始まっていなけれ
ば、常に、ＮＯＲゲートＮＲ１はパルスを発生させて、
当該パルスはＮＯＲゲートＮＲ３を通過し、比較回路３
１の出力部に制御信号ＣＨとして表れる。この制御信号
ＣＨが、ｐ−チャネルＭＯＳＦＥＴであるＭＰ１をパル
スＣＨの継続時間に応じてキャパシタＣ１の両側の電位
を上昇させる。トランジスタＭＮ１のドレンに位置する
キャパシタＣ１の両側の電圧は、図５に示した制御信号
ＣＴである。トランジスタＭＰ１のゲートに現れるパル
スに応答して、ＣＨにおけるパルスの継続時間に応じた
量だけ信号ＣＴのレベルが上昇し、これに応じて回路１
１及び１２による遅延量が減少する。このように、この
例の場合には単純なパルスである特定の信号パターンが
入力部ＩＮに発生し、その信号パターンがその時点で調
節されている回路１１と１２による遅延よりも短いと、
この遅延は図５でグループＢの波形で表現したような状
態になるまで短縮される。この時点で、入力ＩＮにおけ
るパルスの終端はＣＩＮにおける遅延したパルスの開始
部分と凡そ一致し、ＮＯＲゲートＮＲ３における制御信
号ＣＨはほとんど消失する。従って、遅延回路１１と１
２による遅延を短縮する方向の調節が無くなる。
【００３４】グループＢの入力ＩＮにおけるパルスが入
力部ＩＮにおけるデジタルデータ信号の最小継続時間パ
ルスであると、連結された遅延回路１１と１２による遅
延はそれ以上短縮されず、回路１１と１２によって得ら
れる合計遅延は当該デジタルデータ信号で起こりえる信
号セグメントの最小継続時間と一致する。
力部ＩＮにおけるデジタルデータ信号の最小継続時間パ
ルスであると、連結された遅延回路１１と１２による遅
延はそれ以上短縮されず、回路１１と１２によって得ら
れる合計遅延は当該デジタルデータ信号で起こりえる信
号セグメントの最小継続時間と一致する。
【００３５】現在のＣＩＮにおける遅延よりも継続時間
の長いパルスがデジタルデータ信号に表れると、入力Ｉ
Ｎにおけるパルスと遅延回路の出力ＣＩＮにおけるパル
スが重複することになる。この重複が起こっている間、
ＮＯＲゲートＮＲ１は高レベルの信号を出力し、比較回
路３１の出力ＣＨにパルスが表れないようにする。この
ことによって、最小継続時間よりも継続時間の長い信号
パターンが、信号ＣＩＮを、この例の場合には単純なパ
ルスである特定の信号パターンの最小継続時間と一致さ
せるような遅延調節プロセスに影響を与えないことが明
瞭に理解される。
の長いパルスがデジタルデータ信号に表れると、入力Ｉ
Ｎにおけるパルスと遅延回路の出力ＣＩＮにおけるパル
スが重複することになる。この重複が起こっている間、
ＮＯＲゲートＮＲ１は高レベルの信号を出力し、比較回
路３１の出力ＣＨにパルスが表れないようにする。この
ことによって、最小継続時間よりも継続時間の長い信号
パターンが、信号ＣＩＮを、この例の場合には単純なパ
ルスである特定の信号パターンの最小継続時間と一致さ
せるような遅延調節プロセスに影響を与えないことが明
瞭に理解される。
【００３６】図４に示した実施例ではＮＡＮＤゲートＮ
Ｄ２とＮＯＲゲートＮＲ２が、負の振幅を有するパルス
の処理のために、上述の実施例でＮＡＮＤゲートＮＤ１
とＮＯＲゲートＮＲ１が正の振幅を有するパルスの処理
のために設けられていたのと同様に設けられている。図
５に示したＮ２は、入力ＩＮにおける上りエッジに対応
して発生するＮＡＮＤゲートＮＤ２の所定長さの継続時
間を有する出力パルスを示す。このパルスの継続時間
は、インバータＩＮ９、ＩＮ１０およびＩＮ１１におけ
る伝播遅延によって決定される。ＮＯＲゲートＮＲ２
は、入力ＩＮの負のパルスの終了時と遅延回路１２の出
力ＣＩＮの負のパルスの遅延したパルスの開始時との時
間軸上のギャップに対応した継続時間を有する出力パル
スをＮＯＲゲートＮＲ３に発生させる。このパルスの最
大継続時間は、インバータＩＮ９からＩＮ１１による伝
播遅延によって決定される。ＮＯＲゲートＮＲ２がパル
スを出力すると、常に、当該パルスは極性を反転されて
ＮＯＲゲートＮＲ３によってトランジスタＭＰ１のゲー
トに入力され、キャパシタＣ１の電圧を上昇させて、遅
延回路１の遅延長さを減少させる。ゲートＮＤ１とＮＲ
１の特性、およびさらにはＮＤ２とＮＲ２の特性によっ
て、本発明に基づく比較回路３１は、２つの異なる信号
パターン、つまり正のパルスと負のパルス、の遅延のな
い信号と遅延した信号との間の時間的な関係を検出し
て、最小継続時間の信号パターンのうちの一方が最小継
続時間の信号パターンの他方よりも非常に希にしか発生
しないとしてもビットレートに対して即座に適応するこ
とができる。
Ｄ２とＮＯＲゲートＮＲ２が、負の振幅を有するパルス
の処理のために、上述の実施例でＮＡＮＤゲートＮＤ１
とＮＯＲゲートＮＲ１が正の振幅を有するパルスの処理
のために設けられていたのと同様に設けられている。図
５に示したＮ２は、入力ＩＮにおける上りエッジに対応
して発生するＮＡＮＤゲートＮＤ２の所定長さの継続時
間を有する出力パルスを示す。このパルスの継続時間
は、インバータＩＮ９、ＩＮ１０およびＩＮ１１におけ
る伝播遅延によって決定される。ＮＯＲゲートＮＲ２
は、入力ＩＮの負のパルスの終了時と遅延回路１２の出
力ＣＩＮの負のパルスの遅延したパルスの開始時との時
間軸上のギャップに対応した継続時間を有する出力パル
スをＮＯＲゲートＮＲ３に発生させる。このパルスの最
大継続時間は、インバータＩＮ９からＩＮ１１による伝
播遅延によって決定される。ＮＯＲゲートＮＲ２がパル
スを出力すると、常に、当該パルスは極性を反転されて
ＮＯＲゲートＮＲ３によってトランジスタＭＰ１のゲー
トに入力され、キャパシタＣ１の電圧を上昇させて、遅
延回路１の遅延長さを減少させる。ゲートＮＤ１とＮＲ
１の特性、およびさらにはＮＤ２とＮＲ２の特性によっ
て、本発明に基づく比較回路３１は、２つの異なる信号
パターン、つまり正のパルスと負のパルス、の遅延のな
い信号と遅延した信号との間の時間的な関係を検出し
て、最小継続時間の信号パターンのうちの一方が最小継
続時間の信号パターンの他方よりも非常に希にしか発生
しないとしてもビットレートに対して即座に適応するこ
とができる。
【００３７】原則的には、比較回路３１が、ゲートＮＤ
１、ＮＤ２、ＮＲ１、ＮＲ２およびＮＲ３ではなく、こ
の例の場合には、ゲートＮＤ１とＮＲ１とを有していれ
ば、正のパルスに関する時間的関係を検出するのに十分
であるし、ＮＤ２とＮＲ２を有していれば、負のパルス
相互間の時間的な関係を検出するのに十分である。
１、ＮＤ２、ＮＲ１、ＮＲ２およびＮＲ３ではなく、こ
の例の場合には、ゲートＮＤ１とＮＲ１とを有していれ
ば、正のパルスに関する時間的関係を検出するのに十分
であるし、ＮＤ２とＮＲ２を有していれば、負のパルス
相互間の時間的な関係を検出するのに十分である。
【００３８】トランジスタＭＮ１はキャパシタＣ１を緩
やかに放電させて、遅延回路１１と１２によって達成さ
れる遅延が継続して漸増するようにすることができる。
入力ＩＮに最小継続時間の信号パターンが発生したとき
は常に、この遅延の漸増は、信号ＣＩＮの遅延が比較回
路３１によって処理された信号パターンの最小継続時間
に実質的に残存しているように再調節される。トランジ
スタＭＮ１によって、同時に適応遅延回路４は最小信号
継続時間の増大に対処することができる。
やかに放電させて、遅延回路１１と１２によって達成さ
れる遅延が継続して漸増するようにすることができる。
入力ＩＮに最小継続時間の信号パターンが発生したとき
は常に、この遅延の漸増は、信号ＣＩＮの遅延が比較回
路３１によって処理された信号パターンの最小継続時間
に実質的に残存しているように再調節される。トランジ
スタＭＮ１によって、同時に適応遅延回路４は最小信号
継続時間の増大に対処することができる。
【００３９】遅延回路１の遅延が次第に増大する比率を
その時点のビットレートに依存させるのが好ましい。ビ
ットレートの測定規準の１つは遅延回路１がその時点で
合致している遅延の大きさである。遅延回路１の遅延時
間の増加率をその時点で調節されている遅延の大きさと
関連付けることによって、当該回路をデータレートの変
化に即座に対応させることが可能になる。具体的には、
ビットレートが高くて遅延が短ければ最小継続時間を有
する特定の信号パターンの発生する期待値がビットレー
トが低くて遅延が長い場合に比較して大きくなるので、
この遅延が短い場合には遅延の増加率が高いのが望まし
い。図４に示した実施例の場合には、現実の遅延に対す
る遅延の増加率の依存はトランジスタＭＮ１によって実
現される。ゲート電圧が高いほど、トランジスタのドレ
ンソース抵抗が小さくなり、短い遅延に対応する高レベ
ル制御信号ＣＴに対しては、低レベル制御信号ＣＴに対
応する長い遅延の場合よりも、遅延の漸増幅が大きくな
る。
その時点のビットレートに依存させるのが好ましい。ビ
ットレートの測定規準の１つは遅延回路１がその時点で
合致している遅延の大きさである。遅延回路１の遅延時
間の増加率をその時点で調節されている遅延の大きさと
関連付けることによって、当該回路をデータレートの変
化に即座に対応させることが可能になる。具体的には、
ビットレートが高くて遅延が短ければ最小継続時間を有
する特定の信号パターンの発生する期待値がビットレー
トが低くて遅延が長い場合に比較して大きくなるので、
この遅延が短い場合には遅延の増加率が高いのが望まし
い。図４に示した実施例の場合には、現実の遅延に対す
る遅延の増加率の依存はトランジスタＭＮ１によって実
現される。ゲート電圧が高いほど、トランジスタのドレ
ンソース抵抗が小さくなり、短い遅延に対応する高レベ
ル制御信号ＣＴに対しては、低レベル制御信号ＣＴに対
応する長い遅延の場合よりも、遅延の漸増幅が大きくな
る。
【００４０】図６は、可変遅延回路の実施例を示すもの
である。図に示した可変遅延回路は、遅延させるべきデ
ジタルデータ信号を受け取るための入力部ＩＮと、遅延
させたデジタルデータ信号を出力するための出力部ＯＵ
Ｔとを有する。当該回路はさらに、入力部ＩＮに入力さ
れた信号をそれに応じて遅延させて出力するための制御
信号ＣＴを受けるための制御信号入力部を有する。図６
に示した遅延回路は直列接続されたインバータを有し、
信号がインバータを通過するたびに生じる遅延が、当該
インバータがその出力の状態が変化するときに許される
電源から取り出すことのできる最大電流に応じて発生す
る事実を利用したものである。
である。図に示した可変遅延回路は、遅延させるべきデ
ジタルデータ信号を受け取るための入力部ＩＮと、遅延
させたデジタルデータ信号を出力するための出力部ＯＵ
Ｔとを有する。当該回路はさらに、入力部ＩＮに入力さ
れた信号をそれに応じて遅延させて出力するための制御
信号ＣＴを受けるための制御信号入力部を有する。図６
に示した遅延回路は直列接続されたインバータを有し、
信号がインバータを通過するたびに生じる遅延が、当該
インバータがその出力の状態が変化するときに許される
電源から取り出すことのできる最大電流に応じて発生す
る事実を利用したものである。
【００４１】図６に示した実施例では、符号ＭＰ２から
ＭＰ９はｐ−チャンネルＭＯＳトランジスタであり、符
号ＭＮ２からＭＮ８とＭＮ１０はｎ−チャネルＭＯＳト
ランジスタである。トランジスタＭＰ３とＭＮ２は第１
のＣＭＯＳインバータを構成するように接続されてい
る。第２及び第３のＣＭＯＳインバータはトランジスタ
ＭＰ５、ＭＮ３およびトランジスタＭＰ７とＭＮ４によ
ってそれぞれ構成されている。トランジスタＭＰ８とＭ
Ｎ５はさらに別のＣＭＯＳインバータを構成し、これは
第２のＣＭＯＳインバータの出力と遅延回路の出力ＯＵ
Ｔとの間のバッファとして作用する。それぞれのＣＭＯ
Ｓインバータを構成する２つのトランジスタのゲートは
相互に接続され、それぞれのインバータの入力部をな
し、それぞれのＣＭＯＳインバータを構成するトランジ
スタのドレンは互いに接続されて対応するインバータの
出力部を構成している。第１のインバータの入力は遅延
回路の入力部ＩＮを構成する。第１のインバータの出力
は第２のインバータの入力と接続され、その出力は第３
のインバータの入力部に接続され、その出力部はバッフ
ァインバータの入力部に接続され、その出力部は遅延回
路の出力部ＯＵＴを構成する。
ＭＰ９はｐ−チャンネルＭＯＳトランジスタであり、符
号ＭＮ２からＭＮ８とＭＮ１０はｎ−チャネルＭＯＳト
ランジスタである。トランジスタＭＰ３とＭＮ２は第１
のＣＭＯＳインバータを構成するように接続されてい
る。第２及び第３のＣＭＯＳインバータはトランジスタ
ＭＰ５、ＭＮ３およびトランジスタＭＰ７とＭＮ４によ
ってそれぞれ構成されている。トランジスタＭＰ８とＭ
Ｎ５はさらに別のＣＭＯＳインバータを構成し、これは
第２のＣＭＯＳインバータの出力と遅延回路の出力ＯＵ
Ｔとの間のバッファとして作用する。それぞれのＣＭＯ
Ｓインバータを構成する２つのトランジスタのゲートは
相互に接続され、それぞれのインバータの入力部をな
し、それぞれのＣＭＯＳインバータを構成するトランジ
スタのドレンは互いに接続されて対応するインバータの
出力部を構成している。第１のインバータの入力は遅延
回路の入力部ＩＮを構成する。第１のインバータの出力
は第２のインバータの入力と接続され、その出力は第３
のインバータの入力部に接続され、その出力部はバッフ
ァインバータの入力部に接続され、その出力部は遅延回
路の出力部ＯＵＴを構成する。
【００４２】第１のＣＭＯＳインバータはＰＭＯＳトラ
ンジスタＰＭ３のソースを有しておりこれがＰＭＯＳト
ランジスタＭＰ４のドレンに接続され、このソースが正
の電圧ＶＣＣの電源に接続されている。第１のＣＭＯＳ
インバータのトランジスタＭＮ２のソースが、トランジ
スタＭＮ６のドレンに接続され、そのソースはグランド
電位ＧＮＤに接地している。第２のＣＭＯＳインバータ
のトランジスタＭＰ５のソースはトランジスタＭＰ６の
ドレンに接続され、そのソースはＶＣＣに接続されてい
る。トランジスタＭＮ３のソースはトランジスタＭＮ７
のドレンに接続されて、そのソースは接地している。同
様に、第３のＣＯＭＳインバータのトランジスタＭＰ７
のソースは、トランジスタＭＰ９のドレンに接続され、
そのソースはＶＣＣに接続されている。トランジスタＭ
Ｎ４のソースはトランジスタＭＮ８のドレンに接続さ
れ、そのソースは接地している。トランジスタＭＰ２の
ソースはＶＣＣに接続されている。当該トランジスタの
ドレンはトランジスタＭＰ２のゲートと同時にトランジ
スタＭＰ４、ＭＰ６及びＭＰ９のゲートに接続されてい
る。トランジスタＭＰ２のドレンはさらにトランジスタ
ＭＮ１０のドレンに接続されている。トランジスタＭＮ
１０のソースは接地している。トランジスタＭＮ１０、
ＭＮ６、ＭＮ７およびＭＮ８のゲートは互いに接続さ
れ、遅延調節信号ＣＴの入力を構成する。キャパシタＣ
２はトランジスタＭＰ２のドレンソース経路を横断して
設けられている。トランジスタＭＰ８のソースは直接Ｖ
ＣＣに接続されており、トランジスタＭＮ５のソースは
直接接地している。
ンジスタＰＭ３のソースを有しておりこれがＰＭＯＳト
ランジスタＭＰ４のドレンに接続され、このソースが正
の電圧ＶＣＣの電源に接続されている。第１のＣＭＯＳ
インバータのトランジスタＭＮ２のソースが、トランジ
スタＭＮ６のドレンに接続され、そのソースはグランド
電位ＧＮＤに接地している。第２のＣＭＯＳインバータ
のトランジスタＭＰ５のソースはトランジスタＭＰ６の
ドレンに接続され、そのソースはＶＣＣに接続されてい
る。トランジスタＭＮ３のソースはトランジスタＭＮ７
のドレンに接続されて、そのソースは接地している。同
様に、第３のＣＯＭＳインバータのトランジスタＭＰ７
のソースは、トランジスタＭＰ９のドレンに接続され、
そのソースはＶＣＣに接続されている。トランジスタＭ
Ｎ４のソースはトランジスタＭＮ８のドレンに接続さ
れ、そのソースは接地している。トランジスタＭＰ２の
ソースはＶＣＣに接続されている。当該トランジスタの
ドレンはトランジスタＭＰ２のゲートと同時にトランジ
スタＭＰ４、ＭＰ６及びＭＰ９のゲートに接続されてい
る。トランジスタＭＰ２のドレンはさらにトランジスタ
ＭＮ１０のドレンに接続されている。トランジスタＭＮ
１０のソースは接地している。トランジスタＭＮ１０、
ＭＮ６、ＭＮ７およびＭＮ８のゲートは互いに接続さ
れ、遅延調節信号ＣＴの入力を構成する。キャパシタＣ
２はトランジスタＭＰ２のドレンソース経路を横断して
設けられている。トランジスタＭＰ８のソースは直接Ｖ
ＣＣに接続されており、トランジスタＭＮ５のソースは
直接接地している。
【００４３】作動時は、遅延回路の入力部の制御信号Ｃ
ＴのレベルがトランジスタＭＮ１０を流れるドレンソー
ス電流と、トランジスタＭＮ６、ＭＮ７およびＭＮ８を
流れる電流を決定する。ＭＮ１０のドレン−ソース電流
はトランジスタＭＰ２のドレン−ソース電流と実質的に
同じである。トランジスタＭＰ４，ＭＰ６とＭＰ９はそ
れぞれトランジスタＭＰ２のミラー電流であり、トラン
ジスタＭＮ１０、ＭＮ６、ＭＮ７、ＭＮ８とＭＰ２、Ｍ
Ｐ４、ＭＰ６とＭＰ９は基本的に同一で遅延回路の制御
入力ＣＴの信号レベルに依存している。入力ＣＴの制御
信号のレベルが高いほど、状態変化の際の第１から第３
のインバータそれぞれの最大電流は大きくなり、これら
のインバータによって生じる遅延の大きさは小さくな
る。その逆に、制御回路における制御入力ＣＴの信号レ
ベルが低ければ、各インバータにおける最大電流が小さ
くなり、各インバータ出力の状態変化には時間がかかる
ようになり、図６に示した出力ＯＵＴと入力ＩＮの間の
合計遅延が大きくなる。平滑化キャパシタＣ２は省略す
ることもできる。
ＴのレベルがトランジスタＭＮ１０を流れるドレンソー
ス電流と、トランジスタＭＮ６、ＭＮ７およびＭＮ８を
流れる電流を決定する。ＭＮ１０のドレン−ソース電流
はトランジスタＭＰ２のドレン−ソース電流と実質的に
同じである。トランジスタＭＰ４，ＭＰ６とＭＰ９はそ
れぞれトランジスタＭＰ２のミラー電流であり、トラン
ジスタＭＮ１０、ＭＮ６、ＭＮ７、ＭＮ８とＭＰ２、Ｍ
Ｐ４、ＭＰ６とＭＰ９は基本的に同一で遅延回路の制御
入力ＣＴの信号レベルに依存している。入力ＣＴの制御
信号のレベルが高いほど、状態変化の際の第１から第３
のインバータそれぞれの最大電流は大きくなり、これら
のインバータによって生じる遅延の大きさは小さくな
る。その逆に、制御回路における制御入力ＣＴの信号レ
ベルが低ければ、各インバータにおける最大電流が小さ
くなり、各インバータ出力の状態変化には時間がかかる
ようになり、図６に示した出力ＯＵＴと入力ＩＮの間の
合計遅延が大きくなる。平滑化キャパシタＣ２は省略す
ることもできる。
【００４４】図７は、デジタルデータ信号と遅延させた
デジタルデータ信号とを組み合わせて、デジタルデータ
信号に予歪みを与える加算回路２を示す。図７に示した
加算回路は、ソースが互いに連結されて電源ＣＣ１の第
１の端子に接続された第１のトランジスタＮ１１とＮ２
１を有する差動増幅段を具備する。電流源ＣＣ１の他方
の端子は接地されている。トランジスタＮ１１のドレン
はレジスタＲ２を経由して電源ポテンシャルＶＣＣに接
続されている。さらに別のレジスタＲ１がトランジスタ
Ｎ２１のドレンを電源ポテンシャルＶＣＣに接続してい
る。結合回路は、ソースが互いに接続されてさらに電流
源ＣＣ２の第１の端子に接続されたトランジスタＮ３１
とＮ４１を有する第２の差動増幅段を具備する。電流源
の第２の端子は接地している。トランジスタＮ３１のド
レンは、トランジスタＮ２１のドレンに接続され、レジ
スタを流れ、トランジスタＮ２１とＮ３１に分割され
る。トランジスタＮ４１のドレンは、トランジスタＮ１
１のドレンに接続され、レジスタＲ２を通った電流はト
ランジスタＮ４１とＮ１１に分かれる。トランジスタＮ
１１とＮ２１のゲートは第１の差分入力ＩＮ、/ＩＮを
構成し、トランジスタＮ３１とＮ４１は第２の差分入力
ＤＩＮ、/ＤＩＮを構成する。レジスタＲ１とＲ２は、
同じ抵抗値を有しているのが望ましい。電流源ＣＣ１は
一定の電流Ｉを供給し、電流源ＣＣ２は０＜ｋ＜１の範
囲の一定の電流ｋ・Ｉを供給する。トランジスタＮ２１
のドレンに接続されているレジスタＲ１の端子とトラン
ジスタＮ３１のドレンが加算回路２の出力端子ＯＵＴを
構成し、トランジスタＮ１１のドレンとトランジスタＮ
４１のドレンに接続されたレジスタＲ２の端子が、加算
回路２のインバーテッド出力端子/ＯＵＴを構成する。
デジタルデータ信号とを組み合わせて、デジタルデータ
信号に予歪みを与える加算回路２を示す。図７に示した
加算回路は、ソースが互いに連結されて電源ＣＣ１の第
１の端子に接続された第１のトランジスタＮ１１とＮ２
１を有する差動増幅段を具備する。電流源ＣＣ１の他方
の端子は接地されている。トランジスタＮ１１のドレン
はレジスタＲ２を経由して電源ポテンシャルＶＣＣに接
続されている。さらに別のレジスタＲ１がトランジスタ
Ｎ２１のドレンを電源ポテンシャルＶＣＣに接続してい
る。結合回路は、ソースが互いに接続されてさらに電流
源ＣＣ２の第１の端子に接続されたトランジスタＮ３１
とＮ４１を有する第２の差動増幅段を具備する。電流源
の第２の端子は接地している。トランジスタＮ３１のド
レンは、トランジスタＮ２１のドレンに接続され、レジ
スタを流れ、トランジスタＮ２１とＮ３１に分割され
る。トランジスタＮ４１のドレンは、トランジスタＮ１
１のドレンに接続され、レジスタＲ２を通った電流はト
ランジスタＮ４１とＮ１１に分かれる。トランジスタＮ
１１とＮ２１のゲートは第１の差分入力ＩＮ、/ＩＮを
構成し、トランジスタＮ３１とＮ４１は第２の差分入力
ＤＩＮ、/ＤＩＮを構成する。レジスタＲ１とＲ２は、
同じ抵抗値を有しているのが望ましい。電流源ＣＣ１は
一定の電流Ｉを供給し、電流源ＣＣ２は０＜ｋ＜１の範
囲の一定の電流ｋ・Ｉを供給する。トランジスタＮ２１
のドレンに接続されているレジスタＲ１の端子とトラン
ジスタＮ３１のドレンが加算回路２の出力端子ＯＵＴを
構成し、トランジスタＮ１１のドレンとトランジスタＮ
４１のドレンに接続されたレジスタＲ２の端子が、加算
回路２のインバーテッド出力端子/ＯＵＴを構成する。
【００４５】作動時は、加算回路２が、差分入力ＩＮと
/ＩＮとの間の信号振幅から他方の差分入力ＤＩＮと/Ｄ
ＩＮの振幅のｋ倍を引いた信号に対応する差分信号を出
力端子ＯＵＴと/ＯＵＴに出力する。このようにして、
加算回路は２つの差分入力ＩＮ、/ＩＮとＤＩＮ、/ＤＩ
Ｎのそれぞれの振幅を組み合わせて差分出力信号ＯＵ
Ｔ、/ＯＵＴを作成する。差分入力部ＤＩＮ、/ＤＩＮで
の信号は重み付け係数ｋによって重み付けがなされる。
信号/ＩＮは周知のインバータを使用することで信号Ｉ
Ｎから作成することができる。同様の原理によってＤＩ
Ｎから/ＤＩＮを作ることができる。
/ＩＮとの間の信号振幅から他方の差分入力ＤＩＮと/Ｄ
ＩＮの振幅のｋ倍を引いた信号に対応する差分信号を出
力端子ＯＵＴと/ＯＵＴに出力する。このようにして、
加算回路は２つの差分入力ＩＮ、/ＩＮとＤＩＮ、/ＤＩ
Ｎのそれぞれの振幅を組み合わせて差分出力信号ＯＵ
Ｔ、/ＯＵＴを作成する。差分入力部ＤＩＮ、/ＤＩＮで
の信号は重み付け係数ｋによって重み付けがなされる。
信号/ＩＮは周知のインバータを使用することで信号Ｉ
Ｎから作成することができる。同様の原理によってＤＩ
Ｎから/ＤＩＮを作ることができる。
【００４６】図８ａはデジタルデータ信号ＩＮと当該デ
ジタルデータ信号をビット長だけ完全に遅延させた信号
ＤＩＮを組み合わせていわゆるフルビット予歪みを与え
られた出力信号ＯＵＴの実施例を示すものである。加算
回路は２つの信号ＩＮとＤＩＮを組み合わせて出力信号
ＯＵＴ＝ＩＮ−ｋ・ＤＩＮを作る。重み付け係数ｋは出
力信号ＯＵＴに含まれる予歪みの量を決定し、したがっ
て、予歪みを与えた出力信号の両側振幅Ｖｐｐと予歪み
を与えていない信号の振幅Ｖａの比率を決定する。
ジタルデータ信号をビット長だけ完全に遅延させた信号
ＤＩＮを組み合わせていわゆるフルビット予歪みを与え
られた出力信号ＯＵＴの実施例を示すものである。加算
回路は２つの信号ＩＮとＤＩＮを組み合わせて出力信号
ＯＵＴ＝ＩＮ−ｋ・ＤＩＮを作る。重み付け係数ｋは出
力信号ＯＵＴに含まれる予歪みの量を決定し、したがっ
て、予歪みを与えた出力信号の両側振幅Ｖｐｐと予歪み
を与えていない信号の振幅Ｖａの比率を決定する。
【００４７】図８ｂはハーフビット予歪みの出力信号Ｏ
ＵＴの例を示すものである。この信号はデジタルデータ
信号ＩＮとデジタルデータ信号のビットの半分の長さだ
け遅延させた遅延デジタルデータ信号を組み合わせて得
ることができる。
ＵＴの例を示すものである。この信号はデジタルデータ
信号ＩＮとデジタルデータ信号のビットの半分の長さだ
け遅延させた遅延デジタルデータ信号を組み合わせて得
ることができる。
【００４８】ハーフビットまたは部分ビット予歪みは、
伝送媒体の減衰が小さく予歪みのピークつまりｋが高い
場合には、損失の多い伝送媒体による出力の時間的ひず
みが、フルビット予歪みに比較して少ないのが利点であ
る。したがって、ハーフビットまたは部分ビット予歪み
は、伝送距離に大きなばらつきがある場合に好ましい方
法である。部分ビット予歪みを使用する場合は、ピーキ
ング係数ｋは固定値または少ない数の予め設定された値
から選択できるようにし、何れの適用においても時間ひ
ずみが小さくなるように設定する。ピーキング値ｋを必
要以上に高くしないことが、パワーを節約して電磁的干
渉を減少させることになる。上の説明では、部分ビット
予歪みについて、適応遅延回路４との関連において説明
したが、部分ビット予歪みの利点は、適応遅延回路４と
検出回路３が存在しなくても発揮できることは明らかで
ある。
伝送媒体の減衰が小さく予歪みのピークつまりｋが高い
場合には、損失の多い伝送媒体による出力の時間的ひず
みが、フルビット予歪みに比較して少ないのが利点であ
る。したがって、ハーフビットまたは部分ビット予歪み
は、伝送距離に大きなばらつきがある場合に好ましい方
法である。部分ビット予歪みを使用する場合は、ピーキ
ング係数ｋは固定値または少ない数の予め設定された値
から選択できるようにし、何れの適用においても時間ひ
ずみが小さくなるように設定する。ピーキング値ｋを必
要以上に高くしないことが、パワーを節約して電磁的干
渉を減少させることになる。上の説明では、部分ビット
予歪みについて、適応遅延回路４との関連において説明
したが、部分ビット予歪みの利点は、適応遅延回路４と
検出回路３が存在しなくても発揮できることは明らかで
ある。
【００４９】上述の実施例は１次の予歪みに関するもの
であったが、同じ原理を高次の予歪みに拡張することが
できることは明らかである。
であったが、同じ原理を高次の予歪みに拡張することが
できることは明らかである。
【００５０】図９は、デジタル信号に３次の予歪みを与
える回路の実施例を示すものである。すでに述べた実施
例において説明済みのエレメントは全て同一の符号を付
して説明は省略することにする。具体的には、符号１
ａ、１ｂと１ｃは、入力信号ＩＮを異なる遅延長さだけ
遅延させた遅延信号ＤＩＮ１、ＤＩＮ２およびＤＩＮ３
を作成するために連続的に接続された可変遅延回路であ
る。出力ＤＩＮ１は図３、４ですでに述べたハーフビッ
トの遅延信号を出力し、遅延回路１ｂの出力ＤＩＮ２は
ＤＩＮ１よりもさらに遅延したものである。同様に、遅
延回路１ｃは、遅延信号ＤＩＮ２よりもさらに遅延を大
きくした遅延信号ＤＩＮ３を出力する。遅延回路１ａの
内部構造と検出回路３の内部構造は、図３、４に関連し
て述べたとおりである。遅延仮と１ｂと１ｃの内部の基
本構造を図６に示す。
える回路の実施例を示すものである。すでに述べた実施
例において説明済みのエレメントは全て同一の符号を付
して説明は省略することにする。具体的には、符号１
ａ、１ｂと１ｃは、入力信号ＩＮを異なる遅延長さだけ
遅延させた遅延信号ＤＩＮ１、ＤＩＮ２およびＤＩＮ３
を作成するために連続的に接続された可変遅延回路であ
る。出力ＤＩＮ１は図３、４ですでに述べたハーフビッ
トの遅延信号を出力し、遅延回路１ｂの出力ＤＩＮ２は
ＤＩＮ１よりもさらに遅延したものである。同様に、遅
延回路１ｃは、遅延信号ＤＩＮ２よりもさらに遅延を大
きくした遅延信号ＤＩＮ３を出力する。遅延回路１ａの
内部構造と検出回路３の内部構造は、図３、４に関連し
て述べたとおりである。遅延仮と１ｂと１ｃの内部の基
本構造を図６に示す。
【００５１】図９に示した実施例の加算回路２は、入力
部ＩＮにおけるデジタルデータ信号の信号振幅と遅延し
た信号ＤＩＮ１、ＤＩＮ２とＤＩＮ３を異なる重み付け
係数ｋ１、ｋ２およびｋ３を使用して加算する。加算回
路２の基本的な内部構造は図７に記載した構造であり、
図７の差分出力バスＯＵＴ、/ＯＵＴに接続された作動
増幅回路を含む。出力ラインＯＵＴまたは/ＯＵＴへの
対応するトランジスタの選択は、対応する遅延させた成
分を加算するか減算するかによって決定され、対応する
一定電流源はそれぞれに対応する重み付け係数の絶対値
に従って電流を発生させる。
部ＩＮにおけるデジタルデータ信号の信号振幅と遅延し
た信号ＤＩＮ１、ＤＩＮ２とＤＩＮ３を異なる重み付け
係数ｋ１、ｋ２およびｋ３を使用して加算する。加算回
路２の基本的な内部構造は図７に記載した構造であり、
図７の差分出力バスＯＵＴ、/ＯＵＴに接続された作動
増幅回路を含む。出力ラインＯＵＴまたは/ＯＵＴへの
対応するトランジスタの選択は、対応する遅延させた成
分を加算するか減算するかによって決定され、対応する
一定電流源はそれぞれに対応する重み付け係数の絶対値
に従って電流を発生させる。
【００５２】図４ないし９に示した実施例では、最小信
号セグメント継続時間を表す信号パターンの検出におい
て、信号パターンは単一の信号セグメントかパルスであ
った。しかし、デジタルデータ信号の最小信号セグメン
トの継続時間を示すには非常に多くの信号パターンから
選択することができる。その種の信号パターンの他の例
は、交互に信号レベルが変化する予め設定された数の信
号セグメントシーケンスである。このような最小継続時
間のパターンもデジタルデータ信号における最小信号セ
グメントの継続時間を表すことができる。これは、図１
または３に示した検出回路によって、デジタルデータ信
号の入力部ＩＮと検出回路３の間に周波数分割器を設け
て、図３の場合であれば、さらに同様な別の周波数分割
器を遅延回路１の出力部ＣＩＮと遅延信号の比較回路３
１の入力部の間に設けることによって検出することがで
きる。これらの周波数分割機の周波数分割比較回路３に
おいて検出の対象となる信号パターンに含まれる信号セ
グメントの数を決定する。この解決方法はデータレート
の高い信号に対して検出回路３の速度要求が低くなるの
が利点である。一方、信号パターンが複雑になるにつれ
て、デジタルデータ信号中の最小信号セグメント継続時
間を表す信号パターンの発生頻度が低くなるので、時間
あたりに回路３と遅延回路１が、遅延を現実のデジタル
データ信号のビットレートに適合させる機会が少なくな
る。
号セグメント継続時間を表す信号パターンの検出におい
て、信号パターンは単一の信号セグメントかパルスであ
った。しかし、デジタルデータ信号の最小信号セグメン
トの継続時間を示すには非常に多くの信号パターンから
選択することができる。その種の信号パターンの他の例
は、交互に信号レベルが変化する予め設定された数の信
号セグメントシーケンスである。このような最小継続時
間のパターンもデジタルデータ信号における最小信号セ
グメントの継続時間を表すことができる。これは、図１
または３に示した検出回路によって、デジタルデータ信
号の入力部ＩＮと検出回路３の間に周波数分割器を設け
て、図３の場合であれば、さらに同様な別の周波数分割
器を遅延回路１の出力部ＣＩＮと遅延信号の比較回路３
１の入力部の間に設けることによって検出することがで
きる。これらの周波数分割機の周波数分割比較回路３に
おいて検出の対象となる信号パターンに含まれる信号セ
グメントの数を決定する。この解決方法はデータレート
の高い信号に対して検出回路３の速度要求が低くなるの
が利点である。一方、信号パターンが複雑になるにつれ
て、デジタルデータ信号中の最小信号セグメント継続時
間を表す信号パターンの発生頻度が低くなるので、時間
あたりに回路３と遅延回路１が、遅延を現実のデジタル
データ信号のビットレートに適合させる機会が少なくな
る。
【００５３】図４に示した実施例では部分回路１１と１
２を有する可変遅延回路１が検出回路３に信号ＣＩＮを
送りかつＩＮと組み合わせるために遅延信号ＤＩＮを送
っていたが、検出回路３を構成する遅延回路を使用して
遅延信号ＣＩＮを供給させると共に、同時に別の遅延回
路を使用して遅延信号ＤＩＮを供給することも可能であ
る。この場合には、同じ遅延調節信号ＣＴによって両方
を制御することができる。
２を有する可変遅延回路１が検出回路３に信号ＣＩＮを
送りかつＩＮと組み合わせるために遅延信号ＤＩＮを送
っていたが、検出回路３を構成する遅延回路を使用して
遅延信号ＣＩＮを供給させると共に、同時に別の遅延回
路を使用して遅延信号ＤＩＮを供給することも可能であ
る。この場合には、同じ遅延調節信号ＣＴによって両方
を制御することができる。
【図１】 本発明の第１の実施例に基づいてデジタルデ
ータ信号に予歪みを与える回路を示すブロック図であ
る。
ータ信号に予歪みを与える回路を示すブロック図であ
る。
【図２】 異なるデータ信号フォーマットを示すための
デジタルデータ信号の例を示す図である。
デジタルデータ信号の例を示す図である。
【図３】 遅延ロックループを有する適応遅延回路の実
施例を示す図である。
施例を示す図である。
【図４】 ハーフビット予歪みを作成するための、図３
に示した適応遅延回路の具体的な実施例を示す図であ
る。
に示した適応遅延回路の具体的な実施例を示す図であ
る。
【図５】 図４に示した適応遅延回路の実施例の動作を
示すための波形図である。
示すための波形図である。
【図６】 調節可能な遅延回路の実施例を示す図であ
る。
る。
【図７】 加算回路の実施例を示す図である。
【図８】 予歪みを与えられたデジタルデータ信号を示
す波形図である。
す波形図である。
【図９】 本発明に基づいて高次の予歪みをデジタルデ
ータ信号に与える回路の実施例を示す図である。
ータ信号に与える回路の実施例を示す図である。
Claims (18)
- 【請求項１】 周波数依存性の伝送特性を有する媒体を
通して伝送するための予歪みを有するデジタルデータ信
号を作成するための回路であって、当該デジタルデータ
信号は信号セグメントから構成され、各セグメントはデ
ジタルデータ信号によって搬送される情報に従って一定
の信号レベルを有し、 −前記デジタルデータ信号を受けるための入力部（Ｉ
Ｎ）と； −前記デジタルデータ信号を、遅延調節信号（ＣＴ）に
よって調節される時間だけ遅延させる可変遅延回路
（１）と； −該デジタルデータ信号（ＩＮ）の振幅と遅延させたデ
ジタルデータ信号（ＤＩＮ）の振幅とを組み合わせて前
記伝送媒体を通じて伝送すべき予歪みを与えたデジタル
出力信号（ＯＵＴ）を得る加算回路（２）と； −くり返し発生する、前記デジタルデータ信号中の最小
信号セグメントの継続時間を示す信号パターン（Ｇ１；
Ｇ１，Ｇ２；Ｇ３，Ｇ４，Ｇ５，Ｇ６，Ｇ７）を検出す
るための検出回路（３）とを有し； −デジタルデータ信号を遅延させる前記遅延回路（１）
が、前記検出された前記信号パターンの継続時間に基づ
いて遅延時間を調節するよう接続されている回路。 - 【請求項２】 前記信号パターンは、前記デジタルデー
タ信号の中の単一のデータビットを表すシンボル
（Ｓ１）であることを特徴とする請求項１に記載の回
路。 - 【請求項３】 前記信号パターンは、前記デジタル入力
信号中の単一データビットまたは複数のデータビットを
表すシンボル（Ｓ１）の信号セグメント（Ｇ １，Ｇ２）
であることを特徴とする請求項１に記載の回路。 - 【請求項４】 前記信号パターンが、前記デジタル入力
信号中の予め定められたデータビットシーケンスを表す
シンボル（Ｓ００、Ｓ０１、Ｓ１０、Ｓ１１）であるこ
とを特徴とする請求項１に記載の回路。 - 【請求項５】 前記検出回路が，−前記デジタル入力信
号中の前記信号（ＩＮ）パターンと，前記可変遅延回路
（１）の出力（ＣＩＮ）中の前記信号パターンの間の時
間的関係を検出する比較回路（３１）と、 −前記検出された時間的関係に基づいて遅延調節信号
（ＣＴ）を発生する回路（３２）とを有することを特徴
とする前記いずれかの請求項に記載された回路。 - 【請求項６】 遅延調節信号（ＣＴ）を作成する回路
（３２）が、前記可変遅延回路（１）において調節され
た遅延が、最小信号セグメント継続時間を表示する信号
パターンと同時か少なくともほぼ同時になるように前記
遅延調節信号を作成するように構成されていることを特
徴とする請求項５に記載の回路。 - 【請求項７】 遅延調節信号（ＣＴ）を作成する前記回
路（３２）が，前記可変遅延回路の出力（ＣＩＮ）にお
ける遅延させた信号パターンの開始が前記デジタル入力
信号（ＩＮ）の遅延させていない信号パターンの終了と
同時または少なくともほぼ同時になるように前記遅延調
節信号を作成するように構成されていることを特徴とす
る請求項５または６に記載の回路。 - 【請求項８】 前記遅延調節信号（ＣＴ）を作成する回
路（３２）が、前記信号パターンにより検出された継続
時間が現在の遅延時間よりも短いときは遅延回路（１）
の現在の遅延を短縮し、前記信号パターンにより検出さ
れた継続時間が現在の遅延時間よりも長いときは前記遅
延回路の現在の遅延を維持することを特徴とする請求項
５、６および７のいずれかに記載の回路。 - 【請求項９】 前記可変遅延回路（１）の遅延時間を漸
増させるために遅延調節信号（ＣＴ）を緩やかに変化さ
せる回路（ＭＮ１、Ｃ１）を有することを特徴とする請
求項５ないし８のいずれかに記載の回路。 - 【請求項１０】 遅延調節信号（ＣＴ）を緩やかに変化
させる前記の回路（ＭＮ１、Ｃ１）が、前記遅延調節信
号を前記シグナルパターンの発生頻度に依存する比率で
前記遅延調節信号を変更することを特徴とする請求項９
に記載の回路。 - 【請求項１１】 遅延調節信号（ＣＴ）を緩やかに変更
する前記回路（ＭＮ１、Ｃ１）が、前記遅延調節信号
を、前記デジタルデータ信号中の最小信号セグメント継
続時間または遅延回路（１）において現在設定されてい
る遅延時間に応じた比率で変化させることを特徴とする
請求項９に記載の回路。 - 【請求項１２】 −前記デジタル入力信号を予め設定さ
れた周波数分割比で分割するデジタルカウンタを具備
し； −前記検出回路は前記周波数分割されたデジタルデータ
信号の最小信号セグメント継続時間を示すくり返し発生
する信号パターンの継続時間を検出するように構成され
たことを特徴とする請求項１ないし１１のいずれかに記
載の回路。 - 【請求項１３】 前記加算回路（２）は前記可変遅延回
路（１）から遅延させたデジタルデータ信号（ＤＩＮ）
を受けるように構成されていることを特徴とする請求項
１ないし１２のいずれかに記載の回路。 - 【請求項１４】 −前記可変遅延回路（１）が一連の可
変遅延サブ回路（１１、１２、１ａ、１ｂ、１ｃ）を有
し、デジタルデータ信号を入力（ＩＮ）され、遅延の異
なるデジタルデータ信号を出力するタップ（ＤＩＮ、Ｃ
ＩＮ、ＤＩＮ１、ＤＩＮ２、ＤＩＮ３）を有し、 −前記加算回路（２）が前記デジタルデータ信号（Ｉ
Ｎ）のうちの少なくとも２つと、遅延の異なる前記デジ
タルデータ信号（ＤＩＮ、ＤＩＮ１、ＤＩＮ２、ＤＩＮ
３）を、該遅延サブ回路のタップにおいて組み合わせ
て、前記の伝送媒体を通じて送信するための、前記予歪
みを有するデジタル出力信号（ＯＵＴ）を得ることを特
徴とする請求項１ないし１３のいずれかに記載の回路。 - 【請求項１５】 −前記デジタルデータ信号を前記可変
遅延回路（１）の遅延量に比例して遅延させる追加の可
変遅延回路を有し、 −前記加算回路(２)は前記デジタルデータ信号と該追加
の可変遅延回路が出力する遅延させたデジタルデータ信
号を加算してデジタル出力信号とすることを特徴とする
請求項１ないし１２のいずれかに記載の回路。 - 【請求項１６】 前記遅延回路（１）は、前記デジタル
データ信号を、検出された信号パターンの継続時間より
短い時間だけ遅延させることを特徴とする請求項１ない
し１５のいずれかに記載の回路。 - 【請求項１７】 請求項１ないし１６のいずれかに記載
された回路を具備するデジタルデータ信号を伝送ライン
に送出するための伝送ラインドライバ回路。 - 【請求項１８】 周波数依存性の伝送特性を有する媒体
を通して伝送するためにデジタルデータ信号（ＩＮ）に
予歪みを与える方法であって、該デジタルデータ信号は
信号セグメント（Ｇ）のシーケンスで構成されており、
各セグメントは搬送される情報に応じて一定の信号レベ
ルを有しており、 −前記デジタルデータ信号を得て； −遅延調節信号（ＣＴ）に従って該デジタルデータ信号
を遅延させ； −デジタルデータ信号（ＩＮ）の振幅と、遅延させたデ
ジタルデータ信号（ＤＩＮ）の振幅を組み合わせて前記
伝送媒体を通して伝送するための予歪みを与えたデジタ
ル出力信号（ＯＵＴ）を作成し； −デジタルデータ信号（ＩＮ）中の、最小信号セグメン
ト継続時間を示す、くり返し発生する信号パターンの継
続時間を検出し； −デジタルデータ信号（ＤＩＮ）の前記遅延は検出され
た信号パターンの継続時間に依存して調節する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP00101675.7 | 2000-02-02 | ||
| EP00101675A EP1122921B1 (en) | 2000-02-02 | 2000-02-02 | Circuit and method for providing a digital data signal with pre-distortion |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001267972A true JP2001267972A (ja) | 2001-09-28 |
| JP4671381B2 JP4671381B2 (ja) | 2011-04-13 |
Family
ID=8167711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001027573A Expired - Fee Related JP4671381B2 (ja) | 2000-02-02 | 2001-02-02 | 予歪みを有するデジタルデータ信号を提供する回路と方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6665351B2 (ja) |
| EP (1) | EP1122921B1 (ja) |
| JP (1) | JP4671381B2 (ja) |
| DE (1) | DE60024404T2 (ja) |
| TW (1) | TW548926B (ja) |
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