JP2008219895A - 出力ドライバ回路および方法 - Google Patents

Abstract

【課題】
従来のカレントモード出力ドライバ回路と比べてより消費電力の少ない、プリエンファシス機能を有する出力ドライバ回路を提供する。
【解決手段】
本発明に係る出力ドライバ回路は、第１のデータ信号を受信し、第１のデータ信号に基づいて第２のデータ信号を出力する複数の、電流減算を実施する第１の差動対をもつ、プリドライバ段と、電気的にプリドライバ段と接続され、プリドライバ段からの第２のデータ信号を受信する、伝送ラインに出力信号を伝送する第２の差動対をもつ、出力ドライバ段とを備えている。
【選択図】 図４

Description

本発明は、高速通信装置に関する。より詳しく述べると、本発明はプリエンファシス機能を有する出力ドライバ回路および方法に関する。

広範囲な周波数で作動し、パワー消費の少ない、シリコン消費面積の小さいＧｂ／ｓ級の高速通信装置が、よく使われている。ＰＣＩエクスプレス（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）や、同様のものなどのシリアル通信装置や、ネットワークや、テレコミュニケーションや、他の電子装置などに高速通信装置がよく使われている。
シリアル通信装置では、集積回路（ＩＣ）は、プリント基板（ＰＣＢ）に通常搭載されて、プリント基板の配線やパターンで電気的にお互いに結合されている。配線やパターンは、電源、グランド、入力／出力などの信号を各ＩＣから各ＩＣへ伝送する。通常、ＩＣ間の高周波信号は、配線やパターンの寄生抵抗、インダクタンス、および相互接続によるキャパシタンスで悪影響を受ける。

さらに、ＩＣ送信機と信号伝送路の様々な信号伝送メディア（配線やパターンと他のプリント基板の部品）の間でインピーダンスミスマッチは、信号伝送路のＩＣ受信機と様々な信号伝送メディアとの間と同様に、信号伝送路の送信端や、または、受信端で信号反射を起こすことがある。そのような信号反射は、伝送路に沿って伝播したり、潜在的にシステム性能を下げることがある。その結果、送信ＩＣの出力インピーダンスを、信号伝送路を含む様々なコンポーネントへ、および受信ＩＣの入力インピーダンスへ密接に合わせるのが非常に望ましい。一般に、ＰＣＢ配線やパターンの特性インピーダンスに合うように、送信機の出力インピーダンスは５０オームで設計されている。

さらに、配線やパターンで生じる固有の高周波信号減衰ひずみを補うために、プリエンファシスと呼ばれる技術が採られている。プリエンファシスとは、減衰する信号の周波数成分を、送信側のデータドライブ回路で予め強調することで、受信側での信号振幅を広げ、アイパターンを確保する技術である。高周波信号減衰ひずみを補うために、信号伝送時にプリエンファシスを使い、時変シリアルデータ信号の変遷がないときにデエンファシスを使を使う。

図１は、そのようなプリエンファシスの技術を搭載したアナログ電流減算回路をもつ出力ドライバの典型的な例を示している。示されているように、アナログ電流減算回路は、並列に接続された２つの差動対ＡとＢを含んでいる。差動対Ａは、ソースが相互に接続され第１の電流源Ｓ１に接続されたトランジスタＴ１１とＴ１２よりなる。トランジスタＴ１１とＴ１２のドレイン電極は、それぞれ出力抵抗Ｒ１とＲ２に接続されている。出力抵抗Ｒ１とＲ２は、ＰＣＢ配線やパターンを表しており、２Ｇｂ／ｓ以上で使われる高速機器ではともに通常５０オームである。プリエンファシスのために追加された差動対Ｂは、ソースが相互に接続され第２の電流源Ｓ２に接続されたトランジスタＴ１３とＴ１４よりなる。トランジスタＴ１３とＴ１４のドレイン電極もまた、それぞれ出力抵抗Ｒ１とＲ２に接続されている。さらに、トランジスタＴ１１のドレイン電極は、トランジスタＴ１３のドレイン電極と接続され、出力ノードＶＯＵＴ＿Ｂとなる。同様に、トランジスタＴ１２のドレイン電極は、トランジスタＴ１４のドレイン電極と接続され、出力ノードＶＯＵＴとなる。入力ノードＶＩＮ、ＶＩＮ＿Ｂ、ＥＶＩＮ＿Ｂ、およびＥＶＩＮは、トランジスタＴ１１、Ｔ１２、Ｔ１３、およびＴ１４のゲートにそれぞれ位置している。

図２は、入力ノードＶＩＮ、ＶＩＮ＿Ｂ、ＥＶＩＮ＿Ｂ、およびＥＶＩＮへの信号と、出力ノードのＶＯＵＴとＶＯＵＴ＿Ｂで測定した出力信号の関係を示す波形図である。図２は、プリエンファシスの概念について一般的に説明するものである。図２に示されているように、データ信号は、入力ノードＶＩＮに入力され、反転信号が入力ノードＶＩＮ＿Ｂに同期入力される。さらに、単位間隔または送信データレートの１期間間隔遅延されたデータ信号が入力ノードＥＶＩＮに入力され、反転され同様に遅延された入力が入力ノードＥＶＩＮ＿Ｂに入力される。入力ノードＶＩＮ、ＶＩＮ＿Ｂ、ＥＶＩＮ＿Ｂ、およびＥＶＩＮに入力されたすべてのデータ信号の振幅値は、所定の’ａ’である。以下で説明するように、データ信号は、所定の’ａ’に加えて’ｂ’だけエンファシスしたり、所定の’ａ’から’ｂ’だけデエンファシスしたりできる。

図２において、入力ノードＶＩＮにおいて、データ信号がｌｏｗからｈｉｇｈまたは、ｈｉｇｈからｌｏｗに変化すると、出力ノードＶＯＵＴの出力信号は’ｂ’だけエンファシスされる。入力ノードＶＩＮにおいて、データ信号が変化しないときは、出力ノードＶＯＵＴの出力信号は’ｂ’だけデエンファシスされる。図２において、時間ｔ２で入力ノードＶＩＮにおいて、データ信号がｈｉｇｈからｌｏｗに変化すると、出力ノードＶＯＵＴの出力信号は、ｌｏｗ信号が’ｂ’だけエンファシスされた、強調されたｌｏｗとなる。しかし、時間ｔ３ではＶＩＮの信号は変化せずｌｏｗのままであるのでＶＯＵＴの強調されたｌｏｗは、’ｂ’だけデエンファシスされ、反強調されたｌｏｗとなる。時間ｔ４において、入力ノードＶＩＮにおいて、データ信号がｌｏｗからｈｉｇｈに変化すると、ＶＯＵＴの出力信号は、反強調されたｌｏｗから強調されたｈｉｇｈになる。ここで強調されたｈｉｇｈは、’ｂ’だけ強調されたｈｉｇｈ信号である。時間ｔ５では、ＶＩＮの信号は変化しないので強調されたｈｉｇｈから反強調されたｈｉｇｈに反強調される。時間ｔ６では、ＶＩＮの信号がｈｉｇｈからｌｏｗに変化すると、出力ノードＶＯＵＴの出力信号は、反強調されたｈｉｇｈから強調されたｌｏｗとなる。最終的に時間ｔ７のときに、ＶＩＮの信号がｌｏｗからｈｉｇｈに変化すると、出力ノードＶＯＵＴの出力信号は、強調されたｌｏｗから強調されたｈｉｇｈになる。

表１を参照して図１の回路に適用されたプリエンファシス例について以下説明する。

表１は、差動対Ａ、Ｂを通して流れるそれぞれ電流のＩ１、Ｉ２と、プリエンファシス比Ｉ２／Ｉ１を示している。チャネル幅、容量、電流値を、パーセントで示している。図１に示す電流減算回路では、電流Ｉ１は１００％の定電流値に維持される。差動対Ｂがプリエンファシスのために加えられる。差動対Ｂは電流Ｉ２として最大電流値４０％を維持できるように設定されている。しかし、電流Ｉ１が１００％に維持されているので、プリエンファシスのために差動対Ｂを加えると、差動対Ｂの付加容量が追加されるので、厳しい帯域幅制限を起こす。例えば、プリエンファシス比４０％を維持するためには差動対Ｂを流れる電流Ｉ２は、電流Ｉ１の４０％に維持されなければならない。従って、差動対ＢのトランジスタのＴ１３とＴ１４の総チャネル幅は、差動対ＡのトランジスタＴ１１とＴ１２の総チャネル幅の４０％でなければならない。出力ドライバで総チャネル幅が４０％増えると、付加容量が４０％増え、出力ドライバのインピーダンスを下げ、高周波帯で不整合を起こし、厳しい帯域幅制限につながる。

しかしながら、電流Ｉ１＋Ｉ２の総量を一定に維持することによって、図１の総合負荷容量問題をいくらか緩和できる。図１の電流減算回路に別のプリエンファシスを適用した例について以下表２を参照しながら述べる。表２のチャネル幅、容量、電流値も、パーセントで示している。表２に示すように、両差動対Ａ、Ｂを通して流れる全電流Ｉ１＋Ｉ２を、両差動対Ａ、Ｂを通して流れる電流を制御することにより、同じレベルに維持できる。従来から、差動対Ａを通して流れる電流Ｉ１を制御できるようにするために、１００％のチャネル幅で調整可能な差動対Ａを設計するのが望ましいとされていた。電流Ｉ１を７１％に下げ、差動対Ｂの電流Ｉ２を２９％加えることにより、プリエンファシス比４０％を維持することができる。しかしながら、差動対Ａの総チャネル幅が１００％で、差動対Ｂの総チャネル幅が２９％であるので、総合負荷容量は１２９％でまだ大き過ぎる。従って、電流Ｉ１＋Ｉ２の総量を一定に維持することによって、差動対Ｂのチャネル幅を狭めて、同じ４０％のプリエンファシス比Ｉ２／Ｉ１を得られるが、従来のプリエンファシスのわずかな改善にすぎない。

図１の表１と表２のプリエンファシスの負荷容量問題を回避する１つの方法は、プリエンファシスにＤＡ変換器（ＤＡＣ）を使用することである。図３に出力段で電流減算回路をもったＤＡＣプリエンファシスを示している。このＤＡＣプリエンファシスは、２００５年のＩＳＳＣＣで、発表されている ［非特許文献１］ 。 ＤＡＣ構成を使用することによって、プリエンファシスの有無にかかわらずいつもすべての出力段を使用することが可能となる。すべての出力段（スライス）を使用することにより、出力部の冗長性を排除でき、不要な付加容量を排除できる。

図３に示すように、４０１から４１０のすべてのスライスは、差動対を含む。各差動対にはソースが接続されて電流源Ｓ４１に接続されたトランジスタＴ４１、Ｔ４２がある。２つのトランジスタＴ４１、Ｔ４２のドレインは、それぞれ出力抵抗Ｒ４１、Ｒ４２に接続されている。さらに、各スライス４０１から４１０の差動対は並列に接続されており、そのため、同じ出力抵抗Ｒ４１、Ｒ４２を駆動する。各スライス４０１から４１０のトランジスタ対は、それぞれのプリドライバ回路４２１から４３０に接続されている。各プリドライバ回路４２１から４３０は、非遅延データ信号または遅延データ信号のどちらかを入力し、出力ドライバのそれぞれのスライス４０１から４１０を駆動する。各プリドライバ回路４２１から４３０は、また、適切なトランジスタへ、遅延データまたは非遅延データを、反転または正転して入力する。

図３の例では、６つのプリドライバ回路４２１から４２６が、非遅延データを入力し、４つのプリドライバ回路４２７から４３０は、遅延データを入力する。各スライス４０１から４１０の電流源Ｓ４１は、等量の電流を流す。従って、出力ドライバに１０スライス４０１から４１０があれば、各電流源Ｓ４１は全電流の１０分の１の電流を流す。プリエンファシスなしでは、各スライス４０１から４１０は、非遅延データを供給するように設定された各プリドライバ回路によって駆動され、全電流の１００％が全スライス４０１から４１０に流される。プリエンファシス比を６６．６％にする例では、１０個のプリドライバ回路のうち６個のプリドライバ回路４２１から４２６が、６個のスライス４０１から４０６を非遅延データで駆動し、残りの１０個中４個のプリドライバ回路４２７から４３０が、４個のスライス４０７から４１０を遅延データ信号で駆動する。従って、全電流の６０％が、非遅延データ信号で駆動された６個のスライス４０１から４０６から流れる。そして、全電流の４０％が、遅延データ信号で駆動された４個のスライス４０７から４１０から流れる。その結果、流れた全電流は１００％にとどまっており、容量の増加はない。

しかしながら、ＤＡＣプリエンファシスはプリドライバ段が冗長であるという欠点がある。Ｎ個のスライス４０１からＮでは、出力段のＮ個のスライスを駆動するにはＮ個のプリドライバ回路が必要である。より多くのスライスを駆動するためにプリドライバ回路の数が増えると、電力と面積の制約を満たすためプリドライバ回路の面積を減少しなければならない。各プリドライバ回路のサイズが減少するにつれて、寄生容量の影響が大きくなり、帯域幅の制限につながる。このような悪影響に対するため、各スライス４０１からＮを、各スライスの全電流の１／Ｎより多くの電流を流すよう設計できる。例えば、寄生容量を補償する為に４０１から４１０の１０個のスライスを駆動するときに、全電流の１／１０だけを流すのに必要とされるチャネル幅よりもはるかに大きなチャネル幅で製造する。しかし、出力ドライバ段のスライスのチャネル幅を大きくすると、電流消費量が増え、電力を浪費し、付加容量が大きくなり、シリコン面積も大きくなる。
２００５ ＩＳＳＣＣ， ｄｉｇｅｓｔ ｏｆ ｔｅｃｈｎｉｃａｌ ｐａｐｅｒｓ， ｖｏｌ． ４８ ３．４ "Ａ Ｔｒａｎｓｍｉｔ Ａｒｃｈｉｔｅｃｔｕｒｅ ｗｉｔｈ ４−Ｔａｐ Ｆｅｅｄｆｏｗａｒｄ Ｅｑｕａｌｉｚａｔｉｏｎ ｆｏｒ ６．２５／１２．５Ｇｂ／ｓ Ｓｅｒｉａｌ Ｂａｃｋｐｌａｎｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ，" Ｐａｕｌ Ｌａｎｄｍａｎ ｅｔ． ａｌ．

そこで本発明は、面積、電力問題を解消・低減しながら、同時にプリドライバ段に電流減算プリエンファシスを実装して、上述の付加容量問題にも対処するものである。出力ドライバ段ではなく、電流減算をプリドライバ段で行うことにより、本発明は図１の出力ドライバの中の大きな差動対による付加容量を最小にするか、または取り除くことができ、図３の多くのプリドライバ回路を最小にするか、または取り除くことができる。

本発明においては、第１のデータ信号をプリドライバ段で受信し、プリドライバ段で第１のデータ信号について第１の差動対で電流減算を実施し、第１のデータ信号に基づいて第２のデータ信号を出力し、出力ドライバ段で第２のデータ信号を受信し、出力ドライバ段で、第２の差動対で第２のデータ信号について電流加算処理を実施し、第２のデータ信号に基づいて出力信号を伝送することにより、データ信号のプリエンファシスを行う。

さらに、本発明においては、第１のデータ信号が、第１のデータ信号の反転である、第１の反転データ信号と、第１の所定量だけ遅延された第１のデータ信号である、第１の遅延データ信号と、第１の遅延データ信号の反転である、第１の反転遅延データ信号と、からなることも特徴である。

本発明は、第１のデータ信号を受信し、第１のデータ信号に基づいて第２のデータ信号を出力する複数の、電流減算を実施する第１の差動対をもつ、プリドライバ段と、電気的にプリドライバ段と接続され、プリドライバ段からの第２のデータ信号を受信する、伝送ラインに出力信号を伝送する第２の差動対をもつ、出力ドライバ段からなる、出力ドライバ回路である。

さらに、本発明は、プリドライバ段の少なくとも１つの第１の差動対が多数の可変電流源の少なくとも１つに接続されており、出力ドライバの少なくとも１対の第２の差動対が、電流加算回路を形成するように接続されている、ことを特徴とする出力ドライバ回路である。

本発明によれば、電流減算をプリドライバ段で行い、電流加算を出力ドライバ段で行うことにより、出力に余分の容量を付加することなく、プリエンファシス比率を柔軟に設定することができる。

以下の説明では、多くのｎチャネル金属酸化物電界効果トランジスタ（ＭＯＳＦＥＴ）で示している。ところで、ＭＯＳＦＥＴデバイスは例示しただけであり、開示した回路は他の種類のトランジスタ、例えばＪ−ＦＥＴ、バイポーラトランジスタなどを使って、構成してもよい。さらに、以下の例ではｎチャネルデバイスを使っているが、例えば、ｐチャネルＦＥＴやＰＮＰバイポーラトランジスタを採用した回路についても同様である。

さらに、「ドレイン」と「ソース」は説明しやすくするために、また伝統的な工学的使用法にのっとっているが、ＦＥＴトランジスタのドレインとソースは相互に交換可能であり、以下の記述においては、特に記述しない限り、または当業者にとって明白な限り、半導体チャネルの一方の端と他端とをさしている。

図４は、プリドライブ段に電流減算をもつプリエンファシス回路の第１実施例を示す。図４に示すように、並列接続された二つの差動対Ａ６とＢ６を持つ電流加算回路を出力ドライバ段に備えている。差動対Ａ６は、ソースが相互接続され第１の電流源Ｓ６１に接続されたトランジスタＴ６１とＴ６２からなる。トランジスタＴ６１とＴ６２のドレインは出力抵抗Ｒ６１とＲ６２にそれぞれ接続されている。ノードＶＡ１、ＶＡ２、ＶＢ１、ＶＢ２はトランジスタＴ６１、Ｔ６２、Ｔ６３、Ｔ６４のゲート電極にそれぞれつながっている。出力抵抗Ｒ６１とＲ６２は、回路基板の伝送路パターンを表す。差動対Ｂ６は、ソースが相互接続され第２の電流源Ｓ６２に接続されたトランジスタＴ６３とＴ６４からなる。トランジスタＴ６３とＴ６４のドレインは出力抵抗Ｒ６１とＲ６２にそれぞれ接続されている。さらに、トランジスタＴ６１のドレインはトランジスタＴ６３のドレインに接続されている。また、トランジスタＴ６２のドレインはトランジスタＴ６４のドレインに接続されている。

差動対Ａ６とＢ６は、その入力が小信号カレントモードロジックかレイルツウレイルＣＭＯＳロジックによって決まるカレントモード差動対であってもよい。

図４に示すように、第１のバッファＢＵＦ１と、第２のバッファＢＵＦ２および第３のバッファＢＵＦ３によってプリドライブ段が構成され、それぞれ差動対のＡ６とＢ６を駆動する。特に、ＢＵＦ１が差動対Ａ６を駆動し、ＢＵＦ２とＢＵＦ３が第２の差動対Ｂ６を駆動する。バッファＢＵＦ１と、ＢＵＦ２は、ノードＶＩＮ６で正転データ信号を受信し、ノードＶＩＮ６＿Ｂで反転データ信号を受信する。ＢＵＦ３は、ノードＥＶＩＮ６で正転遅延データ信号を受信し、ノードＥＶＩＮ６＿Ｂで反転遅延データ信号を受信する。ＢＵＦ１は、正転データ信号をノードＶＡ１に供給することによって、また反転データ信号をノードＶＡ２に供給することによって差動対Ａ６を駆動する。ＢＵＦ２とＢＵＦ３は図５を参照しながら以下に詳述する。

図５は、プレドライバー段の第２と第３のバッファのＢＵＦ２とＢＵＦ３の回路図例を示している。図５に示すように、ＢＵＦ２とＢＵＦ３は並列接続された差動対である。ＢＵＦ２には、ソースが相互接続され可変電流源Ｓ９２に接続されたトランジスタＴ９１、Ｔ９２がある。トランジスタＴ９１、Ｔ９２のドレインは、それぞれ抵抗Ｒ９１とＲ９２に接続されている。ＢＵＦ３には、ソースが相互接続され可変電流源Ｓ９３に接続されたトランジスタＴ９３、Ｔ９４がある。トランジスタＴ９３、Ｔ９４のドレインは、それぞれ抵抗Ｒ９１とＲ９２に接続されている。さらに、トランジスタＴ９１のドレインは、トランジスタＴ９３のドレインと接続されて、出力ノードＶＢ２となる。そのノードＶＢ２は、差動対Ｂ６のトランジスタＴ６４のゲートと同一のノードである。同様に、トランジスタＴ９２のドレインは、トランジスタＴ９４のドレインと接続されて、出力ノードＶＢ１となる。そのノードＶＢ１は、差動対Ｂ６のトランジスタＴ６３のゲートと同一のノードである。入力ノードＶＩＮ６、ＶＩＮ６＿Ｂ、ＥＶＩＮ６＿Ｂ、およびＥＶＩＮ６は、トランジスタＴ９１、Ｔ９２、Ｔ９３、およびＴ９４のゲートにそれぞれ位置していて、図４のＢＵＦ１、ＢＵＦ２、およびＢＵＦ３の入力ノードのＶＩＮ６、ＶＩＮ６＿Ｂ、ＥＶＩＮ６＿Ｂ、およびＥＶＩＮ６に対応している。

可変電流源Ｓ９２は、ＢＵＦ２から所定の電流ＩＢＵＦ２を流すよう調整できる。同様に、可変電流源Ｓ９３は、ＢＵＦ３から所定の電流ＩＢＵＦ３を流すよう調整できる。図５では各バッファあたり１つの可変電流源しか示していないが、どんな数と種類の可変電流源も各バッファに提供できることが理解されるべきである。例えば、可変電流源Ｓ９３は、ゲート電極を外部回路によって制御されるｎ−チャネルトランジスタなどであってもよい。

それぞれの電流源Ｓ９２、Ｓ９３は、各ＢＵＦ２、ＢＵＦ３から流す電流を調整できる。電流ＩＢＵＦ２、ＩＢＵＦ３を調整することにより、プリドライバ段のプリエンファシス値を調整できる。

一例として図４と表３を参照しながら、差動対Ａ６が出力ドライバ段の全電流の最大６０％の電流を流せる大きさに、差動対Ｂ６が出力ドライバ段の全電流の最大４０％の電流を流せる大きさであるとする。総合的なプリエンファシス比は、プリドライバ段の電流ＩＢＵＦ２とＩＢＵＦ３を調整することにより決定できる。総合的なプリエンファシス比は、次式で決定できる。

Ａｏｄ＋（Ｂｏｄ）（Ｃ２）：（Ｂｏｄ）（Ｃ３）
ここで、Ａｏｄは、出力ドライバ段の全電流に対する、差動対Ａ６に流れる電流Ｉ６１の電流比であり、Ｂｏｄは、出力ドライバ段の全電流に対する、差動対Ｂ６に流れる電流Ｉ６２の電流比であり、Ｃ２は、プリドライバ段の全電流に対する、ＢＵＦ２に流れる電流ＩＢＵＦ２の電流比であり、Ｃ３は、プリドライバ段の全電流に対する、ＢＵＦ３に流れる電流ＩＢＵＦ３の電流比である。

Ａｏｄを６０％、Ｂｏｄを４０％に設定したときの電流比Ｃ２とＣ３を表３に示す。データ信号のエンファシス比またはデエンファシス比は、実質的に（Ｂｏｄ）（Ｃ３）に等しい値になる。

稼働中は、ＢＵＦ１は差動対Ａ６を常に駆動している。ＢＵＦ２とＢＵＦ３は、データ信号と遅延データ信号との減算をしている。プリエンファシスをしないようにプリドライバ段を調整するためには、可変電流源Ｓ９２から１００％の電流ＩＢＵＦ２を流し、可変電流源Ｓ９３から０％の電流ＩＢＵＦ３を流すように調整する。この場合、ＢＵＦ３には電流が流れないため、また全ての電流がＢＵＦ２を流れるため、プリドライバ段を流れる全電流は、ＢＵＦ２を流れる電流ＩＢＵＦ２と等しい。従って、プリドライバ段を流れる全電流に対する電流ＩＢＵＦ２の電流比Ｃ２は１００％となり、プリドライバ段を流れる全電流に対する電流ＩＢＵＦ３の電流比Ｃ３は０％となる。

このプリエンファシス法によれば、どんなプリエンファシス量においても、特性劣化を皆無にまたは少なくできる。いくつかのプリエンファシス設定例を表３に示す。例えば表３に示すように、データ信号を２４％エンファシス／デエンファシスしたいときは、電流源Ｓ９２から４０％の電流ＩＢＵＦ２を流すように設定し、電流源Ｓ９３から６０％の電流ＩＢＵＦ３を流すように設定する。その結果、信号伝送中は出力信号は２４％エンファシスされ、非伝送時は２４％デエンファシスされる。

伝送路上の応答を補償するために、複数の遅延をもった入力にこの技術を適用できる。図６にその実施例を示す。

図７に示すように、ＢＵＦ４には、ソースが相互接続され可変電流源Ｓ９４に接続されたトランジスタＴ９５、Ｔ９６がある。トランジスタＴ９５、Ｔ９６のドレインは、それぞれ抵抗Ｒ９１とＲ９２に接続されている。さらに、トランジスタＴ９１とＴ９３のドレインは、トランジスタＴ９５のドレインと接続されて、出力ノードＶＢ２となる。そのノードＶＢ２は、差動対Ｂ６のトランジスタＴ６４のゲートと同一のノードである。同様に、トランジスタＴ９２とＴ９４のドレインは、トランジスタＴ９６のドレインと接続されて、出力ノードＶＢ１となる。そのノードＶＢ１は、差動対Ｂ６のトランジスタＴ６３のゲートと同一のノードである。入力ノードＥＶ２ＩＮ６＿Ｂ、およびＥＶ２ＩＮ６は、トランジスタＴ９５およびＴ９６のゲートにそれぞれ位置していて、図６のＢＵＦ４の入力ノードのＥＶ２ＩＮ６＿Ｂ、およびＥＶ２ＩＮ６に対応している。

ＢＵＦ４は、ノードＥＶ２ＩＮ６で正転遅延データ信号を受信し、入力ノードＥＶ２ＩＮ６＿Ｂで反転遅延データ信号を受信する。ＢＵＦ４のそれぞれのノードＥＶ２ＩＮ６、およびＥＶ２ＩＮ６＿Ｂで受信する正転遅延データ信号および反転遅延データ信号は、もとの正転信号ＶＩＮ６と反転信号ＶＩＮ６＿Ｂが第２の遅延時間だけ遅延されたものである。第２の遅延時間は、２単位間隔または伝送データレートの２期間と等しく、ＢＵＦ３のノードＥＶＩＮ６とＥＶＩＮ６＿Ｂで受信する遅延時間より長い。

ＢＵＦ４により、伝送が無いときに出力信号にデエンファシスを付加することができる。例えば、信号ＶＩＮ６がｈｉｇｈまたはｌｏｗに遷移して第２の遅延時間だけ変化が無ければ、プリドライバ段の全電流に対する電流ＩＢＵＦ４の電流比率Ｃ４に比例する量だけ、出力信号ＶＯＵＴ６がデエンファシスされる。

Ａｏｄを６０％に、Ｂｏｄを４０％にした例での電流比率Ｃ２、Ｃ３、Ｃ４を、表４に例示する。第１遅延後信号が付加的にデエンファシスされる割合は、（Ｂｏｄ）（Ｃ３）の半分である。第２遅延後信号が付加的にデエンファシスされる割合は、実質的に（Ｂｏｄ）（Ｃ４）である。

図６に示す第２の実施例の稼働中は、ＢＵＦ１は差動対Ａ６を常に駆動している。ＢＵＦ２、ＢＵＦ３、ＢＵＦ４は、データ信号と遅延データ信号と多ビット遅延データ信号との減算をしている。プリエンファシスをしないようにプリドライバ段を調整するためには、電流源Ｓ９２から１００％の電流ＩＢＵＦ２を流し、電流源Ｓ９３から０％の電流ＩＢＵＦ３を流し、電流源Ｓ９４から０％の電流ＩＢＵＦ４を流すように調整する。この場合、ＢＵＦ３とＢＵＦ４には電流が流れないため、また全ての電流がＢＵＦ２を流れるため、プリドライバ段を流れる全電流は、ＢＵＦ２を流れる電流ＩＢＵＦ２と等しい。従って、プリドライバ段を流れる全電流に対する電流ＩＢＵＦ２の電流比Ｃ２は１００％となり、プリドライバ段を流れる全電流に対する電流ＩＢＵＦ３の電流比Ｃ３は０％となり、プリドライバ段を流れる全電流に対する電流ＩＢＵＦ４の電流比Ｃ４は０％となる。

図６において示したプリエンファシス法について、いくつかのプリエンファシス設定例を表４に示す。例えば表４に示すように、伝送が無いときに６％の第２遅延デエンファシスで、データ信号を１２％エンファシス／デエンファシスしたいときは、電流源Ｓ９２から２５％の電流ＩＢＵＦ２を流すように設定し、電流源Ｓ９３から６０％の電流ＩＢＵＦ３を流すように設定し、電流源Ｓ９４から１５％の電流ＩＢＵＦ４を流すように設定する。その結果、信号伝送中は出力信号は１２％エンファシスされ、第１遅延後の非伝送時は１２％デエンファシスされる。第２遅延後の非伝送時はさらに６％デエンファシスされる。

この第２実施例によれば、出力ＶＯＵＴに余分の付加容量が加わっていないため、出力ドライバ段が容量が低レベルに維持できるため、出力ドライバ段において差動対Ａ６とＢ６が１００％の最大電流とされているため、プリドライバ段からの信号数が少ないため、数多くの小さなプリドライバが無いので、余分の付加容量による性能の劣化を図ることができる。

もちろん、伝送路上のより複雑な応答やより大きなロスに対処するため、より多くのバッファを加えることもできる。

図８にプリエンファシスの実施例のフローチャートを示す。実施例のプリエンファシス工程は、図４に示したように、プリドライバ段の中で電流減算がなされる回路に実装される。

プリエンファシス工程が開始されると、ステップＳ１００２へ進み、初期データ信号を受信し、ステップＳ１００４へ進む。例えば、図４に示すプリエンファシス工程では、プリドライバ段のバッファＢＵＦ１、ＢＵＦ２、ＢＵＦ３が入力ノードＶＩＮ６、ＶＩＮ６＿Ｂ、ＥＶＩＮ６＿Ｂ、ＥＶＩＮ６で入力信号を受け取る。

ステップＳ１００４で、初期データ信号の電流減算処理が行われ、ステップＳ１００６へ進む。例えば、図４に示すプリエンファシス工程では、ＢＵＦ２、ＢＵＦ３がノードＶＩＮ６、ＶＩＮ６＿Ｂ、ＥＶＩＮ６＿Ｂ、ＥＶＩＮ６で受信した入力信号の電流減算処理を実施する。

ステップＳ１００６で、初期データ信号に基づき中間データ信号を出力し、ステップＳ１００８へ進む。例えば、図４に示すプリエンファシス工程では、プリドライバ段のバッファで処理した信号が、出力ドライバ段の差動対Ａ６とＢ６へ出力される。

ステップＳ１００８で、中間データ信号を受信し、ステップＳ１０１０へ進む。例えば、図４に示すプリエンファシス工程では、出力ドライバ段の差動対Ａ６とＢ６が、ノードＶＡ１、ＶＡ２、ＶＢ１、ＶＢ２で信号を受信する。

ステップＳ１０１０で、中間データ信号について電流加算処理を実施し、ステップＳ１０１２へ進む。例えば、図４に示すプリエンファシス工程では、差動対Ａ６とＢ６が、ノードＶＡ１、ＶＡ２、ＶＢ１、ＶＢ２で信号を受信した入力信号に対して電流加算をする。

ステップＳ１０１２で、中間データ信号に基づいた最終データ信号を送信し、ステップＳ１０１４へ進む。例えば、図４に示すプリエンファシス工程では、出力ドライバがノードＶＯＵＴ６、ＶＯＵＴ６＿Ｂで信号を出力する。

ステップＳ１０１４で、プリエンファシス回路の電源が切れているかどうかを確認する。切れていなければステップＳ１００２へもどり、切れていれば終了する。

上述したように、本発明により、出力に余分の容量を付加することなく、プリエンファシス比率を柔軟に設定できる。これは、本発明が電流減算をプリドライバ段で行い、電流加算を出力ドライバ段で行うことにより可能になった。
本発明の特徴は、以下のようにまとめることができる。
（１．） 第１のデータ信号を受信し、第１のデータ信号に基づいて第２のデータ信号を出力する複数の、電流減算を実施する第１の差動対をもつ、プリドライバ段と、
電気的にプリドライバ段と接続され、プリドライバ段からの第２のデータ信号を受信する、伝送ラインに出力信号を伝送する第２の差動対をもつ、出力ドライバ段
からなる、ことを特徴とする出力ドライバ回路。
（２．） プリドライバ段の少なくとも１つの第１の差動対が多数の可変電流源の少なくとも１つに接続されている、ことを特徴とする（１．）に記載の出力ドライバ回路。
（３．） 出力ドライバの少なくとも１対の第２の差動対が、電流加算回路を形成するように接続されている、ことを特徴とする（１．）に記載の出力ドライバ回路。
（４．） プリドライバ段の複数の第１の差動対がカレントモード差動対で、その入力が小信号カレントモードロジックにより駆動される、ことを特徴とする（１．）に記載の出力ドライバ回路。
（５．） プリドライバ段の複数の第１の差動対がカレントモード差動対で、その入力がレイルツーレイルＣＭＯＳロジックにより駆動される、ことを特徴とする（１．）に記載の出力ドライバ回路。
（６．） 複数の可変電流源が、個々の第１の差動対の複数の入力の比率を変更できる、ことを特徴とする（１．）に記載の出力ドライバ回路。
（７．） 複数の可変電流源が、ゲートに可変電荷を受けるトランジスタである、ことを特徴とする（６．）に記載の出力ドライバ回路。
（８．） プリドライバ段の複数の第１の差動対が、該第１の差動対の入力数を必要な比率で選択できる機能を有する、ことを特徴とする（１．）に記載の出力ドライバ回路。
（９．） 第１のデータ信号をプリドライバ段で受信し、
プリドライバ段で第１のデータ信号について第１の差動対で電流減算を実施し、
第１のデータ信号に基づいて第２のデータ信号を出力し、
出力ドライバ段で第２のデータ信号を受信し、
出力ドライバ段で、第２の差動対で第２のデータ信号について電流加算処理を実施し、
第２のデータ信号に基づいて出力信号を伝送する、
ことを特徴とするデータ信号のプリエンファシス方法。
（１０．） 第１のデータ信号が、
第１のデータ信号の反転である、第１の反転データ信号と、
第１の所定量だけ遅延された第１のデータ信号である、第１の遅延データ信号と、
第１の遅延データ信号の反転である、第１の反転遅延データ信号と、
からなることを特徴とする（９．）に記載のデータ信号のプリエンファシス方法。
（１１．） 第１のデータ信号がさらに、
第１のデータ信号の反転である、第１の反転データ信号と、
別の所定量だけ遅延された第１のデータ信号である、複数の第１の遅延データ信号と、
複数の第１の遅延データ信号の反転である、それぞれの第１の反転遅延データ信号と、
からなることを特徴とする（９．）に記載のデータ信号のプリエンファシス方法。
（１２．） プリドライバ段の少なくともひとつの差動対を、少なくともひとつの可変電流源に接続する、ことを特徴とする（９．）に記載のデータ信号のプリエンファシス方法。
（１３．） 出力ドライバの少なくとも一対の第２の差動対を、電流加算回路を構成するように接続する、ことを特徴とする（９．）に記載のデータ信号のプリエンファシス方法。
（１４．） プリドライバ段の第１の差動対の入力を、小信号カレントモードロジックにより駆動する、ことを特徴とする（９．）に記載のデータ信号のプリエンファシス方法。
（１５） プリドライバ段の第１の差動対の入力を、レイルツーレイルＣＭＯＳロジックにより駆動する、ことを特徴とする（９．）に記載のデータ信号のプリエンファシス方法。
（１６．） 可変電流源により第１の差動対の入力比率を変更する、ことを特徴とする（１２．）に記載のデータ信号のプリエンファシス方法。
（１７．） 可変電流源が、ゲートに可変電荷を受けるトランジスタである、ことを特徴とする（１６．）に記載のデータ信号のプリエンファシス方法。
（１８．） プリドライバ段の第１の差動対の数により、個々の第１の差動対入力数を必要な比率に選択する、ことを特徴とする９．に記載のデータ信号のプリエンファシス方法。

以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形や、修正を含むことは、勿論である。

出力ドライバ段でアナログ電流減算によるプリエンファシスのブロック図である。 減算によるプリエンファシスを示す波形図である。 アナログ電流減算のＤＡＣ構成の一例を示す図である。 本発明に係るプリドライブ段でアナログ電流減算によるプリエンファシスの一例を示す図である。 第１実施例のプリエンファシスにおいて、プリドライブ段の中の２番目と３番目のバッファのＢＵＦ２とＢＵＦ３の一例を示す図である。 本発明に係る多段入力遅延を有する第２実施例のプリエンファシスの一例を示す図である。 第２実施例のプリエンファシスにおいて、プリドライブ段の中の２番目と３番目と４番目のバッファのＢＵＦ２とＢＵＦ３とＢＵＦ４の一例を示す図である。 プリエンファシス過程のフローチャート図である。

符号の説明

Ｔ１１，Ｔ１２，Ｔ１３，Ｔ１４，Ｔ４１，Ｔ４２，Ｔ６１，Ｔ６２，Ｔ６３，Ｔ６４，Ｔ９１，Ｔ９２，Ｔ９３，Ｔ９４，Ｔ９５，Ｔ９６ トランジスタ
Ｒ１，Ｒ２，Ｒ４１，Ｒ４２，Ｒ６１，Ｒ６２，Ｒ９１，Ｒ９２ 抵抗
Ｓ１，Ｓ２，Ｓ４１，Ｓ６１，Ｓ６２，Ｓ９２，Ｒ９３，Ｓ９４ 電流源

Claims (4)

1. 第１のデータ信号をプリドライバ段で受信し、
   プリドライバ段で第１のデータ信号について第１の差動対で電流減算を実施し、
   第１のデータ信号に基づいて第２のデータ信号を出力し、
   出力ドライバ段で第２のデータ信号を受信し、
   出力ドライバ段で、第２の差動対で第２のデータ信号について電流加算処理を実施し、
   第２のデータ信号に基づいて出力信号を伝送する、
   ことを特徴とするデータ信号のプリエンファシス方法。
2. 第１のデータ信号が、
   第１のデータ信号の反転である、第１の反転データ信号と、
   第１の所定量だけ遅延された第１のデータ信号である、第１の遅延データ信号と、
   第１の遅延データ信号の反転である、第１の反転遅延データ信号と、
   からなることを特徴とする請求項1に記載のデータ信号のプリエンファシス方法。
3. 第１のデータ信号を受信し、第１のデータ信号に基づいて第２のデータ信号を出力する複数の、電流減算を実施する第１の差動対をもつ、プリドライバ段と、
   電気的にプリドライバ段と接続され、プリドライバ段からの第２のデータ信号を受信する、伝送ラインに出力信号を伝送する第２の差動対をもつ、出力ドライバ段
   からなる、ことを特徴とする出力ドライバ回路。
4. プリドライバ段の少なくとも１つの第１の差動対が多数の可変電流源の少なくとも１つに接続されており、
   出力ドライバの少なくとも１対の第２の差動対が、電流加算回路を形成するように接続されている、
   ことを特徴とする請求項３に記載の出力ドライバ回路。

Images