JP2006177898A - 半導体装置および半導体装置のテスト方法 - Google Patents

Abstract

【課題】
任意の波形劣化率でテスト信号の信号波形を劣化させる技術を提供する。また、製造時のプロセスばらつきの影響が少ないテスト回路を構成する技術を提供する。
【解決手段】
出力パスと、入力パスと、テスト信号生成回路とを具備する半導体装置を構成する。その半導体装置内において、テスト信号生成回路は、テストデータから生成され、前記出力パス上を転送される第１テスト信号の振幅と位相の少なくとも一方を変更して第２テスト信号を生成し、前記第２テスト信号を前記入力パスに供給する。そして、前記第１テスト信号と前記第２テスト信号を用いて前記出力パスと前記入力パスをテストする。また、その半導体装置は、前記テストデータと前記第２テスト信号から得られる受信テストデータとを比較し、比較結果に基づいて前記出力パスと前記入力パスが正しく動作することができるか否かを判定する。
【選択図】 図３

Description

本発明は、半導体装置に関し、特に半導体装置内部に搭載されるテスト回路およびその半導体装置のテスト方法に関する。

近年、半導体装置間のデータ転送速度が高速化しており、例えば数Ｇｂｐｓ（ギガビット／秒）といった高いデータレートでの伝送が実現している。一般的に、パラレル伝送では、信号間のスキュー調整が困難となるため、高速伝送にはシリアル伝送が用いられる傾向にある。
また、受信したデータを半導体装置内部で処理する場合などは、パラレル処理によってデータ処理が行われている。そのため、信号送受信回路には、シリアル−パラレル変換を行う回路（以下、ＳｅｒＤｅｓ回路と呼ぶ。）を備えている。このようなＳｅｒＤｅｓ回路は、パラレルデータをシリアルデータに変換するシリアライザとシリアルデータをパラレルデータに変換するデシリアライザとを備えている。

データの伝送速度が高速になるということは、より高い周波数でのデータの送受信が行われるということである。高い周波数でデータの送受信を行った場合、伝送途中でのデータの信号波形の劣化を無視することが困難な場合がある。したがって、信号波形が変化してしまったデータが供給される場合であっても、ＳｅｒＤｅｓ回路が正常に動作するかどうかを予めテストしておく必要がある。そのため、一般的にＳｅｒＤｅｓ回路は、正常に回路が動作しているかテストするためのテスト信号を出力するテスト信号生成回路を備えている。テスト信号生成回路は、ＳｅｒＤｅｓ回路の送信回路側から出力されるテストデータを、そのまま折り返して受信回路側へ戻すことによってテストを実行している（例えば、特許文献１参照）。テスト時において、ＳｅｒＤｅｓ回路は、送信回路側から出力されたテストデータと折り返されたテストデータとの比較を行い、回路が正常に動作しているかどうか判断している。

図１は、従来のテスト信号生成回路１００の構成を示す回路図である。図１に示されているように、従来のテスト信号生成回路１００は、第１出力ノードＮ２０１と第２出力ノードＮ２０２を有する差動増幅回路１０１と、第１キャパシタ１０２と、第２キャパシタ１０３とを含んで構成されている。その第１キャパシタ１０２は、接地線Ｖ_ＳＳと第１出力ノードＮ２０１との間に接続されている。同様に第２キャパシタ１０３は、接地線Ｖ_ＳＳと第２出力ノードＮ２０２との間に接続されている。差動増幅回路１０１は、第１トランジスタＭ２０１と第２トランジスタＭ２０２を有する差動トランジスタ対と、その差動トランジスタ対と接地線Ｖ_ＳＳとの間に接続された定電流源Ｍ２０３と、第１抵抗素子Ｒ２０１と第２抵抗素子Ｒ２０２とを含んで構成されている。第１抵抗素子は、電源線Ｖ_ＤＤと第１ノードＮ２０１との間に接続されている。同様に第２抵抗素子Ｒ２０２は、電源線Ｖ_ＤＤと第２出力ノードＮ２０２との間に接続されている。

図１を参照すると、テスト信号生成回路１００は、接地線Ｖ_ＳＳと第１出力ノードＮ２０１との間に第１キャパシタ１０２を備えることで、第１抵抗素子Ｒ２０１と第１キャパシタ１０２とによるローパスフィルタ（積分回路）を構成している。それによって、テスト信号生成回路１００は、第１トランジスタＭ２０１に入力される第１差動入力Ｄｍａｉｎ＋に応答して、その第１差動入力Ｄｍａｉｎ＋の信号波形を劣化させた第１出力信号Ｄｏｕｔ−を出力している。同様に第２抵抗素子Ｒ２０２と第２キャパシタ１０３もローパスフィルタ（積分回路）を構成し、それによってテスト信号生成回路１００は、第２差動入力Ｄｍａｉｎ−の信号波形を劣化させた第２出力信号Ｄｏｕｔ＋を出力している。

特開２００２−３６８８２７号公報

図１に示されている従来のテスト信号生成回路１００は、抵抗素子とキャパシタとで構成されたローパスフィルタ（積分回路）によって、テスト信号の波形を劣化させている。これによって、チップ外部から供給される実際の信号波形が劣化している場合に対応したテストを実現している。

従来のテスト信号生成回路１００は、ローパスフィルタ（積分回路）を構成する抵抗素子の抵抗値と、キャパシタの容量値とによって周波数に対する波形劣化率が決定してしまう。しかしながら、チップ外部から供給される実際の信号波形は、一定の比率では劣化しない場合がある。テスト信号の信号波形を任意に変化させて、テストを実行することができる技術が望まれている。

また、抵抗素子と容量素子とでは、それぞれ独立にプロセスばらつきの影響を受ける。そのため、ローパスフィルタ（積分回路）による波形劣化率も、当然にそのプロセスばらつきの影響を受ける。したがって、従来のテスト信号生成回路１００は、所望の劣化信号とは異なる劣化信号を生成してしまうことがある。回路の製造時のプロセスばらつきの影響が少ないテスト信号生成回路を構成する技術が望まれている。

以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

上記の課題を解決するために、出力パスと、入力パスと、テスト信号生成回路（１０）とを具備する半導体装置（１）を構成する。その半導体装置（１）内において、テスト信号生成回路（１０）は、テストデータから生成され、前記出力パス上を転送される第１テスト信号の振幅または位相の少なくとも一方を変更して第２テスト信号を生成し、前記第２テスト信号を前記入力パスに供給する。そして、前記第１テスト信号と前記第２テスト信号を用いて前記出力パスと前記入力パスをテストする。また、その半導体装置（１）は、前記テストデータと前記第２テスト信号から得られる受信テストデータとを比較する比較回路（７）を含む構成にすることが望ましい。半導体装置（１）は、比較回路（７）が実行する比較結果に基づいて前記出力パスと前記入力パスが正しく動作することができるか否かを判定する。

これによって、テストデータを構成する信号列に対して、任意のタイミングで振幅の異なる信号を含ませることが可能になる。そのため、一定の振幅で出力パスから供給されるテストデータをそのまま入力パスに戻すテストに比較して、実際に高速データ通信を介して供給されるデータに近い信号波形を有するテスト信号を使用して半導体装置の動作テストを実現することができる。

本発明によると、任意の波形劣化率でテスト信号の信号波形を劣化させることができる。また、本発明によると、製造時のプロセスばらつきの影響が少ないテスト回路を構成することが可能である。そのため、より信頼性の高いテストを実行することが可能になる。

［第１の実施形態］
以下に図面を参照して、本発明を実施するための形態について説明を行う。図２は、本発明のテスト信号生成回路１０を搭載する半導体装置の構成を例示する回路図である。本発明のテスト信号生成回路１０は、出力パスからの信号を入力パスに戻してテストを行う半導体回路に適用可能である。そこで、以下の実施の形態においては、１チップで構成されるＳｅｒＤｅｓ（Serializer−Deserializer：シリアライザ−デシリアライザ）回路を例に説明を行っていく。

図２を参照すると、本実施の形態のＳｅｒＤｅｓ回路１は、パラレルで供給される出力信号を出力シリアルデータに変換するシリアライザ３と、シリアライザ３から供給される出力シリアルデータをＳｅｒＤｅｓ回路１の外部に出力するドライバ４と、ＳｅｒＤｅｓ回路１の外部から供給される入力シリアルデータを受信するレシーバ９と、レシーバ９から出力される入力シリアルデータと、後述するテスト信号とを選択的に出力する選択回路５と、ＣＤＲ６１を有するデシリアライザ６と、シリアライザ３とデシリアライザ６との各々にクロックを供給するＰＬＬ回路８とを含んで構成されている。デシリアライザ６は、選択回路５を介して供給される入力シリアルデータまたはテスト信号をパラレルデータに変換している。

そして、ＳｅｒＤｅｓ回路１は、テストを実行するために使用される機能として、テスト信号生成回路１０と、テストパターン発生回路２と、テストパターン比較回路７と、遅延テストデータ生成回路１７と、制御回路１６とをさらに含んで構成されている。テストパターン発生回路２は、本実施の形態におけるテストデータを出力するテストデータ供給回路である。テストパターン発生回路２は、テスト用のデータであるテストデータ（Ｄｍａｉｎ＋、Ｄｍａｉｎ−）をシリアライザ３と遅延テストデータ生成回路１７とに出力している。このテストパターン発生回路２は、複数のパターンのテストデータを生成する機能を有する構成であることが好ましい。その場合に、テストパターン発生回路２は、複数のパターンの中から任意のテストデータを選択的に出力する。そうすることで、ＳｅｒＤｅｓ回路１は多様なテストを実行することができる。

遅延テストデータ生成回路１７は、シリアライザ３から出力されるテストデータに応答して、そのテストデータを１ビット遅延させた遅延テストデータ（Ｄｐｏｓｔ＋、Ｄｐｏｓｔ−）を生成する遅延データ生成回路である。本発明において、上述の、遅延テストデータ生成回路１７によって生成される遅延テストデータ（Ｄｐｏｓｔ＋、Ｄｐｏｓｔ−）は、遅延テストデータ生成回路１７によって生成されることに制限されていない。例えば、本実施の形態のＳｅｒＤｅｓ回路が、プレエンファシス機能を有する出力バッファを備えている場合、そのプレエンファシス機能を実現するための反転信号の生成機能を利用して遅延テストデータ（Ｄｐｏｓｔ＋、Ｄｐｏｓｔ−）を生成することも可能である。テスト信号生成回路１０は、入力される信号の信号波形を変更する機能を有する回路である。テスト信号生成回路１０は、ノードＮ１を介してＳｅｒＤｅｓ回路の出力パスに接続されている。テスト信号生成回路１０は、そのノードＮ１を介して受け取るテストデータと、遅延テストデータ生成回路１７から出力される遅延テストデータとに基づいてテスト信号を生成している。なお、テスト信号生成回路１０の詳細な回路構成については後述する。

制御回路１６は、テスト信号生成回路１０に供給する制御信号を生成する制御ブロックである。本実施の形態のテスト信号生成回路１０は、出力データの信号波形を可変的に変形する機能を備えている。テスト信号生成回路１０は、制御回路１６から入力される制御信号に応答して、出力データの信号波形の波形劣化率を変更している。

テストパターン比較回路７は、テストパターン発生回路２から出力されるテストデータと、テスト信号生成回路１０から出力されるテスト信号に基づいて入力パスが正常に機能しているかどうかを比較によって判定する比較回路である。テスト信号生成回路１０によって生成されたテスト信号は、選択回路５を介してデシリアライザ６に供給される。テストパターン比較回路７は、デシリアライザ６によってテスト信号が適切にパラレルデータに変換されたかなどの判断に基づいて入力パスの機能を監視している。

図３は、第１の実施形態におけるテスト信号生成回路１０の詳細な構成を示す回路図である。図３示されているように、第１の実施形態のテスト信号生成回路１０は、出力端子ＯＵＴ１、ＯＵＴ２に同一極性で接続された２つの差動増幅回路である、第１バッファ回路１１と第２バッファ回路１２とによって構成されている。第１の実施形態における第１バッファ回路１１は、ノードＮ１を介して供給されるテストデータを受ける差動増幅回路である。

図３に示されているように、第１バッファ回路１１は、第１差動トランジスタＭ１と第２差動トランジスタＭ２とを有する第１差動対と、その第１差動対と接地線Ｖ_ＳＳとの間に接続される第１電流源１３と、その第１差動トランジスタ側の出力ノードＮ２（以下、第１出力ノードと呼ぶ。）と電源線Ｖ_ＤＤとの間に接続される第１抵抗素子Ｒ１と、第２差動トランジスタ側の出力ノードＮ３（以下、第２出力ノードと呼ぶ。）と電源線Ｖ_ＤＤに接続される第２抵抗素子Ｒ２とを含んで構成されている。

第１の実施形態における第２バッファ回路１２は、遅延テストデータを受ける差動増幅回路である。第２バッファ回路１２は、第３差動トランジスタＭ３と第４差動トランジスタＭ４とを有する第２差動対と、その第２差動トランジスタ対と接地線Ｖ_ＳＳとの間に接続される第２電流源１４とを備えて構成されている。第２バッファ回路１２はさらに、第３差動トランジスタＭ３の出力ノードＮ５に接続される第１抵抗素子Ｒ１と、第４差動トランジスタＭ４の出力ノードＮ６に接続される第２抵抗素子Ｒ２を含むことで差動バッファアンプを構成している。第３差動トランジスタＭ３の出力ノードＮ５と、第１出力ノードＮ２とは互いに同極性で接続されている。同様に、第４差動トランジスタの出力ノードＮ６と第２出力ノードＮ３も互いに同極性で接続されている。

前述したように、テスト信号生成回路１０には、テストデータ（Ｄｍａｉｎ＋／Ｄｍａｉｎ−）と、そのテストデータを１ビット遅延させた遅延テストデータ（Ｄｐｏｓｔ＋／Ｄｐｏｓｔ−）とが供給されている。テストデータは、第１テスト信号Ｄｍａｉｎ＋とその第１テスト信号Ｄｍａｉｎ＋を反転させた第２テスト信号Ｄｍａｉｎ−とで構成されている。同様に遅延テストデータは、第１遅延テスト信号Ｄｐｏｓｔ＋とその第１遅延テスト信号Ｄｐｏｓｔ＋を反転させた第２遅延テスト信号Ｄｐｏｓｔ−とで構成されている。

図３に示されているように、第１差動トランジスタＭ１には、第１テスト信号Ｄｍａｉｎ＋が供給され、第２差動トランジスタＭ２には第２テスト信号Ｄｍａｉｎ−が供給されている。また、第１電流源１３は、第１電流Ｉｍａｉｎを生成して第１差動対に供給している。同様に、第２差動対を構成している第３差動トランジスタＭ３には第１遅延テスト信号Ｄｐｏｓｔ＋が供給され、第４差動トランジスタＭ４には第２遅延テスト信号Ｄｐｏｓｔ−が供給されている。第２バッファ回路１２に備えられた第２電流源１４は、第２電流Ｉｐｏｓｔを生成して第２差動対に供給している。この第２電流Ｉｐｏｓｔは、前述の第１電流Ｉｍａｉｎに比較して電流値が小さい電流であり、下記（１）式を満たす電流である。
第１電流Ｉｍａｉｎ＞第２電流Ｉｐｏｓｔ … （１）

図４は、テストデータ（Ｄｍａｉｎ＋／Ｄｍａｉｎ−）、遅延テストデータ（Ｄｐｏｓｔ＋／Ｄｐｏｓｔ−）および出力データ（Ｄｏｕｔ＋／Ｄｏｕｔ−）の動作波形を示すタイミングチャートである。図４（ａ）は、テストデータ（Ｄｍａｉｎ＋／Ｄｍａｉｎ−）の動作波形を示し、図４（ｂ）は、遅延テストデータ（Ｄｐｏｓｔ＋／Ｄｐｏｓｔ−）の動作波形を示している。さらに、図４（ｃ）は、出力データ（Ｄｏｕｔ＋／Ｄｏｕｔ−）の動作波形を示している。

図４（ａ）を参照すると、時刻ｔ１から時刻ｔ８までにテストデータ（Ｄｍａｉｎ＋／Ｄｍａｉｎ−）としてデータＤ１１〜データＤ１５が供給されている。同様に、図４（ｂ）を参照すると、データＤ１１〜データＤ１５を遅延させた遅延データＤ２１〜Ｄ２５が時刻ｔ２から時刻ｔ９の期間に供給されている。図４（ａ）および図４（ｂ）に示されているよう、例えば、データＤ１１に対応する遅延データがＤ２１であり、同様にデータＤ１２に対応する遅延データは遅延データＤ２１である。

また、図４（ｃ）を参照すると、時刻ｔ１から時刻ｔ８の期間に、出力データ（Ｄｏｕｔ＋／Ｄｏｕｔ−）としてデータＤ３１〜データＤ３５が出力される。図４（ｃ）に示されているように、データが遷移するビット（期間Ｔ１、Ｔ３、Ｔ４、Ｔ５、Ｔ７）の出力データ（Ｄｏｕｔ＋／Ｄｏｕｔ−）の振幅は、データが遷移しないビット（期間Ｔ２、Ｔ６）出力データ（Ｄｏｕｔ＋／Ｄｏｕｔ−）の振幅よりも小さくなる。これは、低周波成分であるデータが遷移しないビットに比べて、高周波成分であるデータが遷移するビットの信号が劣化していることを示している。すなわち、ローパスフィルタとして動作することを示している。また、期間Ｔ２から期間Ｔ３へ遷移したときの出力データは、このとき入力されるテストデータの波形Ｓ２と比較して、異なった波形Ｓ１を有している。また、期間Ｔ４から期間Ｔ５へ遷移する時の出力データは、このとき入力されるテストデータの波形Ｓ４と比較して、同様の波形Ｓ３を有している。このように、本実施の形態のテスト信号生成回路１０は、テストデータ（Ｄｍａｉｎ＋／Ｄｍａｉｎ−）の信号波形と同様の波形を有する出力データと、異なる波形（ジッタを有する波形）の出力データとを生成して入力パスに戻すことが可能である。

以下に、図５に示されている真理値表を使用して、本実施の形態のテスト信号生成回路１０におけるデータの遷移動作について説明を行う。図５は、本実施の形態のテスト信号生成回路１０の動作を示す真理値表である。前述したように、第１差動対の入力端子（ＩＮ１、ＩＮ２）には、第１テスト信号Ｄｍａｉｎ＋と第２テスト信号Ｄｍａｉｎ−とが入力される。テストデータ（Ｄｍａｉｎ＋、Ｄｍａｉｎ−）が差動入力であるので、第１テスト信号Ｄｍａｉｎ＋がＨｉｇｈレベルの場合、第２テスト信号Ｄｍａｉｎ−は常にＬｏｗレベルである。同様に、第２差動対の入力端子（ＩＮ３、ＩＮ４）には、第１遅延信号Ｄｐｏｓｔ＋と第２遅延信号Ｄｐｏｓｔ−とが入力される。以下の説明においては、入力される信号がＨｉｇｈレベルであるときに“１”を使用し、Ｌｏｗレベルであるときに“０”を使用して説明を行う。また、本発明の理解を容易にするために、以下の説明では電源電圧をＶｄｄ［Ｖ］とし、接地線Ｖ_ＳＳの電圧を０［Ｖ］であるものとする。また、第１抵抗素子Ｒ１の抵抗と第２抵抗素子Ｒ２の抵抗値は各々Ｒ［Ω］であるものとする。

図５を参照すると、第１差動トランジスタＭ１の入力端子ＩＮ１が“０”であり、第３差動トランジスタＭ３の入力端子ＩＮ３が“０”のとき、出力端子ＯＵＴ１の電圧Ｖｏｕｔ１は、
電圧Ｖｏｕｔ１＝Ｖｄｄ−Ｒ（Ｉｍａｉｎ＋Ｉｐｏｓｔ）
で表される。このとき、第２差動トランジスタＭ２の入力端子ＩＮ２が“１”であり、第４差動トランジスタＭ４の入力端子ＩＮ４が“１”であるので、出力端子ＯＵＴ２の電圧Ｖｏｕｔ２は、
電圧Ｖｏｕｔ２＝Ｖｄｄ
となる。

また、第１差動トランジスタＭ１の入力端子ＩＮ１が“０”であり、第３差動トランジスタＭ３の入力端子ＩＮ３が“１”のとき、出力端子ＯＵＴ１の電圧Ｖｏｕｔ１は、
電圧Ｖｏｕｔ１＝Ｖｄｄ−Ｒ×Ｉｍａｉｎ
で表される。このとき、第２差動トランジスタＭ２の入力端子ＩＮ２が“１”であり、第４差動トランジスタＭ４の入力端子ＩＮ４が“１”であるので、出力端子ＯＵＴ２の電圧Ｖｏｕｔ２は、
電圧Ｖｏｕｔ２＝Ｖｄｄ−Ｒ×Ｉｐｏｓｔ
となる。

同様に、各々の入力端子（ＩＮ１〜ＩＮ４）の信号に対応する出力電圧（Ｖｏｕｔ１、Ｖｏｕｔ２）を求めると、図５の領域５３に示されている電圧値を得ることができる。領域５４は、このときのテスト信号生成回路１０から出力される出力電圧（（Ｄｏｕｔ＋）−（Ｄｏｕｔ−））を示している。図５を参照すると、各々の入力端子（ＩＮ１〜ＩＮ４）に入力される各信号（（Ｄｍａｉｎ＋／Ｄｍａｉｎ−）（Ｄｐｏｓｔ＋／Ｄｐｏｓｔ−））に応答して出力されるテスト信号生成回路１０の出力電圧（（Ｄｏｕｔ＋）−（Ｄｏｕｔ−））は、
（（Ｄｏｕｔ＋）−（Ｄｏｕｔ−））＝−Ｒ（Ｉｍａｉｎ＋Ｉｐｏｓｔ）
（（Ｄｏｕｔ＋）−（Ｄｏｕｔ−））＝−Ｒ（Ｉｍａｉｎ−Ｉｐｏｓｔ）
（（Ｄｏｕｔ＋）−（Ｄｏｕｔ−））＝ Ｒ（Ｉｍａｉｎ＋Ｉｐｏｓｔ）
（（Ｄｏｕｔ＋）−（Ｄｏｕｔ−））＝ Ｒ（Ｉｍａｉｎ−Ｉｐｏｓｔ）
を得る。この式から明らかなように、出力電圧（（Ｄｏｕｔ＋）−（Ｄｏｕｔ−））は、第１電流Ｉｍａｉｎと第２電流Ｉｐｏｓｔとの比によって定めることが可能である。

ここで、
Ｖ２＝Ｒ（Ｉｍａｉｎ＋Ｉｐｏｓｔ）
Ｖ１＝Ｒ（Ｉｍａｉｎ−Ｉｐｏｓｔ）
−Ｖ１＝−Ｒ（Ｉｍａｉｎ−Ｉｐｏｓｔ）
−Ｖ２＝−Ｒ（Ｉｍａｉｎ＋Ｉｐｏｓｔ）
として、テスト信号生成回路１０から出力される出力データ（Ｄｏｕｔ＋／Ｄｏｕｔ−）の動作を説明する。図６は、第１テスト信号Ｄｍａｉｎ＋の変化の様子と、そのときの第１遅延信号Ｄｐｏｓｔ＋の変化の様子との対応を示すテーブルである。領域６１は、期間Ｔ_ｎ−１から期間Ｔ_ｎを経て期間Ｔ_ｎ＋１へ期間が遷移するときの第１テスト信号Ｄｍａｉｎ＋の変化を示している。領域６２は、期間Ｔ_ｎから期間Ｔ_ｎ＋１における第１遅延信号Ｄｐｏｓｔ＋の変化を示している。前述したように、第１遅延信号Ｄｐｏｓｔ＋は、第１テスト信号Ｄｍａｉｎ＋を１ビット遅延させた信号である、従って、図６に示されているように、期間Ｔ_ｎ−１から期間Ｔ_ｎにおける第１テスト信号Ｄｍａｉｎ＋が、期間Ｔ_ｎから期間Ｔ_ｎ＋１における第１遅延信号Ｄｐｏｓｔ＋として第３差動トランジスタＭ３の入力端子ＩＮ３に入力される。

図７は、第１差動トランジスタＭ１と、第３作動トランジスタＭ３とに入力される信号（Ｄｍａｉｎ＋、Ｄｐｏｓｔ＋）の変化の様子と、その変化に対応して出力データが遷移する様子を示したテーブルである。図７を参照すると、領域７１は、期間Ｔ_ｎにおける第１テスト信号Ｄｍａｉｎ＋と第１遅延信号Ｄｐｏｓｔ＋との組合せ（Ｄｍａｉｎ＋、Ｄｐｏｓｔ＋）を示している。また領域７２は、期間Ｔ_ｎ＋１における第１テスト信号信号Ｄｍａｉｎ＋と第１遅延信号Ｄｐｏｓｔ＋との組合せ（Ｄｍａｉｎ＋、Ｄｐｏｓｔ＋）を示している。図７の領域７３は期間Ｔ_ｎから期間Ｔ_ｎ＋１における出力電圧の遷移する様子を示している。図７に示されているように、例えば、期間Ｔ_ｎにおける組合せ（Ｄｍａｉｎ＋、Ｄｐｏｓｔ＋）が（１、１）であり、期間Ｔ_ｎ＋１における組合せ（Ｄｍａｉｎ＋、Ｄｐｏｓｔ＋）が（０、１）であるとき（図７の７０ｃの場合）には、出力データはＶ２から−Ｖ１に遷移する。

図７に示されているように、期間Ｔ_ｎ＋１で＋Ｖ１に遷移する場合、−Ｖ１から＋Ｖ１に遷移する場合と、−Ｖ２から＋Ｖ１に遷移する場合がある。同様に、期間Ｔ_ｎ＋１で−Ｖ１に遷移する場合、＋Ｖ１から−Ｖ１に遷移する場合と、＋Ｖ２から−Ｖ１に遷移する場合がある。以下に、この出力データの遷移をグラフを使用して詳細に説明する。

図８は、図７に示されている出力電圧の遷移の様子を表したグラフであり、一般的にＥＹＥパターン（または、ＥＹＥ開口）と呼ばれる図である。図７で説明したように、本実施の形態のテスト信号生成回路１０における（Ｄｏｕｔ＋）−（Ｄｏｕｔ−）が、期間Ｔ_ｎ＋１で＋Ｖ１に遷移するパターンとしては、−Ｖ１から＋Ｖ１に遷移する場合と、−Ｖ２から＋Ｖ２に遷移する場合がある。

ここで、Ｖ＝０と交差する直線は、以下の４種類が存在する。
−Ｖ１→＋Ｖ１ … 直線１
＋Ｖ１→−Ｖ１ … 直線２
−Ｖ２→＋Ｖ１ … 直線３
＋Ｖ２→−Ｖ１ … 直線４
本実施の形態の信号波形の劣化（以下、jitterと呼ぶ。）は、これらの直線（直線１〜４）とＶ＝０との交点の時間の最小値と最大値との差として定義することができる。なお、以下の説明においては、本発明の理解を容易にするためにＲｉｓｅ Ｔｉｍｅ（立ち上がり時間）とＦａｌｌ Ｔｉｍｅ（立ち下り時間）とが等しい場合を例に説明を行う。

Ｒｉｓｅ Ｔｉｍｅ＝Ｆａｌｌ Ｔｉｍｅのとき、直線１とＶ＝０との交点における時刻は、直線２とＶ＝０との交点における時刻と同じ時刻ｔ０１となる。同様に直線３とＶ＝０との交点における時刻は、直線４とＶ＝０との交点における時刻と同じ時刻ｔ０２となる。従って、求めるjitterは、−Ｖ１→＋Ｖ１（直線１）とＶ＝０との交点における時刻ｔ０１と、−Ｖ２→＋Ｖ１（直線３）とＶ＝０との交点における時刻ｔ０２によって表すことができ、下記（２）式に示される値となる。

ｔ０２−ｔ０１＝jitter … （２）
図９は、図８のＥＹＥパターンから直線１と直線３とを抽出して表したグラフである。図９を参照すると、−Ｖ１から＋Ｖ１に遷移する場合、時刻Ｔ０１において遷移を開始し、時刻Ｔ０２において遷移が終了している。また、−Ｖ２から＋Ｖ１に遷移する場合も時刻Ｔ０１において遷移を開始し、時刻Ｔ０２において遷移が終了している。従って時間Ｔ１２（Ｔ０２−Ｔ０１）がＲｉｓｅ Ｔｉｍｅと同義となる。この時間Ｔ１２において、直線１の任意の時刻ｔｎでの電圧Ｖ（ｔ）を、
Ｖ_０１（ｔ）＝（２×Ｖ１）・ｔ／Ｔ１２−Ｖ１
とすると、Ｖ_０１（ｔ）＝０となるときのｔを求めることで、ｔ０１の値を特定することができる。よって、
（２×Ｖ１）・ｔ／Ｔ１２−Ｖ１＝０
ならば、
ｔ＝Ｔ１２／２ … （３）
が求められ、
ｔ０１＝Ｔ１２／２
を得ることができる。同様に、時刻ｔ０２を求めると、
ｔ０２＝Ｔ１２×Ｖ２／（Ｖ１＋Ｖ２） … （４）
を得ることができる。

前述の（２）式から、jitterはｔ０１とｔ０２とによって定まる。（２）式に（３）式と（４）式の値を代入すると、
jitter＝ｔ０２−ｔ０１
＝Ｔ１２×Ｖ２／（Ｖ１＋Ｖ２）−Ｔ１２／２
＝（１−Ｖ１／Ｖ２）／（２×（１＋Ｖ１／Ｖ２））×Ｔ１２ … （５）
が求められる。

この（５）式から明らかなように、jitterは振幅比Ｖ１／Ｖ２と、Ｒｉｓｅ Ｔｉｍｅ（またはＦａｌｌ Ｔｉｍｅ）とによって特定することができる。

前述のように、Ｖ１とＶ２とは、第１電流Ｉｍａｉｎと第２電流Ｉｐｏｓｔとの比を変更することで変更することが可能である。よって、本実施の形態のテスト信号生成回路１０は、第１電流Ｉｍａｉｎと第２電流Ｉｐｏｓｔの電流値を可変にすることで、高周波成分が損出し、jitterが注入された出力データ（Ｄｏｕｔ＋／Ｄｏｕｔ−）を出力することが可能である。また、第１電流Ｉｍａｉｎと第２電流Ｉｐｏｓｔを、負荷抵抗Ｒ１、Ｒ２と相対精度が確保された基準抵抗をを元に生成することにより、第１電流Ｉｍａｉｎと第２電流Ｉｐｏｓｔと負荷抵抗Ｒ１、Ｒ２の積はプロセスばらつきの影響をほとんど受けない。このため、高周波成分の損出もプロセスばらつきの影響をほとんど受けないように設定することが可能である。

［第２の実施形態］
以下に、図面を使用して本発明の第２の実施形態について説明を行う。図１０は、第２の実施形態におけるテスト信号生成回路１０の構成を示す回路図である。図１０に示されているように、第２の実施形態におけるテスト信号生成回路１０は、第１バッファ回路１１と第２バッファ回路１２とを含んで構成されている。第２の実施形態における第１バッファ回路１１は、ノードＮ１を介して供給されるテストデータを受けるＣＭＯＳバッファ回路である。図１０に示されているように、第２の実施形態の第１バッファ回路１１は、入力端子２１を介して第２テスト信号Ｄｍａｉｎ−を受ける第１インバータＭ１と、入力端子２４を介して第１テスト信号Ｄｍａｉｎ＋を受ける第２インバータＭ２とで構成されている。第１インバータＭ１の出力は、ノードＮ１１を介して出力端子２３から出力される。同様に、第２インバータＭ２の出力は、ノードＮ１２を介して出力端子２６から出力される。

図１０に示されているように、第１インバータＭ１は、第１ＰチャネルトランジスタＭ１Ｐと、第１ＮチャネルトランジスタＭ１ＮとでＣＭＯＳインバータを構成している。その第１ＰチャネルトランジスタＭ１Ｐは、出力インピーダンスＲｐｍａｉｎを有している。同様に、第１ＮチャネルトランジスタＭ１Ｎは、出力インピーダンスＲｎｍａｉｎを有している。また、第２インバータＭ２もＣＭＯＳインバータを構成している。そのＣＭＯＳインバータの各々のトランジスタ（Ｍ２Ｐ，Ｍ２Ｎ）は、出力インピーダンスＲｐｍａｉｎおよび出力インピーダンスＲｎｍａｉｎを有している。

また、第２の実施形態における第２バッファ回路１２は、入力端子２２を介して第２遅延信号Ｄｐｏｓｔ−を受ける第３インバータＰ１と、入力端子２５を介して第１遅延信号Ｄｐｏｓｔ＋を受ける第４インバータＰ２とで構成されている。第３インバータＰ１の出力はノードＮ１１を介して出力端子２３に接続されている。同様に、第４インバータＰ２の出力は、ノードＮ１２を介して出力端子２６に接続されている。

第３インバータＰ１および第４インバータＰ２の各々は、同様の構成を有するＣＭＯＳインバータである。図１０を参照すると、第３インバータＰ１のＰチャネルトランジスタＰ１Ｐは、出力インピーダンスＲｐｐｏｓｔを有している。同様に、第３インバータＰ１のＮチャネルトランジスタＰ１Ｎは、出力インピーダンスＲｎｐｏｓｔを有している。同様に、第４インバータＰ２Ｎを構成する各々のトランジスタも、出力インピーダンスＲｐｐｏｓｔおよび出力インピーダンスＲｎｐｏｓｔを有している。

本実施の形態における各トランジスタの出力インピーダンスは、センター値をＲｐ＝Ｒｎとするように設計されたものであることが好ましい。それによって、
Ｒｐｍａｉｎ＝Ｒｎｍａｉｎ＝Ｒｍａｉｎ
Ｒｐｐｏｓｔ＝Ｒｎｐｏｓｔ＝Ｒｐｏｓｔ
を満たすことが可能になる。各トランジスタが上記式に示される条件を満たすことで、出力電圧Ｖ１、Ｖ２の制御をより適切に実行することが可能になる。

また、ＭＯＳトランジスタの出力インピーダンスは、温度、電源電圧の変動等の影響を受ける。後述するように、第２の実施形態のテスト信号生成回路１０における出力電圧（Ｖ１、Ｖ２）は、第１バッファ回路１１および第２バッファ回路１２の出力インピーダンスによって特定することができる。したがって、第２の実施形態におけるテスト信号生成回路１０は、さらに出力インピーダンス調整機能を備える構成であることが好ましい。

図１１は、第２の実施形態にけるテスト信号生成回路１０の動作を示す真理値表である。第２の実施形態において、第１バッファ回路１１に入力されるテストデータ（Ｄｍａｉｎ＋、Ｄｍａｉｎ−）は、第１の実施形態と同様である。また、第２バッファ回路１２に入力される遅延テストデータ（Ｄｐｏｓｔ＋／Ｄｐｏｓｔ−）も第１の実施形態と同様である。図１１を参照すると、入力端子２１に入力される第１テスト信号Ｄｍａｉｎ＋と、入力端子２２に入力される第１遅延信号Ｄｐｏｓｔ＋とのレベルが同相の場合、つまり、
第１テスト信号Ｄｍａｉｎ＋＝第１遅延信号Ｄｐｏｓｔ＋
第２テスト信号Ｄｍａｉｎ−＝第２遅延信号Ｄｐｏｓｔ−
であるときは、出力電圧（Ｄｏｕｔ＋）−（Ｄｏｕｔ−）は明らかに、
電圧Ｖ２＝｜（Ｄｏｕｔ＋）−（Ｄｏｕｔ−）｜＝Ｖ_ＤＤ−Ｖ_ＳＳ … （６）
となる。

ここで、入力端子２１に入力される第１テスト信号Ｄｍａｉｎ＋と、入力端子２２に入力される第１遅延信号Ｄｐｏｓｔ＋とが逆相の場合、つまり、
第１テスト信号Ｄｍａｉｎ＋＝−（第１遅延信号Ｄｐｏｓｔ＋）
第２テスト信号Ｄｍａｉｎ−＝−（第２遅延信号Ｄｐｏｓｔ−）
（“−”符号は反転を示す）
であるときを出力電圧Ｖ１を求める。図１１を参照して、
第１テスト信号Ｄｍａｉｎ＋＝０
第２テスト信号Ｄｍａｉｎ−＝１
第１遅延信号Ｄｐｏｓｔ＋＝１
第１遅延信号Ｄｐｏｓｔ−＝０
のときを例に出力電圧Ｖ１を求める。上記の条件における出力端子２３の出力電圧Ｄｏｕｔ＋は、
Ｄｏｕｔ＋＝｛Ｒｎｍａｉｎ／（Ｒｐｐｏｓｔ＋Ｒｎｍａｉｎ）｝×（Ｖ_ＤＤ−Ｖ_ＳＳ）
で与えられる。同様に、出力端子２６の出力電圧Ｄｏｕｔ−は、
Ｄｏｕｔ−＝｛Ｒｎｐｏｓｔ／（Ｒｐｍａｉｎ＋Ｒｎｐｏｓｔ）｝×（Ｖ_ＤＤ−Ｖ_ＳＳ）
で与えられる。ここで、各トランジスタの出力インピーダンスが
Ｒｐｍａｉｎ＝Ｒｎｍａｉｎ＝Ｒｍａｉｎ
Ｒｐｐｏｓｔ＝Ｒｎｐｏｓｔ＝Ｒｐｏｓｔ
とすると、
Ｄｏｕｔ＋＝｛Ｒｍａｉｎ／（Ｒｐｏｓｔ＋Ｒｍａｉｎ）｝×（Ｖ_ＤＤ−Ｖ_ＳＳ）
Ｄｏｕｔ−＝｛Ｒｐｏｓｔ／（Ｒｍａｉｎ＋Ｒｐｏｓｔ）｝×（Ｖ_ＤＤ−Ｖ_ＳＳ）
を得ることができる。したがってこのときの出力電圧Ｖ１として
出力電圧Ｖ１＝｜（Ｄｏｕｔ＋）−（Ｄｏｕｔ−）｜
＝｛（Ｒｐｏｓｔ−Ｒｍａｉｎ）／（Ｒｍａｉｎ＋Ｒｐｏｓｔ）｝
×（Ｖ_ＤＤ−Ｖ_ＳＳ） … （７）
が求まる。この（７）式と、上述の（６）式より、振幅比Ｖ１／Ｖ２を求めると、
Ｖ１／Ｖ２＝（Ｒｐｏｓｔ−Ｒｍａｉｎ）／（Ｒｍａｉｎ＋Ｒｐｏｓｔ）…（８）
を得ることができる。

（８）式より明らかなように、第２の実施形態のテスト信号生成回路１０は、第１バッファ回路１１と第２バッファ回路１２との出力インピーダンスを変更することで振幅比Ｖ１／Ｖ２を制御することができる。

図１２は、第２の実施形態における、可変的に出力インピーダンスを制御する機能を有するテスト信号生成回路１０の構成を示す回路図である。図１２に示されている回路は、テスト信号生成回路１０における、第２テスト信号Ｄｍａｉｎ−と第２遅延信号Ｄｐｏｓｔ−とを受ける出力段（以下、第１出力段と記載する。）を示している。図１２を参照すると、第１出力段は、第１インバータＭ１と第５インバータＰ１１と第６インバータＰ１２とを含んで構成されている。図１２に示されているように、第５インバータＰ１１は、ＰチャネルトランジスタＰ１１ＰとＮチャネルトランジスタＰ１１ＮとでＣＭＯＳインバータを構成している。また第５インバータＰ１１は、さらに、ＰチャネルトランジスタＰ１１Ｐと電源線Ｖ_ＤＤとの間に接続されている第１スイッチトランジスタＳＴ１と、ＮチャネルトランジスタＰ１１Ｎと接地線Ｖ_ＳＳとの間に接続される第２スイッチトランジスタＳＴ２とを含んで構成されている。

第１スイッチトランジスタＳＴ１のゲートは入力端子３１に接続されている。同様に第２スイッチトランジスタＳＴ２のゲートは入力端子３２に接続されている。入力端子３１と入力端子３２との各々は、前述した制御回路１６（図示されず）に接続されている。第５インバータＰ１１は、制御回路１６から供給される制御信号（ＳＷ１、ＳＷ２）に応答してスイッチトランジスタ（ＳＴ１、ＳＴ２）のオン／オフを切り替えている。この第１スイッチトランジスタＳＴ１および第２スイッチトランジスタＳＴ２のインピーダンスは、Ｖ１、Ｖ２に影響を与えない程度に十分に小さい値であることが好ましい。

また、図１２に示されているように、第６インバータＰ１２は第５インバータＰ１１と同様の構成を有する回路である。第５インバータＰ１１と同様に、第６インバータＰ１２は、第３スイッチトランジスタＳＴ３と第４スイッチトランジスタＳＴ４とを備えている。各々のスイッチトランジスタ（ＳＴ３、ＳＴ４）のゲートは入力端子（３３、３４）とを介して制御回路１６に接続されている。第６インバータＰ１２は、制御回路１６から供給される制御信号（ＳＷ３、ＳＷ４）に応答してスイッチトランジスタ（ＳＴ３、ＳＴ４）のオン／オフを切り替えている。

ここで、図１２の第５インバータＰ１１を構成する各々のトランジスタ（Ｐ１１Ｐ、Ｐ１１Ｎ）の出力インピーダンスをＲｐｏｓｔ０とする。同様に、第６インバータＰ１２を構成する各々のトランジスタ（Ｐ１２Ｐ、Ｐ１２Ｎ）の出力インピーダンスをＲｐｏｓｔ１とする。また、第１インバータＭ１の出力インピーダンスをＲｍａｉｎとする。このとき、
Ｒｐｏｓｔ０≠Ｒｐｏｓｔ１≠Ｒｍａｉｎ
とすることで、制御回路１６から供給される制御信号（ＳＷ１〜ＳＷ４）に応答して出力インピーダンスの切り替えが可能なテスト信号生成回路１０を構成することができる。以下、具体的な値を使用して第２の実施形態のテスト信号生成回路１０の動作を説明する。

ここで、第１インバータＭ１の出力インピーダンスＲｍａｉｎ＝１００［Ω］であり、第５インバータＰ１１の出力インピーダンスＲｐｏｓｔ０＝８００［Ω］であり、第６インバータＰ１２の出力インピーダンスＲｐｏｓｔ１＝４００［Ω］である場合を例に説明をする。図１３は、各出力インピーダンスが上記の値をとる場合の、振幅比Ｖ１／Ｖ２を示すテーブルである。図１３に示されているように、第５インバータＰ１１と第６インバータＰ１２との各々がオフ状態の場合、出力端子２３からは、第１テスト信号Ｄｍａｉｎ＋の信号波形と同様の波形を有する出力データが出力される。図１３に示されているように、制御回路１６から出力される制御信号に応答して第５インバータＰ１１をオン状態とし、第６インバータＰ１２をオフ状態としたときは、振幅比Ｖ１／Ｖ２は０．７８となる。同様に第５インバータＰ１１をオフ状態とし、第６インバータＰ１２をオン状態としたときの振幅比Ｖ１／Ｖ２は０．６０となり、第５インバータＰ１１と第６インバータＰ１２との各々をオン状態としたときの振幅比Ｖ１／Ｖ２は０．４５となる。

このように、第２の実施形態のテスト信号生成回路１０は、そのテスト信号生成回路１０を構成するＣＭＯＳインバータの出力インピーダンスを変更することで振幅比Ｖ１／Ｖ２を制御することができる。よって、第２の実施形態のテスト信号生成回路１０は、振幅比Ｖ１／Ｖ２を変更することで、高周波成分が劣化し、jitterが注入された出力データ（Ｄｏｕｔ＋／Ｄｏｕｔ−）を出力することが可能である。

図１は、従来のテスト信号生成回路１００の構成を示す回路図である。 図２は、第１の実施形態におけるテスト信号生成回路１０を搭載する半導体装置の構成を例示する回路図である。 図３は、第１の実施形態におけるテスト信号生成回路１０の詳細な構成を示す回路図である。 図４は、図４は、テストデータ、遅延テストデータおよび出力データの動作波形を示すタイミングチャートである。 図５は、第１の実施形態のテスト信号生成回路１０の動作を示す真理値表である。 図６は、第１テスト信号Ｄｍａｉｎ＋と、第１遅延信号Ｄｐｏｓｔ＋との対応を示すテーブルである。 図７は、出力データが遷移する様子を示したテーブルである。 図８は、出力電圧の遷移の様子を表した一般的にＥＹＥパターンである。 図９は、ＥＹＥパターンから直線１と直線３とを抽出して表したグラフである。 図１０は、第２の実施形態におけるテスト信号生成回路１０の構成を示す回路図である。 図１１は、第２の実施形態にけるテスト信号生成回路１０の動作を示す真理値表である。 図１２は、第２の実施形態における、テスト信号生成回路１０の他の構成を示す回路図である。 図１３は、第２の実施形態における、出力インピーダンスを変化させた場合の振幅比Ｖ１／Ｖ２を示すテーブルである。

符号の説明

１…ＳｅｒＤｅｓ回路
２…テストパターン発生回路
３…シリアライザ
４…ドライバ
５…選択回路
６…デシリアライザ
６１…ＣＤＲ
７…テストパターン比較回路
８…ＰＬＬ回路
９…レシーバ
１０…テスト信号生成回路
１６…制御回路
１７…遅延テストデータ生成回路
１１…第１バッファ回路
１２…第２バッファ回路
Ｒ１…第１抵抗素子、 Ｒ２…第２抵抗素子
Ｍ１…第１差動トランジスタ、 Ｍ２…第２差動トランジスタ
Ｍ３…第３差動トランジスタ、 Ｍ４…第４差動トランジスタ
１３…第１電流源、 １４…第２電流源
Ｎ１〜Ｎ７…ノード
ＯＵＴ１、ＯＵＴ２…出力端子
Ｖ_ＤＤ…電源線、 Ｖ_ＳＳ…接地線
１００…テスト信号生成回路
１０１…差動増幅回路
１０２…第１キャパシタ
１０３…第２キャパシタ
Ｍ２０１…第１トランジスタ
Ｍ２０２…第２トランジスタ
Ｍ２０３…定電流源
Ｒ２０１…第１トランジスタ
Ｒ２０２…第２トランジスタ
Ｎ２０１…第１出力ノード
Ｎ２０２…第２出力ノード

Claims (13)

1. 出力パスと、
   入力パスと、
   半導体内において、テストデータから生成され、前記出力パス上を転送される第１テスト信号の振幅と位相の少なくとも一方を変更して第２テスト信号を生成し、前記第２テスト信号を前記入力パスに供給するテスト信号生成回路と
   を具備し、
   前記第１テスト信号と前記第２テスト信号を用いて前記出力パスと前記入力パスをテストする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記テストデータと前記第２テスト信号から得られる受信テストデータとを比較し、比較結果に基づいて前記出力パスと前記入力パスが正しく動作することができるか否かを判定する比較回路
   をさらに具備する半導体装置。
3. 請求項１または２に記載の半導体装置において、
   前記テスト信号生成回路は、
   前記テストデータとして供給される差動入力信号を受け出力端に差動出力を出力する第１差動増幅器と、
   前記出力端に前記第１差動増幅器と同一極性で接続された第２差動増幅器と
   を具備し、
   前記第２差動増幅器は、
   前記差動入力信号を１ビット遅延させた遅延差動入力信号に応答して差動出力信号を生成し、前記差動出力を前記出力端に供給する
   半導体装置。
4. 請求項３に記載の半導体装置において、
   前記差動入力信号は入力データ列と、前記入力データ列を反転させた反転入力データ列とを含み、
   前記第１差動増幅器は、前記入力データ列に応答して反転出力データ列を生成して第１出力端に供給し、前記反転入力データ列に応答して正転出力データ列を生成して第２出力端に供給し、
   前記差動トランジスタ対は、前記入力データ列を１ビット遅延させた遅延入力データ列に応答して特定反転出力データ列を生成して前記第１出力端に供給し、前記反転入力データ列を１ビット遅延させた遅延反転入力データ列に応答して特定正転出力データ列を生成して前記第２出力端に供給する
   半導体装置。
5. 請求項４に記載の半導体装置において、
   前記第１差動増幅器は、
   前記特定差動トランジスタ対に特定電流を供給する特定電流源
   を含み、
   前記電流源は、前記特定電流源が供給する特定電流に比較して一定比の電流を前記差動トランジスタ対に供給する
   半導体装置。
6. 請求項１または２に記載の半導体装置において、
   前記テスト信号生成回路は、
   前記テストデータに応答して一定振幅の出力データを出力する第１バッファ回路と、
   前記テストデータを１ビット遅延させた遅延テストデータを受ける第２バッファ回路と
   を具備し、
   前記第２バッファ回路は、
   前記遅延テストデータに応答して、前記出力データの出力振幅と異なる振幅の特定出力データを生成し、前記特定出力データを前記第１バッファの出力端に供給する
   半導体装置。
7. 請求項６に記載の半導体装置において、
   前記テストデータは、データ列と前記データ列の位相を反転させた反転データ列とを含み、
   前記第１バッファ回路は、
   前記データ列に応答して第１反転信号を出力する第１インバータと、
   前記反転データ列に応答して第２反転信号を出力する第２インバータと、
   を含み、
   前記第２バッファ回路は、
   前記データ列を１ビット遅延させた遅延データ列に応答して特定第１反転信号を生成し、前記特定第１反転信号を前記第１インバータの出力端に供給する特定第１反転回路と、
   前記反転データ列を１ビット遅延させた遅延反転データ列に応答して特定第２反転信号を生成し、前記特定第２反転信号を前記第２インバータの出力端に供給する特定第２反転回路と
   を含み、
   前記特定第１反転回路と前記特定第２反転回路との各々は、前記第１インバータまたは前記第２インバータと異なる出力インピーダンスを有する
   半導体装置。
8. 請求項７に記載の半導体装置において、
   前記特定第１反転回路と、前記特定第２反転回路との少なくとも一方は、
   各々異なる出力インピーダンスを有する複数のＣＭＯＳインバータと、
   前記複数のＣＭＯＳインバータの駆動を制御するスイッチと
   を有し、
   前記スイッチは、制御回路から供給される制御信号に応答して、前記特定第１反転回路、または前記特定第２反転回路の出力インピーダンスを特定する
   半導体装置。
9. （ａ）半導体内において、テストデータから生成され、前記出力パス上を転送される第１テスト信号の振幅と位相の少なくとも一方を変更して第２テスト信号を生成するステップと、
   （ｂ）前記第２テスト信号を前記入力パスに供給するステップと、
   （ｃ）前記テストデータと前記第２テスト信号から得られる受信テストデータとを比較し、比較結果に基づいて前記出力パスと前記入力パスが正しく動作することができるか否かを判定するステップ
   を具備する
   半導体装置のテスト方法。
10. 請求項９に記載の半導体装置のテスト方法において、
    前記（ａ）ステップは、さらに、
    前記テストデータとして供給される差動入力信号に応答して第１出力信号を生成するステップと、
    前記差動入力信号を１ビット遅延させた遅延差動入力信号に応答して第２出力信号を生成するステップと、
    前記第１出力信号と前記第２出力信号に基づいて前記テスト信号を生成するステップ
    を具備する
    半導体装置のテスト方法。
11. 請求項１０に記載の半導体装置のテスト方法において、
    前記（ａ）ステップは、さらに、
    第１電流に応答して前記第１出力信号を生成するステップと、
    前記第１電流と異なる電流値である特定電流に応答して前記第２出力信号を生成するステップ
    を具備する
    半導体装置のテスト方法。
12. 請求項９に記載の半導体装置のテスト方法において、
    前記（ａ）ステップは、さらに、
    テストデータに応答して一定振幅の出力データを出力するステップと、
    前記テストデータを１ビット遅延させた遅延テストデータを生成するステップと、、
    前記遅延テストデータに応答して、前記出力データの出力振幅と異なる振幅の特定出力データを生成するステップと、
    前記テストデータと、前記特定出力データとに基づいて前記テスト信号を生成するステップ
    を具備する
    半導体装置のテスト方法。
13. 請求項１２に記載の半導体装置のテスト方法において、
    前記（ａ）ステップは、さらに、
    前記テストデータは、データ列と前記データ列の位相を反転させた反転データ列とを含み、
    前記データ列に応答して第１反転信号を出力するステップと、
    前記反転データ列に応答して第２反転信号を出力するステップと、
    前記データ列を１ビット遅延させた遅延データ列に応答して特定第１反転信号を生成するステップと、
    前記反転データ列を１ビット遅延させた遅延反転データ列に応答して、前記特定第１反転信号と異なる出力インピーダンスを有する特定第２反転信号を生成するステップ
    を具備する
    半導体装置のテスト方法。

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