TWI593232B - 單端可建置式多模式驅動器 - Google Patents

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Description

單端可建置式多模式驅動器
本發明之實施例大致有關於電子設備，特別是關於一單端可建置式多模式驅動器。
在設備或元件間訊號通訊當中，常用一驅動電路或裝置來驅動訊號。舉例而言，一驅動器需執行在一高速記憶介面中驅動訊號或類似程序。
各種不同習知電路技術可用於驅動器電路。上述技術就複雜度與結構面而言可包括具有或沒有終端電阻之電壓模式驅動器、差分驅動器以及電流模式驅動器。
然而，此類習知驅動器技術有很大的限制。此類電路通常有很大的功耗，或在選擇一差分結構時必須有雙倍速度。再者，習知電路結構對區別的環境的反應一般都受到限制，故可能提供了阻抗及電壓擺幅，增添在某些用途方面的困難性。
本發明之實施例大致關於一種單端可建置式多模式驅動器。
在本發明第一方面，一單端驅動器裝置之實施例包括用以接收一輸入訊號之一輸入、用以在一通訊通道上傳輸一源自該輸入訊號之被驅動訊號之輸出、一獨立建置該驅動器裝置之一終端電阻之機制、以及一不修改該裝置之供應電壓而獨立建置該被驅動訊號之一電壓擺幅之機制。
在本發明第二方面，一系統包括一通訊通道、耦合於該通訊通道以提供一被驅動訊號之一單端驅動器裝置，該傳輸裝置包括一獨立建置該驅動器裝置之終端電阻之機制以及一不修改驅動器裝置之供應電壓而獨立建置被驅動訊號之電壓擺幅之機制、以及耦合於該通訊通道以接收被驅動訊號之一接收裝置。
在本發明第三方面，一用於訊號溝通之系統之一實施例包括具有一第一單端驅動器裝置以及一第一接收器裝置之一第一設備、以及經由一通訊通道耦合於第一設備之一第二設備，其中通訊通道包括一第二單端驅動器裝置以及一第二接收器裝置。第一驅動器裝置及第二驅動器裝置之終端電阻與電壓擺幅皆為可獨立建置的，且第一設備之第一驅動器裝置之電壓擺幅與終端電阻可建置成不同於第二驅動器裝置之電壓擺幅與終端電阻。
在本發明第四方面，一建置一通訊介面之方法包括：決定一第一設備與一第二設備間一介面之參數，其中第一設備包括一可建置式驅動器，第二設備包括一接收裝置；依據所決定之參數而獨立建置第一設備之驅動器裝置之終端電阻；不修改第一設備之供應電壓且依據所決定之參數而獨立建置第一設備之驅動器裝置之電壓擺幅。
本發明之實施例大致關於一種單端可建置式多模式驅動器。
在一些實施例中，一方法、裝置或系統提供一單端可 建置式多模式驅動器。在一些實施例中，一裝置或系統提供一驅動器，以提供給定訊號(signaling)，像是用於高速線路介面之驅動器包括例如動態隨存記憶體(Dynamic Random Access Memory；DRAM)介面。在一些實施例中，一驅動器就電壓擺幅特性及終端電阻係為可建置的。在一些實施例中，驅動器為一多模式模式，所謂多模式係指於多個不同速度之下操作。
有許多驅動器電路技術可供利用。但是現存之驅動器結構都呈現出一個或多個下列之問題：(1)過多功耗；(2)差分結構需兩倍操作速度；(3)對於終端電阻並非可建置；(4)對於電壓擺幅並非可建置；(5)供應電壓與電壓擺幅有密切關聯；(6)需要具有大解耦電容之電壓調整器；(7)有限的資料速率。
在一些實施例中，一裝置包括有用以接收一輸入訊號之一輸入、用以在一通訊通道上傳輸源自該輸入訊號之一被驅動訊號之一輸出、一建置該驅動器裝置之終端電阻之機制、以及一建置該被驅動訊號之電壓擺幅之機制。
在一些實施例中，一系統包括有一通訊通道、耦合於該通訊通道以提供一被驅動訊號之一驅動器裝置、以及耦合於該通訊通道以接收該被驅動訊號之一接收裝置，該傳輸裝置包括一建置該驅動器裝置之終端電阻之機制以及一 建置該被驅動裝置之電壓擺幅之機制。
第1圖繪示一I/O連結之元件實施例。在此實施例中，提供了電性連接於兩設備之一單通道I/O連結之功能區塊。如圖所示平行資料105被一序列器110序列化，被序列化之輸出由一驅動器130所接收，以經由一通道135傳輸。序列器110與驅動器130可透過由一鎖相迴路(Phase Lock Loop；PLL)電路115所產生之一時脈訊號125予以計時(clocked)，PLL電路使用一參考時脈訊號120來產生該時脈訊號125。序列化資料經由通道135傳輸並由一訊號等化器140接收，等化器提供等化資料訊號給一時脈及資料回復元件145。時脈及資料回復元件提供回復資料給一解序列器155、提供一回復時脈訊號150給等化器140與解序列器155。解序列器155將資料解序列並產生一平行資料輸出160。
操作當中，I/O連結100有很大部分之功耗是用在驅動器130。在一些實施例中，驅動器130為一可建置式多模式驅動器，可被建置而控制功耗。
第2圖繪示一單端電壓模式驅動器。在此例示中，一單端(相對於差分者)驅動器200可例如提供速度達1Gbps(每秒十億位元)之傳輸。在此例示中，驅動器200用以驅動訊號經由一通道(CHAN)270到一接收器(RX)280，驅動器200之通道連接透過一第一電容器(C1)262﹁而接地，接收器280的通道連接透過一第二電容器(C2)282﹁而接地。驅動器200包括電晶體M11 210、M21 216、M12 220、M22 226…M1N 230、M2N 236，係作為開關使用，其終端之變化具有電阻器R11 212~R2N 234之開關式組合，即如電晶體所控制。
驅動器200相較於特定技術之一優點在於驅動器一般只消耗動態功率。然而，處在較高資料速率之下(像是大於2Gbps)訊號完整度表現可能因訊號反射與供電彈跳(supply bounce)而急速惡化，如此限制了速度及位元誤差率(Bit Error Rate；BER)。因此，在較高速率之下，有兩種技術常被用來對抗訊號反射與供電彈跳。若是要減輕反射，可在接收器端及傳輸器端二者皆使用一終端電阻器。若是要減輕供電彈跳效應，則使用差分電路結構。但這兩種結構或方法有很大功率代償，此將更詳細說明於後。
第3圖繪示一單端電壓模式驅動器，其具有位於傳輸側及接收側之終端電阻。在此例示中，一驅動器300經由一通道(CHAN)370耦合於一接收器(RX)380，其中對驅動器300之通道連接係透過一第一電容器(C1)362接地，而接收器380的通道連接透過一第二電容器(C2)382接地。驅動器300包括一第一電晶體(M1)310，作為一電壓VDDQ與一第一電阻器(R1)312之第一端之間的開關，其中R2 314的第二端耦合於CHAN 370。驅動器300更包括一第二電晶體(M2)316，作為接地面與第二電阻器(R2)314之第一端之間的開關，其中R2 314的第二端耦合於R1 312的第二端以及CHAN 370。
在操作當中，除了用到動態電流之外，驅動器300還 在高狀態時汲取大致等於VDDQ/2R之一靜態電流(R是R1及Rt的電阻值)。例如，若VDDQ=1.2V，2R=100 ohms，靜態電流近似12 mA，此對可能有許多此類通道存在於裝置中之行動應用而言過高。在低狀態時，驅動器基本上不汲取電流。
第4圖為一驅動器系統結構之元件示意圖。在此例示中，可使用低供應電壓來降低功率。但此供應電壓是從位於晶片之外之開關調整器產生。在操作當中存在一困難，是關於致能一驅動器使其以低電壓擺幅(由一晶片上調整器得到)、單端結構之條件正確地工作。在此例示中，供應為Vs/2，而非標準的VDD，且擺幅是Vs/4。因此輸出擺幅會關聯於一外部供應。
在此例示中，旋轉率控制(slew rate control)430藉由阻抗控制420來達成，牽涉到以調整閘極電壓Vsr控制P型金氧半導體(P-type Metal Oxide Semiconductor；PMOS)設備電阻。預加強(pre emphasis)410藉由複製相同單元驅動器並輸入過去與現在的樣本經過每一驅動器來達成。
在此例示中，驅動器的輸出電阻藉由讓預驅動器PreDrvr偏擺於零跟PVDD之間來控制。PVDD是依據N型金氧半導體(N-type Metal Oxide Semiconductor；NMOS)設備電阻而設定(與NMOS的Vgs有關)。在最終階段NMOS電晶體只操作於三極區(triode region；resistive region)。相對地，在一些實施例中，設備係操作於三極以及電流源模式二者，視電晶體而定。
第5圖繪示一電壓模式差分驅動器。可以用差分結構來減輕供電彈跳及一般模式噪音。第5圖繪示一可能之電壓模式差分驅動器之實施。在此例示中，一驅動器500包括一第一差分結構510及一第二差分結構520。第一差分結構510經由一第一通道(CHAN-1)570耦合於一接收器(RX)580，第二差分結構520經由一第二通道(CHAN-2)572耦合於接收器580。每一差分結構之通道連接分別經由一第一電容器(C1)562、564而接地，且接收器580之兩輸入個別透過一第二電容器(C2)582、584而接地。每一差分結構包括一第一電晶體(M1)510或520，作為一電壓VDDQ與一第一電阻器(R1)512或522之第一端之間的開關，其中第一電阻器512或522之第二端耦合於通道570或572。每一差分結構更包括一第二電晶體(M2)516或526，作為接地面與一第二電阻器(R2)514或524之第一端之間的開關，其中第二電阻器514或524之第二端耦合於通道570或572。
在此結構中，從供應汲取來的淨電流是固定的，不論位元狀態為何，故能減輕供電彈跳。靜態電流由VDDQ/4R表示(例如，R1=R2=Rt=R)，對R=50 ohms且VDD=1.2V而言，提供6mA電流汲取。雖第5圖之裝置消耗一同等單端結構之一半功率(就相同電壓擺幅)，驅動器需單端結構的兩倍操作速度以維持相同每只接腳頻寬效率。在較高速度時，對通道之要求會在許多應用方面施予過多限制。此外，電壓擺幅不易建置或程式控制，因此功耗不易與資料速度 相調適。
第6圖繪示一電流模式邏輯(Current-Mode Logic；CML)驅動器。在此例示中，一電流源(I)640耦合於一第一電晶體(M1)610之第一端以及一第二電晶體(M2)620，其中M1 610的第二端耦合於一第一通道(CHAN-1)670以及一電阻器(R)612的第一端，R 612的第二端接地，M2 620的第二端耦合於一第二通道(CHAN-2)672以及一電阻器(R)622之第一端，R 622的第二端接地。一接收器(RX)680的第一端耦合於CHAN-1 670以及一終端電阻器(2＊Rt)682的第一端，而RX 680的第二端耦合於CHAN-2 672以及終端電阻器682的第二端。
電流模式邏輯驅動器能提供以電流修改擺幅之彈性，故此類驅動器常被使用。然而，一CML驅動器像是驅動器600汲取一靜態電流，不論其輸出之狀態為何。為此之故，CML驅動器一般不適合用於資料以突發(burst)傳輸之場合。
第7圖繪示一單端電流模式驅動器。在此例示中，一電晶體(M1)710的第一端耦合於一電壓源VDD，M1 710的第二端耦合於一通道(CHAN)770及一電阻器(R)712的第一端，R712的第二端接地。一接收器(RX)780的第一端耦合於CHAN 770及一終端電阻器(Rt)782的第一端，Rt 782的第二端接地。然而一單端電流模式驅動器如驅動器700大致消耗一差分驅動器如第6圖之驅動器600兩倍的電流(就類似電壓擺幅)，故有很大限制。
在一些實施例中，一驅動器包括可讓操作比習知驅動器更為提升之元件。在一些實施例中，驅動器包括降低功耗並提供更佳每只接腳頻寬效率之元件，藉此減少驅動器之有效擺幅(或電流)並提供更多驅動器之可用電流給一連結負載。
第8A圖繪示一可建置式單端驅動器結構之一實施例。在此例示中，一驅動器800(在此稱第一類型驅動器，Type I driver)經由一通道(CHAN)870耦合於具有一終端電阻(Rt)882之一接收器裝置。驅動器800包括一第一電晶體(M1)作為一電壓VDD與一第一電阻器(R1)812之第一端之間的開關，R1 812的第二端耦合於CHAN 870的傳輸器側。驅動器800更包括一第二電晶體(M2)816作為接地面與一第二電阻器(R2)814之第一端之間的開關，R2 814的第二端耦合於CHAN 870。在一些實施例中，驅動器更包括一第三電晶體(M3)826作為接地面與一第三電阻器(R3)824之第一端之間的開關，R3 824的第二端耦合於CHAN 870。
在一些實施例中，電晶體M1 810及M3 826作為開關，藉此M1/R1與M3/R3之串聯連接間的分壓可用來設定驅動器輸出的電壓擺幅。藉由提供可獨立於供電而設定(藉由調整電阻值)之電壓擺幅，輸出電壓及功耗可最小化以適合於特殊介面。在一些實施例中，第8A圖之結構不需偏壓而操作，可應用在啟動時間重要的場合。在一些實施例中，驅動器800可用來提供比單端電流模式驅動器更 為改善的功耗效率。
雖第8A圖將驅動器電路之支路(在此稱為串，string)繪示為單一串，但每一串也是可代表複數並聯串的。在一些實施例中，驅動器裝置800的可程式控制性及可建置性由複數電晶體及電阻器之串所提供，其中驅動器800只包括用來提供正確輸出阻抗或電流容量的串。在一些實施例中，複數個串可用來追蹤系統的過程/電壓/溫度(Process,Voltage,Temperation；PVT)變化。例如，第8A圖的M1 810及R1 812代表多個這種串的等效。在一些實施例中，選擇用於驅動器800之串的數量視驅動器所需可建置性而定。再者，對於M3 826/R3 824串以及M2 816/R2 814串也是如此。在一些實施例中，此概念同樣適用在其他電路結構之串，如第8B~12圖所繪示者。
在一些實施例中，驅動器800可在具有大Vt(臨界電壓)電晶體條件下操作，故使得驅動器800的結構適合於DRAM型製程。第一類型驅動器800提供獨立調適驅動器阻抗(Z0)及輸出電壓擺幅(Vdriverout)之自由。這些參數可用下列式子表示，其中M1與M3經簡化為理想開關：Z0=R1//R3
Vdriverout=(R3//Rt)/(R3//Rt+R1)
其中//係指並聯之電阻器，Rt假設為匹配於通道特性阻抗。
在一些實施例中，可對R1與R3進行調整以同時滿足所需之Z0、Vdriverout、功耗，藉此使電路結構適配於各 種應用。
第8B圖繪示具有電流源之一可建置式單端驅動器結構之一實施例。在此例示中，除了第8A圖所述之元件外，驅動器801(第一類型驅動器的另一種版本)更包括一可建置式電流源820(電流源電晶體M4即為電流源)，其中電流源耦合於CHAN 870的傳輸器側。電流源820繪示為電流源電晶體M4，其中電流源之鏡像元件並未繪示出。在一些實施例中，若需要的話，電流源820可提供額外輸出電流。在一些實施例中，為了提供所需電流，驅動器801的電流源820係可程式控制的。
在一些實施例中，用於驅動器801的高電壓可藉由開啟第一電晶體810、第二電晶體816以及電流源電晶體820，並關閉第三電晶體826來達成，其中高電壓值由R1 812與R3 824的比值以及來自電流源820的電流所界定。在一些實施例中，用於驅動器801的低電壓可藉由關閉第一電晶體810、第二電晶體816以及電流源電晶體820，並開啟第三電晶體826來達成。在一些實施例中，高電壓狀態之終端之值藉由R1與R3的等效並聯電阻而設定，低電壓狀態的終端則由R2來設定。
在一些實施例中，R1 812、R2 814以及R3 824的等效電阻可透過使用所繪示單元之複數並聯串來得到，如之前第8A圖所繪示者，故R1、R2及R3藉由致能並聯串之一或多個而有效地改變。在一範例中，M1 810與R1 812可為電阻與電晶體之複數並聯串的等效，其中第8B圖提 供複數串的等效表示。對於其他所繪示之串例如包含M2 816及R2 814之串、以及包含M3 826及R3 824之串也是如此。在一些實施例中，致能複數串之一或多個可用來提供對終端電阻的可程式控制性。
第9圖繪示一可建置式單端電壓模式驅動器之一實施例。在此例示中，驅動器900(在此稱為第二類型驅動器)係一電壓模式驅動器。在一些實施例中，驅動器900的一第一電晶體(M1)910作為一源極隨耦器，耦合於電晶體942之一端子，其中電晶體942的第二端子耦合於一偏壓Vbias1，而第二電晶體(M2)916作為一開關，M2 916的閘極耦合於接收電壓Vin的反相器944。如圖所示M1 910的第一端子耦合於電壓VDD，M1 910的第二端子耦合於一第一可變電阻器(R1)912的第一端以及一漏電流源(Ib)940。R1 912的第二端耦合於一通道(CHAN)970以及一第二可變電阻器(R2)914的第一端。R2 914的第二端耦合於M2 916的第一端子，M2 916的第二端子接地。代表一終端電阻之一第三可變電阻器(R3)982耦合於CHAN 970的接收器端。
在此結構中，當輸出為高時，M1 910的輸入被偏置到Vbias1，並在閉(OFF)狀態拉到接地。在一些實施例中，藉由調整Vbias1的值，驅動器900的輸出擺幅可以控制到最小所需值，也因此可降低對應之功耗。舉例而言，若在R3 982處需要300mV的擺幅，則由M1 910供應6mA的電流，此為典型單端設計之電流與最終功耗之一半(於此例中為 1.2V VDD，典型電流為12mA)。在此系統中，驅動器900的輸出阻抗為R1與在M1 910的源極所看到的小/大訊號阻抗之總合。在一些實施例中，小/大訊號阻抗變化之效應可藉由使用相對於M1 910之源極阻抗為大的R1 912值來減輕。在一些實施例中，漏電流源(Ib)940提供額外彈性以調整M1的偏置點。在一些實施例中，Ib電流為整體電流的一部分，且在零狀態時只有M2與R2導通於接地面，因此驅動器900基本上沒有靜態電流。
第10圖繪示一可建置式單端電壓模式驅動器之一實施例。第10圖繪示第二類型電壓模式驅動器1000的修改型態。在一些實施例中，一第一電晶體(M1-接收偏壓Vbias1)1010的第一端子耦合於電壓VDD，M1 1010的第二端子耦合於一第一可變電阻器(R1)1012的第一端以及一漏電流源(Ib)1040。一第二電晶體(M2-接收輸入訊號Vin)1016的第一端子耦合於一第二可變電阻器(R2)1014的第一端。R1 1012的第二端耦合於一第三電晶體(M3-接收輸入訊號Vin)1042的第一端子，M3 1042的第二端子耦合於一通道(CHAN)1070的第一端以及R2 1014的第二端。一第三可變電阻器(R3)1082耦合於CHAN 1070的第二端。
在此實施中，開關M3 1042串接M1 1010。在一些實施例中，所繪示之第二類型驅動器之功能性可包括第一類型驅動器之功能性。在一些實施例中，第10圖繪示之結構適合於接收器側不包括終端電阻之驅動器。在此場合，漏電流源Ib 1040可用來確保電晶體M1 1010在適合之過驅 動電壓下處於開(On)。
在一些實施例中，驅動器1000的電壓擺幅及終端電阻係藉由調整第一可變電阻器1012與第二可變電阻器1014之電阻而為可建置的。在一些實施例中，電壓擺幅更藉由偏壓Vbias1所定義。在一些實施例中，電晶體M3 1042與M2 1016以互補方式操作。例如，當M3為開，則M2理想上為關，反之亦然。
第11圖為一可建置式單端混合模式驅動器實施例之示意圖。在此例示提供一第三類型電壓電流混合模式驅動器。在一些實施例中，一驅動器1100包括具有一第一端子與一第二端子之一第一電晶體(M1)1110，其中第一端子耦合於電壓VDD，第二端子耦合於一第一可變電阻器(R1)1122之第一端、一第二可變電阻器(R2)1114之第一端、以及一通道(CHAN)1170之第一傳輸器端。在一些實施例中，R2 1114的第二端耦合於一第二電晶體(M2)1116的第一端子，M2 1116的第二端子接地。在一些實施例中，一第三電晶體(M3)1120包括耦合於VDD之一第一端子、以及耦合於R1 1122之第二端與一漏電流源(Ib)1140的第二端子，M3 1120的閘極耦合於一反相器1142。
在一些實施例中，M1 1110在開(ON)狀態期間作為一開關電流源。更進一步，M3的輸入被反相器1142擺盪調整，其供應電壓被調整至一參考電壓(VREF)，故控制了在驅動器1100之輸出之電壓擺幅。在一些實施例中，若M3腳提供適當的擺幅及終端控制，M1 1110可從驅動器電路 移除。在一些實施例中，M1 1110可用來作為一解加強分接(de emphasis tap)，其提供過渡期間所需電流以補償非理想通道效應。在一些實施例中，可藉由將適當的解加強分接包含進額外數量的串(像是M1 1110)而擴充許多分接(此類額外數量的串於此並未繪示)。在一些實施例中，所繪示之結構可被倒置使得擺幅不是參照接地面而是VDD。
第12圖繪示一可建置式單端混合模式驅動器之一實施例。在此例示提供了第二類型暨第三類型混合模式驅動器1200的修改版本之實施例。在一些實施例中，驅動器1200包括具有第一端子之一第一電晶體(M1)1211(接收偏壓Vbias1)，第一端子係耦合於一第一可變電阻器(R1)1212的第一端。R1 1212的第二端耦合於一通道(CHAN)1270之傳輸器端以及一第二可調整電阻器(R2)1214的第一端。R2 1214的第二端耦合於一第二電晶體(M2)1216之第一端子，M2 1216的第二端子接地。M1 1211的第二端子耦合於一第三電晶體(M3)1210的第一端子，M3 1210的第二端子耦合於電壓VDD。一第四電晶體(M4)1220(接收偏壓Vbias2)包括耦合於電壓VDD之一第一端子、以及耦合於一第五電晶體(M5)1221之第一端子之一第二端子，其中M5 1221之第二端子耦合於CHAN 1270的第一端。CHAN 1270的第二端耦合於一可調整終端電阻(R3)1282。在一些實施例中，M4 1220作為一電流源，M1 1211作為一源極隨耦器，而M3 1210及M5 1221作為開關。
在一些實施例中，一驅動器如第8~12圖所繪示者可 提供下列好處：
(1)所有由驅動器供應之電流(非洩漏電流)都提供給負載，藉此降低功耗。
(2)電壓擺幅可被建置或程式控制以降低功耗，係依據系統需求。
(3)終端電阻可依據系統需求被建置或程式控制。
(4)電壓擺幅可自供應電壓之值解耦。
(5)驅動器可配有大臨界電壓之電晶體，特別是在DRAM製程。
在一些實施例中，會有如下關於第8A~12圖之驅動器電路之額外問題：
(1)產生偏壓。
(2)以過程/電壓/溫度之變化追蹤偏壓。
(3)控制阻抗。
第13圖為用以產生一可建置式驅動器偏壓之回饋電路之一實施例之示意圖。在一些實施例中，一偏壓產生器1300提供一真實驅動器電壓(Vdriverout)與在輸出處所需電壓擺幅(Vswing)之比較，以控制偏壓。在一些實施例中，一產生器電路1300包括一誤差/參考產生器1344接收Vdiveout與Vswing作為比較輸入。在一些實施例中，誤差/參考產生器更接收特定可程式控制位元之輸入，其提供控制參考產生器輸出之彈性。產生器電路1300中Vdriverout與Vswing之間的誤差電壓被提供給一數位轉類比轉換器1342，以產生一Vref值作為一放大器1340之第 一輸入，其中放大器的輸出耦合於電容器C 1320的第一端子以及一電晶體(M8)1310閘極，M8的第一端子耦合於電壓VDD，M8 1310的第二端子耦合於驅動器偏置輸入Vbias1之一輸出節點，該節點更耦合於放大器1340的第二輸入以及電阻器Rbg 1314的第一端，其中Rbg的第二端接地。在一些實施例中，一電壓可參照源極電壓VDD及地面電位。
一些實施例中提供了用以得到針對一特定偏壓(Vbias1)一驅動器DC電壓擺幅的裝置或方法。在第一實施中，真實驅動器係用來得到Vdriverout，而在第二實施中則是改用一複製驅動器電路。視特定連結之實施方式而定，可採用兩種方法之任一者。
第14A圖為利用一可建置式驅動器電路得到針對一偏壓之電壓擺幅之裝置實施例之示意圖。在一些實施例中，一偏壓輸入Vbias1被提供到一驅動器1400之一第一電晶體(M1)1410的閘極，其中M1的第一端子耦合於電壓VDD，而M1的第二端子耦合於一第一電阻器(R1)1412的第一端以及一漏電流源(Ib)1430。R1 1412的第二端耦合於一電晶體M3 1416的第一端子，其中M3的閘極耦合於VDD，而M3的第二端子耦合於輸出Vdriverout之節點以及一通道(CHAN)1440的第一端。CHAN 1440的第二端耦合於一電阻(R3)1442。在此電路中，輸出的電壓擺幅可依據輸入偏壓Vbias1來評估。
第14B圖為使用一可建置式驅動器電路之複製而得到針對一偏壓之電壓擺幅之裝置示意圖。在一些實施例中， 一偏壓輸入Vbias1被提供給一驅動器複製電路1450之一第一電晶體(M1)1460的閘極，其中M1的第一端子耦合於電壓VDD，而M1的第二端子耦合於一第一電阻器(R1)1462的第一端以及一漏電流源1480。R1 1462的第二端耦合於一電晶體(M3)1466的第一端子，其中M3的閘極耦合於VDD，而M3的第二端子耦合於Vdriverout之節點以及一電阻(R3)1492。
在一些實施例中，一用於偏壓產生之回饋機制可結合於一電壓擺幅取得機制，像是繪示於第13、14A圖的電路元件，可相結合以提供控制輸出擺幅至一特定Vswing值之一回饋結構。
第15圖繪示用於一可建置式驅動器之阻抗偵測及調整之裝置之一實施例。對於像是第8A~12圖所繪示的驅動器，阻抗偵測及調整對於有效操作是非常重要的。第15圖繪示一用以提供輸出阻抗(電阻)正確調整機制之一實施例。在一些實施例中，一偏壓輸入Vbias1被提供給一驅動器1500之一第一電晶體(M1)1510之閘極，其中M1的第一端子耦合於電壓VDD，而M1的第二端子耦合於一第一可變電阻器(R1)1512的第一端以及一漏電流源(Ib)1540。R1 1512的第二端耦合於一電晶體(M3)1516的第一端子，其中M3的閘極耦合於VDD，而M3的第二端子耦合於Vout之節點。在一些實施例中，Vout節點耦合於以類比轉數位偵測器1504形式呈現之一電壓偵測器、一可變終端電阻(R3)1582以及包含電晶體1570之一電流鏡像電路，電晶 體1570耦合於電晶體1572，電晶體1572接收來自一電流源(I)1560之電流。
在一些實施例中，第15圖之電壓偵測器為一低頻類比轉數位轉換器，有助於阻抗調整之校準程序。在一些實施例中，校準程序可協同地完成，以對Vbias1、Ib以及R1設定正確之校準值，進而同時得到正確的擺幅電壓及阻抗。
第16圖為某些驅動器阻抗特性之示意圖。在此例示中顯示出一驅動器之阻抗特性1600依據驅動器之電晶體及電阻器所提供之阻抗之線性電阻而改變，漸增之線性電阻越靠近線性(50 ohms)線1650，且非線性度隨電晶體效應而增加。如圖示，可依漏電流源Ib進行微調。
舉例而言，對於存在於第15圖驅動器之大線性度，電阻R1 1512應比M1阻抗大很大，反之亦然。
為提供所需阻抗而與R1 1512之間單一關聯導致了M1 1510有高功耗。一些實施例中尋求R1與M1之間適當的阻抗分割。在一些實施例中，驅動器的電流特性是藉由擺幅需求來設定，如圖式所提供者。在一些實施例中，漏電流源Ib 1540提供調校電晶體M1阻抗之額外彈性，如此也提供了驅動器設計額外的自由度。
第17圖為一驅動器實施例之速度對功率取捨示意圖。如操作頻率對功率圖所示，一不具有終端電阻1720之驅動器隨頻率之增加將提升其功耗。然而一具有終端電阻1740之驅動器不論頻率多少，僅需大致少量之功耗。在一些實施例中，上述所提第一、第二、第三類型驅動器(或 其混合)大致在高狀態時消耗功率，而在低狀態時不消耗功率(漏電流例外)。
然而，在低速時會產生一問題，即此種驅動器可能對於低速操作較無幫助，因為具有終端並以CMOS為基礎之驅動器會比沒有終端者在低速時消耗更多功率。
第18A圖為一驅動器之脈衝機制實施例之示意圖。在一些實施例中，為了減輕低速時功耗問題，將一脈衝結構用於低速操作。在一些實施例中，一驅動器800耦合於一脈衝機制1850。此例示中驅動器800為上述第8圖之第一類型驅動器。在一些實施例中，脈衝機制1850接收低速資料(如傳輸於比特定臨界值低的頻率之資料)，其中低速資料輸入到一延遲元件1852及一NAND閘1856之第一輸入。由延遲元件1852所產生之經延遲資料訊號被一反相器1854接收，反相器提供NAND閘元件1858的第二輸入。在一些實施例中，脈衝機制1850包括多工器1858，用以接收一速度模式訊號並接收未經改變之高速資料輸入或已被脈衝機制1850激發(pulsing)之低速資料輸入任一者。
在一些實施例中，脈衝機制1850使高過渡可被偵測到，並藉由一特定延遲(依據延遲元件1852而非機制元件之特性)輸出被拉至低，如此提供了足夠脈衝給接收器去偵測高位元。藉由比完整輸入位元訊號更小的寬度脈衝(比輸入位元訊號更小的責任週期)，在低速且存在終端時功耗大為降低。在高速操作時，多工器1858提供旁通路徑，以針對高速資料於高、低兩狀態時提供完整而相等之脈衝。在 一些實施例中，高速、低速資料速率間之過渡點，為了使用脈衝機制之目的，可依據高狀態操作期間之電流汲取以及接收器敏感度來決定。
第18B圖為一驅動器之脈衝機制實施例所產生之訊號示意圖。低速資料1860提供完整寬度位元訊號且可能導致驅動器有過多功耗。一脈衝機制如第18A圖之脈衝機制1850使一訊號脈衝在成為完整寬度之前回復到低，如所繪示低速輸出資料1870，可用來降低驅動器電路之功耗。
表1比較了不同驅動器電路技術的某些效能特性，包括如第8~12圖所繪示及描述之第一類型、第二類型、第三類型驅動器技術。下列假設是為了分析而做出：VDD=1.2V；源極及終端阻抗為50 ohms單端；動態功率未考慮；以及差分結構之擺幅需求考慮為相同於單端結構，因為這些必須在兩倍資料速率工作。
如表1，第一、第二、第三類型驅動器實施例在各種一般針對高階驅動器所考慮之參數條件可提供同等或更佳之效能優勢。此外，相較於習知驅動器，預驅動器之功耗提供各驅動器實施例額外的功率節省。
第19圖繪示用於設備間一介面之驅動器裝置實施例。在一些實施例中，一第一設備如系統1910經由一通道1950(可代表第一設備與第二設備之間的一或多個通道)耦合於一第二設備如記憶體1960。在一些實施例中，系統為系統單晶片(system on chip；SOC)，而記憶體為一動態隨存記憶體(Dynamic Random Access Memory；DRAM)。在一些實施例中，系統1910及記憶體1960其中之一或二者全部包括一可建置式多模式驅動器。在此例示中，系統1910包括一可建置式多模式驅動器裝置1915，經由通道1950耦合於一接收器裝置1970，而記憶體1960包括一可建置式多模式驅動器1965，經由通道1950耦合於一接收器裝置1920。在一些實施例中，驅動器裝置1915、驅動器裝置1965其中之一或兩者全部係為第8~12圖所繪示之驅動器裝置。
在此例示中，系統1910的驅動器裝置1915可包括一特殊終端電阻(RTERM)1917，且可提供一特殊電壓擺幅(Vswing)1916，而接收器裝置1920可包括一特殊終端電阻1921。更進一步，記憶體1960的驅動器裝置1965可包括一特殊終端電阻1967以及電壓擺幅1966，而接收器裝置1970可包括一特殊終端電阻1971，雖驅動器與接收器裝置每一個都繪示為具有一終端電阻，一或多個此種終端可為小電阻或零電阻。在一些實施例中，設備1910、1960的驅動器及接收器之參數，例如電壓擺幅以及終端電阻，視實施而定可在設備間呈對稱或反對稱。例如，提供給系統1910之驅動器裝置1915之終端電阻1917可能不匹配於記憶體1960之驅動器裝置1965之終端電阻1967，提供給系統1910之接收器裝置1920之終端電阻1921可能不匹配於記憶體1960之接收器裝置1970之終端電阻1971。在一額外例子當中，接收器裝置1920的敏感度可不同於接收器裝置1970的接收器敏感度。一範例中，在由記憶體1960至系統1910之讀取操作時，資料被驅動器裝置1965驅動到接收器裝置1920，系統1910的接收器裝置1920可包括一有效終端。但是，在由系統1910至記憶體1960之寫入操作時，資料被驅動器裝置1915驅動到接收器裝置1970，接收器裝置1970在記憶體1960側在可能會沒有終端存在，沒有終端存在可以是指非常小(接近零)的電阻或者非常大(無限大)的電阻。
在一些實施例中，系統1910與記憶體1960之間連結 的參數資訊像是有關電壓擺幅、終端、反射能力之資料可儲存在記憶體1960的晶片上暫存器1975，如果記憶體1960是次要設備的話。例如，系統可包括一控制器1925，而記憶體卻不包括一控制器。在一些實施例中，有關電壓擺幅及終端電阻的參數資訊是儲存在晶片上暫存器以供記憶體1960存取。
如第19圖所示，系統1910的驅動器裝置1915及驅動器裝置1920可接收一供應電壓(VDD)1930，而記憶體1960的驅動器裝置1965及接收器裝置1970可接收一供應電壓1980。在習知結構中，驅動器裝置之電壓擺幅為相關供應電壓之函數，而一參考電壓(VREF)是從相關供應電壓得到。在一些實施例中，驅動器裝置1915或1965之電壓擺幅是參照於一共同系統參考電壓(VREF)1957，而非供應電壓。在一些實施例中，參考電壓1957可由一外部源產生，像是參考電壓源1955，其對每一驅動器裝置提供相同的參考電壓。在一些實施例中，接收器裝置1920及1970也可接收參考電壓1957。
在一些實施例中，驅動器裝置1915的電壓擺幅1916以及驅動器裝置1965的電壓擺幅1966都是VREF的函數。例如驅動裝置1915的電壓擺幅1916可以是2倍的VREF，而驅動器裝置1965的電壓擺幅1966可以是1.5倍的VREF。在一些實施例中，電壓擺幅是VREF的函數，與供應VDD無關。在一些實施例中，電壓擺幅因此在固定電壓供應之下為獨立可建置的。更進一步，在一些實施例中，電 壓擺幅的建置對於一輸出節點的操作只有最小程度的影響。在一些實施例中，接收器裝置1920及1970也可利用參考電壓1957。一範例中，接收器裝置1920或1970的接收敏感度可為參考電壓的函數。
第20圖為用於將資料從一第一設備驅動到一第二設備之過程流程圖。在一些實施例中，一第一設備與一第二設備之間的連結中，步驟2000，第一設備包括有一可建置式驅動器裝置而第二設備包括有一接收器裝置。在一些實施例中，接收器裝置也可以是可建置的，包括一可建置的終端電阻。在一些實施例中，可決定出有關第一設備與第二設備間的通訊本質以確認介面之正確參數，步驟2002。在一些實施例中，第一設備之驅動器裝置以及第二設備之接收器裝置所必要之參數被決定出，步驟2004。在一些實施例中，第二設備之驅動器裝置與第一設備之接收裝置之反向連接之參數也可決定出。在一些實施例中，介面之參數可儲存在一設備中一或多個暫存器內，設備例如包括記憶體設備，其不含有控制器。
在一些實施例中，驅動器裝置的終端電阻、接收器裝置的終端電阻任一者或二者全部被建置出。在一些實施例中，終端電阻的建置可部分提供一驅動器阻抗之建置，步驟2006。
在一些實施例中，第一設備之驅動器裝置之電壓擺幅被建置出，步驟2008。在一些實施例中，電壓擺幅之建置與第一設備之源極電壓無關，可用來調整驅動器裝置的功 耗。
在一些實施例中，提供一偏壓給驅動器裝置，步驟2010。在一些實施例中，建立偏壓可包括例如第13圖所繪示之裝置。在一些實施例中，調整偏壓點可透過調整驅動器裝置的可建置式電流源而達成，步驟2012。
在一些實施例中，訊號施加於驅動器裝置更包括決定驅動器裝置一輸入訊號之頻率，且若頻率低於一臨界值，將輸入訊號改變成寬度小於輸入訊號之一脈衝，步驟2014。輸入訊號的激發可包括例如第18A圖所繪示的脈衝機制1850。
為了說明之目的，以上的描述提出許多特定細節以提供對本發明之完整了解。然而熟知本技術領域人士可清楚知道本發明可在剔除某些特定細節下實施。在其他例子當中眾所周知的結構與設備以方塊圖表示。所繪示零件之間可以有中介之結構。此處所描述或繪示之零件可以有額外未被繪示出或未被描述到的輸入或輸出。所繪示元件或零件也可以不同排列或順序配置，包括任何場之呈現或場大小的修改。
本發明可包括各種過程。本發明各種過程可透過硬體零件執行，或由電腦可讀取指令來體現，電腦可讀取指令被程式設計於一泛用或專用處理器或邏輯電路使其可用來執行上述過程。作為替代選擇，上述過程可透過硬體與軟體之組合來執行。
本發明一部分可以是一電腦程式產品，該電腦程式產 品可包括一電腦可讀取儲存媒體係儲存有電腦程式指令，該電腦程式指令用來程式化一電腦(或其他電子設備)以執行依據本發明之一過程。電腦可讀取儲存媒體可包括但不限於軟碟、光學碟、光碟唯讀記憶體以及磁光碟、唯讀記憶體、隨存記憶體、可電性抹除可程式化唯讀記憶體、磁或光學卡片、快閃記憶體、或適於儲存電子指令之其他類型媒體/電腦可讀取媒體。此外，本發明也可作為一電腦程式產品而被下載，其中該程式可從一遠端電腦傳輸到一請求端電腦。
許多方法係以其最基本形式描述，但在不背離本發明基本範圍前提下可將過程增添進或自任一方法中刪除，且可將資訊加入或自任一已描述之訊息刪減。熟知此項技藝者將清楚知悉可以做更進一步之修改及適應。特定的實施例並非用來限制本發明而只是做為例示。
若稱元件”A”耦合於元件”B”，則元件A可以是直接耦合於元件B或者透過例如元件C而間接耦合。當本說明書裡說一零件、特徵、結構、過程或特性A”使”一零件、特徵、結構、過程或特性B，意指”A”至少為”B”之部分原因，但也可存在有一促成”B”之其他零件、特徵、結構、過程或特性。若說明書指一零件、特徵、結構、過程或特性”可”被含括，則該特定零件、特徵、結構、過程或特性並不一定被含括。若說明書稱”一”元件，並非表示只有一個所述元件。
一實施例為本發明之一實施或範例。本說明書中提 及”一實施例”、”一些實施例”、”其他實施例”是指與該實施例相關所描述之一特定特徵、結構或特性被含括在至少一些但不一定是全部的實施例當中。”一實施例”或”一些實施例”之不同表達並不一定是全部指相同的實施例。應理解的是，以上作為本發明例示性實施例之描述當中，為了更有效率揭露以及幫助理解本發明一或多個不同的方面，本發明的各種特色有時歸類於單一實施例、圖式或其描述。
100‧‧‧I/O連結
105‧‧‧平行資料
110‧‧‧序列器
115‧‧‧鎖相迴路電路
120‧‧‧參考時脈訊號
125‧‧‧時脈訊號
130,200,300,500,600,700,800,801,900,1000,1100,1200,1400,1500,1965‧‧‧驅動器
135,270,370,570,572,670,672,770,870,970,1070,1170,1270,1440,1950‧‧‧通道
140‧‧‧等化器
145‧‧‧時脈及資料回復元件
150‧‧‧回復時脈訊號
155‧‧‧解序列器
160‧‧‧資料輸出
210,216,220,226,230,236,610,620,622,1110,1211‧‧‧電晶體
212~234,312,314,512,514,522,524,612,712,812,814,824,1314,1412,1442,1462‧‧‧電阻器
280,380,580,680,780‧‧‧接收器
282,362,382‧‧‧電容器
310,316,516,526,710,810,816,826,910,916,942,1010,1016,1042,1116,1120,1210,1216,1220,1221,1310,1410,1416,1460,1466,1510,1516,1570,1572‧‧‧電晶體
410‧‧‧預加強
420‧‧‧阻抗控制
430‧‧‧旋轉率控制
510,520‧‧‧差分結構
562,564,582,584,1320‧‧‧電容器
640,820,1560‧‧‧電流源
682,782‧‧‧終端電阻器
882,1720,1740,1917,1921,1967,1971‧‧‧終端電阻
912,914,982,1012,1014,1082,1114,1122,1212,1512‧‧‧可變電阻器
940,1040,1140,1430,1480,1540‧‧‧漏電流源
944,1142,1854‧‧‧反相器
1214‧‧‧可調整電阻器
1282‧‧‧可調整終端電阻
1300‧‧‧偏壓產生器
1340‧‧‧放大器
1342‧‧‧數位轉類比轉換器
1344‧‧‧誤差/參考產生器
1450‧‧‧驅動器複製電路
1492‧‧‧電阻
1504‧‧‧類比轉數位偵測器
1582‧‧‧可變終端電阻
1600‧‧‧阻抗特性
1650‧‧‧線
1850‧‧‧脈衝機制
1852‧‧‧延遲元件
1856‧‧‧NAND閘
1858‧‧‧NAND閘元件
1860‧‧‧低速資料
1870‧‧‧低速輸出資料
1910‧‧‧系統
1915‧‧‧驅動器裝置
1916,1966‧‧‧電壓擺幅
1920,1970‧‧‧接收器裝置
1925‧‧‧控制器
1930‧‧‧供應電壓
1955‧‧‧參考電壓源
1957‧‧‧參考電壓
1960‧‧‧記憶體
1975‧‧‧晶片上暫存器
1980‧‧‧供應電壓
2000~2014‧‧‧步驟
所繪示本發明之實施例係作為範例而不構成限定，在附圖中相同標號表示類似元件。
第1圖繪示一I/O連結之元件之一實施例。
第2圖繪示一單端電壓模式驅動器。
第3圖繪示一單端電壓模式驅動器，其具有位於傳輸側與接收側之之終端。
第4圖係一驅動器系統結構之元件示意圖。
第5圖繪示一電壓模式差分驅動器。
第6圖繪示一電流模式邏輯驅動器。
第7圖繪示一單端電流模式驅動器。
第8A圖繪示一可建置式單端驅動器結構之一實施例。
第8B圖繪示具有電流源之一可建置式單端驅動器結構之一實施例。
第9圖繪示一可建置式單端電壓模式驅動器之一實施例。
第10圖繪示一可建置式單端電壓模式驅動器之一實施例。
第11圖係一可建置式單端混合模式驅動器之一實施例示意圖。
第12圖繪示一可建置式單端混合模式驅動器之一實施例。
第13圖係一用以產生用於可建置式驅動器之偏壓之一回饋電路之一實施例示意圖。
第14A圖係一用以藉由使用一可建置式驅動器電路得到用於一偏壓之偏壓擺幅之一裝置之一實施例示意圖。
第14B圖係一用以藉由使用一可建置式驅動器電路之複製得到用於一偏壓之偏壓擺幅之一裝置之一實施例示意圖。
第15圖繪示用於一可建置式驅動器之阻抗偵測與調整之一裝置之一實施例。
第16圖係一些驅動器之阻抗特性之示意圖。
第17圖係一驅動器之實施例中速度對功率權衡之示意圖。
第18A圖係用於一驅動器之脈衝機制之一實施例之示意圖。
第18B圖係由一驅動器之脈衝機制之一實施例所產生之訊號示意圖。
第19圖繪示用於設備間之一介面之驅動器裝置之一實施例。
第20圖係描繪一用於將資料訊號從一第一設備驅動至一第二設備之程序之一實施例之流程圖。
300‧‧‧驅動器
310,316‧‧‧電晶體
312,314‧‧‧電阻器
362,382‧‧‧電容器
370‧‧‧通道
380‧‧‧接收器

Claims (30)

  1. 一種單端驅動器裝置，用以驅動訊號，該裝置包括：一輸入，用以接收一輸入訊號；一輸出，用以在一通訊通道上傳輸源自該輸入訊號之一被驅動訊號；一獨立建置該驅動器裝置之一終端電阻之機制；以及一不修改該裝置之一供應電壓而獨立建置該被驅動訊號之一電壓擺幅之機制，其中該終端電阻及該電壓擺幅可同步被建置，及該驅動器裝置之該電壓擺幅係參照一參考電壓。
  2. 如請求項1所述之裝置，其中該被驅動訊號之該電壓擺幅之獨立建置對於該驅動器裝置之一輸出節點之操作速度只產生最小影響。
  3. 如請求項1所述之裝置，更包括一用以偵測及調整該終端電阻及該電壓擺幅之機制。
  4. 如請求項1所述之裝置，更包括一用以調整輸出電壓對於電流之線性關係之機制。
  5. 如請求項1所述之裝置，更包括一用以提供在較低操作速度下該輸入訊號之激發之脈衝機制。
  6. 如請求項5所述之裝置，其中該脈衝機制包括一延遲元件係用以延遲一低速訊號、及一NAND邏輯元件係用以接收該低速訊號與被延遲之該低速訊號。
  7. 如請求項6所述之裝置，更包括一多工器係接收該輸入訊號及該被激發之輸入訊號作為其輸入，該多工器接收一控制訊號，在該訊號頻率高於一特定頻率時選擇該輸入訊號，而在該訊號頻率低於該特定頻率時選擇被激發之該輸入訊號。
  8. 如請求項1所述之裝置，其中該裝置為一驅動器裝置之第一類型，包括一或多個具有一電阻器之分段，該電阻器之一第一端耦合於該通訊通道，該電阻器之一第二端耦合於一電晶體之一第一端子，該電晶體之一第二端子接地。
  9. 如請求項1所述之裝置，其中該裝置為一驅動器裝置之第二類型，該驅動器裝置之第二類型為一電壓模式驅動器。
  10. 如請求項9所述之裝置，其中該裝置包括一第一電晶體，係作為一第二電晶體之一源極隨耦器，而該第二電晶體接收一偏壓。
  11. 如請求項1所述之裝置，其中該裝置為一驅動器之第三類型，該驅動器之第三類型為一電壓電流混合模式驅動器。
  12. 一種訊號傳輸系統，包括：一通訊通道；一單端驅動器裝置，耦合於該通訊通道以提供一被驅動訊號，且該傳輸裝置包括一獨立建置該驅動器裝置之一終端電阻之機制以及一不修改該驅動器裝置之一供應電壓而獨立建置該被驅動訊號之一電壓擺幅之機制，其中該驅動訊號之該電壓擺幅係參照一參考電壓；一接收裝置，耦合於該通訊通道以接收該被驅動訊號，其中該接收裝置包括一靈敏度，該接收靈敏度係參照於該參考電壓。
  13. 如請求項12所述之系統，其中該建置該被驅動訊號之一電壓擺幅之機制對該驅動器裝置之一輸出節點之一操作速度只產生最小影響。
  14. 如請求項12所述之系統，更包括一回饋電路，用以產生該驅動器裝置之一偏壓。
  15. 如請求項14所述之系統，其中該回饋電路包括一誤差產生器，用以在該驅動器之一所需電壓擺幅與一真實電 壓擺幅間產生一誤差。
  16. 如請求項15所述之系統，其中該回饋電路更包括一數位轉類比轉換器與一電壓調整器，該數位轉類比轉換器耦合於該誤差產生器之一輸出，該電壓調整器耦合於該數位轉類比轉換器之一輸出。
  17. 如請求項12所述之系統，更包括一用於該驅動器裝置之阻抗偵測及調整之機制。
  18. 如請求項12所述之系統，更包括一輸入脈衝機制，其中該輸入脈衝機制用以將一輸入位元訊號轉換成一脈衝訊號，該脈衝訊號之寬度小於該原始之輸入位元訊號。
  19. 如請求項18所述之系統，其中該輸入脈衝機制包括一多工器，用以依據一速度模式訊號而在該輸入位元訊號以及經轉換之該脈衝訊號之間進行選擇。
  20. 如請求項12所述之系統，其中該接收裝置包括一獨立建置該接收裝置之一終端電阻之機制。
  21. 如請求項20所述之系統，其中該驅動器裝置為一第一設備之一部分，該第一設備更包括一接收裝置，而該接 收裝置為一第二設備之一部分，該第二設備更包括一驅動器裝置。
  22. 如請求項21所述之系統，其中該第一設備之該驅動器裝置之該終端電阻與該電壓擺幅其中之一或二者全部係不同於該第二設備之該驅動器裝置之一終端電阻與一電壓擺幅其中之一或二者全部。
  23. 如請求項18所述之系統，其中該第一設備之該驅動器裝置之該終端電阻不同於該第二設備之該驅動器裝置之該終端電阻。
  24. 如請求項12所述之系統，其中該驅動器裝置為一系統單晶片(SOC)之一部分。
  25. 如請求項12所述之系統，其中該接收器裝置為一動態隨存記憶體(DRAM)設備之一部分。
  26. 如請求項25所述之系統，其中該動態隨存記憶體(DRAM)設備包括有一暫存器，用以儲存一電壓擺幅參數與一終端電阻參數其中之一或多個。
  27. 一種可建置式驅動器裝置，包括：一第一電晶體，該第一電晶體之一第一端子耦合於一供 應電壓；一第一電阻器，該第一電阻器之一第一端耦合於該第一電晶體之一第二端子，而該第一電阻器之一第二端耦合於一第一節點；一第二電晶體，該第二電晶體之一第一端子接地；一第二電阻器，該第二電阻器之一第一端耦合於該第二電晶體之一第二端子，而該第二電阻器之一第二端耦合於該第一節點；一第三電晶體，該第三電晶體之一第一端子接地；一第三電阻器，該第三電阻器之一第一端耦合於該第三電晶體之一第二端子，而該第三電阻器之一第二端耦合於該第一節點；以及一電流源，耦合於該第一節點，其中該電流源為可建置的，用以建立進入該第一節點之電流之一位準；其中，該第一電晶體之一閘極及該第二電晶體之一閘極係用以接收一輸入訊號，且其中該第一節點用以耦合於一通訊通道，該通訊通道用於與一接收器溝通；以及其中，該裝置之一電壓擺幅與一終端電阻係藉由開關該裝置之該第一、第二及第三電晶體而為可建置的。
  28. 如請求項27所述之裝置，其中一高電壓狀態係藉由開啟該第一電晶體、該第二電晶體及該電流源並關閉該第三電晶體而建置，該電壓值由該第一電阻器之電阻值對該第三電阻器之電阻值的比值及來自該電流源之該電 流所定義。
  29. 如請求項28所述之裝置，其中一低電壓狀態係藉由關閉該第一電晶體、該第二電晶體及該電流源並開啟該第三電晶體而建置。
  30. 如請求項29所述之裝置，其中該在該高電壓狀態之該終端電阻係藉由該第一電阻器與該第三電阻器的等效並聯電阻所設定，且其中在該低電壓狀態之該終端電阻係藉由該第二電阻器之電阻值所設定。
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