JP2008301337A - 入出力回路 - Google Patents

Abstract

【課題】クロックアンドデータリカバリ回路の動作余裕度の大きさを最適化するＳＥＲＤＥＳ回路の提供。
【解決手段】ＳＥＲＤＥ回路において、クロックアンドデータリカバリ回路（１４）は、位相オフセット信号（３１）と閾値電圧制御信号（３２）を用いて、時間方向と電圧方向の動作余裕度を測定可能し、伝送路におけるＩＳＩを低減するためにプリエンファシスドライバ回路（２１）とイコライザ回路（２２）と、全体を制御するための最適化制御回路（２３）を備え、最適化制御回路（２３）は、イコライザ回路（２２）の特性を調整するイコライザ制御信号（３３）、プリエンファアイスドライバ回路（２１）の特性を調整するドライバ制御信号（３４）を制御可能であり、クロックアンドデータリカバリ回路（１４）の動作余裕度を最大化するように設定することができる。
【選択図】図１

Description

本発明は、入出力回路に関し、特に、ＬＳＩ間（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）を高速シリアルデータ伝送を行うＳＥＲＤＥＳ（ＳＥＲｉａｌｉｚｅｒ ａｎｄ ＤＥＳｅｒｉａｌｉｚｅｒ）回路等に適用して好適な入出力回路及び該回路を備えた半導体装置に関する。

近年の半導体技術の発展に伴い、ＬＳＩ間のデータ伝送を高速シリアル化することが行われている。送信パラレルデータをシリアル化して伝送路に出力し、受信シリアルデータをパラレルデータに変換するインタフェースとして、所謂、「ＳＥＲＤＥＳ」（ＳＥＲｉａｌｉｚｅｒ ａｎｄ ＤＥＳｅｒｉａｌｉｚｅｒ）と呼ばれる回路が多用されている。ＳＥＲＤＥＳ回路について、図７を参照して説明しておく。

図７に示すように、ＳＥＲＤＥＳは、装置内部のクロック信号を生成するＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路１０と送信回路１１と受信回路１２を備えて構成されている。

送信回路１１は、パラレルデータをシリアル化するパラレルシリアル変換回路１３を備えている。受信回路１２は、受信シリアルデータから、該データに同期したクロックを抽出し抽出したクロック（リカバリクロック）及びデータを出力するクロックアンドデータリカバリ回路１４と、シリアルデータをパラレル化するシリアルパラレル変換回路１５を備えている。クロックアンドデータリカバリ回路については、特許文献１、２等の記載が参照される。

ＬＳＩ間のデータ伝送の高速化により、ＬＳＩ間の伝送路における劣化が無視できなくなってきた。伝送路は、ローパスフィルタ特性を持っており、所定の周波数以上の高周波成分が減衰され、時間的に前後する符号間で干渉（ＩＳＩ：Ｉｎｔｅｒ Ｓｙｍｂｏｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ）を起こし、受信側ＬＳＩ入力データ波形の品質が劣化する。

このＩＳＩ劣化を抑えるため、送信側ＬＳＩにおいてプリエンファシスドライバ回路、受信側ＬＳＩにおいてイコライザ回路が用いられている。

プリエンファシスドライバ回路の一例が、特許文献３に開示されている。イコライザ回路の一例が、特許文献４、特許文献５に開示されている。特許文献５に開示されているイコライザは、「ＤＦＥ」（Ｄｅｃｉｓｉｏｎ Ｆｅｅｄｂａｃｋ Ｅｑｕａｌｉｚｅｒ）と呼ばれている。

特開２００２−１９０７２４号公報 特開２００５−５９９９号公報 特許第３７３０６０７号公報 特開２００６−４２３３９号公報 特開平１０−１９８９１３号公報

ところで、従来のクロックアンドデータリカバリ回路においては、シリアルデータ入力から抽出されたリカバリクロックが果たして最適であるかどうか、また、時間方向、電圧方向に十分な動作余裕度（動作マージン）があるか否かを判定する機能が具備されていない（本発明者の検討結果による）。

また、ＳＥＲＤＥＳ回路において、クロックアンドデータリカバリ回路の動作余裕度（時間方向、電圧方向の動作余裕度）が小さい場合には、この動作余裕度を大きくするように改善することが望まれる（本発明者の検討結果による）。

さらに、特許文献３乃至５等に開示されたプリエンファシスドライバ回路およびイコライザ回路は、ＩＳＩによる波形劣化を低減し、アイ開口を広げることができるが、得られたアイ開口はその波形を受信しリカバリするクロックアンドデータリカバリ回路にとって必ずしも最適であるとは限らない。これは、クロックアンドデータリカバリ回路の動作余裕度を測定する手段がないことと、広いアイ開口が必ずしもクロックアンドデータリカバリ回路の動作余裕度が最大になるとは限らないことに起因する（本発明者の検討結果による）。

本発明は上記知見に基づき創案されたものであって、前記課題を解決するため、概略以下の構成とされる。

本発明の１つの側面（アスペクト）に係る入出力回路は、受信データからクロックとデータを抽出するクロックアンドデータリカバリ回路を備え、前記クロックアンドデータリカバリ回路は、時間方向と電圧方向に関する動作余裕度の測定が可能である。本発明の１つの側面に係る入出力回路は、さらに、前記クロックアンドデータリカバリ回路の前記動作余裕度の測定結果に基づき、出力データをプリエンファシスして駆動出力するプリエンファシスドライバ回路の特性、及び／又は、受信データをイコライズするイコライザ回路の特性を最適化するように制御する最適化制御回路を備えている。

本発明においては、パラレルデータを受けシリアルデータに変換し該シリアルデータを前記プリエンファシスドライバ回路に供給するパラレルシリアル変換回路と、前記パラレルシリアル変換回路に入力する前記パラレルデータとして、通常運用動作時に送出するパラレルデータと、前記最適化制御回路が生成した、対向装置の入出力回路のプリエンファシスドライバ回路の特性を制御するための対向ドライバ制御信号と、のいずれか一方を選択する選択回路と、を備えた構成としてもよい。

また、本発明においては、前記クロックアンドデータリカバリ回路からのシリアル出力データをパラレルデータに変換するシリアルパラレルデータ変換回路を備え、前記最適化制御回路は、前記シリアルパラレルデータ変換回路から出力されるパラレルデータを監視し、他の装置から、プリエンファシスドライバ回路の特性を制御するための対向ドライバ制御信号を受信した場合、自装置のプリエンファシスドライバ回路を制御する構成としてもよい。

本発明において、前記クロックアンドデータリカバリ回路は、入力データ信号を受けクロックに応答してサンプルするデータサンプリング回路と、前記データサンプリング回路でサンプルされたデータ信号を入力し前記クロック信号とデータ信号の位相関係を検出する位相比較器と、前記位相比較器での位相比較結果に基づき位相制御信号を出力する位相制御器と、前記位相制御信号に基づき位相を補間したクロック信号を出力する位相補間器と、を備え、前記位相補間器から出力される前記クロック信号が前記データサンプリング回路に供給されてループを構成し、前記位相制御器は、前記位相制御信号とは別の位相制御信号を生成する。本発明において、前記クロックアンドデータリカバリ回路は、さらに、前記位相制御器から出力される前記別の位相制御信号を受け、前記別の位相制御信号に基づき位相を補間したクロック信号を生成する別の位相補間器と、閾値電圧を生成する閾値電圧生成器と、前記別の位相補間器からのクロック信号と前記閾値電圧に基づき、入力データをサンプルする別のデータサンプリング回路と、前記データサンプリング回路と前記別のデータサンプリング回路でそれぞれサンプルされたデータを比較する比較回路とを備え、前記比較回路での比較結果が、誤り検出結果として、前記最適化制御回路に供給される構成としてもよい。

本発明において、前記最適化制御回路は、前記位相制御器が生成する前記位相制御信号と前記別の位相制御信号との間に位相オフセットを加えるための位相オフセット信号を、前記位相制御器に対して供給し、前記位相オフセットは可変に制御され、前記閾値電圧生成器で生成する閾値電圧を制御する閾値電圧制御信号を、前記閾値電圧生成器に供給し、前記閾値電圧は可変に制御され、前記比較回路からの前記誤り検出結果に基づき、前記別のデータサンプリング回路が正しくデータをサンプリングすることができたか否かを調べることで、前記クロックアンドデータリカバリ回路の時間方向と電圧方向に関する動作余裕度の測定を可能としている。

本発明において、前記最適化制御回路による最適化は、パワーオン時に実行してもよい。あるいは、通常のデータ伝送動作時に行うようにしてもよい。

本発明によれば、クロックアンドデータリカバリ回路の動作余裕を改善することができる入出力回路を提供することができる。

上記した本発明についてさらに詳細に説明すべく添付図面を参照して説明する。本発明の１つの態様において、図１を参照すると、受信回路（１２）は、伝送路のＩＳＩ（Ｉｎｔｅｒ Ｓｙｍｂｏｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ）劣化を低減するためのイコライズ（等化）処理を行うイコライザ回路（２２）と、該イコライザ回路（２２）の出力を受けるクロックアンドデータリカバリ回路（１４）と、該クロックアンドデータリカバリ回路で抽出されたシリアルデータをパラレルデータに変換するシリアルパラレル変換回路（１５）と、クロックアンドデータリカバリ回路（１４）の時間方向、電圧方向の動作余裕度の測定結果に基づき、イコライザ制御信号（３３）をイコライザ回路（２２）に供給しイコライザ回路（２２）の特性の最適化を制御する最適化制御回路（２３）とを備えている。

本発明の１つの態様において、図１を参照すると、送信回路（１１）は、選択回路（２４）と、選択回路（２４）から出力されたパラレルデータをシリアルデータに変換するパラレルシリアル変換回路（１３）と、伝送路のＩＳＩ劣化を低減するためのプリエンファシスドライバ回路（２１）とを備えている。選択回路（２４）は、通常運用動作時に送出するパラレルデータ（３）と、対向装置に搭載されるプリエンファシスドライバ回路を制御する対向ドライバ制御信号（３５）の一方を選択する。

最適化制御回路（２３）は、クロックアンドデータリカバリ回路（１４）の時間方向、電圧方向の動作余裕度の測定結果に基づき、ドライバ制御信号（３４）をプリエンファシスドライバ回路（２１）に供給しプリエンファシスドライバ回路（２１）の特性を制御する。受信回路（１２）が、対向装置から対向ドライバ制御信号を受信した場合、最適化制御回路（２３）は、自装置の送信回路（１１）のプリエンファシスドライバ回路（２１）にドライバ制御信号（３４）を供給し、プリエンファシスのＴＡＰ係数を調整することで、プリエンファシスドライバ回路（２１）の特性を制御する。

本発明の１つの態様において、クロックアンドデータリカバリ回路（１４）は、入力データ信号を受けクロックに応答してサンプルするデータサンプリング回路（１０１）と、前記データサンプリング回路（１０１）でサンプルされたデータ信号を入力しクロック信号とデータ信号の位相関係を検出する位相比較器（１０２）と、位相比較器（１０２）での位相比較結果に基づき位相制御信号を出力する位相制御器（１０３）と、前記位相制御信号に基づき位相を補間したクロック信号を出力する位相補間器（１０４）と、を備え、位相補間器（１０４）から出力される前記クロック信号がデータサンプリング回路（１０１）に供給されてループを構成している。位相制御器（１０３）は、前記位相制御信号とは別の位相制御信号を生成する。

本発明の１つの態様において、クロックアンドデータリカバリ回路（１４）は、さらに、前記位相制御器（１０３）から出力される前記別の位相制御信号を受け、前記別の位相制御信号に基づき位相を補間したクロック信号を生成する別の位相補間器（１０５）と、閾値電圧を生成する閾値電圧生成器（１０７）と、別の位相補間器（１０５）からのクロック信号と前記閾値電圧に基づき、入力データをサンプルする別のデータサンプリング回路（１０６）と、前記データサンプリング回路（１０１）と前記別のデータサンプリング回路（１０６）でそれぞれサンプルされたサンプリングデータを比較する比較回路（１２０）とを備え、前記比較回路での比較結果が、誤り検出結果として、前記最適化制御回路（２３）に供給される。

本発明の１つの態様において、最適化制御回路（２３）は、クロックアンドデータリカバリ回路（１４）の位相制御器（１０３）が生成する前記位相制御信号と前記別の位相制御信号との間に位相オフセットを加えるための位相オフセット信号（３１）を供給し、前記位相オフセットは可変に制御される。

また、本発明の１つの態様において、最適化制御回路（２３）は、クロックアンドデータリカバリ回路（１４）の閾値電圧生成器（１０７）で生成する閾値電圧を制御する閾値電圧制御信号（３２）を供給し、前記閾値電圧は可変に制御される。

クロックアンドデータリカバリ回路（１４）において、受信シリアルデータ信号のリカバリ動作を行いながら、最適化制御回路（２３）からの位相オフセット信号（３１）により、別の位相補間器（１０５）が出力するクロック位相を可変させ、閾値電圧制御信号（３２）により、閾値電圧生成器（１０７）が出力する閾値電圧を可変させることができる。

最適化制御回路（２３）において、位相オフセット信号（３１）と閾値電圧制御信号（３２）を指定し、比較回路（１２０）での比較結果（誤り検出結果）を調べることで、比較回路（１２０）の結果が一致していれば、そのときの位相オフセット信号（３１）と、閾値電圧制御信号（３２）に相当する動作余裕があるものと判定する。

最適化制御回路（２３）において、比較回路（１２０）での比較結果が一致していなければ、そのときの位相オフセット信号（３１）と閾値電圧制御信号（３２）に相当する動作余裕がないと判定する。

上記のように、位相オフセット信号（３１）と閾値電圧制御信号（３２）の様々な組み合わせに対して、クロックアンドデータリカバリ回路（１４）の比較回路（１２０）からの誤り検出結果に基づき、前記別のデータサンプリング回路（１０６）が正しくデータをサンプリングすることができたか否かを調べることで、クロックアンドデータリカバリ回路（１４）の時間方向と電圧方向に関する動作余裕度の測定を可能としている。

本発明の１つの態様において、最適化制御回路（２３）は、
クロックアンドデータリカバリ回路（１４）の位相制御器（１０３）へ供給する位相オフセット信号（３１）；
クロックアンドデータリカバリ回路（１４）の閾値電圧生成器（１０７）へ供給する閾値電圧制御信号（３２）；
送信回路（１１）のプリエンファシスドライバ回路（２１）へ供給するドライバ制御信号（３４）；
受信回路（１２）のイコライザ回路（２２）を制御するイコライザ制御信号（３３）；
送信回路（１１）の選択回路（２４）に入力する対向ドライバ制御信号（３５）；
の少なくとも１つ又は全てを生成する。

本発明によるＳＥＲＤＥＳ回路では、受信側の最適化制御回路（２３）において、対向ＬＳＩ（送信側ＬＳＩ）に対して対向ドライバ制御信号を生成し、パラレルシリアル変換回路（１３）へ入力することで、プリエンファシス制御信号を自身の送信回路（１１）から、対向ＬＳＩに送出することができる。

対向ＬＳＩでは、送出されてきた対向ドライバ制御信号がシリアルパラレル変換回路（１５）から出力されるので、その信号を、最適化制御回路（２３）が抽出し、保持回路（２５）に保持するとともに、ドライバ制御信号（３４）として自身のプリエンファシスドライバを制御する。

これにより、対向ＬＳＩのプリエンファシスドライバを特定の値に設定したときに、受信側ＬＳＩのクロックアンドデータリカバリ回路の時間方向と電圧方向の動作余裕度を測定することができる。様々なドライバ制御信号の設定に関して、クロックアンドデータリカバリ回路の時間方向と電圧方向の動作余裕度を測定することによって、クロックアンドデータリカバリ回路の動作余裕度を最大にするドライバ制御信号の設定値を調べることができる。

ここで、特筆すべき点は、本発明においては、測定対象がアイ開口ではなく、受信回路（１２）内のクロックアンドデータリカバリ回路（１４）の時間方向、電圧方向の動作余裕度である、ということである。このため、本発明によれば、クロックアンドデータリカバリ回路（１４）の動作余裕度を、好ましくは最大にするイコライザ制御信号（３３）とドライバ制御信号（３４）の設定値が得られる。以下、具体的な実施例に即して詳細に説明する。

図１は、本発明の第１の実施例によるＳＥＲＤＥＳ回路の全体構成を示す図である。図１を参照すると、クロックアンドデータリカバリ回路１４は、入力データを抽出クロックに応答してサンプルするデータサンプリング回路１０１と、データサンプリング回路１０１でサンプリングされたデータを入力し、該データに基づきクロックとデータの位相関係を検出する位相比較器１０２と、位相比較器１０２から出力される位相比較結果（ＵＰ／ＤＯＷＮ）に基づき、位相制御信号を出力する位相制御器１０３と、互いに異なる位相の複数のクロック信号よりなる多相クロックを受け、位相制御器１０３から出力される位相制御信号に基づき位相を補間したクロックを前記抽出クロックとしてデータサンプリング回路１０１に供給する位相補間器１０４と、がループを構成している。

さらに、位相制御器１０３は、該位相制御信号とは別の位相制御信号（位相制御信号Ａ）を生成し、別の位相制御信号（位相制御信号Ａ）を別の位相補間器Ａ１０５に供給する。別の位相補間器Ａ１０５は、位相補間器１０４と共通に前記多相クロックを受け、前記別の位相制御信号（位相制御信号Ａ）に対応して補間したクロック信号を別の抽出クロック（抽出クロックＡ）として出力する。

さらに、別の位相補間器Ａ１０５からの別の抽出クロック（抽出クロックＡ）と、閾値電圧制御信号３２により閾値電圧生成器１０７が生成した閾値電圧に基づき、入力データをサンプリングする別のデータサンプリング回路Ａ１０６を備えている。

このデータサンプリング回路Ａ１０６は、データをサンプルするクロック位相と閾値レベルが可変自在とされる。

さらに、２つのデータサンプリング回路１０１、１０６から出力されるデータを比較する比較回路１２０を備えている。

比較回路１２０の比較結果は、誤り検出信号として出力される。

本発明において、位相制御器１０３は、位相比較器１０２の比較結果を基にカウントアップまたはダウンするアップダウンカウンタ１０３Ａと、アップダウンカウンタ１０３Ａの出力に対して位相オフセット信号３１を加算する加算器１０３Ｂと、を備えている。

クロックアンドデータリカバリ回路１４の構成は、本発明者を発明者とする先願（特願２００６−００２６９２号）に開示されている構成と同等である。クロックアンドデータリカバリ回路１４の詳細は、先願（特願２００６−００２６９２号）が参照される。

ＳＥＲＤＥＳ回路は、内部のクロック信号を生成するＰＬＬ回路１０と、パラレルデータをシリアルデータに変換して出力する送信回路１１と、シリアルデータをパラレルデータに変換する受信回路１２と、を備えている。

送信回路１１は、パラレルデータ入力３と対向ドライバ制御信号３５の一方を選択する選択回路２４と、選択回路２４が選択したデータを入力しシリアルデータに変換するパラレルシリアル変換回路１３と、パラレルシリアル変換回路１３が変換したシリアルデータを入力し伝送路のＩＳＩ劣化を低減するために伝送路に送出する前に波形強調を行うプリエンファシスドライバ回路２１と、を備えている。

プリエンファシスドライバ回路２１は、例えば特許文献３に開示されているように、２つの信号パスを通った信号を重み付けして加算する２ＴＡＰのプリエンファシスドライバでもよい。さらには、３ＴＡＰ以上のプリエンファシスドライバでもよい。プリエンファシスドライバ回路２１における各ＴＡＰ係数は、最適化制御回路２３から供給されるドライバ制御信号３４によって可変制御される。

受信回路１２は、伝送路のＩＳＩ劣化を低減するために波形整形を行うイコライザ回路２２と、イコライザ回路２２が整形したシリアルデータからリカバリを行う前記クロックアンドデータリカバリ回路１４と、クロックアンドデータリカバリ回路１４が出力したシリアルデータをパラレルデータに変換するシリアルパラレル変換回路１５と、最適化制御回路２３と、を備えている。

イコライザ回路２２は、例えば特許文献５に開示されているように、デジタル制御で特性を可変にできるイコライザであってもよい。あるいは、イコライザ回路２２は、例えば特許文献５に開示されているように、複数のＴＡＰ係数を持つＤＦＥで構成してもよい。

最適化制御回路２３は、イコライザ回路２２の特性あるいはＴＡＰ係数を制御するイコライザ制御信号３３、及び前記位相オフセット信号３１、及び前記閾値電圧制御信号３２、及び前記対向ドライバ制御信号３５を生成する。

また、最適化制御回路２３は、受信回路１２のパラレルデータ出力４を監視しており、対向するＬＳＩの送信回路１１から対向ドライバ制御信号３５を受信した場合には、内部の保持回路２５に保持するとともに、自身のプリエンファシスドライバ回路２１のドライバ制御信号３４として出力する。

さらに、最適化制御回路２３は、比較回路１２０から出力される比較結果信号（誤り検出結果）を入力して監視又は観測する。

次に、本実施例のＳＥＲＤＥＳ回路の動作について説明する。まず、クロックアンドデータリカバリ回路１４の動作について説明する。

データサンプリング回路１０１と、位相比較器１０２と、位相制御器１０３と、位相補間器１０４とからなるループによりリカバリが行われ、（シリアルデータ入力２のジッタが小さくきれいなデータ波形が入力されているとすれば）データサンプリング回路１０１に入力されるシリアルデータ入力２と抽出クロックの位相関係は、図２（Ａ）に示すように、データアイの真中のポイントをサンプリングしている。

一方、データサンプリング回路Ａ１０６は、図２（Ｂ）に示すように、位相オフセット信号３１に相当する分だけ時間方向にシフトし、閾値電圧制御信号３２に相当する分だけ電圧方向にシフトしたポイントをサンプリングしている。

データサンプリング回路Ａ１０６がサンプリングしたサンプリングデータＡの誤りを検出するために、データサンプリング回路１０１がサンプリングしたサンプリングデータと比較回路１２０で比較される。両者が一致すれば、図２に示すように、同じアイの中をサンプリングしていることとなるので、位相オフセット信号３１と閾値電圧制御信号３２に相当する動作余裕があると判定する。

比較回路１２０での比較の結果、両者が不一致であれば、位相オフセット信号３１と閾値電圧制御信号３２に相当する動作余裕がないと判定する。

この判断は、比較回路１２０の比較結果（誤り検出信号）を観測している最適化制御回路２３が行う。

次に、本実施例のＳＥＲＤＥＳ回路の全体の動作について説明する。

以下に説明するＳＥＲＤＥＳ回路の動作は、
プリエンファシスドライバ回路２１の最適化と、
イコライザ回路２２の最適化
の２種類に分かれる。

＜イコライザ回路の最適化＞
まずイコライザ回路２２の最適化動作について説明する。最適化制御回路２３は、イコライザ制御信号３３を特定の値に設定し、位相オフセット信号３１と閾値電圧制御信号３２を用いてクロックアンドデータリカバリ回路１４の動作余裕度を測定する。

次に、イコライザ制御信号３３を別の値に設定し、再びクロックアンドデータリカバリ回路１４の動作余裕度を測定する。

これを繰り返し行い、イコライザ制御信号３３の全ての値に対するクロックアンドデータリカバリ回路１４の動作余裕度を測定することで、動作余裕度を最大化するイコライザ制御信号３３の設定値を求めることができる。

なお、イコライザ制御信号３３の全ての値に関してクロックアンドデータリカバリ回路１４の動作余裕度を測定する例を説明したが、以下に説明する手法を用いてもよい。

まず、イコライザ回路２２における、あるＴＡＰ係数に着目し、そのＴＡＰ係数のみ可変、その他のＴＡＰ係数は固定とし、そのＴＡＰ係数を少し大きくした場合と小さくした場合についてクロックアンドデータリカバリ回路１４の動作余裕度を測定し、クロックアンドデータリカバリ回路１４の動作余裕度を大きくするためのＴＡＰ係数の更新方向を調べ、その方向に更新する。

これを、イコライザ回路２２の全てのＴＡＰ係数に関して行う。

その後、イコライザ回路２２において、再び最初に更新したＴＡＰ係数の更新に戻り、再び、イコライザ回路２２の全ＴＡＰ係数の更新を行う。

以後、これを繰り返し行うことで、徐々に、クロックアンドデータリカバリ回路１４の動作余裕度を最大化するイコライザ制御信号３３の設定値を求める、ようにしてもよい。

なお、上記実施例では、イコライザ回路２２として、ＤＦＥを想定してＴＡＰ係数を最適化する例を説明したが、最適化するパラメータはイコライザの構成に依存して異なる。

＜プリエンファシスドライバ回路の最適化＞
次に、プリエンファシスドライバ回路２１の最適化動作について、図３を用いて説明する。図３には、ＳＥＲＤＥＳ回路を２個並べて配置した構成が示されており、各ＳＥＲＤＥＳ回路が別のＬＳＩに搭載され伝送路を介して通信する様子を示している。

以下では、図３の左側のＳＥＲＤＥＳ回路のプリエンファシスドライバ回路２１を制御することで、右側のＳＥＲＤＥＳ回路のクロックアンドデータリカバリ回路１４の動作余裕度を最大化する場合について説明する。

右側のＳＥＲＤＥＳ回路の最適化制御回路２３は、対向ドライバ制御信号３５を生成し、選択回路２４において対向ドライバ制御信号３５を選択し、対向ＬＳＩに送出する。

左側の対向ＬＳＩでは、パラレルデータ出力４を監視し、対向ドライバ制御信号３５を受信した場合、最適化制御回路２３内部に取り込み、プリエンファシスドライバ回路２１を制御する（ここまでの説明は、図３の太線の経路に相当する）。

右側のＳＥＲＤＥＳ回路では、位相オフセット信号３１と閾値電圧制御信号３２を用いてクロックアンドデータリカバリ回路１４の動作余裕度を測定する。これを繰り返し行い、対向ドライバ制御信号３５の全ての値に対するクロックアンドデータリカバリ回路１４の動作余裕度を測定することで、動作余裕度を最大化する対向ドライバ制御信号３５を求めることができる。

なお、対向ドライバ制御信号３５の全ての値に関してクロックアンドデータリカバリ回路１４の動作余裕度を測定する例を説明したが、以下に説明する方法を用いてもよい。

まず、あるＴＡＰ係数に着目し、そのＴＡＰ係数のみ可変、その他のＴＡＰ係数は固定とし、そのＴＡＰ係数を少し大きくした場合と小さくした場合についてクロックアンドデータリカバリ回路１４の動作余裕度を測定し、クロックアンドデータリカバリ回路１４の動作余裕度を大きくするためのＴＡＰ係数の更新方向を調べ、その方向に更新する。これを全てのＴＡＰ係数に関して行う。

その後、再び最初に更新したＴＡＰ係数の更新に戻り、再び全ＴＡＰ係数の更新を行う。以後、これを繰り返し行うことで、徐々にクロックアンドデータリカバリ回路１４の動作余裕度を最大化する対向ドライバ制御信号３５の設定値を求めてもよい。

イコライザ制御信号３３の最適化と、対向ドライバ制御信号３５の最適化を説明したが、どちらか一方を先に最適化後もう一方を最適化してもよい。両者を同時に最適化してもよい。

最適化制御回路２３は、クロックアンドデータリカバリ回路１４の位相オフセット信号３１と閾値電圧制御信号３２を使用して時間方向と電圧方向の動作余裕度を測定していたが、どちらか一方のみを測定し最適化してもかまわない。その場合、クロックアンドデータリカバリ回路１４は、どちらか一方のみ測定可能な構成でよい。

イコライザ制御信号３３と対向ドライバ制御信号３５の最適化は、パワーオンされるたびに毎回実行するようにしてもよい。

あるいは、最初のパワーオンのときに得られたイコライザ制御信号３３と対向ドライバ制御信号３５の設定値を不揮発性メモリに保存しておき、以降のパワーオンのときにその設定値を使用することもできる。

あるいは、パワーオン時だけでなく通常のデータ伝送動作中にも、イコライザ制御信号３３と対向ドライバ制御信号３５の最適化を行うようにしてもよい。こうすることで、時々刻々と伝送路やプリエンファシスドライバ回路２１やイコライザ回路２２の特性が変化しても、常にイコライザ制御信号３３と対向ドライバ制御信号３５が最適に設定された状態でデータ伝送を行うことができる。

ここで、アイ開口とクロックアンドデータリカバリ回路１４の動作余裕度について、図４を用いて説明する。図４は、アイ開口の大きさは同じであるが、シリアルデータ入力のジッタ分布が異なる例を示している。

図４（Ａ）の例ではジッタが右に偏っているが、図４（Ｂ）では左右対称となっている。図４（Ａ）の例の場合は、クロックアンドデータリカバリ回路１４の抽出クロック位相はジッタ分布と同様に右に偏る傾向があり、動作マージンが小さいことを示している。

一方、図４（Ｂ）の例の場合は、クロックアンドデータリカバリ回路１４の抽出クロック位相はデータのアイの真中付近であり、動作マージンが大きく最適なポイントをサンプリングしていることを示している。

このように、同じアイ開口の大きさであっても、クロックアンドデータリカバリ回路１４の動作余裕度は必ずしも一致しない。

本発明のＳＥＲＤＥＳ回路では、クロックアンドデータリカバリ回路１４の動作余裕度を測定して最適化していることから、クロックアンドデータリカバリ回路１４の動作余裕度を最大化するイコライザ制御信号３３とドライバ制御信号３４の設定値が得られる。

図５は、本発明の第２の実施例によるＳＥＲＤＥＳ回路の全体構成を示すブロック図である。第１の実施例においては、プリエンファシスドライバ回路２１とイコライザ回路２２の両方を最適化可能な構成としていたが、図５では、プリエンファシスドライバ回路２１は、ある所定の設定値に固定され、イコライザ回路２２のみの最適化に限定した構成である。プリエンファシスドライバ回路２１の制御信号が変えられないことを除き、図１に示す構成と同じである。

図６は、本発明の第３の実施例によるＳＥＲＤＥＳ回路の全体構成を示すブロック図である。第１の実施例においては、プリエンファシスドライバ回路２１とイコライザ回路２２の両方を最適化可能な構成としていたが、図６では、イコライザ回路２２はある所定の設定値に固定され、プリエンファシスドライバ回路２１のみの最適化に限定した構成である。イコライザ回路２２の制御信号が変えられないことを除き、図１に示す構成と同じである。

なお、上記特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施例ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の第１の実施例の構成を示すブロック図である。 本発明の第１の実施例におけるデータサンプリング回路の動作を説明する図である。 本発明の第１の実施例における動作を説明する図である。 本発明の第１の実施例における動作を説明する図である。 本発明の第２の実施例のＳＥＲＤＥＳ回路の構成を示すブロック図である。 本発明の第３の実施例のＳＥＲＤＥＳ回路の構成を示すブロック図である。 関連技術のＳＥＲＤＥＳ回路の典型的な構成を示すブロック図である。

符号の説明

１ シリアルデータ出力
２ シリアルデータ入力
３ パラレルデータ入力
４ パラレルデータ出力
１０ ＰＬＬ回路
１１ 送信回路
１２ 受信回路
１３ パラレルシリアル変換回路
１４ クロックアンドデータリカバリ回路
１５ シリアルパラレル変換回路
２１ プリエンファシスドライバ回路
２２ イコライザ回路
２３ 最適化制御回路
２４ 選択回路
２５ 保持回路
３１ 位相オフセット信号
３２ 閾値電圧制御信号
３３ イコライザ制御信号
３４ ドライバ制御信号
３５ 対向ドライバ制御信号
１０１ データサンプリング回路
１０２ 位相比較器
１０３ 位相制御器
１０３Ａ アップダウンカウンタ
１０３Ｂ 加算器
１０４ 位相補間器
１０５ 位相補間器Ａ
１０６ データサンプリング回路Ａ
１０７ 閾値電圧生成器
１２０ 比較回路

Claims (13)

1. 入力データからクロックとデータを抽出するクロックアンドデータリカバリ回路を備え、
   前記クロックアンドデータリカバリ回路は、時間方向と電圧方向に関する動作余裕度の測定が可能であり、
   前記クロックアンドデータリカバリ回路の前記動作余裕度の測定結果に基づき、
   出力データをプリエンファシスして駆動出力するプリエンファシスドライバ回路の特性、及び／又は、受信データをイコライズするイコライザ回路の特性を最適化するように制御する最適化制御回路を含む、ことを特徴とする入出力回路。
2. 前記プリエンファシスドライバ回路を含む送信回路と、
   前記イコライザ回路と、前記イコライザ回路でイコライズされた受信データを入力する前記クロックアンドデータリカバリ回路と、前記最適化制御回路と、を含む受信回路と、
   を備え、
   前記最適化制御回路は、前記クロックアンドデータリカバリ回路の前記動作余裕度の測定結果に基づき、前記プリエンファシスドライバ回路及び前記イコライザ回路の特性の最適化を行う、ことを特徴とする請求項１記載の入出力回路。
3. 前記プリエンファシスドライバ回路を含む送信回路と、
   前記クロックアンドデータリカバリ回路と、前記最適化制御回路と、を含む受信回路と、
   を備え、
   前記最適化制御回路は、前記クロックアンドデータリカバリ回路の前記動作余裕度の測定結果に基づき、前記プリエンファシスドライバ回路の特性の最適化を行う、ことを特徴とする請求項１記載の入出力回路。
4. 前記イコライザ回路と、前記イコライザ回路でイコライズされた受信データを入力する前記クロックアンドデータリカバリ回路と、前記最適化制御回路と、を含む受信回路を備え、
   前記最適化制御回路は、前記クロックアンドデータリカバリ回路の前記動作余裕度の測定結果を基に、前記イコライザ回路の特性を最適化する、ことを特徴とする請求項１記載の入出力回路。
5. パラレルデータを受けシリアルデータに変換し該シリアルデータを前記プリエンファシスドライバ回路に供給するパラレルシリアル変換回路と、
   前記パラレルシリアル変換回路に入力する前記パラレルデータとして、
   通常運用動作時に送出するパラレルデータと、
   前記最適化制御回路が生成した、対向装置の入出力回路のプリエンファシスドライバ回路の特性を制御するための対向ドライバ制御信号と、
   のいずれか一方を選択する選択回路と、
   を備えている、ことを特徴とする請求項１乃至３のいずれか１項記載の入出力回路。
6. 前記クロックアンドデータリカバリ回路からのシリアル出力データをパラレルデータに変換するシリアルパラレルデータ変換回路を備え、
   前記最適化制御回路は、前記シリアルパラレルデータ変換回路から出力されるパラレルデータを監視し、前記対向ドライバ制御信号を受信した場合、自装置のプリエンファシスドライバ回路を制御する、ことを特徴とする請求項５記載の入出力回路。
7. 前記クロックアンドデータリカバリ回路は、
   入力データ信号を受けクロックに応答してサンプルするデータサンプリング回路と、
   前記データサンプリング回路でサンプルされたデータ信号を入力し前記クロック信号とデータ信号の位相関係を検出する位相比較器と、
   前記位相比較器での位相比較結果に基づき位相制御信号を出力する位相制御器と、
   前記位相制御信号に基づき位相を補間したクロック信号を出力する位相補間器と、
   を備え、前記位相補間器から出力される前記クロック信号が前記データサンプリング回路に供給されてループを構成し、
   前記位相制御器は、前記位相制御信号とは別の位相制御信号を生成し、
   前記位相制御器から出力される前記別の位相制御信号を受け、前記別の位相制御信号に基づき位相を補間したクロック信号を生成する別の位相補間器と、
   閾値電圧を生成する閾値電圧生成器と、
   前記別の位相補間器からのクロック信号と前記閾値電圧に基づき、入力データをサンプルする別のデータサンプリング回路と、
   前記データサンプリング回路と前記別のデータサンプリング回路でそれぞれサンプルされたデータを比較する比較回路と、
   を備え、
   前記比較回路での比較結果が、誤り検出結果として、前記最適化制御回路に供給される、ことを特徴とする請求項１に記載の入出力回路。
8. 前記最適化制御回路は、
   前記位相制御器が生成する前記位相制御信号と前記別の位相制御信号との間に位相オフセットを加えるための位相オフセット信号を、前記位相制御器に対して供給し、前記位相オフセットは可変に制御され、
   前記閾値電圧生成器で生成する閾値電圧を制御する閾値電圧制御信号を、前記閾値電圧生成器に供給し、前記閾値電圧は可変に制御され、
   前記比較回路からの前記誤り検出結果に基づき、前記別のデータサンプリング回路が正しくデータをサンプリングすることができたか否かを調べることで、前記クロックアンドデータリカバリ回路の時間方向と電圧方向に関する動作余裕度の測定を可能としてなる、ことを特徴とする、請求項７記載の入出力回路。
9. 前記最適化制御回路による最適化は、パワーオン時に実行する、ことを特徴とする、請求項１乃至８のいずれか１項記載の入出力回路。
10. 前記最適化制御回路による最適化は、最初のパワーオンのときに実行し、最適化の結果を、不揮発性の記憶装置に保存しておき、以降のパワーオンのときには、前記記憶装置に保持された結果を用いる、ことを特徴とする、請求項１乃至８のいずれか１項記載の入出力回路。
11. 前記最適化制御回路による最適化が、通常のデータ伝送動作時にも行われ、
    前記プリエンファシスドライバ回路及び／又は前記イコライザ回路の特性の変化に対して、前記プリエンファシスドライバ回路及び／又は前記イコライザ回路の特性を最適に保ってデータ伝送を行う、ことを特徴とする、請求項１乃至８のいずれか１項記載の入出力回路。
12. パラレルデータを変換してシリアル伝送し、シリアル伝送された受信データをパラレルデータに変換するインタフェース回路であって、
    請求項１乃至１１のいずれか１項記載の入出力回路を含む、インタフェース回路。
13. 請求項１乃至１１のいずれか１項記載の入出力回路を含む半導体装置。

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