JPH08315516A - クロック回復回路のための開始位相を最適化する方法、タイミング制御ループ発振器のための開始位相最適化回路、ｐｒｍｌデータチャネル、およびディスク記憶ドライブ - Google Patents
クロック回復回路のための開始位相を最適化する方法、タイミング制御ループ発振器のための開始位相最適化回路、ｐｒｍｌデータチャネル、およびディスク記憶ドライブInfo
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- JPH08315516A JPH08315516A JP7213170A JP21317095A JPH08315516A JP H08315516 A JPH08315516 A JP H08315516A JP 7213170 A JP7213170 A JP 7213170A JP 21317095 A JP21317095 A JP 21317095A JP H08315516 A JPH08315516 A JP H08315516A
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- 238000000034 method Methods 0.000 title claims abstract description 44
- 238000003860 storage Methods 0.000 title claims abstract description 32
- 238000005457 optimization Methods 0.000 title claims description 49
- 238000011084 recovery Methods 0.000 title claims description 12
- 238000005070 sampling Methods 0.000 claims description 28
- 238000001514 detection method Methods 0.000 claims description 13
- 230000008569 process Effects 0.000 abstract description 12
- 230000001360 synchronised effect Effects 0.000 abstract description 11
- 230000004044 response Effects 0.000 abstract description 8
- 238000007476 Maximum Likelihood Methods 0.000 abstract description 3
- 238000004891 communication Methods 0.000 abstract description 3
- 230000036961 partial effect Effects 0.000 abstract description 3
- 230000006870 function Effects 0.000 description 31
- 230000007704 transition Effects 0.000 description 10
- 238000013500 data storage Methods 0.000 description 9
- 238000000605 extraction Methods 0.000 description 7
- 239000010409 thin film Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000001143 conditioned effect Effects 0.000 description 4
- 238000011156 evaluation Methods 0.000 description 4
- 230000004907 flux Effects 0.000 description 4
- QHZSDTDMQZPUKC-UHFFFAOYSA-N 3,5-dichlorobiphenyl Chemical compound ClC1=CC(Cl)=CC(C=2C=CC=CC=2)=C1 QHZSDTDMQZPUKC-UHFFFAOYSA-N 0.000 description 3
- 230000003044 adaptive effect Effects 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 3
- 230000000977 initiatory effect Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 230000011664 signaling Effects 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000012937 correction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007613 environmental effect Effects 0.000 description 2
- 229920002457 flexible plastic Polymers 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000000670 limiting effect Effects 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 230000008929 regeneration Effects 0.000 description 2
- 238000011069 regeneration method Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 241000183290 Scleropages leichardti Species 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 230000032683 aging Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000001427 coherent effect Effects 0.000 description 1
- 230000003750 conditioning effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 239000003999 initiator Substances 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000013139 quantization Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 238000009987 spinning Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 208000011580 syndromic disease Diseases 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000013316 zoning Methods 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
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- G11B20/10009—Improvement or modification of read or write signals
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- G11B20/10009—Improvement or modification of read or write signals
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- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
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Abstract
(57)【要約】
【課題】 部分応答・最大尤度（「ＰＲＭＬ」）データ
チャネルのための「ゼロ位相開始」最適化回路を提供す
る。 【解決手段】 ゼロ位相開始最適化回路５００は同期通
信または記憶システムにおけるタイミング回復プロセス
のためのより最適な開始位相を決定する。開示される回
路は量子化器５０１と加算接続点５０２と絶対値または
二乗機能５０４と積分器５０８とを含む。ファームウエ
アベースの最適化ルーチンにより、タイミング制御ルー
プはクロックする発振器を異なる位相でその都度始動さ
せる一連のタイミング捕捉モードを経る。最適化回路
は、各タイミング捕捉のための既知の周波数プリアンブ
ルパターンからの実際のサンプル値と期待されるサンプ
ル値との間の平均二乗誤差を計算する。最小ＭＳＥ値は
タイミング制御ループ発振器のためのより最適な開始位
相に対応する。
チャネルのための「ゼロ位相開始」最適化回路を提供す
る。 【解決手段】 ゼロ位相開始最適化回路５００は同期通
信または記憶システムにおけるタイミング回復プロセス
のためのより最適な開始位相を決定する。開示される回
路は量子化器５０１と加算接続点５０２と絶対値または
二乗機能５０４と積分器５０８とを含む。ファームウエ
アベースの最適化ルーチンにより、タイミング制御ルー
プはクロックする発振器を異なる位相でその都度始動さ
せる一連のタイミング捕捉モードを経る。最適化回路
は、各タイミング捕捉のための既知の周波数プリアンブ
ルパターンからの実際のサンプル値と期待されるサンプ
ル値との間の平均二乗誤差を計算する。最小ＭＳＥ値は
タイミング制御ループ発振器のためのより最適な開始位
相に対応する。
Description
【０００１】
【発明の分野】この発明は一般的にデータ通信および記
憶システムの分野に関する。より特定的にはこの発明
は、磁気記録システムにおけるＰＲＭＬチャネルのよう
な、サンプリングされるデータ検出システムにおけるク
ロック回復プロセスのための開始位相の選択を最適化す
るための方法および装置に関する。
憶システムの分野に関する。より特定的にはこの発明
は、磁気記録システムにおけるＰＲＭＬチャネルのよう
な、サンプリングされるデータ検出システムにおけるク
ロック回復プロセスのための開始位相の選択を最適化す
るための方法および装置に関する。
【０００２】
【発明の背景】ディスクドライブ記憶システムにおい
て、回転する磁気ディスクの記憶面上に一連の磁気遷移
として書込まれるデジタルデータを回復するのに、連続
する時間ピーク検出機構を用いることは従来的であっ
た。最近では、部分応答（「ＰＲ」）信号送信および最
大尤度（「ＭＬ」）シーケンス検出（一まとめにして
「ＰＲＭＬ」）のような、サンプリングされるデータの
検出技術が磁気記録システムにおいて用いられている。
ＰＲＭＬデータチャネルアーキテクチャの一例は、共通
の譲受人に譲渡された、アボット（Abbott）らに対し１
９９４年８月２３日に発行された米国特許第５，３４
１，２４９号に説明され、その開示全体を、ここに完全
に記載されるごとく、ここに引用により援用する。
て、回転する磁気ディスクの記憶面上に一連の磁気遷移
として書込まれるデジタルデータを回復するのに、連続
する時間ピーク検出機構を用いることは従来的であっ
た。最近では、部分応答（「ＰＲ」）信号送信および最
大尤度（「ＭＬ」）シーケンス検出（一まとめにして
「ＰＲＭＬ」）のような、サンプリングされるデータの
検出技術が磁気記録システムにおいて用いられている。
ＰＲＭＬデータチャネルアーキテクチャの一例は、共通
の譲受人に譲渡された、アボット（Abbott）らに対し１
９９４年８月２３日に発行された米国特許第５，３４
１，２４９号に説明され、その開示全体を、ここに完全
に記載されるごとく、ここに引用により援用する。
【０００３】典型的なＰＲＭＬ読出チャネルは、たとえ
ば、公知のピーク検出技術の例にあるようなたった１つ
のピーク点よりもむしろディスクから読出されるアナロ
グ波形からとられるサンプルの解析に基づいてデータを
決定するＭＬ検出器を有する。デジタルサンプル値は典
型的には、読取られた波形を所定の適当なサンプリング
時間で量子化するアナログデジタル（「Ａ／Ｄ」）変換
器を用いることによって得られる。サンプリング時間
は、データが信頼性をもって回復される場合に入来デー
タ波形と同期されかつ位相が整列されなければならな
い、Ａ／Ｄ変換器に対するクロックによって制御され
る。
ば、公知のピーク検出技術の例にあるようなたった１つ
のピーク点よりもむしろディスクから読出されるアナロ
グ波形からとられるサンプルの解析に基づいてデータを
決定するＭＬ検出器を有する。デジタルサンプル値は典
型的には、読取られた波形を所定の適当なサンプリング
時間で量子化するアナログデジタル（「Ａ／Ｄ」）変換
器を用いることによって得られる。サンプリング時間
は、データが信頼性をもって回復される場合に入来デー
タ波形と同期されかつ位相が整列されなければならな
い、Ａ／Ｄ変換器に対するクロックによって制御され
る。
【０００４】この適当なタイミング同期を達成するため
に、ＰＲＭＬチャネルは典型的には、米国特許第５，３
４１，２４９号、および共通の譲受人に譲渡された、ジ
ョンソン（Johnson ）らへの米国特許第５，２５８，９
３３号に開示されるタイミングループような、入来デー
タストリームとのＡ／Ｄ変換器クロックの周波数および
位相同期を速やかに捕捉するタイミングループを利用
し、その開示の全体をここに引用により援用する。
に、ＰＲＭＬチャネルは典型的には、米国特許第５，３
４１，２４９号、および共通の譲受人に譲渡された、ジ
ョンソン（Johnson ）らへの米国特許第５，２５８，９
３３号に開示されるタイミングループような、入来デー
タストリームとのＡ／Ｄ変換器クロックの周波数および
位相同期を速やかに捕捉するタイミングループを利用
し、その開示の全体をここに引用により援用する。
【０００５】このようなＰＲＭＬチャネルにおけるタイ
ミングループは典型的には、受信されるアナログ信号上
の特定の場所でデータサンプルがとられるようにコヒー
レントなクロックを発生する位相同期ループ（「ＰＬ
Ｌ」）を有する。データの位相および周波数は、先行技
術のピーク検出技術の例にあるように信号遷移エッジを
比較することによるよりもむしろ、データサンプルをデ
ジタル処理することによって検出される。デジタル回路
はデジタルサンプルを処理して位相／周波数誤差評価を
出し、次いで典型的にはこれらのデジタル評価をタイミ
ング制御デジタルアナログ変換器（「ＤＡＣ」）に送
り、そこでそれらはタイミングループ処理のためのアナ
ログ誤差評価に変換される。
ミングループは典型的には、受信されるアナログ信号上
の特定の場所でデータサンプルがとられるようにコヒー
レントなクロックを発生する位相同期ループ（「ＰＬ
Ｌ」）を有する。データの位相および周波数は、先行技
術のピーク検出技術の例にあるように信号遷移エッジを
比較することによるよりもむしろ、データサンプルをデ
ジタル処理することによって検出される。デジタル回路
はデジタルサンプルを処理して位相／周波数誤差評価を
出し、次いで典型的にはこれらのデジタル評価をタイミ
ング制御デジタルアナログ変換器（「ＤＡＣ」）に送
り、そこでそれらはタイミングループ処理のためのアナ
ログ誤差評価に変換される。
【０００６】タイミングループが同期データクロック信
号を回復するのに要する時間量は、捕捉の速度と、ディ
スクドライブ記録システムの例においては、この目的に
ふりあてられなければならないディスクスペース量との
両方の点において重要である。公知のディスクドライブ
記憶システムでは、ＲＥＡＤモードに入ると、ＰＬＬは
典型的にはデータ受信に先行する既知のプリアンブル波
形から初期のデータクロック周波数および位相を捕捉す
る。プリアンブルに割当てられるディスク領域の量を最
小限にするよう、捕捉モード中にタイミングループがプ
リアンブルからタイミング情報を速やかに回復すること
は重要である。
号を回復するのに要する時間量は、捕捉の速度と、ディ
スクドライブ記録システムの例においては、この目的に
ふりあてられなければならないディスクスペース量との
両方の点において重要である。公知のディスクドライブ
記憶システムでは、ＲＥＡＤモードに入ると、ＰＬＬは
典型的にはデータ受信に先行する既知のプリアンブル波
形から初期のデータクロック周波数および位相を捕捉す
る。プリアンブルに割当てられるディスク領域の量を最
小限にするよう、捕捉モード中にタイミングループがプ
リアンブルからタイミング情報を速やかに回復すること
は重要である。
【０００７】プリアンブル波形に関してサンプリングク
ロックの初期の開始位相誤差を最小限にするために、お
よびそれによって捕捉時間とディスクスペースとを最小
限にするために、「ゼロ位相開始」技術がピーク検出お
よびＰＲＭＬの両方のシステムにおいてタイミング制御
ループに関して用いられてきた。この技術は、制御可能
な持続期間の位相休止がタイミング制御ループ内に適用
され、次いでタイミング制御ループを入来アナログ波形
と位相整列して再開させようとするステップを含む。
ロックの初期の開始位相誤差を最小限にするために、お
よびそれによって捕捉時間とディスクスペースとを最小
限にするために、「ゼロ位相開始」技術がピーク検出お
よびＰＲＭＬの両方のシステムにおいてタイミング制御
ループに関して用いられてきた。この技術は、制御可能
な持続期間の位相休止がタイミング制御ループ内に適用
され、次いでタイミング制御ループを入来アナログ波形
と位相整列して再開させようとするステップを含む。
【０００８】先行技術のピーク検出システムでは、電圧
制御発振器（「ＶＣＯ」）は、発振器の始動および停止
の制御を可能にするＥＮＡＢＬＥ入力を有している。Ｅ
ＮＡＢＬＥ制御がアサートされると、発振器は既知の状
態で発振を開始する。結果として生ずるクロック信号の
重要なタイミング上の局面を含む、クロック遷移の立上
がりエッジはＥＮＡＢＬＥ制御信号のアサーションの後
の固定される遅延間隔で生ずる。
制御発振器（「ＶＣＯ」）は、発振器の始動および停止
の制御を可能にするＥＮＡＢＬＥ入力を有している。Ｅ
ＮＡＢＬＥ制御がアサートされると、発振器は既知の状
態で発振を開始する。結果として生ずるクロック信号の
重要なタイミング上の局面を含む、クロック遷移の立上
がりエッジはＥＮＡＢＬＥ制御信号のアサーションの後
の固定される遅延間隔で生ずる。
【０００９】先行技術のゼロ位相開始論理は、読出ゲー
ト制御信号（「ＲＤＧＡＴＥ」）の非活性状態から活性
状態への遷移を感知し（ＲＥＡＤモードの開始を示
す）、ＥＮＡＢＬＥをデアサートして、ＶＣＯを停止し
た。アナログデータストリームにおける次の生データの
遷移エッジがゼロ位相開始論理に到着すると、ＥＮＡＢ
ＬＥ制御信号は再びアサートされ、タイミングループＶ
ＣＯは再始動された。次の生データのエッジと、タイミ
ングループＶＣＯによって出力される最初のクロックエ
ッジとが、位相−周波数検出器への入力で同時にまたは
ほぼ同時に一致するよう、タイミング遅延ブロックは生
データのエッジを検出することに関連する遅延およびＶ
ＣＯの再始動を考慮した。こうして、開始位相誤差はほ
とんどゼロとなり、ＰＬＬ捕捉時間は短縮された。
ト制御信号（「ＲＤＧＡＴＥ」）の非活性状態から活性
状態への遷移を感知し（ＲＥＡＤモードの開始を示
す）、ＥＮＡＢＬＥをデアサートして、ＶＣＯを停止し
た。アナログデータストリームにおける次の生データの
遷移エッジがゼロ位相開始論理に到着すると、ＥＮＡＢ
ＬＥ制御信号は再びアサートされ、タイミングループＶ
ＣＯは再始動された。次の生データのエッジと、タイミ
ングループＶＣＯによって出力される最初のクロックエ
ッジとが、位相−周波数検出器への入力で同時にまたは
ほぼ同時に一致するよう、タイミング遅延ブロックは生
データのエッジを検出することに関連する遅延およびＶ
ＣＯの再始動を考慮した。こうして、開始位相誤差はほ
とんどゼロとなり、ＰＬＬ捕捉時間は短縮された。
【００１０】ＰＲＭＬ記録チャネルにおけるタイミング
捕捉のためのゼロ位相開始回路は、「部分応答信号シス
テムのための高速タイミング回復（“Fast Timing Reco
veryfor Partial-Response Signaling Systems ”）と
題される、ドリボ（Dolivo）らによる論文（ＩＣＣ ′
８９手順書（Proc. of ICC '89）（ＩＥＥＥ）、ボスト
ン（Boston）、マサチューセッツ（Mass. ）、１９８９
年６月１１−１４日）に見られる。この論文では、タイ
ミング捕捉のための開始位相が所望されるサンプリング
例の間において途中で生じる際に随時現われると言われ
る「ハングアップ」効果を最小限にする解決法が提示さ
れている。この著者は、タイミング獲得のために用いら
れるプリアンブルの構造に関する事前の知識を利用して
タイミング捕捉中の決定プロセスにおいてヒステリシス
効果をつくり出し、それによってループのハングアップ
を起こりそうにないものにすることを論じている。
捕捉のためのゼロ位相開始回路は、「部分応答信号シス
テムのための高速タイミング回復（“Fast Timing Reco
veryfor Partial-Response Signaling Systems ”）と
題される、ドリボ（Dolivo）らによる論文（ＩＣＣ ′
８９手順書（Proc. of ICC '89）（ＩＥＥＥ）、ボスト
ン（Boston）、マサチューセッツ（Mass. ）、１９８９
年６月１１−１４日）に見られる。この論文では、タイ
ミング捕捉のための開始位相が所望されるサンプリング
例の間において途中で生じる際に随時現われると言われ
る「ハングアップ」効果を最小限にする解決法が提示さ
れている。この著者は、タイミング獲得のために用いら
れるプリアンブルの構造に関する事前の知識を利用して
タイミング捕捉中の決定プロセスにおいてヒステリシス
効果をつくり出し、それによってループのハングアップ
を起こりそうにないものにすることを論じている。
【００１１】ジョンソンらへの米国特許第５，３４１，
２４９号および米国特許第５，２５８，９３３号は、ゾ
ーンに分けられるデータを記録する技術を用いるディス
クドライブに適応されるＰＲＭＬチャネルのためのゼロ
位相開始回路を開示する。これらの特許では、タイミン
グ捕捉モードに入ると、入来正弦波プリアンブルと発振
器との適当な位相整列を達成するために、電流制御発振
器は瞬時に停止され次いで可変の遅延休止後に再始動さ
れる。この可変遅延休止は単一の固定される遅延要素と
して構成され、複数の可変遅延要素は複数の記録ゾーン
に関連する異なった周波数に適合される。
２４９号および米国特許第５，２５８，９３３号は、ゾ
ーンに分けられるデータを記録する技術を用いるディス
クドライブに適応されるＰＲＭＬチャネルのためのゼロ
位相開始回路を開示する。これらの特許では、タイミン
グ捕捉モードに入ると、入来正弦波プリアンブルと発振
器との適当な位相整列を達成するために、電流制御発振
器は瞬時に停止され次いで可変の遅延休止後に再始動さ
れる。この可変遅延休止は単一の固定される遅延要素と
して構成され、複数の可変遅延要素は複数の記録ゾーン
に関連する異なった周波数に適合される。
【００１２】しかしながら、クロック発生発振器のため
の理想的な遅延要素値の選択は容易ではなく、これまで
は、発振器始動プロセスに関連する論理回路遅延におけ
るチップ単位のばらつきを考慮するよう最適化されてい
なかった。このようなばらつきは、たとえば、製造中の
ＩＣプロセスにおける違い、チップの老朽化、およびシ
ステム動作中に生ずる環境条件の変化の結果かも知れな
い。
の理想的な遅延要素値の選択は容易ではなく、これまで
は、発振器始動プロセスに関連する論理回路遅延におけ
るチップ単位のばらつきを考慮するよう最適化されてい
なかった。このようなばらつきは、たとえば、製造中の
ＩＣプロセスにおける違い、チップの老朽化、およびシ
ステム動作中に生ずる環境条件の変化の結果かも知れな
い。
【００１３】したがって、サンプリングされるデータの
検出システムにおいてタイミング回復プロセスに関連す
る開始位相を最適化するための方法および装置を提供す
ることは望ましい。このシステムは、ゾーン分けされる
データの記録を利用するディスクドライブの複数の異な
る記録ゾーンにおけるタイミング捕捉のための開始位相
を最適化することができ、かつユーザにとって透明であ
るモードで機能できるべきである。
検出システムにおいてタイミング回復プロセスに関連す
る開始位相を最適化するための方法および装置を提供す
ることは望ましい。このシステムは、ゾーン分けされる
データの記録を利用するディスクドライブの複数の異な
る記録ゾーンにおけるタイミング捕捉のための開始位相
を最適化することができ、かつユーザにとって透明であ
るモードで機能できるべきである。
【００１４】
【発明の概要】この発明の一般的な目的は、ゼロ位相開
始最適化ルーチンに関連して、サンプリングされるデー
タの検出システムにおけるタイミング制御ループ発振器
のための最適な開始位相を決定し、それによってクロッ
ク回復時間を最小限にする、ゼロ位相開始最適化回路を
提供することである。
始最適化ルーチンに関連して、サンプリングされるデー
タの検出システムにおけるタイミング制御ループ発振器
のための最適な開始位相を決定し、それによってクロッ
ク回復時間を最小限にする、ゼロ位相開始最適化回路を
提供することである。
【００１５】この発明のさらに特定的な目的は、タイミ
ング捕捉中において受信データサンプルの実際の値と期
待される値との間の平均二乗誤差を決定するゼロ位相開
始最適化回路を提供することである。
ング捕捉中において受信データサンプルの実際の値と期
待される値との間の平均二乗誤差を決定するゼロ位相開
始最適化回路を提供することである。
【００１６】この発明の別の目的は、ファームウェアベ
ースのゼロ位相開始最適化ルーチンと、磁気記録ディス
クの記録面から読出される入来アナログ波形に対して異
なる位相で各々が開始する一連のタイミング捕捉実行か
ら得られる最小の平均二乗誤差を選択することによって
最適化ルーチンが最適な開始位相を反復的に決定するゼ
ロ位相開始最適化回路とを含む、ディスクドライブ記憶
システムを提供することである。
ースのゼロ位相開始最適化ルーチンと、磁気記録ディス
クの記録面から読出される入来アナログ波形に対して異
なる位相で各々が開始する一連のタイミング捕捉実行か
ら得られる最小の平均二乗誤差を選択することによって
最適化ルーチンが最適な開始位相を反復的に決定するゼ
ロ位相開始最適化回路とを含む、ディスクドライブ記憶
システムを提供することである。
【００１７】この発明の関連する目的は、データ速度が
異なる複数の記録ゾーンの各々におけるタイミング回復
プロセスのための最適な開始位相を決定する、ゼロ位相
開始最適化回路および制御アルゴリズムを含む、ゾーン
分けされたデータを記録する技術を用いるディスク記憶
ドライブを提供することである。
異なる複数の記録ゾーンの各々におけるタイミング回復
プロセスのための最適な開始位相を決定する、ゼロ位相
開始最適化回路および制御アルゴリズムを含む、ゾーン
分けされたデータを記録する技術を用いるディスク記憶
ドライブを提供することである。
【００１８】この発明の別の目的は、入来アナログ波形
をサンプリングするためにＡ／Ｄ変換器に与えられる発
振器クロック信号のための最適な開始位相を決定する、
ゼロ位相開始最適化回路および制御アルゴリズムを提供
することである。
をサンプリングするためにＡ／Ｄ変換器に与えられる発
振器クロック信号のための最適な開始位相を決定する、
ゼロ位相開始最適化回路および制御アルゴリズムを提供
することである。
【００１９】この発明の別の目的は、ユーザの介入を必
要とすることなく、サンプリングされるデータの記憶シ
ステムの複数のデータゾーンにおけるタイミング捕捉の
ための最適開始位相を周期的に更新するディスクドライ
ブマイクロコントローラにより制御されるゼロ位相開始
最適化回路を有するディスク記憶ドライブを提供するこ
とである。
要とすることなく、サンプリングされるデータの記憶シ
ステムの複数のデータゾーンにおけるタイミング捕捉の
ための最適開始位相を周期的に更新するディスクドライ
ブマイクロコントローラにより制御されるゼロ位相開始
最適化回路を有するディスク記憶ドライブを提供するこ
とである。
【００２０】この発明の局面および特徴に従うと、ＰＲ
ＭＬチャネルのためのゼロ位相開始最適化回路および関
連の方法が開示される。好ましい実施例において、ファ
ームウェア制御のゼロ位相開始最適化回路は、サンプリ
ングされるデータチャネルにおけるタイミング回復プロ
セスのための最適開始位相を決定し、したがって、たと
えば、ディスクドライブ記憶システムにおいてクロック
回復時間およびオーバヘッド記憶要件を最小限にする。
例示のディスクドライブ記憶システムでは、たとえば、
ディスクドライブのリードオンリーメモリ（「ＲＯ
Ｍ」）に記憶される命令のシーケンスが組込まれたディ
スクドライブマイクロコントローラによって実行され
て、最適化回路制御機能を果たす。
ＭＬチャネルのためのゼロ位相開始最適化回路および関
連の方法が開示される。好ましい実施例において、ファ
ームウェア制御のゼロ位相開始最適化回路は、サンプリ
ングされるデータチャネルにおけるタイミング回復プロ
セスのための最適開始位相を決定し、したがって、たと
えば、ディスクドライブ記憶システムにおいてクロック
回復時間およびオーバヘッド記憶要件を最小限にする。
例示のディスクドライブ記憶システムでは、たとえば、
ディスクドライブのリードオンリーメモリ（「ＲＯ
Ｍ」）に記憶される命令のシーケンスが組込まれたディ
スクドライブマイクロコントローラによって実行され
て、最適化回路制御機能を果たす。
【００２１】１つの実施例においては、ゼロ位相開始最
適化ルーチンは、最適化されるゼロ位相開始のための各
プロダクションユニットを作るために、製造時に実行さ
れるだろう。現在の好ましい実施例においては、ゼロ位
相開始最適化ルーチンは、ユーザの介入なしに機能し、
たとえば、チャネルのアイドル時間中またはチャネルの
初期設定中に周期的に開始されて、使用中の環境的条件
における変化、および装置がその耐用寿命にわたって老
朽化するにつれて徐々に生ずる変化を補償し得る。
適化ルーチンは、最適化されるゼロ位相開始のための各
プロダクションユニットを作るために、製造時に実行さ
れるだろう。現在の好ましい実施例においては、ゼロ位
相開始最適化ルーチンは、ユーザの介入なしに機能し、
たとえば、チャネルのアイドル時間中またはチャネルの
初期設定中に周期的に開始されて、使用中の環境的条件
における変化、および装置がその耐用寿命にわたって老
朽化するにつれて徐々に生ずる変化を補償し得る。
【００２２】好ましいゼロ位相開始最適化ルーチンは、
ＰＲＭＬチャネルを、タイミング捕捉モード、つまりサ
ンプリングされる入来アナログ信号に対して異なる位相
で発振回路をスタートした後タイミングを捕捉する時間
に反復して入れる。各タイミング捕捉の実行中、ゼロ位
相開始最適化回路は、所定の長さおよび周波数のサンプ
ルシーケンスを受取って、実際のサンプル値と期待され
るサンプル値との間の平均二乗誤差（ＭＳＥ）を計算す
る。マイクロプロセッサベースの最適化ルーチンは、最
適化回路によって出力されるＭＳＥ値を把握して最小の
ＭＳＥ値をホールドする。最小のＭＳＥ値は、タイミン
グ制御ループ発振器のための最適開始位相に対応する。
ＰＲＭＬチャネルを、タイミング捕捉モード、つまりサ
ンプリングされる入来アナログ信号に対して異なる位相
で発振回路をスタートした後タイミングを捕捉する時間
に反復して入れる。各タイミング捕捉の実行中、ゼロ位
相開始最適化回路は、所定の長さおよび周波数のサンプ
ルシーケンスを受取って、実際のサンプル値と期待され
るサンプル値との間の平均二乗誤差（ＭＳＥ）を計算す
る。マイクロプロセッサベースの最適化ルーチンは、最
適化回路によって出力されるＭＳＥ値を把握して最小の
ＭＳＥ値をホールドする。最小のＭＳＥ値は、タイミン
グ制御ループ発振器のための最適開始位相に対応する。
【００２３】この現在好ましい、ゾーン分けされるデー
タを記録する構成では、ゼロ位相開始最適化ルーチンお
よび回路は、複数の記録ゾーンの各々におけるタイミン
グ捕捉のための最小のＭＳＥ値およびしたがって最適開
始位相を決定するのに用いられるだろう。一旦計算され
ると、各記録ゾーンに対する最適開始位相に対応する値
はたとえばディスクドライブランダムアクセスメモリ
（「ＲＡＭ」）に記憶されてもよい。データが特定の記
録ゾーンから読出されるときは、当該記録ゾーンに対す
る最適開始位相情報がＲＡＭからリトリーブされ、発振
器からのクロック信号出力の開始位相を制御するのに用
いられて、したがってその特定の記録ゾーンにおける最
適化されたゼロ位相開始のためのタイミング制御ループ
を構成するだろう。この手順はデータが読出されるたび
に繰返されるだろう。
タを記録する構成では、ゼロ位相開始最適化ルーチンお
よび回路は、複数の記録ゾーンの各々におけるタイミン
グ捕捉のための最小のＭＳＥ値およびしたがって最適開
始位相を決定するのに用いられるだろう。一旦計算され
ると、各記録ゾーンに対する最適開始位相に対応する値
はたとえばディスクドライブランダムアクセスメモリ
（「ＲＡＭ」）に記憶されてもよい。データが特定の記
録ゾーンから読出されるときは、当該記録ゾーンに対す
る最適開始位相情報がＲＡＭからリトリーブされ、発振
器からのクロック信号出力の開始位相を制御するのに用
いられて、したがってその特定の記録ゾーンにおける最
適化されたゼロ位相開始のためのタイミング制御ループ
を構成するだろう。この手順はデータが読出されるたび
に繰返されるだろう。
【００２４】好ましい実施例において、最適化回路は、
量子化器と、加算回路と、絶対値または二乗回路と、積
分回路とを含む。量子化器は、正弦波プリアンブル波形
から取られるデジタル化されたサンプル値を受取り、所
定のしきい値レベルに基づいて、受取ったサンプルを期
待されるサンプル値にマッピングする。期待されるサン
プル値は量子化器に入力される実際のサンプル値から減
じられて一連の誤差値を発生する。誤差値の絶対値値ま
たは二乗のいずれも一連のクロックサイクルにわたって
積分され、平均二乗誤差の結果を得る。
量子化器と、加算回路と、絶対値または二乗回路と、積
分回路とを含む。量子化器は、正弦波プリアンブル波形
から取られるデジタル化されたサンプル値を受取り、所
定のしきい値レベルに基づいて、受取ったサンプルを期
待されるサンプル値にマッピングする。期待されるサン
プル値は量子化器に入力される実際のサンプル値から減
じられて一連の誤差値を発生する。誤差値の絶対値値ま
たは二乗のいずれも一連のクロックサイクルにわたって
積分され、平均二乗誤差の結果を得る。
【００２５】さらなる利益として、開始位相の最適化は
さらに、タイミング捕捉中における周波数遷移を最小に
する。これは周波数の修正が位相誤差の積分によって決
定され得るためである。したがって、初期の位相誤差が
より小さくなる結果、周波数捕捉誤差がより小さくな
り、プリアンブル捕捉時間が短縮される。
さらに、タイミング捕捉中における周波数遷移を最小に
する。これは周波数の修正が位相誤差の積分によって決
定され得るためである。したがって、初期の位相誤差が
より小さくなる結果、周波数捕捉誤差がより小さくな
り、プリアンブル捕捉時間が短縮される。
【００２６】この発明の別の局面においては、サンプリ
ングされるデータシステムにおいてタイミング回復プロ
セスのための開始位相選択を最適化するための発明的方
法が提供される。好ましい方法は、（ａ） 既知の周波
数のアナログ信号を受信するステップと、（ｂ） 選択
される開始位相で、既知の周波数のアナログ信号のサン
プリングを制御する発振器を起動するステップと、
（ｃ） 受信されたアナログ信号をサンプリングして一
連のデジタルサンプル値を発生するステップと、（ｄ）
実際のサンプル値から期待されるサンプル値を減じて
一連の誤差値を得るステップと、（ｅ） その一連の誤
差値から平均二乗誤差を計算するステップと、（ｆ）
異なる開始位相を選択し、最小の平均二乗誤差が得られ
るまで前記受信ステップから前記平均二乗誤差を計算す
る前記ステップまでを繰返すステップとを含む。
ングされるデータシステムにおいてタイミング回復プロ
セスのための開始位相選択を最適化するための発明的方
法が提供される。好ましい方法は、（ａ） 既知の周波
数のアナログ信号を受信するステップと、（ｂ） 選択
される開始位相で、既知の周波数のアナログ信号のサン
プリングを制御する発振器を起動するステップと、
（ｃ） 受信されたアナログ信号をサンプリングして一
連のデジタルサンプル値を発生するステップと、（ｄ）
実際のサンプル値から期待されるサンプル値を減じて
一連の誤差値を得るステップと、（ｅ） その一連の誤
差値から平均二乗誤差を計算するステップと、（ｆ）
異なる開始位相を選択し、最小の平均二乗誤差が得られ
るまで前記受信ステップから前記平均二乗誤差を計算す
る前記ステップまでを繰返すステップとを含む。
【００２７】１つのさらなる局面として、この方法の付
加的なステップは、複数の異なる周波数の記録ゾーンの
各々におけるタイミング捕捉のための開始位相を最適化
するステップを要する。
加的なステップは、複数の異なる周波数の記録ゾーンの
各々におけるタイミング捕捉のための開始位相を最適化
するステップを要する。
【００２８】この発明のこれらのおよび他の局面、特
徴、目的および利点は、添付の図面に関連して呈示され
る、この発明の好ましい実施例の以下の詳細な説明を考
慮すればより十分に理解され評価される。
徴、目的および利点は、添付の図面に関連して呈示され
る、この発明の好ましい実施例の以下の詳細な説明を考
慮すればより十分に理解され評価される。
【００２９】
【好ましい実施例の詳細な説明】この発明はディスクド
ライブデータ記憶システムのようなデジタルデータ記憶
およびリトリーブ装置に関して開示されるが、当業者
は、この発明は同期クロックを回復するためのタイミン
グ捕捉システムに基づく決定を利用する任意のサンプリ
ングされるデータ通信システムに適用可能であることを
理解するだろう。
ライブデータ記憶システムのようなデジタルデータ記憶
およびリトリーブ装置に関して開示されるが、当業者
は、この発明は同期クロックを回復するためのタイミン
グ捕捉システムに基づく決定を利用する任意のサンプリ
ングされるデータ通信システムに適用可能であることを
理解するだろう。
【００３０】システムの概観 図１を参照すると、プログラマブルな適応型ＰＲＭＬ書
込／読出チャネルを組込む例示の高性能・大データ容量
・低コストディスクドライブ１０は、たとえば、ヘッド
およびディスクアセンブリ（「ＨＤＡ」）１２と、少な
くとも１つの電子回路板（ＰＣＢ）１４とを含む。ＨＤ
Ａ１２は多様な実施例およびサイズに従ってもよい。好
適なＨＤＡの一例は、共通の譲受人に譲渡される米国特
許第５，０２７，２４１号に開示される。別の好適なＨ
ＤＡは、共通の譲受人に譲渡される米国特許第４，６６
９，００４号に記載される。さらに別の好適なＨＤＡ
は、共通の譲渡人に譲渡される米国特許第５，０８４，
７９１号に記載される。さらに別のＨＤＡ構成は、共通
の譲受人に譲渡される、「ハードディスクドライブアー
キテクチャ（Hard Disk Drive Architecture）」と題さ
れる１９９２年５月１２日出願の米国出願連続番号０７
／８８１，６７８に説明される。これらの特許およびこ
の出願の開示をここに引用により援用する。
込／読出チャネルを組込む例示の高性能・大データ容量
・低コストディスクドライブ１０は、たとえば、ヘッド
およびディスクアセンブリ（「ＨＤＡ」）１２と、少な
くとも１つの電子回路板（ＰＣＢ）１４とを含む。ＨＤ
Ａ１２は多様な実施例およびサイズに従ってもよい。好
適なＨＤＡの一例は、共通の譲受人に譲渡される米国特
許第５，０２７，２４１号に開示される。別の好適なＨ
ＤＡは、共通の譲受人に譲渡される米国特許第４，６６
９，００４号に記載される。さらに別の好適なＨＤＡ
は、共通の譲渡人に譲渡される米国特許第５，０８４，
７９１号に記載される。さらに別のＨＤＡ構成は、共通
の譲受人に譲渡される、「ハードディスクドライブアー
キテクチャ（Hard Disk Drive Architecture）」と題さ
れる１９９２年５月１２日出願の米国出願連続番号０７
／８８１，６７８に説明される。これらの特許およびこ
の出願の開示をここに引用により援用する。
【００３１】電子ＰＣＢ１４は、ドライブ１０のような
知的インタフェースディスクドライブサブシステムのた
めの回路を物理的に支持しかつそれと電気的に接続す
る。ＰＣＢ１４上に含まれる電子回路は、アナログＰＲ
ＭＬ読出／書込チャネルの応用指向集積回路（「ＡＳＩ
Ｃ」）１５と、デジタルＰＲＭＬ読出／書込チャネルの
ＡＳＩＣ１７と、データシーケンサおよびキャッシュバ
ッファ制御装置１９と、キャッシュバッファメモリアレ
イ２１と、ＳＣＳＩ ＩＩターゲットのような、バース
ト２５を介してホスト計算機内のＳＣＳＩ ＩＩホスト
イニシエータアダプタ（図示せず）と通信するためのバ
スレベルのインタフェース構造を実現する高レベルイン
タフェース制御装置２３とを含む。マイクロコントロー
ラ５６は、シーケンサ１９と、インタフェース２３と、
サーボループ２４と、スピンドルモータ制御装置２７
と、プログラマブルアナログフィルタ／等化器４０と、
適応型ＦＩＲフィルタ４８と、ビタビ検出器５０と、デ
ジタルタイミング制御５４と、デジタル利得制御６４
と、ゼロ位相開始最適化回路５００（後に詳細に記載す
る）との動作を制御するためのマイクロバス制御構造３
１を含む。マイクロコントローラ５６は、シーケンサ／
メモリ制御装置１９を介するＤＲＡＭメモリ２１への直
接のアクセスを有して設けられ、特定のアプリケーショ
ンに対する必要に応じてオンボードおよびアウトボード
のリードオンリープログラムメモリ（「ＲＯＭ」）をさ
らに含んでもよい。
知的インタフェースディスクドライブサブシステムのた
めの回路を物理的に支持しかつそれと電気的に接続す
る。ＰＣＢ１４上に含まれる電子回路は、アナログＰＲ
ＭＬ読出／書込チャネルの応用指向集積回路（「ＡＳＩ
Ｃ」）１５と、デジタルＰＲＭＬ読出／書込チャネルの
ＡＳＩＣ１７と、データシーケンサおよびキャッシュバ
ッファ制御装置１９と、キャッシュバッファメモリアレ
イ２１と、ＳＣＳＩ ＩＩターゲットのような、バース
ト２５を介してホスト計算機内のＳＣＳＩ ＩＩホスト
イニシエータアダプタ（図示せず）と通信するためのバ
スレベルのインタフェース構造を実現する高レベルイン
タフェース制御装置２３とを含む。マイクロコントロー
ラ５６は、シーケンサ１９と、インタフェース２３と、
サーボループ２４と、スピンドルモータ制御装置２７
と、プログラマブルアナログフィルタ／等化器４０と、
適応型ＦＩＲフィルタ４８と、ビタビ検出器５０と、デ
ジタルタイミング制御５４と、デジタル利得制御６４
と、ゼロ位相開始最適化回路５００（後に詳細に記載す
る）との動作を制御するためのマイクロバス制御構造３
１を含む。マイクロコントローラ５６は、シーケンサ／
メモリ制御装置１９を介するＤＲＡＭメモリ２１への直
接のアクセスを有して設けられ、特定のアプリケーショ
ンに対する必要に応じてオンボードおよびアウトボード
のリードオンリープログラムメモリ（「ＲＯＭ」）をさ
らに含んでもよい。
【００３２】プリント回路板１４は、たとえば、ＰＲＭ
Ｌ読出チャネルのサーボピーク検出部分によって与えら
れる検出された実際のヘッド位置情報とマイクロコント
ローラ５６によって与えられる所望されるヘッド位置と
に基づいてヘッド位置を制御するための別途のマイクロ
プログラムされるデジタル信号プロセッサ（「ＤＳ
Ｐ」）を含むヘッドポジショナサーボ２４に関連する回
路をさらに支持する。スピンドルモータ制御回路２７
は、単数または複数のディスク１６を所望される角速度
で回転させるディスクスピンドルモータ１８を制御する
ために設けられる。
Ｌ読出チャネルのサーボピーク検出部分によって与えら
れる検出された実際のヘッド位置情報とマイクロコント
ローラ５６によって与えられる所望されるヘッド位置と
に基づいてヘッド位置を制御するための別途のマイクロ
プログラムされるデジタル信号プロセッサ（「ＤＳ
Ｐ」）を含むヘッドポジショナサーボ２４に関連する回
路をさらに支持する。スピンドルモータ制御回路２７
は、単数または複数のディスク１６を所望される角速度
で回転させるディスクスピンドルモータ１８を制御する
ために設けられる。
【００３３】ＨＤＡ１２は少なくとも１つのデータ記憶
ディスク１６を含む。ディスク１６は、スピンドルモー
タ制御スピンドルモータ制御／ドライバ回路２７によっ
て制御される、速度調整されるスピンドルモータ１８に
よって、所定の一定の角速度で回転させられる。インラ
インのデータトランスジューサヘッドスタックアセンブ
リ２０は、たとえば、ヘッド位置サーボループ回路２４
により制御される回転ボイスコイルアクチュエータ２２
によって位置付けられる。従来のように、ヘッドスタッ
クアセンブリ２０のデータトランスジューサヘッド２６
は、各ディスク１６のディスク面上で「フライング」の
関係におかれる。ヘッドスタックアセンブリ２０はした
がって、たとえば、回転するディスク１６の各記憶面上
に定義される複数の同心データ記憶トラック７１のうち
の選択されるトラックに対して薄膜データトランスジュ
ーサヘッド２６を位置させる。薄膜ヘッドは現在のとこ
ろ好ましいものではあるが、たとえばＭｉＧヘッドまた
はＭＲ形ヘッドのような他のタイプのヘッドがこの開示
されるＰＲＭＬデータチャネルに用いられる場合でも、
ディスクドライブ性能における向上が実現される。
ディスク１６を含む。ディスク１６は、スピンドルモー
タ制御スピンドルモータ制御／ドライバ回路２７によっ
て制御される、速度調整されるスピンドルモータ１８に
よって、所定の一定の角速度で回転させられる。インラ
インのデータトランスジューサヘッドスタックアセンブ
リ２０は、たとえば、ヘッド位置サーボループ回路２４
により制御される回転ボイスコイルアクチュエータ２２
によって位置付けられる。従来のように、ヘッドスタッ
クアセンブリ２０のデータトランスジューサヘッド２６
は、各ディスク１６のディスク面上で「フライング」の
関係におかれる。ヘッドスタックアセンブリ２０はした
がって、たとえば、回転するディスク１６の各記憶面上
に定義される複数の同心データ記憶トラック７１のうち
の選択されるトラックに対して薄膜データトランスジュ
ーサヘッド２６を位置させる。薄膜ヘッドは現在のとこ
ろ好ましいものではあるが、たとえばＭｉＧヘッドまた
はＭＲ形ヘッドのような他のタイプのヘッドがこの開示
されるＰＲＭＬデータチャネルに用いられる場合でも、
ディスクドライブ性能における向上が実現される。
【００３４】ヘッド２６はアクチュエータおよびヘッド
スタックアセンブリ２０の各動きと調和して位置付けら
れ、その結果の垂直に整列される環状データトラック位
置はディスクドライブ技術においてしばしば「シリン
ダ」と呼ばれる。記憶ディスクは、たとえば、従来の態
様で好適な多層の磁気薄膜と保護のための炭素被覆とを
スパッタリングで堆積されたアルミニウム合金またはガ
ラス製ディスクであってもよい。小さいデータ記憶容量
および素原価を有するドライブにおいては従来的なこと
であったように、プレート状の媒体およびまたはスピン
被覆される酸化物媒体を含む他のディスクおよび磁気媒
体が用いられてもよい。
スタックアセンブリ２０の各動きと調和して位置付けら
れ、その結果の垂直に整列される環状データトラック位
置はディスクドライブ技術においてしばしば「シリン
ダ」と呼ばれる。記憶ディスクは、たとえば、従来の態
様で好適な多層の磁気薄膜と保護のための炭素被覆とを
スパッタリングで堆積されたアルミニウム合金またはガ
ラス製ディスクであってもよい。小さいデータ記憶容量
および素原価を有するドライブにおいては従来的なこと
であったように、プレート状の媒体およびまたはスピン
被覆される酸化物媒体を含む他のディスクおよび磁気媒
体が用いられてもよい。
【００３５】ノイズ捕捉を低減するために、ヘッド選択
／読出チャネル前置増幅器２８が好ましくは薄膜ヘッド
２６に近接する状態でＨＤＡ１２内に含まれる。従来の
ように、前置増幅器２８は好ましくは薄い可撓性のプラ
スチックプリント回路基板に搭載され接続される。可撓
性プラスチック基板の一部は、ＰＣＢ１４上に支持され
る回路との電気信号接続を与えるためにＨＤＡ１２の外
部に延びる。代替的には、および同様に好ましくは、
「ハードディスクドライブアーキテクチャ」と題される
１９９２年５月１２日出願の米国出願連続番号第０７／
８８１，６７８号に記載される構成で、前置増幅器２８
は図１に示される他の回路とＨＤＡ１２の外部で接続さ
れてもよい。
／読出チャネル前置増幅器２８が好ましくは薄膜ヘッド
２６に近接する状態でＨＤＡ１２内に含まれる。従来の
ように、前置増幅器２８は好ましくは薄い可撓性のプラ
スチックプリント回路基板に搭載され接続される。可撓
性プラスチック基板の一部は、ＰＣＢ１４上に支持され
る回路との電気信号接続を与えるためにＨＤＡ１２の外
部に延びる。代替的には、および同様に好ましくは、
「ハードディスクドライブアーキテクチャ」と題される
１９９２年５月１２日出願の米国出願連続番号第０７／
８８１，６７８号に記載される構成で、前置増幅器２８
は図１に示される他の回路とＨＤＡ１２の外部で接続さ
れてもよい。
【００３６】双方向のユーザデータ経路３０はデジタル
集積回路１７をデータシーケンサおよびメモリ制御装置
１９と接続する。シーケンサ１９からのデータ経路３０
は、並直列変換器／直並列変換器（「ＳＥＲＤＥＳ」）
としてさらに機能するエンコーダ／デコーダ（「ＥＮＤ
ＥＣ」）３２に入る。この好ましい実施例において、Ｅ
ＮＤＥＣ３２は、（０，４，４）コードのような所定の
データコード化フォーマットに従って、二進のデジタル
バイトストリームをコード化されるデータシーケンスに
変換する。このコード化された直列データストリームは
次いで経路３３を介してプリコーダ３４に送られ、プリ
コーダ３４はそのデータを次のＰＲ４のプリコード化ア
ルゴリズムに従ってプリコードする。
集積回路１７をデータシーケンサおよびメモリ制御装置
１９と接続する。シーケンサ１９からのデータ経路３０
は、並直列変換器／直並列変換器（「ＳＥＲＤＥＳ」）
としてさらに機能するエンコーダ／デコーダ（「ＥＮＤ
ＥＣ」）３２に入る。この好ましい実施例において、Ｅ
ＮＤＥＣ３２は、（０，４，４）コードのような所定の
データコード化フォーマットに従って、二進のデジタル
バイトストリームをコード化されるデータシーケンスに
変換する。このコード化された直列データストリームは
次いで経路３３を介してプリコーダ３４に送られ、プリ
コーダ３４はそのデータを次のＰＲ４のプリコード化ア
ルゴリズムに従ってプリコードする。
【００３７】
【数１】
【００３８】プリコードされたデータは経路３５を介し
てアナログＩＣ１５内の書込ドライバ回路３６に送ら
れ、そこでそれは書込補償済み回路７７４によって増幅
され予め補償されて、次いで回路２８内のヘッド選択機
能を介して、選択されるデータトランスジューサヘッド
２６に送られる。ヘッド２６はそのデータを、図２およ
び図３に示されるように、ディスク１６の選択されるデ
ータ記憶面上に定義されるデータトラックのブロック７
２の選択されるデータトラック７１内の交互する磁束遷
移のパターンとして書込む。
てアナログＩＣ１５内の書込ドライバ回路３６に送ら
れ、そこでそれは書込補償済み回路７７４によって増幅
され予め補償されて、次いで回路２８内のヘッド選択機
能を介して、選択されるデータトランスジューサヘッド
２６に送られる。ヘッド２６はそのデータを、図２およ
び図３に示されるように、ディスク１６の選択されるデ
ータ記憶面上に定義されるデータトラックのブロック７
２の選択されるデータトラック７１内の交互する磁束遷
移のパターンとして書込む。
【００３９】埋込サーボパターンは、好ましくは共通の
譲受人に譲渡された「データトランスジューサヘッドの
ヘッドの位置を決定するための方法、サーボセクタパタ
ーン、ヘッド位置サーボループを有するディスクドライ
ブ、およびヘッド位置の値を決定する方法」と題される
平成３年８月１６日出願の平成３年特許願第２０５９９
５号に記載される方法に従って、サーボライタで書込ま
れ、その開示の全体をここに完全に記載するごとく引用
によりここに援用する。
譲受人に譲渡された「データトランスジューサヘッドの
ヘッドの位置を決定するための方法、サーボセクタパタ
ーン、ヘッド位置サーボループを有するディスクドライ
ブ、およびヘッド位置の値を決定する方法」と題される
平成３年８月１６日出願の平成３年特許願第２０５９９
５号に記載される方法に従って、サーボライタで書込ま
れ、その開示の全体をここに完全に記載するごとく引用
によりここに援用する。
【００４０】ここで図１に戻ると、再生中、たとえば薄
膜データトランスジューサヘッド２６が選択されるデー
タトラック７１上を近接して浮動する際にそれによって
感知された磁束遷移は前置増幅器回路２８によって前置
増幅される。前置増幅されたアナログ信号（または「読
出信号」）は経路２９上でアナログＩＣ１５に送られ
て、アナログ可変利得増幅器（「ＶＧＡ」）３７、固定
される利得増幅器３８、および第２のＶＧＡ３９に送ら
れる。増幅が制御された後、読出信号は次いでプログラ
マブルアナログフィルタ／等化器段４０を介して送られ
る。非読出時間中は、アナログ自動利得制御回路４２は
制御経路４３を介してＶＧＡ３７の制御入力に誤差電圧
を与える。読出時間中は、デジタル利得制御回路６４か
らのデジタル利得制御値が利得ＤＡＣ６６によってアナ
ログ値に変換されて第２のＶＧＡ３９を制御するために
経路を介して与えられる一方で、経路４３上のアナログ
誤差電圧は一定に保たれる。
膜データトランスジューサヘッド２６が選択されるデー
タトラック７１上を近接して浮動する際にそれによって
感知された磁束遷移は前置増幅器回路２８によって前置
増幅される。前置増幅されたアナログ信号（または「読
出信号」）は経路２９上でアナログＩＣ１５に送られ
て、アナログ可変利得増幅器（「ＶＧＡ」）３７、固定
される利得増幅器３８、および第２のＶＧＡ３９に送ら
れる。増幅が制御された後、読出信号は次いでプログラ
マブルアナログフィルタ／等化器段４０を介して送られ
る。非読出時間中は、アナログ自動利得制御回路４２は
制御経路４３を介してＶＧＡ３７の制御入力に誤差電圧
を与える。読出時間中は、デジタル利得制御回路６４か
らのデジタル利得制御値が利得ＤＡＣ６６によってアナ
ログ値に変換されて第２のＶＧＡ３９を制御するために
経路を介して与えられる一方で、経路４３上のアナログ
誤差電圧は一定に保たれる。
【００４１】アナログフィルタ／等化器４０は、トラン
スジューサヘッド２６がデータを読出している、選択さ
れたデータゾーン７０のデータ転送速度に対して最適化
されるようプログラムされる。等化されたアナログ読出
信号は次いで、ユーザデータと同期されると生データサ
ンプル｛ｘk ｝を発生する高速フラッシュアナログデジ
タル（Ａ／Ｄ）変換器４６内でサンプリングおよび量子
化を受ける。
スジューサヘッド２６がデータを読出している、選択さ
れたデータゾーン７０のデータ転送速度に対して最適化
されるようプログラムされる。等化されたアナログ読出
信号は次いで、ユーザデータと同期されると生データサ
ンプル｛ｘk ｝を発生する高速フラッシュアナログデジ
タル（Ａ／Ｄ）変換器４６内でサンプリングおよび量子
化を受ける。
【００４２】ＦＩＲフィルタ４８は、フィルタリングさ
れ条件付けされるサンプル｛ｙk ｝を発生させるため
に、所望されるＰＲ４チャネル応答特性に従って生デー
タサンプル｛ｘk ｝をフィルタリングし条件付けするた
めの適応型フィルタ係数を用いる。フィルタ４８を出
た、バンドパスフィルタリングされ条件付けされたデー
タサンプル｛ｙk ｝は次いで、たとえばビタビ最大尤度
アルゴリズムに基づいてデータストリームを検出するビ
タビ検出器５０に経路４９を介して送られる。この段階
で、経路９６上のデコードされたデータ出力は（０，
６，５）のコード化規約に従う。ポストコーダ５２は、
（０，６，５）のコード化されたデータストリームを受
取り、元の（０，４，４）のコード化規約をそのデコー
ドされたデータに復元する。復元された（０，４，４）
のコード化されたデータストリームは、（０，４，４）
コードからデコードされ、８ビットのユーザバイトをフ
レーム化し出力するＥＮＤＥＣ／ＳＥＲＤＥＳ３２によ
って直並列変換され、それらは次いでデータ経路３０を
介してシーケンサ１９に送られる。
れ条件付けされるサンプル｛ｙk ｝を発生させるため
に、所望されるＰＲ４チャネル応答特性に従って生デー
タサンプル｛ｘk ｝をフィルタリングし条件付けするた
めの適応型フィルタ係数を用いる。フィルタ４８を出
た、バンドパスフィルタリングされ条件付けされたデー
タサンプル｛ｙk ｝は次いで、たとえばビタビ最大尤度
アルゴリズムに基づいてデータストリームを検出するビ
タビ検出器５０に経路４９を介して送られる。この段階
で、経路９６上のデコードされたデータ出力は（０，
６，５）のコード化規約に従う。ポストコーダ５２は、
（０，６，５）のコード化されたデータストリームを受
取り、元の（０，４，４）のコード化規約をそのデコー
ドされたデータに復元する。復元された（０，４，４）
のコード化されたデータストリームは、（０，４，４）
コードからデコードされ、８ビットのユーザバイトをフ
レーム化し出力するＥＮＤＥＣ／ＳＥＲＤＥＳ３２によ
って直並列変換され、それらは次いでデータ経路３０を
介してシーケンサ１９に送られる。
【００４３】生データサンプル｛ｘk ｝は、入来アナロ
グ信号波形上の精密に適当な正規位置で取られる。デュ
アルモードのタイミングループは、フラッシュアナログ
デジタル変換器４６の周波数および位相を制御するため
に設けられる。タイミングループは、アナログタイミン
グ制御回路６０ならびにデジタルタイミング制御回路５
４およびタイミングＤＡＣ５７を含む。タイミング位相
同期シンセサイザ回路２６２は、制御回路６０に同期さ
れるタイミング信号を、および加算接続点５８にタイミ
ング基準信号を与える。加算接続点５８により出力され
る和はＡ／Ｄ変換器４６をクロックするために電流制御
発振器６２を制御する。ゼロ位相開始回路（図４におい
て２７８で示される）は、入来データサンプルに対し
て、発振器６２のほぼ正しい位相での始動を制御するた
めにさらに設けられる。
グ信号波形上の精密に適当な正規位置で取られる。デュ
アルモードのタイミングループは、フラッシュアナログ
デジタル変換器４６の周波数および位相を制御するため
に設けられる。タイミングループは、アナログタイミン
グ制御回路６０ならびにデジタルタイミング制御回路５
４およびタイミングＤＡＣ５７を含む。タイミング位相
同期シンセサイザ回路２６２は、制御回路６０に同期さ
れるタイミング信号を、および加算接続点５８にタイミ
ング基準信号を与える。加算接続点５８により出力され
る和はＡ／Ｄ変換器４６をクロックするために電流制御
発振器６２を制御する。ゼロ位相開始回路（図４におい
て２７８で示される）は、入来データサンプルに対し
て、発振器６２のほぼ正しい位相での始動を制御するた
めにさらに設けられる。
【００４４】フラッシュＡ／Ｄ４６の十分な利用を達成
するために、デュアルモード利得ループがさらに設けら
れる。利得ループは、第１のＶＧＡ３７を制御するアナ
ログ利得制御回路４２と、デジタル利得制御回路６４
と、第２のＶＧＡ３９を制御する利得ＤＡＣ６６とを含
む。
するために、デュアルモード利得ループがさらに設けら
れる。利得ループは、第１のＶＧＡ３７を制御するアナ
ログ利得制御回路４２と、デジタル利得制御回路６４
と、第２のＶＧＡ３９を制御する利得ＤＡＣ６６とを含
む。
【００４５】データ記録パターン 図２に図示されるように、記憶ディスク１６の例示のデ
ータ記憶面は、内側のランディングゾーン領域ＬＺと半
径方向において最も外周のデータトラックゾーン７０−
１との間で複数のデータ記録ゾーン７０において好まし
くは構成される複数の同心データトラック７１を含む。
示される例においては、データトラックはたとえば、最
も外周のゾーン７０−１、ならびに半径方向に内方へ向
かうゾーン７０−２、７０−３、７０−４、７０−５、
７０−６、７０−７、７０−８および７０−９を含む９
つのデータゾーンに構成されるよう図示される。
ータ記憶面は、内側のランディングゾーン領域ＬＺと半
径方向において最も外周のデータトラックゾーン７０−
１との間で複数のデータ記録ゾーン７０において好まし
くは構成される複数の同心データトラック７１を含む。
示される例においては、データトラックはたとえば、最
も外周のゾーン７０−１、ならびに半径方向に内方へ向
かうゾーン７０−２、７０−３、７０−４、７０−５、
７０−６、７０−７、７０−８および７０−９を含む９
つのデータゾーンに構成されるよう図示される。
【００４６】実際には、１６ゾーンのようなより多くの
ゾーンが現在は好ましい。各データゾーンは、ゾーンの
特定の半径に対して面積上の遷移領域密度を最適化する
よう選択されるビット転送速度を有する。利用可能な磁
気記憶領域の数はディスク半径の関数として正比例して
変化するため、最も外周のゾーン７０−１のトラックは
最も内周のゾーン７０−９に位置するトラックに含まれ
得るよりもかなり多くのユーザデータを含むことが期待
される。データフィールドの数およびデータ磁束変化速
度は、各データゾーン内では同じままであり、記憶ディ
スク１６の回転軸からの半径方向への置換の関数として
選択される。
ゾーンが現在は好ましい。各データゾーンは、ゾーンの
特定の半径に対して面積上の遷移領域密度を最適化する
よう選択されるビット転送速度を有する。利用可能な磁
気記憶領域の数はディスク半径の関数として正比例して
変化するため、最も外周のゾーン７０−１のトラックは
最も内周のゾーン７０−９に位置するトラックに含まれ
得るよりもかなり多くのユーザデータを含むことが期待
される。データフィールドの数およびデータ磁束変化速
度は、各データゾーン内では同じままであり、記憶ディ
スク１６の回転軸からの半径方向への置換の関数として
選択される。
【００４７】図２は、たとえば、ディスク１６の円周に
沿って等間隔でおかれる、一連の半径方向に延びる、埋
込まれたサーボセクタ６８をさらに示す。図３に示され
るように、各サーボセクタは、たとえば、サーボプリア
ンブルフィールド６８Ａと、サーボ識別フィールド６８
Ｂと、円周に沿ってスタガされ、半径方向にオフセット
される、定周波数サーボバーストのフィールド６８Ｃと
を含む。たとえばユーザデータ情報および誤差修正コー
ドシンドローム剰余値を記憶するデータフィールド７６
に加えて、各データトラックは、図３のデータブロック
ヘッダフィールド７４およびデータブロックＩＤフィー
ルド７８のようなあるオーバヘッド情報を有する。
沿って等間隔でおかれる、一連の半径方向に延びる、埋
込まれたサーボセクタ６８をさらに示す。図３に示され
るように、各サーボセクタは、たとえば、サーボプリア
ンブルフィールド６８Ａと、サーボ識別フィールド６８
Ｂと、円周に沿ってスタガされ、半径方向にオフセット
される、定周波数サーボバーストのフィールド６８Ｃと
を含む。たとえばユーザデータ情報および誤差修正コー
ドシンドローム剰余値を記憶するデータフィールド７６
に加えて、各データトラックは、図３のデータブロック
ヘッダフィールド７４およびデータブロックＩＤフィー
ルド７８のようなあるオーバヘッド情報を有する。
【００４８】この例においては、トラックごとのデータ
セクタの数はデータゾーンごとに異なるが、トラックご
との埋込まれたサーボセクタ６８の数はディスク１６の
面領域全体にわたって一定のままである。この例におい
ては、データトランスジューサヘッド２６がデータ記憶
面上に定義される同心トラックのいずれかを読む間に埋
込まれたサーボセクタ６８をサンプリングするよう、サ
ーボセクタ６８はディスク１６の記憶面の範囲にわたっ
て半径方向に延びかつ円周に沿って等間隔を取っておか
れる。
セクタの数はデータゾーンごとに異なるが、トラックご
との埋込まれたサーボセクタ６８の数はディスク１６の
面領域全体にわたって一定のままである。この例におい
ては、データトランスジューサヘッド２６がデータ記憶
面上に定義される同心トラックのいずれかを読む間に埋
込まれたサーボセクタ６８をサンプリングするよう、サ
ーボセクタ６８はディスク１６の記憶面の範囲にわたっ
て半径方向に延びかつ円周に沿って等間隔を取っておか
れる。
【００４９】さらに、各サーボセクタ６８のサーボＩＤ
フィールド６８Ｂに記録される情報は、そのサーボ情報
が最も内側のトラック位置、たとえば最も内側のゾーン
７０−９においても信頼性を有するよう、工場でサーボ
書込装置を用いて所定の比較的低い定周波数で予め記録
されてもよい。
フィールド６８Ｂに記録される情報は、そのサーボ情報
が最も内側のトラック位置、たとえば最も内側のゾーン
７０−９においても信頼性を有するよう、工場でサーボ
書込装置を用いて所定の比較的低い定周波数で予め記録
されてもよい。
【００５０】正規のサーボセクタが現在は好ましいが、
データセクタと整列され、ゆえに各データゾーン７０内
において独自な、サーボセクタのパターンはさらにこの
発明の目的に入る。そのようなパターンはたとえばオタ
ゼン（Ottesen ）への米国特許第４，０１６，６０３号
に例示され、その開示を引用によりここに援用する。
データセクタと整列され、ゆえに各データゾーン７０内
において独自な、サーボセクタのパターンはさらにこの
発明の目的に入る。そのようなパターンはたとえばオタ
ゼン（Ottesen ）への米国特許第４，０１６，６０３号
に例示され、その開示を引用によりここに援用する。
【００５１】各データセクタは所定の固定される記憶容
量または長さであり（たとえば、１データセクタにつき
５１２バイトのユーザデータ）、密度およびデータ速度
はデータゾーンごとに異なる。したがって、サーボセク
タ６８はフィールドのデータセクタの少なくともいくつ
かに割込んでそれらをセグメントに分割することは直覚
的に明らかであり、これは実際にこの例に当てはまる。
サーボセクタ６８は好ましくは工場において、単一のデ
ータセル速度でもって、かつ位相がトラックごとに従来
のサーボ書込装置とコヒーレンスな状態で記録される。
サーボライタとともに使用するのに好適なレーザサーボ
ライタおよびヘッドアーム取付具は共通の譲受人に譲渡
された米国特許第４，９２０，４４２号に記載され、そ
の開示の全体をここに完全に記載するがごとくここに引
用により援用する。現在好ましいサーボセクタパターン
は、同時係属中の平成３年特許願第２０５９９５号に記
載される。図３に図示されるように、データトラック７
１は、図示されるトラックセグメントのデータフィール
ドセグメント７６Ａ、７６Ｂおよび７６Ｃにおいてたと
えば０，４，４コードビットで直列に記録される、５１
２または１０２４バイトのユーザデータのような所定量
のユーザデータの記憶のためのデータブロック７６を含
む。データブロック７６は図３において、ディスクドラ
イブ１０にヘッド位置情報を与える埋込まれたサーボ情
報を含むいくつかのサーボセクタ６８によって割込ま
れ、不均等な長さのセグメントに分けられるように図示
される。各データブロック７６は、データブロックの始
めにあるブロックＩＤヘッダフィールド７４と、ＩＤヘ
ッダ７４の後に続くセグメント７６Ａとサーボセクタ６
８の割込みの後に続くセグメント７６Ｂおよび７６Ｃと
を含む各データフィールドセグメントの直前に先行する
データＩＤヘッダフィールド７８とを含む。データヘッ
ダフィールド７８はたとえばセグメント７６Ａ、７６Ｂ
および７６Ｃにデータが書込まれるのと同時に書込ま
れ、ゆえに書込スプライスギャップは、たとえば各デー
タＩＤヘッダ７８の直前と、ＩＤフィールドの直前と、
サーボフィールドの直前とに存在する。
量または長さであり（たとえば、１データセクタにつき
５１２バイトのユーザデータ）、密度およびデータ速度
はデータゾーンごとに異なる。したがって、サーボセク
タ６８はフィールドのデータセクタの少なくともいくつ
かに割込んでそれらをセグメントに分割することは直覚
的に明らかであり、これは実際にこの例に当てはまる。
サーボセクタ６８は好ましくは工場において、単一のデ
ータセル速度でもって、かつ位相がトラックごとに従来
のサーボ書込装置とコヒーレンスな状態で記録される。
サーボライタとともに使用するのに好適なレーザサーボ
ライタおよびヘッドアーム取付具は共通の譲受人に譲渡
された米国特許第４，９２０，４４２号に記載され、そ
の開示の全体をここに完全に記載するがごとくここに引
用により援用する。現在好ましいサーボセクタパターン
は、同時係属中の平成３年特許願第２０５９９５号に記
載される。図３に図示されるように、データトラック７
１は、図示されるトラックセグメントのデータフィール
ドセグメント７６Ａ、７６Ｂおよび７６Ｃにおいてたと
えば０，４，４コードビットで直列に記録される、５１
２または１０２４バイトのユーザデータのような所定量
のユーザデータの記憶のためのデータブロック７６を含
む。データブロック７６は図３において、ディスクドラ
イブ１０にヘッド位置情報を与える埋込まれたサーボ情
報を含むいくつかのサーボセクタ６８によって割込ま
れ、不均等な長さのセグメントに分けられるように図示
される。各データブロック７６は、データブロックの始
めにあるブロックＩＤヘッダフィールド７４と、ＩＤヘ
ッダ７４の後に続くセグメント７６Ａとサーボセクタ６
８の割込みの後に続くセグメント７６Ｂおよび７６Ｃと
を含む各データフィールドセグメントの直前に先行する
データＩＤヘッダフィールド７８とを含む。データヘッ
ダフィールド７８はたとえばセグメント７６Ａ、７６Ｂ
および７６Ｃにデータが書込まれるのと同時に書込ま
れ、ゆえに書込スプライスギャップは、たとえば各デー
タＩＤヘッダ７８の直前と、ＩＤフィールドの直前と、
サーボフィールドの直前とに存在する。
【００５２】マルチモードのタイミングループ ＰＲＭＬのようなサンプリングされるデータシステムに
おいては、Ａ／Ｄ変換器４６を用いて所定の適当なサン
プリング時間で入来アナログ波形をサンプリングし量子
化することが必要である。適当にタイミングを取られる
サンプリングを行なうために、入来データストリームと
適当に同期され位相整列される、Ａ／Ｄ変換器４６のた
めのクロックが発生される。現在好ましいマルチモード
のタイミングループは、ジョンソンらへの米国特許第
５，３４１，２４９号および米国特許第５，２５８，９
３３号に開示される。そこに開示されるタイミングルー
プは、サンプリングを正確に実行するために、入来デー
タとの自動的かつ速やかな周波数および位相整列を実現
する。
おいては、Ａ／Ｄ変換器４６を用いて所定の適当なサン
プリング時間で入来アナログ波形をサンプリングし量子
化することが必要である。適当にタイミングを取られる
サンプリングを行なうために、入来データストリームと
適当に同期され位相整列される、Ａ／Ｄ変換器４６のた
めのクロックが発生される。現在好ましいマルチモード
のタイミングループは、ジョンソンらへの米国特許第
５，３４１，２４９号および米国特許第５，２５８，９
３３号に開示される。そこに開示されるタイミングルー
プは、サンプリングを正確に実行するために、入来デー
タとの自動的かつ速やかな周波数および位相整列を実現
する。
【００５３】図１に図示されるように、このような好ま
しいマルチモードのタイミングループは、アナログ位相
同期ループ制御回路６０とタイミング加算接続点５８と
フラッシュＡ／Ｄ４６により取られ出力されるサンプル
のタイミングを制御するＩＣＯ６２とを含むアナログベ
ースのタイミングループと、デジタルタイミング制御回
路５４とタイミングＤＡＣ５７と加算接続点５８とＩＣ
Ｏ６２とを含むデジタルベースのタイミングループとの
組合せを備える。フラッシュＡ／Ｄコンバータ４６は両
方のタイミングループのための共通の経路を備える。
しいマルチモードのタイミングループは、アナログ位相
同期ループ制御回路６０とタイミング加算接続点５８と
フラッシュＡ／Ｄ４６により取られ出力されるサンプル
のタイミングを制御するＩＣＯ６２とを含むアナログベ
ースのタイミングループと、デジタルタイミング制御回
路５４とタイミングＤＡＣ５７と加算接続点５８とＩＣ
Ｏ６２とを含むデジタルベースのタイミングループとの
組合せを備える。フラッシュＡ／Ｄコンバータ４６は両
方のタイミングループのための共通の経路を備える。
【００５４】マルチモードのタイミングループは、非読
出およびデータ読出の２つの主要動作モードを有する。
非読出中は、タイミングはアナログベースのタイミング
ループによって制御される。タイミングがデジタルタイ
ミング制御回路５４を通して制御される読出モード中に
は、捕捉およびトラッキングの２つのサブモードがあ
る。捕捉モードでは生データサンプル｛ｘk ｝がフラッ
シュＡ／Ｄ４６とＦＩＲフィルタ４８との間で経路４７
から取られる。トラッキング中は、条件付けされたデー
タサンプル｛ｙk ｝がＦＩＲフィルタ４８とビタビ検出
器５０との間で経路４９から取られる。非読出モードに
ついてまず論じる。
出およびデータ読出の２つの主要動作モードを有する。
非読出中は、タイミングはアナログベースのタイミング
ループによって制御される。タイミングがデジタルタイ
ミング制御回路５４を通して制御される読出モード中に
は、捕捉およびトラッキングの２つのサブモードがあ
る。捕捉モードでは生データサンプル｛ｘk ｝がフラッ
シュＡ／Ｄ４６とＦＩＲフィルタ４８との間で経路４７
から取られる。トラッキング中は、条件付けされたデー
タサンプル｛ｙk ｝がＦＩＲフィルタ４８とビタビ検出
器５０との間で経路４９から取られる。非読出モードに
ついてまず論じる。
【００５５】図４を参照すると、非読出モード中、周波
数シンセサイザ２６２は基準クロック周波数ＲＥＦＣＬ
Ｋを、基本システムクロック速度で動作する水晶発振器
のような、そのクロックソースから経路８１０を介して
受取る。シンセサイザ２６２は、たとえばデータゾーン
７０−１ないし７０−９のそれぞれのデータ速度に対応
する複数の所定の周波数を発生し、シンセサイザ電流基
準値を経路２６４を介してタイミング加算接続点５８に
出力し、タイミング加算接続点５８はその値を経路５９
を介してＩＣＯ６２に送る。（デジタルベースにタイミ
ングループのタイミングＤＡＣ５７は非読出モード中は
可能化されない）。シンセサイザ２６２は経路２６６上
でシンセサイザクロック信号ＳＹＮＴＨＣＬＫをさらに
出力する。
数シンセサイザ２６２は基準クロック周波数ＲＥＦＣＬ
Ｋを、基本システムクロック速度で動作する水晶発振器
のような、そのクロックソースから経路８１０を介して
受取る。シンセサイザ２６２は、たとえばデータゾーン
７０−１ないし７０−９のそれぞれのデータ速度に対応
する複数の所定の周波数を発生し、シンセサイザ電流基
準値を経路２６４を介してタイミング加算接続点５８に
出力し、タイミング加算接続点５８はその値を経路５９
を介してＩＣＯ６２に送る。（デジタルベースにタイミ
ングループのタイミングＤＡＣ５７は非読出モード中は
可能化されない）。シンセサイザ２６２は経路２６６上
でシンセサイザクロック信号ＳＹＮＴＨＣＬＫをさらに
出力する。
【００５６】経路２６６上のＳＹＮＴＨＣＬＫは位相検
出器２６８に入り、そこでそれはＩＣＯ６２の出力から
経路４４を介して与えられるＡ／Ｄ変換器クロック信号
（ＳＡＭＰＬＥＣＬＫ）と比較される。位相検出器２６
８はアナログチャージポンプ２７０を制御するために位
相誤差信号を出力する。ＲＤＧＡＴＥ２７５から引出さ
れた経路２７２上のイネーブル信号によって可能化され
ると、チャージポンプ２７０からの出力はアナログルー
プ低域フィルタ２７４に送られる。ループフィルタ２７
４は、チャージポンプ２７０によって確定された値を累
算し記憶する電荷蓄積装置を含む。相互コンダクタンス
増幅器／バッファ２６０は、電荷蓄積装置に保持される
タイミング誤差信号電圧を電流レベルに変換して、それ
を別の入力としてアナログ電流加算接続点５８に与え
る。
出器２６８に入り、そこでそれはＩＣＯ６２の出力から
経路４４を介して与えられるＡ／Ｄ変換器クロック信号
（ＳＡＭＰＬＥＣＬＫ）と比較される。位相検出器２６
８はアナログチャージポンプ２７０を制御するために位
相誤差信号を出力する。ＲＤＧＡＴＥ２７５から引出さ
れた経路２７２上のイネーブル信号によって可能化され
ると、チャージポンプ２７０からの出力はアナログルー
プ低域フィルタ２７４に送られる。ループフィルタ２７
４は、チャージポンプ２７０によって確定された値を累
算し記憶する電荷蓄積装置を含む。相互コンダクタンス
増幅器／バッファ２６０は、電荷蓄積装置に保持される
タイミング誤差信号電圧を電流レベルに変換して、それ
を別の入力としてアナログ電流加算接続点５８に与え
る。
【００５７】タイミングループが非読出モードにあると
きは、経路２７５上のＲＤＧＡＴＥ信号は偽であり、イ
ネーブル信号２７２は真であり、それによってアナログ
チャージポンプ２７０とアナログループフィルタ２７４
との間に直接の信号経路が確立される。したがって、非
読出モード中は、チャージポンプ２７０はループフィル
タ２７４にある電荷蓄積装置を充電する。同時に、別の
イネーブル２９２（ＲＤＧＡＴＥ信号から経路２７５上
でさらに引き出される）はＤＡＣ５７を抑止し、加算接
続点５８から出力される唯一の信号はシンセサイザ２６
２から経路２６４上で受取られる信号とバッファ２６０
からのアナログ誤差信号との和である。このアナログの
電流誤差の和はＩＣＯ６２を制御するために経路５９を
介して直接与えられ、ＩＣＯ６２はＳＡＭＰＬＥＣＬＫ
信号を発生してそれを経路４４上でフラッシュＡ／Ｄ４
６に出力する。経路４４上のＳＡＭＰＬＥＣＬＫ信号
は、フラッシュＡ／Ｄ４６でＡＤＣＬＫ信号に変換さ
れ、デジタルＩＣ１７およびタイミングループに関連す
るその回路に与えられる。ＳＡＭＰＬＥＣＬＫは経路４
４を介して位相検出器２６８にさらに出力される。シン
セサイザ２６２と加算接続点５８とＩＣＯ６２とフラッ
シュＡ／Ｄ４６と位相検出器２６８とチャージポンプ２
７０とアナログループフィルタ２７４とバッファ２６０
とを含むアナログタイミングループの動作の結果、ＡＤ
ＣＬＫ信号は、周波数シンセサイザＰＬＬ２６２によっ
て出力される、合成されたクロック周波数ＳＹＮＴＨＣ
ＬＫと位相同期する。通常は、ユーザデータがディスク
面から読戻されない限り、または読戻されるまでは、タ
イミングループは非読出モードにあるままである。デー
タをディスクに書込む動作はシンセサイザ２６２によっ
て直接タイミングを取られる。サーボセクタデータサン
プルの回復は、経路８１０上のＲＥＦＣＬＫをフラッシ
ュＡ／Ｄ４６に直接与えることによって、非同期的にタ
イミングを取られる。
きは、経路２７５上のＲＤＧＡＴＥ信号は偽であり、イ
ネーブル信号２７２は真であり、それによってアナログ
チャージポンプ２７０とアナログループフィルタ２７４
との間に直接の信号経路が確立される。したがって、非
読出モード中は、チャージポンプ２７０はループフィル
タ２７４にある電荷蓄積装置を充電する。同時に、別の
イネーブル２９２（ＲＤＧＡＴＥ信号から経路２７５上
でさらに引き出される）はＤＡＣ５７を抑止し、加算接
続点５８から出力される唯一の信号はシンセサイザ２６
２から経路２６４上で受取られる信号とバッファ２６０
からのアナログ誤差信号との和である。このアナログの
電流誤差の和はＩＣＯ６２を制御するために経路５９を
介して直接与えられ、ＩＣＯ６２はＳＡＭＰＬＥＣＬＫ
信号を発生してそれを経路４４上でフラッシュＡ／Ｄ４
６に出力する。経路４４上のＳＡＭＰＬＥＣＬＫ信号
は、フラッシュＡ／Ｄ４６でＡＤＣＬＫ信号に変換さ
れ、デジタルＩＣ１７およびタイミングループに関連す
るその回路に与えられる。ＳＡＭＰＬＥＣＬＫは経路４
４を介して位相検出器２６８にさらに出力される。シン
セサイザ２６２と加算接続点５８とＩＣＯ６２とフラッ
シュＡ／Ｄ４６と位相検出器２６８とチャージポンプ２
７０とアナログループフィルタ２７４とバッファ２６０
とを含むアナログタイミングループの動作の結果、ＡＤ
ＣＬＫ信号は、周波数シンセサイザＰＬＬ２６２によっ
て出力される、合成されたクロック周波数ＳＹＮＴＨＣ
ＬＫと位相同期する。通常は、ユーザデータがディスク
面から読戻されない限り、または読戻されるまでは、タ
イミングループは非読出モードにあるままである。デー
タをディスクに書込む動作はシンセサイザ２６２によっ
て直接タイミングを取られる。サーボセクタデータサン
プルの回復は、経路８１０上のＲＥＦＣＬＫをフラッシ
ュＡ／Ｄ４６に直接与えることによって、非同期的にタ
イミングを取られる。
【００５８】ＰＲＭＬユーザデータがディスク面から読
出されるときは必ず読出モードに入る。すべての記録さ
れるデータセグメント、たとえば７６Ａ、７６Ｂおよび
７６Ｃの最初に書込まれるのは、（ＡＧＣフィールドの
ような）定周波数データパターンフィールド７８Ａを含
むデータヘッダ７８である。このパターンは、図５のグ
ラフＡに示される方形波飽和記録電流に従って記録され
る。再生中は、その再生が図５のグラフＢに示される正
弦波に類似するよう、ヘッダ２６は検出される磁束遷移
を処理する。
出されるときは必ず読出モードに入る。すべての記録さ
れるデータセグメント、たとえば７６Ａ、７６Ｂおよび
７６Ｃの最初に書込まれるのは、（ＡＧＣフィールドの
ような）定周波数データパターンフィールド７８Ａを含
むデータヘッダ７８である。このパターンは、図５のグ
ラフＡに示される方形波飽和記録電流に従って記録され
る。再生中は、その再生が図５のグラフＢに示される正
弦波に類似するよう、ヘッダ２６は検出される磁束遷移
を処理する。
【００５９】プリアンブルパターンはタイミングループ
を周波数および位相に関してプリアンブルサンプルに同
期させるために捕捉モード中に用いられ、したがって読
出クロックを読出されるデータパターンに同期させる。
データセルパターンがＦＩＲフィルタ４８を出るときに
名目上の３進（つまり３レベル）信号が存在するよう、
プリアンブルパターンの再生応答は、ＡＧＣフィールド
の場合に従来的であるように、初期利得設定を設定する
のにさらに用いられる。
を周波数および位相に関してプリアンブルサンプルに同
期させるために捕捉モード中に用いられ、したがって読
出クロックを読出されるデータパターンに同期させる。
データセルパターンがＦＩＲフィルタ４８を出るときに
名目上の３進（つまり３レベル）信号が存在するよう、
プリアンブルパターンの再生応答は、ＡＧＣフィールド
の場合に従来的であるように、初期利得設定を設定する
のにさらに用いられる。
【００６０】プリアンブルパターンの再生の始めで、ア
ナログイネーブル信号２７２が偽となりデジタル経路イ
ネーブル信号２９２が真となるよう、経路２７５上のＲ
ＤＧＡＴＥは論理状態を変更する。捕捉モードの始め
で、フラッシュＡ／Ｄ変換器４６は入来波形を、図５の
グラフＢの位置ＳＲのような、その軌跡に沿ったおおよ
そのサンプル位置でサンプリングすることを開始する。
ゼロ位相開始最適化ルーチンおよび関連の最適化回路
（図１および図４の５００）は、ここに記載されるよう
に、開始位相誤差を最小限にし、したがってグラフＢの
おおよその開始サンプル位置ＳＲと正確なサンプル位置
ＳＬとの間の位相差を最小限にするために設けられる。
ナログイネーブル信号２７２が偽となりデジタル経路イ
ネーブル信号２９２が真となるよう、経路２７５上のＲ
ＤＧＡＴＥは論理状態を変更する。捕捉モードの始め
で、フラッシュＡ／Ｄ変換器４６は入来波形を、図５の
グラフＢの位置ＳＲのような、その軌跡に沿ったおおよ
そのサンプル位置でサンプリングすることを開始する。
ゼロ位相開始最適化ルーチンおよび関連の最適化回路
（図１および図４の５００）は、ここに記載されるよう
に、開始位相誤差を最小限にし、したがってグラフＢの
おおよその開始サンプル位置ＳＲと正確なサンプル位置
ＳＬとの間の位相差を最小限にするために設けられる。
【００６１】捕捉モード中、タイミング位相同期ループ
（ＰＬＬ）は、デジタルタイミング制御ブロック５４
（タイミング誤差抽出機能２８６とデジタルＰＬＬルー
プフィルタ機能２８８と更新速度スケーラ機能２９０と
を含む）と、ＤＡＣ５７およびそのイネーブル制御２９
２と、加算接続点５８と、電流制御発振器６２とフラッ
シュＡ／Ｄ４６とを含む。
（ＰＬＬ）は、デジタルタイミング制御ブロック５４
（タイミング誤差抽出機能２８６とデジタルＰＬＬルー
プフィルタ機能２８８と更新速度スケーラ機能２９０と
を含む）と、ＤＡＣ５７およびそのイネーブル制御２９
２と、加算接続点５８と、電流制御発振器６２とフラッ
シュＡ／Ｄ４６とを含む。
【００６２】タイミング捕捉モードに入ると、生データ
サンプル｛ｘk ｝は図においては閉じたスイッチ２８２
として示される経路を介して直接フラッシュＡ／Ｄ４６
の出力から直接タイミング誤差抽出機能２８６に入力さ
れるが、これはユーザデータが読出される特定のデータ
ゾーンに対する最適応答にＦＩＲフィルタ４８がまだ適
応されていないかもしれないためであり、さらにはＦＩ
Ｒフィルタ４８を介する処理待ち時間およびその結果の
タイミングループ位相同期における遅延を回避するため
である。タイミング誤差抽出機能２８６は、所望される
タイミングと存在するタイミングとの間の差に基づい
て、サンプリング位相誤差評価ｚk を発生し出力する。
サンプル｛ｘk ｝は図においては閉じたスイッチ２８２
として示される経路を介して直接フラッシュＡ／Ｄ４６
の出力から直接タイミング誤差抽出機能２８６に入力さ
れるが、これはユーザデータが読出される特定のデータ
ゾーンに対する最適応答にＦＩＲフィルタ４８がまだ適
応されていないかもしれないためであり、さらにはＦＩ
Ｒフィルタ４８を介する処理待ち時間およびその結果の
タイミングループ位相同期における遅延を回避するため
である。タイミング誤差抽出機能２８６は、所望される
タイミングと存在するタイミングとの間の差に基づい
て、サンプリング位相誤差評価ｚk を発生し出力する。
【００６３】タイミング誤差抽出機能２８６からの誤差
メトリックｚk 出力は次いで、デジタルループフィルタ
機能２８８を通して送られる。関係αｚk ＋Δk で表さ
れる、結果として生じる低域フィルタリングされた誤差
メトリックは次いで更新速度スケーラ機能２９０を通し
て送られ、それはサンプル群の誤差メトリック評価ｖ k
をたとえば初期誤差メトリッククロックレートの半分で
処理し出力する。ＤＡＣ５７に与えられる誤差メトリッ
クに対し半分のレートを用いることにより、およびＤＡ
Ｃ５７を１／２ＡＤＣＬＫレートでクロックすることに
より、デジタル対アナログインタフェースにおいて電力
消費およびノイズ免疫における改善が実現される。基本
的には、２つの連続する誤差メトリックサンプルが平均
化され、その平均が出力される。更新速度スケーラ機能
内でのプロセスに帰するオーバヘッドはそのサンプルレ
ートで待ち時間のクロックサイクルをさらに１サイクル
加えるだけであり、これは収束時間を有意に劣化するも
のではない。
メトリックｚk 出力は次いで、デジタルループフィルタ
機能２８８を通して送られる。関係αｚk ＋Δk で表さ
れる、結果として生じる低域フィルタリングされた誤差
メトリックは次いで更新速度スケーラ機能２９０を通し
て送られ、それはサンプル群の誤差メトリック評価ｖ k
をたとえば初期誤差メトリッククロックレートの半分で
処理し出力する。ＤＡＣ５７に与えられる誤差メトリッ
クに対し半分のレートを用いることにより、およびＤＡ
Ｃ５７を１／２ＡＤＣＬＫレートでクロックすることに
より、デジタル対アナログインタフェースにおいて電力
消費およびノイズ免疫における改善が実現される。基本
的には、２つの連続する誤差メトリックサンプルが平均
化され、その平均が出力される。更新速度スケーラ機能
内でのプロセスに帰するオーバヘッドはそのサンプルレ
ートで待ち時間のクロックサイクルをさらに１サイクル
加えるだけであり、これは収束時間を有意に劣化するも
のではない。
【００６４】たとえば、捕捉タイミング誤差評価は等式
（１）で表してもよい。タイミング誤差抽出機能内で
は、ｘ≧０のときｓｉｇｎｕｍ（ｘ）＝＋１であり、ｘ
＜０のとき−１であり、Ｅはプログラマブルな定数であ
る、等式（２）および等式（３）の関係が得られる。デ
ジタル低域フィルタ機能は等式（４）の関係を発生す
る。捕捉モードにおけるスケーリング関数αは、ｎ１は
０と７との間にあり、ｎ２は１と８との間にある、等式
（５）により定義される。捕捉モードにおけるスケーリ
ング関数βは、ｍ1 は１と８との間にあり、ｍ2 は２と
９との間にある、等式（６）により定義される。
（１）で表してもよい。タイミング誤差抽出機能内で
は、ｘ≧０のときｓｉｇｎｕｍ（ｘ）＝＋１であり、ｘ
＜０のとき−１であり、Ｅはプログラマブルな定数であ
る、等式（２）および等式（３）の関係が得られる。デ
ジタル低域フィルタ機能は等式（４）の関係を発生す
る。捕捉モードにおけるスケーリング関数αは、ｎ１は
０と７との間にあり、ｎ２は１と８との間にある、等式
（５）により定義される。捕捉モードにおけるスケーリ
ング関数βは、ｍ1 は１と８との間にあり、ｍ2 は２と
９との間にある、等式（６）により定義される。
【００６５】更新速度スケーラ機能２９０は、偶数のタ
イミングサンプルの場合は関数（７）に従い、奇数のタ
イミングサンプルの場合には関数（８）に従って、サン
プル群の誤差メトリック評価ｖk を与え、それによって
タイミングＤＡＣ５７に与えられる誤差メトリックに対
するクロックレートを半分にする。
イミングサンプルの場合は関数（７）に従い、奇数のタ
イミングサンプルの場合には関数（８）に従って、サン
プル群の誤差メトリック評価ｖk を与え、それによって
タイミングＤＡＣ５７に与えられる誤差メトリックに対
するクロックレートを半分にする。
【００６６】
【数２】
【００６７】イネーブル信号２９２によって可能化され
ると、タイミングＤＡＣ５７はスケーリングされたサン
プル群の誤差メトリック評価ｖk をアナログ電流値に変
換して、それらの値を直接経路を介してタイミング加算
接続点５８に与える。同時に、アナログループフィルタ
２７４の電荷蓄積素子に記憶される非読出モード基準値
が、特定のデータゾーンのための静的開始基準として、
加算接続点５８への電流としてさらに与えられる。この
方法で、ＤＡＣ５７によって与えられる誤差メトリック
信号はバーニャ制御として作用して、このホールドされ
（かつもはや更新されない）静的基準値を調整する。
ると、タイミングＤＡＣ５７はスケーリングされたサン
プル群の誤差メトリック評価ｖk をアナログ電流値に変
換して、それらの値を直接経路を介してタイミング加算
接続点５８に与える。同時に、アナログループフィルタ
２７４の電荷蓄積素子に記憶される非読出モード基準値
が、特定のデータゾーンのための静的開始基準として、
加算接続点５８への電流としてさらに与えられる。この
方法で、ＤＡＣ５７によって与えられる誤差メトリック
信号はバーニャ制御として作用して、このホールドされ
（かつもはや更新されない）静的基準値を調整する。
【００６８】このアプローチは電流制御発振器６２が非
読出モードから読出モード（捕捉サブモード）に切換え
られたときに適当な周波数に非常に近い周波数で動作す
ることを可能にし、したがって必要なＩＣＯ調整量を低
減し、捕捉時間を速める。アナログループフィルタ２７
４の電荷蓄積装置にホールドされる値の任意の低速放電
は、ＤＡＣ５７へのデジタル入力を低速調整することに
よって補償されてもよい。この調整は大きなものではな
く、元の誤差メトリッククロックレート（経路４４上の
ＳＡＭＰＬＥＣＬＫ）の半分で動作しているＤＡＣ５７
の十分な動作範囲内にある。
読出モードから読出モード（捕捉サブモード）に切換え
られたときに適当な周波数に非常に近い周波数で動作す
ることを可能にし、したがって必要なＩＣＯ調整量を低
減し、捕捉時間を速める。アナログループフィルタ２７
４の電荷蓄積装置にホールドされる値の任意の低速放電
は、ＤＡＣ５７へのデジタル入力を低速調整することに
よって補償されてもよい。この調整は大きなものではな
く、元の誤差メトリッククロックレート（経路４４上の
ＳＡＭＰＬＥＣＬＫ）の半分で動作しているＤＡＣ５７
の十分な動作範囲内にある。
【００６９】タイミング捕捉サブモードは、ヘッド２６
が定周波数データＩＤプリアンブルフィールド７８Ａの
下を通過する時間に一般的には対応する持続期間を有す
る。この所定の時間間隔が経過し、プリアンブルフィー
ルド７８Ａからサンプルが取られると、スイッチ２８２
は開き、別のスイッチ２８５は閉じて、それにより、デ
ジタルタイミング誤差抽出回路２８６の入力を、Ａ／Ｄ
変換器４６からの生サンプル｛ｘk ｝から、ＦＩＲフィ
ルタ４８からの条件付けされたサンプル｛ｙk｝に切換
える。このタイミング誤差抽出回路２８６への条件付け
されたサンプル｛ｙk ｝の受入れへの切換えは、一般に
はトラッキングモードの開始に対応する。
が定周波数データＩＤプリアンブルフィールド７８Ａの
下を通過する時間に一般的には対応する持続期間を有す
る。この所定の時間間隔が経過し、プリアンブルフィー
ルド７８Ａからサンプルが取られると、スイッチ２８２
は開き、別のスイッチ２８５は閉じて、それにより、デ
ジタルタイミング誤差抽出回路２８６の入力を、Ａ／Ｄ
変換器４６からの生サンプル｛ｘk ｝から、ＦＩＲフィ
ルタ４８からの条件付けされたサンプル｛ｙk｝に切換
える。このタイミング誤差抽出回路２８６への条件付け
されたサンプル｛ｙk ｝の受入れへの切換えは、一般に
はトラッキングモードの開始に対応する。
【００７０】トラッキングモードタイミング誤差評価は
たとえば等式（９）で表されてもよい。タイミング誤差
抽出機能内においては、ＴＨＰはプログラマブルなしき
い値である等式（１０）の関係が得られるだろう。上の
等式（４）により与えられるデジタル低域フィルタ機能
は、等式（９）ｚk t が等式（１）のｚk a の代わりに
用いられるという点を除き、捕捉中と同じ機能をトラッ
キング中に発生する。トラッキングモードにおけるスケ
ーリング関数αは、ｎ３は０と７との間にあり、ｎ４は
１と８との間にある、等式（１１）により定義される。
トラッキングモードにおけるスケーリング関数βは、ｍ
３が１と８との間にあり、ｍ４が２と９との間にある、
等式（１２）により定義される。更新速度スケーラ機能
２９０は、トラッキングモード中は、捕捉モード中に用
いられるのと同じ関数（７）に、上述の項がトラッキン
グのためにしかるべく変えられる形で従って、サンプル
群の誤差メトリック評価ｖk を同様に与える。結果とし
てトラッキング値は、トラッキングモード中に優れた信
号対雑音比を有する、より狭い帯域幅のタイミングルー
プとなり、それによって、ディスクドライブ１０のデー
タトラッキングオペレーション中における安定性および
ロバストネスを増す。
たとえば等式（９）で表されてもよい。タイミング誤差
抽出機能内においては、ＴＨＰはプログラマブルなしき
い値である等式（１０）の関係が得られるだろう。上の
等式（４）により与えられるデジタル低域フィルタ機能
は、等式（９）ｚk t が等式（１）のｚk a の代わりに
用いられるという点を除き、捕捉中と同じ機能をトラッ
キング中に発生する。トラッキングモードにおけるスケ
ーリング関数αは、ｎ３は０と７との間にあり、ｎ４は
１と８との間にある、等式（１１）により定義される。
トラッキングモードにおけるスケーリング関数βは、ｍ
３が１と８との間にあり、ｍ４が２と９との間にある、
等式（１２）により定義される。更新速度スケーラ機能
２９０は、トラッキングモード中は、捕捉モード中に用
いられるのと同じ関数（７）に、上述の項がトラッキン
グのためにしかるべく変えられる形で従って、サンプル
群の誤差メトリック評価ｖk を同様に与える。結果とし
てトラッキング値は、トラッキングモード中に優れた信
号対雑音比を有する、より狭い帯域幅のタイミングルー
プとなり、それによって、ディスクドライブ１０のデー
タトラッキングオペレーション中における安定性および
ロバストネスを増す。
【００７１】
【数３】
【００７２】ゼロ位相開始 ＩＤフィールドプリアンブル正弦波の長さおよびそれに
必要な時間を低減し、ユーザデータに利用可能な記憶領
域を増大させ、望ましくないヒステリシスを避けるため
には、非読出モードから読出モードへの切換えで電流制
御発振器６２が入来データと速やかに再同期するように
するのが望ましい。位相整列を捕捉するのに必要な時間
を低減する１つの方法は、発振器６２を瞬間的に停止さ
せ、次いでそれをタイミング捕捉中にディスクから読出
される入来アナログ正弦波信号とより適当に位相が同期
する状態で再始動させることである。
必要な時間を低減し、ユーザデータに利用可能な記憶領
域を増大させ、望ましくないヒステリシスを避けるため
には、非読出モードから読出モードへの切換えで電流制
御発振器６２が入来データと速やかに再同期するように
するのが望ましい。位相整列を捕捉するのに必要な時間
を低減する１つの方法は、発振器６２を瞬間的に停止さ
せ、次いでそれをタイミング捕捉中にディスクから読出
される入来アナログ正弦波信号とより適当に位相が同期
する状態で再始動させることである。
【００７３】上に論じたように、先行技術のピーク検出
技術は、入来読出生データが微分されているという理由
から、データセパレータ位相同期ループの電圧制御発振
器素子を同期することができた。微分されたアナログ波
形に関連するエッジは、正確なタイミング位相および同
期を確立するのに利用することができる。ＰＲＭＬのよ
うなサンプリングされるデータシステムにおいては、ア
ナログ信号は微分されず、むしろフラッシュＡ／Ｄ変換
器４６によってサンプリングされる。前に述べたよう
に、アナログ波形を、図５のグラフＢおよび図６のグラ
フＡに示される波形にＳＬで示される適当な位置でサン
プリングすることが望ましい。
技術は、入来読出生データが微分されているという理由
から、データセパレータ位相同期ループの電圧制御発振
器素子を同期することができた。微分されたアナログ波
形に関連するエッジは、正確なタイミング位相および同
期を確立するのに利用することができる。ＰＲＭＬのよ
うなサンプリングされるデータシステムにおいては、ア
ナログ信号は微分されず、むしろフラッシュＡ／Ｄ変換
器４６によってサンプリングされる。前に述べたよう
に、アナログ波形を、図５のグラフＢおよび図６のグラ
フＡに示される波形にＳＬで示される適当な位置でサン
プリングすることが望ましい。
【００７４】プリアンブルは選択されるデータトランス
ジューサヘッド２６により図６に示される近似の正弦波
として再生されるため、この波形の理想的なサンプル位
置ＳＬとゼロ交差ＺＣとの間には固定される時間関係が
存在する。したがって、波形上のゼロ交差の位置を検出
することによって、経路２７５上のＲＤＧＡＴＥ信号が
真になったときに発振器６２を抑止するのに用いられ得
るタイミングループが確立されるだろう。
ジューサヘッド２６により図６に示される近似の正弦波
として再生されるため、この波形の理想的なサンプル位
置ＳＬとゼロ交差ＺＣとの間には固定される時間関係が
存在する。したがって、波形上のゼロ交差の位置を検出
することによって、経路２７５上のＲＤＧＡＴＥ信号が
真になったときに発振器６２を抑止するのに用いられ得
るタイミングループが確立されるだろう。
【００７５】ゼロ交差を検出するひとつの方法は、図４
に示される微分経路アナログコンパレータ２７６のよう
なコンパレータを用いることによる。アナログ信号の微
分補数は、フラッシュＡ／Ｄ変換器４６の入力において
示される。これらの微分補数はコンパレータ２７６にさ
らに入力される。理想的には、コンパレータ２７６はプ
リアンブル正弦波のデジタル等化物である波形を発生し
て出力する。理想的なデジタル等化物は、図６におい
て、同期されるビットクロックである波形Ｂとプリアン
ブルフィールドからの入来正弦波である波形Ａとに関連
して、波形Ｃとして図示される。この例において、プリ
アンブルからの正弦波の立上がりエッジは、プリアンブ
ルからの正弦波が立上がりエッジのゼロ交差ＺＣを通過
する際はコンパレータの出力を真にし、プリアンブルか
らの正弦波が立下がり縁のゼロ交差ＺＣを通過する際に
はコンパレータの出力を偽にする。
に示される微分経路アナログコンパレータ２７６のよう
なコンパレータを用いることによる。アナログ信号の微
分補数は、フラッシュＡ／Ｄ変換器４６の入力において
示される。これらの微分補数はコンパレータ２７６にさ
らに入力される。理想的には、コンパレータ２７６はプ
リアンブル正弦波のデジタル等化物である波形を発生し
て出力する。理想的なデジタル等化物は、図６におい
て、同期されるビットクロックである波形Ｂとプリアン
ブルフィールドからの入来正弦波である波形Ａとに関連
して、波形Ｃとして図示される。この例において、プリ
アンブルからの正弦波の立上がりエッジは、プリアンブ
ルからの正弦波が立上がりエッジのゼロ交差ＺＣを通過
する際はコンパレータの出力を真にし、プリアンブルか
らの正弦波が立下がり縁のゼロ交差ＺＣを通過する際に
はコンパレータの出力を偽にする。
【００７６】実際には、論理回路遅延はコンパレータ２
７６の動作とゼロ位相開始論理アレイ２７８とに起因す
る。これらの素子における信号待ち時間に関連する遅延
は、マルチプレクサ２８０と複数の発振器遅延タップ２
７７との組合せにより引起こされる。マルチプレクサ２
８０は、たとえば、マイクロコントローラ５６から受取
られるＳＥＬＥＣＴ入力２８１に基づいてライン４４上
の出力に１０の入力のうちの選択される１つを送る１０
対１（１０：１）マルチプレクサであってもよい。好ま
しい発振器６２は、たとえば、Ａ／Ｄ変換器４６へのク
ロック信号のための、たとえば３６°離れた、１０まで
の異なる開始位相を与えるためにマルチプレクサ２８０
の入力に接続され得る１０の遅延タップ２７７を含んで
もよい。
７６の動作とゼロ位相開始論理アレイ２７８とに起因す
る。これらの素子における信号待ち時間に関連する遅延
は、マルチプレクサ２８０と複数の発振器遅延タップ２
７７との組合せにより引起こされる。マルチプレクサ２
８０は、たとえば、マイクロコントローラ５６から受取
られるＳＥＬＥＣＴ入力２８１に基づいてライン４４上
の出力に１０の入力のうちの選択される１つを送る１０
対１（１０：１）マルチプレクサであってもよい。好ま
しい発振器６２は、たとえば、Ａ／Ｄ変換器４６へのク
ロック信号のための、たとえば３６°離れた、１０まで
の異なる開始位相を与えるためにマルチプレクサ２８０
の入力に接続され得る１０の遅延タップ２７７を含んで
もよい。
【００７７】たとえば、半径方向データゾーン７０−１
から７０−９にかけて適合される複数の周波数ではなく
単一の周波数を用いる場合には、単一の開始位相（マル
チプレクサ２８０へのＳＥＬＥＣＴ入力２８１に基づ
き、かつここに記載されるゼロ位相開始最適化により決
定される）を用いて、入来微分アナログ信号と発振器６
２の出力（ＳＡＭＰＬＥＣＬＫ）との間に所望される位
相関係を作りだしてもよい。理想的な位相関係は、図６
において、同期されるビットクロックであるグラフＢと
プリアンブル波形であるグラフＡとの間に示される。し
かしながら、プログラマブルなデータ速度では、開始位
相は、データが読出される記録ゾーンに関連する特定の
周波数に理想的に適合される。したがって、マルチプレ
クサ２８０へのＳＥＬＥＣＴ入力２８１を用いて、複数
のデータゾーン７０の各々におけるタイミング捕捉に適
合される開始位相を選んでもよい。
から７０−９にかけて適合される複数の周波数ではなく
単一の周波数を用いる場合には、単一の開始位相（マル
チプレクサ２８０へのＳＥＬＥＣＴ入力２８１に基づ
き、かつここに記載されるゼロ位相開始最適化により決
定される）を用いて、入来微分アナログ信号と発振器６
２の出力（ＳＡＭＰＬＥＣＬＫ）との間に所望される位
相関係を作りだしてもよい。理想的な位相関係は、図６
において、同期されるビットクロックであるグラフＢと
プリアンブル波形であるグラフＡとの間に示される。し
かしながら、プログラマブルなデータ速度では、開始位
相は、データが読出される記録ゾーンに関連する特定の
周波数に理想的に適合される。したがって、マルチプレ
クサ２８０へのＳＥＬＥＣＴ入力２８１を用いて、複数
のデータゾーン７０の各々におけるタイミング捕捉に適
合される開始位相を選んでもよい。
【００７８】動作において、シンセサイザ２６２は非読
出時間中に名目上の書込クロックを発生する。このクロ
ックは、説明したようにアナログタイミングループ６９
を介して発振器６２を制御するのに用いられる。入来デ
ータとまだ位相同期されていないクロック周波数が、図
６の波形Ｅのセグメント３５５で示される。図６の波形
Ｄで示されるように経路２７５上のＲＤＧＡＴＥ信号が
アサートされると発振器６２の動作は波形Ｅのセグメン
ト３５６にあるように瞬間的に停止される。次のゼロ交
差ＺＣがコンパレータ２７６によって検出されると、ゼ
ロ位相開始回路２７８は発振器６２にＥＮＡＢＬＥ信号
を送って、図６の波形Ｅのセグメント３５７に示される
ように発振器クロックを再開させる。発振器によって出
力される波形の開始位相は、マルチプレクサ２８０の位
相ＳＥＬＥＣＴ入力２８１を介して複数の発振器６２の
位相遅延タップ２７７のうちの適当な１つ（アクセスさ
れる記録ゾーン７０に依る）を選択するマイクロコント
ローラ５６によって制御される。
出時間中に名目上の書込クロックを発生する。このクロ
ックは、説明したようにアナログタイミングループ６９
を介して発振器６２を制御するのに用いられる。入来デ
ータとまだ位相同期されていないクロック周波数が、図
６の波形Ｅのセグメント３５５で示される。図６の波形
Ｄで示されるように経路２７５上のＲＤＧＡＴＥ信号が
アサートされると発振器６２の動作は波形Ｅのセグメン
ト３５６にあるように瞬間的に停止される。次のゼロ交
差ＺＣがコンパレータ２７６によって検出されると、ゼ
ロ位相開始回路２７８は発振器６２にＥＮＡＢＬＥ信号
を送って、図６の波形Ｅのセグメント３５７に示される
ように発振器クロックを再開させる。発振器によって出
力される波形の開始位相は、マルチプレクサ２８０の位
相ＳＥＬＥＣＴ入力２８１を介して複数の発振器６２の
位相遅延タップ２７７のうちの適当な１つ（アクセスさ
れる記録ゾーン７０に依る）を選択するマイクロコント
ローラ５６によって制御される。
【００７９】ゼロ位相開始回路２７８からのＥＮＡＢＬ
Ｅ信号を受取ると、発振器６２は既知の状態で発振を開
始し、ＳＡＭＰＬＥＣＬＫ信号を選択される開始位相で
遅延タップ２７７を介しマルチプレクサ２８０を通して
ライン４４上に出力する。サンプルは次いで、位相調整
される出力のクロック信号ＡＤＣＬＫの次のエッジと
（適度の誤差マージン内で）一致して取られる。ゼロ位
相開始プロセスの後、任意の残りの位相誤差は、既に説
明したようにデュアルモードのタイミングループのタイ
ミング捕捉モード中に除去される。
Ｅ信号を受取ると、発振器６２は既知の状態で発振を開
始し、ＳＡＭＰＬＥＣＬＫ信号を選択される開始位相で
遅延タップ２７７を介しマルチプレクサ２８０を通して
ライン４４上に出力する。サンプルは次いで、位相調整
される出力のクロック信号ＡＤＣＬＫの次のエッジと
（適度の誤差マージン内で）一致して取られる。ゼロ位
相開始プロセスの後、任意の残りの位相誤差は、既に説
明したようにデュアルモードのタイミングループのタイ
ミング捕捉モード中に除去される。
【００８０】ゼロ位相開始最適化 再び図４に戻るとマイクロプロセッサ制御のゼロ位相開
始最適化回路５００は、可能な最も短い時間でタイミン
グ制御ループが入来アナログ波形と同期するクロック信
号を回復できるよう、入来アナログ波形をサンプリング
するためのより最適な開始位相を決定する。例示される
ディスクドライブ例においては、最適化ルーチンは、た
とえば、ディスクアイドル時間中における一連のタイミ
ング捕捉実行にわたって行なわれてもよい。
始最適化回路５００は、可能な最も短い時間でタイミン
グ制御ループが入来アナログ波形と同期するクロック信
号を回復できるよう、入来アナログ波形をサンプリング
するためのより最適な開始位相を決定する。例示される
ディスクドライブ例においては、最適化ルーチンは、た
とえば、ディスクアイドル時間中における一連のタイミ
ング捕捉実行にわたって行なわれてもよい。
【００８１】ディスクアイドルモード中に最適化するこ
とによって、ゼロ位相開始プロセスはユーザにとって透
明な方法で周期的に最適化されるだろう。さらに、周期
的な最適化は変化するゼロ位相開始条件を補償する。読
出チャネルスループットにおける何らかの劣化を許容す
るならば、この教示に従うゼロ位相開始最適化はディス
クアイドル時間中の代わりに、またはその時間に加え
て、ディスクドライブ読出／書込動作中に行なわれても
よいことが理解されるはずである。
とによって、ゼロ位相開始プロセスはユーザにとって透
明な方法で周期的に最適化されるだろう。さらに、周期
的な最適化は変化するゼロ位相開始条件を補償する。読
出チャネルスループットにおける何らかの劣化を許容す
るならば、この教示に従うゼロ位相開始最適化はディス
クアイドル時間中の代わりに、またはその時間に加え
て、ディスクドライブ読出／書込動作中に行なわれても
よいことが理解されるはずである。
【００８２】最適化ルーチンは好ましくは、１つ以上の
特殊テストトラック上に記録されるプリアンブルパター
ンから取られるデジタルサンプルで動作する。代替的に
は、プリアンブルパターン情報は、最適化される記録ゾ
ーン内の実際のユーザデータブロックから読出されても
よい。
特殊テストトラック上に記録されるプリアンブルパター
ンから取られるデジタルサンプルで動作する。代替的に
は、プリアンブルパターン情報は、最適化される記録ゾ
ーン内の実際のユーザデータブロックから読出されても
よい。
【００８３】好ましい実施例においては、ゼロ位相開始
最適化ルーチンは、たとえば、複数の半径方向データゾ
ーン７０−１から７０−９におけるタイミング捕捉を最
適化する。最適化ルーチンは、既に記載したように、電
流制御発振器６２のための開始位相を選択し、経路２７
５上のＲＤＧＡＴＥ信号をゼロ位相開始回路２７８にア
サートすることによってディスクドライブ１０をタイミ
ング捕捉モードに入れるマイクロコントローラ５６によ
って制御されてもよい。実際のプリアンブルサンプルと
期待されるプリアンブルサンプルとの間の平均二乗誤差
（「ＭＳＥ」）は選ばれた開始位相のためのタイミング
捕捉中にゼロ位相開始最適化回路５００によって計算さ
れ、その結果はたとえばディスクドライブ内部メモリ２
１に記憶される。タイミング捕捉は次いで異なる開始位
相で再開され、このタイミング捕捉から得られたＭＳＥ
値は前に記憶されたＭＳＥ値と比較される。２つの値の
うちの小さいほうが保持されてメモリ２１に記憶され
る。このプロセスは所定数の異なる開始位相に対して繰
返され、得られるＭＳＥ値のうち最も低いものが、最適
化される特定の記録ゾーン７０のための最適な開始位相
に対応する。
最適化ルーチンは、たとえば、複数の半径方向データゾ
ーン７０−１から７０−９におけるタイミング捕捉を最
適化する。最適化ルーチンは、既に記載したように、電
流制御発振器６２のための開始位相を選択し、経路２７
５上のＲＤＧＡＴＥ信号をゼロ位相開始回路２７８にア
サートすることによってディスクドライブ１０をタイミ
ング捕捉モードに入れるマイクロコントローラ５６によ
って制御されてもよい。実際のプリアンブルサンプルと
期待されるプリアンブルサンプルとの間の平均二乗誤差
（「ＭＳＥ」）は選ばれた開始位相のためのタイミング
捕捉中にゼロ位相開始最適化回路５００によって計算さ
れ、その結果はたとえばディスクドライブ内部メモリ２
１に記憶される。タイミング捕捉は次いで異なる開始位
相で再開され、このタイミング捕捉から得られたＭＳＥ
値は前に記憶されたＭＳＥ値と比較される。２つの値の
うちの小さいほうが保持されてメモリ２１に記憶され
る。このプロセスは所定数の異なる開始位相に対して繰
返され、得られるＭＳＥ値のうち最も低いものが、最適
化される特定の記録ゾーン７０のための最適な開始位相
に対応する。
【００８４】実際には、マイクロコントローラ５６は、
マルチプレクサ２８０の位相ＳＥＬＥＣＴ入力２８１に
よって、各連続するタイミング捕捉実行を異なる開始位
相で開始するプロセスを制御する。開始位相を選択する
ために、マイクロコントローラ５６は、既に記載したよ
うに、発振器６２の位相遅延タップ２７７の１つに対応
する位相選択値を、マルチプレクサ２８０の位相ＳＥＬ
ＥＣＴ入力２８１に与える。好ましい実施例において
は、発振器６２をその位相遅延タップ２７７のすべてを
通してサイクルさせるために、各連続するタイミング捕
捉に対し、たとえば位相選択値は増分されてもよい。し
たがって例示の１０のタップ２７７の例においては、た
とえば、始めの開始位相はゼロの発振器開始遅延に対応
し、発振器６２の開始位相遅延は、最小のＭＳＥ値が得
られるまで、各連続するタイミング捕捉に対し３６°の
増分で累進的に増加するだろう。
マルチプレクサ２８０の位相ＳＥＬＥＣＴ入力２８１に
よって、各連続するタイミング捕捉実行を異なる開始位
相で開始するプロセスを制御する。開始位相を選択する
ために、マイクロコントローラ５６は、既に記載したよ
うに、発振器６２の位相遅延タップ２７７の１つに対応
する位相選択値を、マルチプレクサ２８０の位相ＳＥＬ
ＥＣＴ入力２８１に与える。好ましい実施例において
は、発振器６２をその位相遅延タップ２７７のすべてを
通してサイクルさせるために、各連続するタイミング捕
捉に対し、たとえば位相選択値は増分されてもよい。し
たがって例示の１０のタップ２７７の例においては、た
とえば、始めの開始位相はゼロの発振器開始遅延に対応
し、発振器６２の開始位相遅延は、最小のＭＳＥ値が得
られるまで、各連続するタイミング捕捉に対し３６°の
増分で累進的に増加するだろう。
【００８５】この現在好ましい、ゾーン分けされる記録
構成では、各ゾーン７０に対する最適化された開始位相
を得るために、前述の最適化手順は半径方向に配置され
る記録ゾーン７０の各々に対して繰返されるだろう。各
記録ゾーンに対する最適化された開始位相に対応する、
マルチプレクサ２８０の位相選択値は、メモリ２１に記
憶されてもよい。
構成では、各ゾーン７０に対する最適化された開始位相
を得るために、前述の最適化手順は半径方向に配置され
る記録ゾーン７０の各々に対して繰返されるだろう。各
記録ゾーンに対する最適化された開始位相に対応する、
マルチプレクサ２８０の位相選択値は、メモリ２１に記
憶されてもよい。
【００８６】最適化の後、データが記録ゾーン７０の１
つから読出される際、そのゾーンに対する適当な位相選
択値がメモリ２１からリトリーブされてマルチプレクサ
２８０の位相ＳＥＬＥＣＴ入力２８１に与えられるだろ
う。捕捉モードに入ると、発振器６２は次いで、グラフ
Ｅのセグメント３５７に示されるように、プリアンブル
サンプリング点ＳＬと最適化された位相関係で再始動さ
れて、選択された記録ゾーン７０における最適化された
タイミング捕捉を与える。
つから読出される際、そのゾーンに対する適当な位相選
択値がメモリ２１からリトリーブされてマルチプレクサ
２８０の位相ＳＥＬＥＣＴ入力２８１に与えられるだろ
う。捕捉モードに入ると、発振器６２は次いで、グラフ
Ｅのセグメント３５７に示されるように、プリアンブル
サンプリング点ＳＬと最適化された位相関係で再始動さ
れて、選択された記録ゾーン７０における最適化された
タイミング捕捉を与える。
【００８７】好ましいゼロ位相開始最適化回路５００
は、量子化器５０１と、加算接続点５０２と、整数値の
絶対値または代替的には二乗のいずれかを得るための手
段５０４と、積分ブロック５０８とを有する。量子化器
５０１は好ましくは、Ａ／Ｄ変換器４６からの入来サン
プル値をたとえば＋１および−１の２つの別のレベルの
うちの１つにマッピングすることに基づいて決定を行な
う、６ビットの解像度を有する２レベル量子化器であ
る。この２つの量子化器レベルは好ましくは、図６のグ
ラフＡにおいて、ＳＬで示されるように、プリアンブル
波形の期待されるサンプリングレベルに対応するよう選
ばれる。従来のように、入来サンプル値を適当な期待さ
れるレベルにマッピングするために、（１，−１）の量
子化レベルを有する２レベル量子化器はそのしきい値レ
ベルが０に設定されるだろう。
は、量子化器５０１と、加算接続点５０２と、整数値の
絶対値または代替的には二乗のいずれかを得るための手
段５０４と、積分ブロック５０８とを有する。量子化器
５０１は好ましくは、Ａ／Ｄ変換器４６からの入来サン
プル値をたとえば＋１および−１の２つの別のレベルの
うちの１つにマッピングすることに基づいて決定を行な
う、６ビットの解像度を有する２レベル量子化器であ
る。この２つの量子化器レベルは好ましくは、図６のグ
ラフＡにおいて、ＳＬで示されるように、プリアンブル
波形の期待されるサンプリングレベルに対応するよう選
ばれる。従来のように、入来サンプル値を適当な期待さ
れるレベルにマッピングするために、（１，−１）の量
子化レベルを有する２レベル量子化器はそのしきい値レ
ベルが０に設定されるだろう。
【００８８】量子化器５０１の出力は加算接続点５０２
の負の入力に与えられ、加算接続点５０２の正の入力は
Ａ／Ｄ変換器４６の出力に接続される。加算接続点５０
２は実際のプリアンブルサンプル値から期待されるプリ
アンブルサンプル値を減じてプリアンブルサンプル誤差
値を出す。開始位相ｌに対するエラー値
の負の入力に与えられ、加算接続点５０２の正の入力は
Ａ／Ｄ変換器４６の出力に接続される。加算接続点５０
２は実際のプリアンブルサンプル値から期待されるプリ
アンブルサンプル値を減じてプリアンブルサンプル誤差
値を出す。開始位相ｌに対するエラー値
【００８９】
【数４】
【００９０】は等式（１３）によって定義されてもよ
い。
い。
【００９１】
【数５】
【００９２】ここでｋはサンプリング例であり、
【００９３】
【数６】
【００９４】は開始位相ｌに対する実際のサンプル値で
あり、
あり、
【００９５】
【数７】
【００９６】は開始位相ｌに対する期待されるサンプル
値である。 エラー値
値である。 エラー値
【００９７】
【数８】
【００９８】はブロック５０４に送られ、そこでそれら
の絶対値またはそれの二乗が取られる。デジタル論理要
件の点からいえば、二乗機能よりもむしろ絶対値機能を
実現するほうがより容易であり、したがって好ましい。
当業者には周知であるように、２の補数演算を用いて、
列を反転させて１を加えることにより２進文字列として
コード化される負の整数の絶対値を取ってもよい。
の絶対値またはそれの二乗が取られる。デジタル論理要
件の点からいえば、二乗機能よりもむしろ絶対値機能を
実現するほうがより容易であり、したがって好ましい。
当業者には周知であるように、２の補数演算を用いて、
列を反転させて１を加えることにより２進文字列として
コード化される負の整数の絶対値を取ってもよい。
【００９９】それらの絶対値（または二乗）を取った
後、エラー値
後、エラー値
【０１００】
【数９】
【０１０１】は積分器回路５０８によって積分または累
算される。積分器５０８は所定数のビットクロックサイ
クルにわたって誤差値を累算して、プリアンブルサンプ
ルの先行するシーケンスに対するＭＳＥ値を決定する。
この得られたＭＳＥ値は、たとえば、メモリ２１に記憶
されてもよい。積分器回路５０８は、そのＭＳＥ累算を
制御するのに、たとえば状態マシン制御装置（図示せ
ず）から受取られるイネーブル入力を有してもよい。イ
ネーブル入力は、捕捉モードに入ったときに積分器累算
を開始するよう、ＲＤＧＡＴＥ信号から引き出されても
よい。たとえば、読出モードの捕捉サブモードに入るた
びに新しいＭＳＥ値が決定されるように積分器のメモリ
をクリアすることによってＲＤＧＡＴＥが偽であるとア
サートされる際に、積分器回路５０８を読出モードの終
わりでリセットするようイネーブル信号をさらに用いて
もよい。タイミング捕捉中に得られたＭＳＥ値は積分器
５０８がリセットされる前にメモリ２１に記憶されなけ
ればならないことは明らかである。
算される。積分器５０８は所定数のビットクロックサイ
クルにわたって誤差値を累算して、プリアンブルサンプ
ルの先行するシーケンスに対するＭＳＥ値を決定する。
この得られたＭＳＥ値は、たとえば、メモリ２１に記憶
されてもよい。積分器回路５０８は、そのＭＳＥ累算を
制御するのに、たとえば状態マシン制御装置（図示せ
ず）から受取られるイネーブル入力を有してもよい。イ
ネーブル入力は、捕捉モードに入ったときに積分器累算
を開始するよう、ＲＤＧＡＴＥ信号から引き出されても
よい。たとえば、読出モードの捕捉サブモードに入るた
びに新しいＭＳＥ値が決定されるように積分器のメモリ
をクリアすることによってＲＤＧＡＴＥが偽であるとア
サートされる際に、積分器回路５０８を読出モードの終
わりでリセットするようイネーブル信号をさらに用いて
もよい。タイミング捕捉中に得られたＭＳＥ値は積分器
５０８がリセットされる前にメモリ２１に記憶されなけ
ればならないことは明らかである。
【０１０２】所与の開始サンプリング位相ｌに対するＭ
ＳＥは等式（１４）で表される。
ＳＥは等式（１４）で表される。
【０１０３】
【数１０】
【０１０４】実際にはＡＮＤゲートであってもよい、図
４にスイッチ５０６として図示される機能抑止機構は、
所定数のビットクロックサイクルに達した後に積分器５
０８を非活性化するのに用いられて、ＭＳＥ計算を所定
数のサンプル値に制限する。任意の従来的手段によって
提供されるビットクロックカウンタから引き出されるル
ープ不能化信号が偽であるとアサートされる際に、スイ
ッチが開いてもよい。図９の、いくつかの異なる開始位
相に対する、時間に対する計算されたＭＳＥ値のグラフ
に示されるように、この例においては、どの開始位相が
結果的に最も低いＭＳＥ値になるかを確かめるには、約
６０のビットクロックサイクルで十分なはずである。
４にスイッチ５０６として図示される機能抑止機構は、
所定数のビットクロックサイクルに達した後に積分器５
０８を非活性化するのに用いられて、ＭＳＥ計算を所定
数のサンプル値に制限する。任意の従来的手段によって
提供されるビットクロックカウンタから引き出されるル
ープ不能化信号が偽であるとアサートされる際に、スイ
ッチが開いてもよい。図９の、いくつかの異なる開始位
相に対する、時間に対する計算されたＭＳＥ値のグラフ
に示されるように、この例においては、どの開始位相が
結果的に最も低いＭＳＥ値になるかを確かめるには、約
６０のビットクロックサイクルで十分なはずである。
【０１０５】図７および図８は、タイミング捕捉のため
の開始サンプリング位相選択の最悪および最良の例をそ
れぞれ示す。図はプリアンブル捕捉中におけるＡ／Ｄ変
換器４６からのデジタルサンプル値出力を示す。容易に
理解されるように、最悪例のタイミング捕捉が約１２０
のサンプル値を取る一方で、ここに開示される最適化手
順により決定される、最適化される開始サンプリング位
相を用いたタイミング捕捉では捕捉時間が約４０サンプ
ル値まで低減される。
の開始サンプリング位相選択の最悪および最良の例をそ
れぞれ示す。図はプリアンブル捕捉中におけるＡ／Ｄ変
換器４６からのデジタルサンプル値出力を示す。容易に
理解されるように、最悪例のタイミング捕捉が約１２０
のサンプル値を取る一方で、ここに開示される最適化手
順により決定される、最適化される開始サンプリング位
相を用いたタイミング捕捉では捕捉時間が約４０サンプ
ル値まで低減される。
【０１０６】このようにこの発明の実施例を記載してき
たが、この発明の目的が十分に達成されたことが理解さ
れ、この発明の構成における数多くの変更ならびに幅広
く異なる実施例および適用例がこの発明の精神および範
囲から逸脱することなく示されることが当業者によって
理解されるだろう。ここにおける開示および記載は純粋
に例示的なものであって、いかなる意味においての限定
をも意図するものではない。
たが、この発明の目的が十分に達成されたことが理解さ
れ、この発明の構成における数多くの変更ならびに幅広
く異なる実施例および適用例がこの発明の精神および範
囲から逸脱することなく示されることが当業者によって
理解されるだろう。ここにおける開示および記載は純粋
に例示的なものであって、いかなる意味においての限定
をも意図するものではない。
【図１】ＰＲＭＬ書込／読出チャネルアーキテクチャを
含むディスクドライブの、単純化された全体的なシステ
ムブロック図である。
含むディスクドライブの、単純化された全体的なシステ
ムブロック図である。
【図２】データゾーンおよび埋込サーボセクタパターン
を示す、図１のディスクドライブのデータ記憶面上に形
成される記憶パターンの単純化された図である。
を示す、図１のディスクドライブのデータ記憶面上に形
成される記憶パターンの単純化された図である。
【図３】定期的に生じる埋込サーボセクタによってセグ
メントに分割されているデータフィールドを示す、図２
のデータレイアウトプラン内に定義される複数のデータ
トラック内の１つのデータトラックのセグメントの拡大
線形図である。
メントに分割されているデータフィールドを示す、図２
のデータレイアウトプラン内に定義される複数のデータ
トラック内の１つのデータトラックのセグメントの拡大
線形図である。
【図４】この発明に従うゼロ位相開始最適化回路を組込
む図１のディスクドライブアーキテクチャのマルチモー
ドタイミングループの機能ブロック図である。
む図１のディスクドライブアーキテクチャのマルチモー
ドタイミングループの機能ブロック図である。
【図５】タイミングループ同期を示す、図２および図３
のデータトラックパターンのプリアンブルフィールドの
書込電流およびリードバック信号を示す１対の波形グラ
フを示す図である。
のデータトラックパターンのプリアンブルフィールドの
書込電流およびリードバック信号を示す１対の波形グラ
フを示す図である。
【図６】図４のマルチモードタイミングループ内のゼロ
位相開始回路に関連する、ＡからＥの一連の波形グラフ
を示す図である。
位相開始回路に関連する、ＡからＥの一連の波形グラフ
を示す図である。
【図７】最悪例の開始位相選択に対するタイミングルー
プ応答を示す、プリアンブル捕捉中におけるＡ／Ｄ変換
器からのデジタルサンプル値出力のプロット図である。
プ応答を示す、プリアンブル捕捉中におけるＡ／Ｄ変換
器からのデジタルサンプル値出力のプロット図である。
【図８】この発明に従うゼロ位相開始最適化回路により
決定される、最良例の開始位相選択に対するタイミング
ループ応答を示す、プリアンブル捕捉中におけるＡ／Ｄ
変換器からのデジタルサンプル値出力のプロット図であ
る。
決定される、最良例の開始位相選択に対するタイミング
ループ応答を示す、プリアンブル捕捉中におけるＡ／Ｄ
変換器からのデジタルサンプル値出力のプロット図であ
る。
【図９】各曲線は異なる開始位相を表わし、一番上の曲
線は図７の最悪例の開始位相選択を表わし、一番下の曲
線は図８の最良例を表わす一連の曲線に対する、時間に
対する平均二乗誤差をプロットするグラフの図である。
線は図７の最悪例の開始位相選択を表わし、一番下の曲
線は図８の最良例を表わす一連の曲線に対する、時間に
対する平均二乗誤差をプロットするグラフの図である。
４６ フラッシュＡ／Ｄ変換器 ６２ 発振器 ２７８ ゼロ位相開始回路 ２８１ マルチプレクサ２８０の位相ＳＥＬＥＣＴ入力 ５００ ゼロ位相開始最適化回路 ５０１ 量子化器 ５０２ 加算接続点 ５０４ 絶対値回路を備える平均二乗誤差回路 ５０８ 積分器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェイムズ・チャオ アメリカ合衆国、95070 カリフォルニア 州、サラトガ、オールド・トゥリー・ウェ イ、13635
Claims (24)
- 【請求項１】 サンプリングされるデータの検出システ
ムにおけるクロック回復回路のための開始位相を最適化
する方法であって、前記方法は、 （ａ） 精密なサンプリング点でサンプリングされる、
既知の周波数のアナログ信号を受信するステップと、 （ｂ） 前記受信されたアナログ信号のサンプリングを
制御する発振器を、選択される開始位相で開始するステ
ップと、 （ｃ） 前記受信されたアナログ信号をサンプリングし
て一連のサンプル値を発生するステップと、 （ｄ） 前記サンプル値から一連の期待されるサンプル
値を発生するステップと、 （ｅ） 前記サンプル値から前記期待されるサンプル値
を減じて、一連の誤差値を得るステップと、 （ｆ） 前記一連の誤差値から平均二乗誤差を計算する
ステップと、 （ｇ） 異なる開始位相を選択し、最小の平均二乗誤差
値が得られるまで前記受信ステップから前記平均二乗誤
差を計算する前記ステップまでを繰返すステップとを含
む、方法。 - 【請求項２】 前記最適化方法はチャネルのアイドル時
間中に行なわれる、請求項１に記載の方法。 - 【請求項３】 前記最小の平均二乗誤差値を発生した開
始位相に対応する値を記憶するステップをさらに含む、
請求項１に記載の方法。 - 【請求項４】 データが磁気記録ディスクから読出され
る際、タイミング捕捉中において前記発振器開始位相を
選択するために、前記記憶された値を用いるステップを
さらに含む、請求項３に記載の方法。 - 【請求項５】 前記平均二乗誤差を計算する前記ステッ
プは、前記誤差値の各々の絶対値をとるステップと、そ
の絶対誤差値を積分するステップとを含む、請求項１に
記載の方法。 - 【請求項６】 前記平均二乗誤差を計算する前記ステッ
プは、前記誤差値の各々を二乗するステップと、その二
乗誤差値を積分するステップとを含む、請求項１に記載
の方法。 - 【請求項７】 前記方法はディスクドライブ記憶システ
ムにおいて一連のタイミング捕捉中に行なわれる、請求
項１に記載の方法。 - 【請求項８】 前記既知の周波数のアナログ信号はディ
スクドライブ記憶システムの磁気記録ディスクの記録面
上に形成される複数のデータ記録ゾーンの１つから読出
され、前記記録ゾーンの各々はその上にデータが異なる
記録周波数で書込まれる、請求項１に記載の方法。 - 【請求項９】 前記複数のデータ記録ゾーンの各々から
アナログ信号を受信するステップと、各記録ゾーンにお
いてタイミング捕捉中に結果として最小の平均二乗誤差
となる発振器開始位相を決定するステップとをさらに含
む、請求項８に記載の方法。 - 【請求項１０】 各記録ゾーンにおいてタイミング捕捉
中に最小の平均二乗誤差を発生した開始位相に対応する
開始位相選択値を記憶するステップと、前記記録ゾーン
のうちの選択される１つからデータが受取られる際に前
記クロック回復回路のための開始位相を選択するよう、
前記記憶された位相選択値の１つを用いるステップとを
さらに含む、請求項９に記載の方法。 - 【請求項１１】 ＰＲＭＬデータチャネルにおいてタイ
ミング制御ループ発振器のための最適開始位相を決定す
るための開始位相最適化回路であって、前記最適化回路
は入力と出力とを有する量子化器を備え、前記量子化器
の入力はアナログデジタル変換器の出力と加算接続点の
正の入力とに接続され、前記アナログデジタル変換器は
磁気記録ディスクの記録面から読まれる既知の周波数の
アナログ信号を受信し、前記量子化器の出力は前記加算
接続点の負の端子に接続され、前記加算接続点は出力が
平均二乗誤差回路の入力に接続される、開始位相最適化
回路。 - 【請求項１２】 前記平均二乗誤差回路は積分器回路に
接続される絶対値回路を備え、前記積分器は平均二乗誤
差値を出力する、請求項１１に記載の最適化回路。 - 【請求項１３】 前記平均二乗誤差回路は積分器回路に
接続される二乗回路を備え、前記積分器は平均二乗誤差
値を出力する、請求項１１に記載の最適化回路。 - 【請求項１４】 前記量子化器は前記受信されたアナロ
グ信号から取られる一連のサンプル値を受取って前記サ
ンプル値を所定数の期待値のうちの１つにマッピングす
る、請求項１１に記載の最適化回路。 - 【請求項１５】 ディスクドライブ記憶システムのＰＲ
ＭＬデータチャネルにおけるタイミング捕捉を制御する
マイクロプロセッサからのイネーブル信号を受取るため
のイネーブル入力をさらに備える、請求項１１に記載の
最適化回路。 - 【請求項１６】 ディスクドライブ記憶システムにおい
て、磁気記録ディスクから読まれるアナログ信号のサン
プリングを制御するためのタイミング制御ループを備
え、前記タイミング制御ループは、前記アナログ信号を
サンプリングしてそこからディスクリートなサンプル値
を発生するための手段と、前記サンプリング手段にクロ
ック信号を与えるための発振器手段と、前記発振器手段
にイネーブル信号を与えて前記発振器からの前記クロッ
ク信号の開始を制御するための手段とを含み、さらに、 前記発振器手段からの前記クロック信号の開始位相を制
御して、それにより前記クロック信号が前記受信された
アナログ信号と実質的な位相整列で開始されるよう、開
始位相選択値を決定するためのゼロ位相開始最適化手段
とを備える、ＰＲＭＬデータチャネル。 - 【請求項１７】 前記ゼロ位相開始最適化手段は、 前記ディスクリートなサンプル値を受取ってそこから期
待されるサンプル値を発生するための手段と、 前記ディスクリートなサンプル値から前記期待されるサ
ンプル値を減じて一連の誤差値を発生するための手段
と、 前記一連の誤差値の平均二乗誤差を得るための手段とを
備える、請求項１６に記載のＰＲＭＬデータチャネル。 - 【請求項１８】 前記平均二乗誤差手段は、前記一連の
誤差値の絶対値を取るための絶対値手段と、平均二乗誤
差結果を得るために複数のクロックサイクルにわたって
前記絶対誤差値を積分するための手段とを備える、請求
項１７に記載のＰＲＭＬデータチャネル。 - 【請求項１９】 前記平均二乗誤差手段は、前記一連の
誤差値を二乗するための絶対値手段と、平均二乗誤差結
果を得るために複数のクロックサイクルにわたって前記
二乗誤差値を積分するための手段とを備える、請求項１
７に記載のＰＲＭＬデータチャネル。 - 【請求項２０】 前記ゼロ位相開始最適化手段の動作を
制御するためのマイクロプロセッサをさらに含む、請求
項１６に記載のＰＲＭＬデータチャネル。 - 【請求項２１】 前記位相選択値を記憶するためのメモ
リ回路をさらに含む、請求項１６に記載のＰＲＭＬデー
タチャネル。 - 【請求項２２】 前記発振器手段のために複数の開始位
相のうちの１つを選択するためのスイッチ手段をさらに
含む、請求項１６に記載のＰＲＭＬデータチャネル。 - 【請求項２３】 既知の周波数の信号をサンプリングし
てそこからデジタルサンプルを発生するための手段と、 前記サンプリング手段にクロック信号を与えるための発
振器手段と、 前記発振器手段の始動を制御するためにイネーブル信号
を発生するためのゼロ位相開始手段と、 前記発振器手段のための最適開始位相を決定するための
ゼロ位相開始最適化手段とを備える、ディスク記憶ドラ
イブ。 - 【請求項２４】 前記ゼロ位相開始最適化手段はタイミ
ング捕捉中において前記デジタルサンプルと期待される
サンプル値との間の最小平均二乗誤差を決定するための
手段を備える、請求項２３に記載のディスク記憶ドライ
ブ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/295,505 US5552942A (en) | 1994-08-23 | 1994-08-23 | Zero phase start optimization using mean squared error in a PRML recording channel |
| US08/295505 | 1994-08-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08315516A true JPH08315516A (ja) | 1996-11-29 |
Family
ID=23137997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7213170A Pending JPH08315516A (ja) | 1994-08-23 | 1995-08-22 | クロック回復回路のための開始位相を最適化する方法、タイミング制御ループ発振器のための開始位相最適化回路、ｐｒｍｌデータチャネル、およびディスク記憶ドライブ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5552942A (ja) |
| EP (1) | EP0701255A3 (ja) |
| JP (1) | JPH08315516A (ja) |
| KR (1) | KR960008795A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008301337A (ja) * | 2007-06-01 | 2008-12-11 | Nec Electronics Corp | 入出力回路 |
Families Citing this family (56)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5696639A (en) * | 1995-05-12 | 1997-12-09 | Cirrus Logic, Inc. | Sampled amplitude read channel employing interpolated timing recovery |
| EP0860005A1 (en) * | 1995-08-18 | 1998-08-26 | Quantum Corporation | Control loops for low power, high speed prml sampling data detection channel |
| US5768320A (en) * | 1995-09-05 | 1998-06-16 | Analog Devices, Inc. | Read system for implementing PR4 and higher order PRML signals |
| JP3350349B2 (ja) * | 1995-09-26 | 2002-11-25 | 株式会社日立製作所 | ディジタル情報信号再生回路及びディジタル情報装置 |
| US5760982A (en) * | 1996-02-02 | 1998-06-02 | Guzik Technical Enterprises, Inc. | Method and apparatus for testing magnetic heads and disks |
| US5889784A (en) * | 1996-02-05 | 1999-03-30 | Hewlett-Packard Company | Predictive failure detection for data storage systems |
| US5805619A (en) * | 1996-02-16 | 1998-09-08 | Swan Magnetics, Inc. | Method and apparatus for sampled-data partial-response signal timing error detector having zero self-noise |
| US5999355A (en) * | 1996-04-30 | 1999-12-07 | Cirrus Logic, Inc. | Gain and phase constrained adaptive equalizing filter in a sampled amplitude read channel for magnetic recording |
| SG55370A1 (en) * | 1996-09-09 | 1998-12-21 | Texas Instruments Inc | Servo demodulator and method for synchronous servo demodulation |
| US5835295A (en) * | 1996-11-18 | 1998-11-10 | Cirrus Logice, Inc. | Zero phase restart interpolated timing recovery in a sampled amplitude read channel |
| US5825318A (en) * | 1996-12-19 | 1998-10-20 | Quantum Corporation | Data and servo sampling in synchronous data detection channel |
| US5829011A (en) * | 1997-01-31 | 1998-10-27 | Texas Instruments Incorporated | Apparatus and method of exchanging data and operational parameters in a mass storage system |
| US6032284A (en) * | 1997-03-12 | 2000-02-29 | Cirrus Logic, Inc. | Trellis coding system for disc storage systems |
| JP3428376B2 (ja) * | 1997-05-26 | 2003-07-22 | 日本ビクター株式会社 | 自動等化システム |
| FR2772505B1 (fr) * | 1997-12-11 | 2000-02-25 | Atg Sa | Procede et dispositif de synchronisation et de rephasage d'horloges d'un lecteur-enregistreur de disque optique et disque optique associe |
| US6487647B1 (en) * | 1997-12-29 | 2002-11-26 | Intel Corporation | Adaptive memory interface timing generation |
| JP3134846B2 (ja) * | 1998-07-07 | 2001-02-13 | 日本電気株式会社 | ヒステリシスコンパレータ回路 |
| JP3946886B2 (ja) * | 1998-11-06 | 2007-07-18 | 富士通株式会社 | タイミングリカバリｐｌｌの制御方法及び信号処理回路 |
| US6650720B1 (en) * | 1998-12-22 | 2003-11-18 | Xilinx, Inc. | Phase lock loop and transconductance circuit for clock recovery |
| US6587529B1 (en) * | 1999-02-25 | 2003-07-01 | Texas Instruments Incorporated | Phase detector architecture for phase error estimating and zero phase restarting |
| US6567489B1 (en) * | 1999-02-08 | 2003-05-20 | Texas Instruments Incorporated | Method and circuitry for acquiring a signal in a read channel |
| JP3683120B2 (ja) * | 1999-04-16 | 2005-08-17 | 松下電器産業株式会社 | クロック再生装置 |
| US6242956B1 (en) * | 1999-10-22 | 2001-06-05 | Motorola, Inc. | Phase locked loop |
| US6480349B1 (en) | 2000-02-25 | 2002-11-12 | Western Digital Technologies, Inc. | Disk drive employing a non-volatile semiconductor memory for storing read channel parameter calibrated for the disk drive used to recover disk channel parameter |
| US7333570B2 (en) * | 2000-03-14 | 2008-02-19 | Altera Corporation | Clock data recovery circuitry associated with programmable logic device circuitry |
| US7227918B2 (en) * | 2000-03-14 | 2007-06-05 | Altera Corporation | Clock data recovery circuitry associated with programmable logic device circuitry |
| US6581181B1 (en) * | 2000-03-29 | 2003-06-17 | Oak Technology, Inc. | Dominant error correction circuitry for a Viterbi detector |
| US6636120B2 (en) * | 2000-11-24 | 2003-10-21 | Texas Instruments Incorporated | Decimated digital phase-locked loop for high-speed implementation |
| US6879629B2 (en) * | 2001-03-12 | 2005-04-12 | Hitachi Global Storage Technologies Netherlands, B.V. | Method and apparatus for enhanced timing loop for a PRML data channel |
| JP4677115B2 (ja) * | 2001-04-17 | 2011-04-27 | 株式会社日立製作所 | データ記憶装置の貸し出し課金方法 |
| US6700722B2 (en) * | 2001-05-25 | 2004-03-02 | Infineon Technologies Ag | High-speed zero phase restart of a multiphase clock |
| JP2003022625A (ja) | 2001-07-10 | 2003-01-24 | Hitachi Ltd | 磁気記録用プリアンブルパターン及び磁気記録装置 |
| JP3688225B2 (ja) * | 2001-07-26 | 2005-08-24 | 松下電器産業株式会社 | デジタルデータ再生装置 |
| US7440208B1 (en) * | 2001-09-21 | 2008-10-21 | Maxtor Corporation | Flexible partial response targets for data detectors |
| US6993099B2 (en) * | 2001-11-07 | 2006-01-31 | Texas Instruments Incorporated | Communications receiver architectures and algorithms permitting hardware adjustments for optimizing performance |
| DE10156112A1 (de) * | 2001-11-16 | 2003-06-05 | Philips Intellectual Property | Empfangsschaltung zum Empfang von Nachrichtensignalen |
| US7676158B2 (en) * | 2005-11-07 | 2010-03-09 | Broadcom Corporation | Method and system for optimum channel equalization from a SerDes to an optical module |
| US7317769B2 (en) * | 2002-07-22 | 2008-01-08 | Broadcom Corporation | Bit stream conditioning circuit having adjustable input sensitivity |
| US7321612B2 (en) * | 2002-07-22 | 2008-01-22 | Broadcom Corporation | Bit stream conditioning circuit having adjustable PLL bandwidth |
| US7203017B1 (en) * | 2003-09-23 | 2007-04-10 | Marvell International Ltd. | Timing recovery for data storage channels with buffered sectors |
| US7466768B2 (en) * | 2004-06-14 | 2008-12-16 | Via Technologies, Inc. | IQ imbalance compensation |
| US7587012B2 (en) * | 2004-07-08 | 2009-09-08 | Rambus, Inc. | Dual loop clock recovery circuit |
| US7196859B2 (en) * | 2004-07-09 | 2007-03-27 | Imation Corp. | Processing techniques for time-based servo patterns |
| US7511909B2 (en) * | 2004-09-20 | 2009-03-31 | Agency For Science, Technology And Research | Sector based timing recovery for a readback signal |
| US7773324B2 (en) * | 2005-04-12 | 2010-08-10 | Stmicroelectronics, Inc. | Phase acquisition loop for a read channel and related read channel, system, and method |
| US7768732B2 (en) | 2005-04-12 | 2010-08-03 | Stmicroelectronics, Inc. | Gain controller for a gain loop of a read channel and related gain loops, read channels, systems, and methods |
| US7817366B1 (en) * | 2006-05-09 | 2010-10-19 | Marvell International Ltd. | Gain adjustment before zero phase start |
| US7920649B2 (en) * | 2007-03-29 | 2011-04-05 | Intel Corporation | Recovering precoded data using a Mueller-Müller recovery mechanism |
| CN101132247B (zh) * | 2007-09-28 | 2011-04-06 | 中兴通讯股份有限公司 | 一种实现主备时钟相位对齐的方法及其装置 |
| TWI390506B (zh) * | 2009-05-20 | 2013-03-21 | Novatek Microelectronics Corp | 資料復原之校正電路與方法 |
| US8873180B2 (en) | 2013-03-11 | 2014-10-28 | Lsi Corporation | Sampling-phase acquisition based on channel-impulse-response estimation |
| US9218845B2 (en) * | 2014-01-02 | 2015-12-22 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Systems and methods for multi-head balancing in a storage device |
| US9537492B2 (en) * | 2014-06-20 | 2017-01-03 | Analog Devices, Inc. | Sampled analog loop filter for phase locked loops |
| WO2018035719A1 (zh) * | 2016-08-23 | 2018-03-01 | 华为技术有限公司 | 一种时钟恢复电路中鉴相信号的获取方法以及鉴相器 |
| GB201717689D0 (en) * | 2017-10-27 | 2017-12-13 | Microsoft Technology Licensing Llc | Phase cashing for fast data recovery |
| CN111579918B (zh) * | 2020-04-13 | 2022-03-04 | 上海紫通信息科技有限公司 | 一种暂态录波型故障指示器采样同步校正方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4122501A (en) * | 1976-12-13 | 1978-10-24 | Sperry Rand Corporation | System for recording and reading back data on a recording media |
| DE3778549D1 (de) * | 1987-11-13 | 1992-05-27 | Ibm | Schnelle takterfassung fuer partial-response-signalisierung. |
| JP2692281B2 (ja) * | 1989-07-31 | 1997-12-17 | ソニー株式会社 | データ処理装置 |
| US5170297A (en) * | 1990-07-13 | 1992-12-08 | Standard Microsystems Corporation | Current averaging data separator |
| US5065116A (en) * | 1991-01-28 | 1991-11-12 | Silicon Systems Inc. | Zero phase restart compensation for VCO |
| JP2770626B2 (ja) * | 1991-11-29 | 1998-07-02 | 日本電気株式会社 | 適応受信機 |
| US5258877A (en) * | 1992-04-16 | 1993-11-02 | Vtc Inc. | Data separator having a restart circuit |
| US5258933A (en) * | 1992-08-27 | 1993-11-02 | Quantum Corporation | Timing control for PRML class IV sampling data detection channel |
| US5341249A (en) * | 1992-08-27 | 1994-08-23 | Quantum Corporation | Disk drive using PRML class IV sampling data detection with digital adaptive equalization |
| US5329251A (en) * | 1993-04-28 | 1994-07-12 | National Semiconductor Corporation | Multiple biasing phase-lock-loops controlling center frequency of phase-lock-loop clock recovery circuit |
-
1994
- 1994-08-23 US US08/295,505 patent/US5552942A/en not_active Expired - Lifetime
-
1995
- 1995-07-21 EP EP95305127A patent/EP0701255A3/en not_active Ceased
- 1995-08-22 JP JP7213170A patent/JPH08315516A/ja active Pending
- 1995-08-22 KR KR1019950025890A patent/KR960008795A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008301337A (ja) * | 2007-06-01 | 2008-12-11 | Nec Electronics Corp | 入出力回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0701255A2 (en) | 1996-03-13 |
| EP0701255A3 (en) | 2000-01-19 |
| US5552942A (en) | 1996-09-03 |
| KR960008795A (ko) | 1996-03-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050607 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051108 |