JP4187811B2

JP4187811B2 - サンプル・フィルタ装置

Info

Publication number: JP4187811B2
Application number: JP25639997A
Authority: JP
Inventors: クリストファー・ヒュー・ウィリアムズ; アンドリュー・デビッド・ブラウン; ロバート・フィリップ・モーリング
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1996-09-24
Filing date: 1997-09-22
Publication date: 2008-11-26
Anticipated expiration: 2017-09-22
Also published as: JPH10112131A; DE69630784T2; EP0831478B1; EP0831478A1; DE69630784D1; US6078614A

Description

【０００１】
【発明の属する技術分野】
本発明は、データ処理装置および方法、並びに、接続に使用される電子回路に関し、特に、これに限定されるわけではないが、ＤＤＳデータ記憶システムを使用して、記憶されたデータを検索する装置および方法に関連する。また、本発明は、一般に、１又は複数の通信チャネルにおけるデータ処理の装置および方法に関する。
【０００２】
【従来の技術】
特に、ISO11EC標準12247で定義されたＤＤＳ（デジタル・データ記憶）手段によって、コンピュータ・データのような、大容量のディジタル・データを確実に記憶し検索する装置を提供することが、既に知られている。
【０００３】
上記のフォーマットを使用するＤＤＳ読出し／書込み装置において、データは、１又は複数の電気磁気ヘッドを備える回転ドラムによって、磁気媒体でコーティングされたテープから成る細長い記録媒体上に記録される。テープは、２つのスプールまたはリール間に渡るパスに沿って、モータ駆動キャプスタンによって動かされ、部分的にドラムのまわりを巻く。ドラムのヘッドの回転面は、テープの移動面に対してある角度をなして配置されているので、各ヘッドは、中心線に対してある角度でテープの幅を横切って延びる連続したトラックに沿ってテープを横切る。この装置は、テープ上へ記録するに適した誤り検出訂正コードを含む信号にデータをエンコードする回路を含み、記録媒体の特性に最も適した形にそれらの信号を調整する回路を含む。データ検索のために、テープ上に記憶された磁界変化を検出し、次の処理にふさわしい形式にそれらの信号を調整して対応する信号を誘導し、エンコードされたデータをデコードして、エラーを検出し訂正するために付加的な回路が備えられる。
【０００４】
現在のフォーマット（ＤＤＳ−２）において、データは、１インチにつきおよそ６１キロビット（ｋｂｐｉ）（１センチメートルにつきおよそ２４キロビット）のビット密度で記録される。このビット密度で、典型的なＤＤＳテープ・カートリッジは、最も長く使用可能なテープと、テープが収容することができるデータ量を最大にするデータ圧縮のような技術を使用して、およそ８ギガバイト以上のデータを、現在記憶することができる。コンピュータ装置の使用が絶え間なく増加し、そのような装置によって処理され記憶されるデータ容量が増加するに従って、さらに、ＤＤＳテープ・カートリッジの容量を増やすことが望まれるようになった。
【０００５】
我々は、線形記憶密度を２倍にし、ユーザ・データのために使用できる記録トラックの割合を増やすことによって、さらに記憶容量を増やす新しいフォーマット（ＤＤＳ−３）を開発するプロセスにある。これとともに、これらの改良は、与えられたテープ長さのカートリッジに対して、ＤＤＳ−２のデータ容量の約３倍の容量を提供すると予測されている。ＤＤＳ−３フォーマットは、最も長く実行可能なテープ上に記録するとき、１２ギガバイトの圧縮されていないユーザ・データか、または一般的に２４ギガバイトの圧縮されたユーザ・データの記憶容量を提供するように設計される。
【０００６】
この方式の詳細は我々の以前に発表された国際特許出願WO95／15551によって示され、その特許出願の内容は、ここで参照されて取り入れられている。
【０００７】
ＤＤＳ−３の線形ビット密度がＤＤＳ−２の２倍であるため、テープの上のビット間隔は、好ましい読取りヘッドのギャップのおよそ半分である。このことは、読取りヘッドからの出力信号が、２つの離れたレベル（＋１、−１）の間で変化する代わりに、３つのレベル（＋２、０、−２）の間で変化し、即ち、ＤＤＳ−３は、３レベル・システムであることを意味する。
【０００８】
部分応答最大確度（ＰＲＭＬ：Partial Response Maximum-Likelihood）データ回復チャネルの使用によって、記録されたデータを回復することが提案されている。
【０００９】
「部分応答」とは、検出回路入力で決定性符号間干渉を強制することによって、データ転送のためにナイキスト周波数バンド幅までを必要とするだけの、実行可能な部分応答信号方式を示す。その一例は、離散的時間伝達関数Ｆ（Ｄ）＝Ｄ＋１によって示される、ＰＲ−１（または対２進（duobinary））部分応答システム（記録チャネル伝達関数）である。他の例として、クラスＩＶやＰＲ−４のようなものが存在し、これらの可能性を除くものではない。
【００１０】
「最大確度」とは、１度にちょうど１つの受取られたサンプルの代わりに、受取られたサンプルのシーケンスを使用する出力データの最も適当なシーケンスを選択するヴィテルビ・アルゴリズムを実行する、最大確度検出デコーディング方式を示す。
【００１１】
ＤＤＳ‐３の一般に提唱される方式の読取りモードにおいて、ほぼ等化された信号が受取られて自動利得制御（ＡＧＣ）にかけられ、信号振幅が確立され安定させられ、次いで完全な適応性等化（Adaptive Equalisation）にかけられ組み合わされたＰＲー１ターゲットになる。適応性等化ステップにおいて、適応性のサンプルされた有限インパルス応答フィルタが、３レベルＰＲ‐１ターゲット伝達関数を提供するために使用される。一実施例において、適応性等化の後、信号は、アナログからデジタルへ変換され、３レベル・ヴィテルビ（Viterbi）（すなわち最大確度）検出が続く。これを実行するために、クロック情報は、入力信号から抽出されて、適応性イコライザ、アナログ／デジタル変換器、およびヴィテルビ・デコーダを同期させるために使用される。他の実施例において、アナログ／デジタル変換の後で、適応性等化が代わりに実行される場合がある。
【００１２】
以前のＤＤＳフォーマットの様に、提唱されるＤＤＳ−３フォーマットにおいて、データは、交互のアジマス（azimuth）の一連のトラックとして記憶される（ＡトラックおよびＢトラックとしてそれぞれ参照される）。各トラックの各々の終端は、犠牲にしてもよい余白領域で占められ、フロント・マージンの後に、しばしばそのマージンから見分けのつかないプリアンブル領域が続く。プリアンブル領域は、通常単純な正弦波のトーンであり、データを全く運ばないが、ＡＧＣループとクロック回復ループが速いロック・オンを達成するのを可能にし、さらに、メイン・データ領域の始まりを識別するために存在する。プリアンブル検出回路は、チャネルがプリアンブルや余白領域を適応化しようとしないようにするため、適応性イコライザを制御する。こうしないと、チャネルがデータ部分について最適化されない。
【００１３】
この明細書において、通信チャネルの用語は、記録媒体から読み取られるデータのチャネルを含む広い意味で使用される。
【００１４】
【発明が解決しようとする課題】
ＤＤＳ−３において、我々は、この明細書でフィードフォーワード・イコライザ（ＦＦＥ）と呼ぶ適応フィルタを使用することを提案する。各トラックの開始において、ＦＦＥに一組の初期係数が入れられる。読取りヘッドがトラックを横切るとき、その係数値は、実際のフィルタ出力と、ＤＤＳ−３において値＋２、０、−２のうちの１つである理想的な出力との差を最小にするために、一組の安定値（トラックごとに異なることができる）に適応する。ＤＤＳ−３で使用される３レベル信号システムにおいて、フィルタ係数値のいくつかの安定な組が可能であるが、そのうちの１つのみが、デコード可能なデータ・シーケンスを生産する実際上所望される組である。
【００１５】
通常の安定したオペレーションにおいて、入力信号における通常の信号対雑音比で、この組は自動的に開発されるが、信号のドロップアウ、すなわち記録された信号の振幅の低下が（例えば、お粗末なテープ品質やテープ運動などによって）生じるとき、その係数は、適応不良を生じることがある。信号ドロップアウトの場合には、ＡＧＣは、信号振幅を維持するためにその利得を増やす傾向にあり、これはノイズを増やすことになる。フィルタは、補償しようとしてその係数を適応させ、これによって、係数が望まれない安定状態のうちの１つ（とりわけ、全て０の値の組）に変えられることがある。この組は、全ての入力信号に対して安定しているため、フィルタがドロップアウトの後再適用せず、データが失われる。
【００１６】
これを解決する１つの案として、利得制御信号をモニタし、ドロップアウトが開始すると同時にフィルタを止め、ドロップ・アウトが終わったとき、それを復帰させる。これは、ドロップ・アウト期間全体で、データが完全に消失したことを意味する。しかしながら、我々は、ドロップアウトの最初に読取りを続け、消失するはずのデータの回復を続け、ドロップアウトの終りに向かう早い時期にデータの回復を開始することが可能であることを発見した。
【００１７】
【課題を解決するための手段】
従って、本発明の一面において、信号を処理するサンプル時間フィルタ装置が提供され、このフィルタ装置は、複数のフィルタ係数を記憶する手段と、フィルタ装置の出力に応じて係数を更新する手段と、この係数のうちの少なくとも１つをモニタする手段と、モニタされた係数が指定された閾値を超える場合、この係数のうちの少なくとも１つを、それぞれのデフォルト値にリセットする手段とを有する。
【００１８】
したがって、この面において、直ちにフィルタするのをやめる代わりに、フィルタの係数をモニタして、それらが不安定な状態へ向けて進んでいるかどうかを判断し、そして、もしそうならば、それらはデフォルト・セットにリセットされる。係数の安定セットが再確立されるまで、この処理は繰り返されるので、信号ドロップアウトが完全に通過する前にデータの回復を再び開始することができる。
【００１９】
フィルタ装置は、一般的に、フィルタされた信号と、１又は複数の選択可能なターゲットの間のエラーを減らすように動作する。ここで前述したような典型的なＰＲＭＬシステムにおいて、読み取られた信号は、概念的に３レベル信号であり、前記選択可能なターゲットは、３つの概念的な信号レベルを含むのが好ましい。しかしながら、このフィルタ装置は、信号のノイズまたは外乱が増加する場合にフィルタが間違った係数で安定する可能性があるその他のシステムにおいても使用することができる。
【００２０】
フィルタ係数は、一般的に、ＤＣタップといくつかの信号係数を含み、前記モニタ手段は、中心係数をモニタし、中心係数が予めセットされた閾値をきったならば係数をデフォルト値（たとえばデフォルト単位インパルス応答）にリセットする。この閾値は、これより低い値では、係数が間違って安定化するような値である。
【００２１】
他の面において、本発明は、信号にサンプルされた時間のフィルタを適用する方法を提供する。この方法は、複数の係数を有するサンプルされた時間のフィルタを介して信号をパスし、この係数のうちの少くとも１つのレベルをモニタし、モニタされた係数が関連する閾値をきった場合、１又は複数の係数をそれぞれのデフォルト値でリセットする。
【００２２】
サンプルされた時間のフィルタは、デジタル・フィルタかサンプルされたアナログ・フィルタである。
【００２３】
【発明の実施の形態】
ここに記載されているデータ記憶装置は、ＤＡＴＣ協会規格（1987年6月、日本電子機械工業会（東京（日本）））に従うＰＣＭ音声データの記憶装置に使用されるフォーマットと同様のフォーマットで、記録テープ上の斜めのトラックにデータを記憶するらせん走査技術を利用する。しかしながら、本発明の装置は、ディジタル化された音声情報よりもむしろコンピュータのデータを記憶するのに適用される。従来同様に、この装置は、ヘッド・ドラムが回転しているとき、磁気テープが所定の角度で回転ヘッド・ドラムを横切るらせん走査テープ・デッキを含む。ヘッド・ドラムは、直径に関して向かい合った一対の読取りヘッドと、読取りヘッドと９０度の位置に、直径に関して向かい合った一対の書込みヘッドを収納する。従来同様に、これらのヘッドは、テープを横切って斜めの重なるトラックに書き込む。１つのヘッドで書き込まれるトラックは、正のアジマスを有し、もう一つのヘッドで書き込まれるトラックは、負のアジマスを有する。
【００２４】
トラックは、装置に提供されるデータ（メイン・データ）およびサブ・コードとして知られている補助情報の項目を記憶するために使用され、このサブ・コードは、例えば、メイン・データの論理的な構成、テープ上の配置、一定の記録パラメータ（フォーマット識別子やテープ・パラメータなど）、およびテープ使用ヒストリに関連する。また、トラックは、データ・バイト境界を識別することを可能にする同期バイト（sync bytes）を含み、この同期バイトは、テープ移動などを制御するタイミング信号を生成するために使用される。各々のトラックの始めと終わりには余白領域があり、始めの余白とメイン・データ領域の間にプリアンブル・ブロックがある。
【００２５】
図１において、テープ10上に記憶されたデータは、メイン・ドラム上の読取りヘッド12によって読取られ、信号は回転変圧器14を通して増幅器16に渡され、そこからフィルタ18に渡され、組み合わされたＰＲ−１ターゲットに初期近似等化される。実際上、一端をアースするのではなくむしろ読取りヘッドから差動信号が受け取られる。しかし、図１は、１つの信号ラインのみを表示している。それから、信号は、自動利得制御（ＡＧＣ）回路20に供給され、フィルタおよび積分回路18から受取った３レベル信号の＋２と−２の振幅を確立して安定させる。ＡＧＣ回路20からの信号は、クロック信号を回復する位相同期ループ（ＰＬＬ）22に供給され、更に、結合されたＰＲ−１ターゲットへの適応性等化を提供するフィードフォーワド・イコライザ（ＦＦＥ）24として記載される適応フィルタに渡されるので、、全チャネル周波数応答が、理想的なＰＲ‐１の部分応答チャネルの特性と一致する。フィルタされた信号は、アナログ／デジタル変換器（ＡＤＣ）26に供給され、フィルタされた信号のディジタル化されたバージョンとなり、ヴィテルビ検出回路28へ供給される。ヴィテルビ検出回路28の出力は、ＮＲＺＩ−エンコードされたデータ・ストリームである。他の実施例において、フィードフォーワド・イコライザ24は、アナログ／デジタル変換器の前でなくて後に設置される。
【００２６】
図２において、自動利得制御システムは、より詳細に示され、２つの差動信号ラインが明白になる。
【００２７】
動作時、自動利得制御システムは、指定された公称振幅の範囲内で、ＦＦＥ24に一定の信号振幅を与えるのに役立つ。理想的な動作のために、この振幅は、１つのトラックの長さに沿って、または、同じアジマスのトラック間で変化してはならない。指定された絶対利得エラーの境界内では、信号振幅は、それが実質的に一定である限り、大きさは重要なことではない。ＡＧＣ制御ループのどのような一時的な動作の間でも、ＶＧＡ32の振幅の変動は、絶対利得エラーより非常に小さい予めセットされた相対利得エラーの範囲内に制御されなければならない。記録されたトラックは、異なるスペクトル特性の帯域を含む。これらの帯域の最も重要なものは、プリアンブル領域とランダム・データ領域である。ＡＧＣブロック20の理想的なオペレーションの流れのために、ＡＧＣシステムは、全体としては、周波数スペクトルの変化に対して免疫がなければならない。プリアンブル領域とランダム・データ領域の間の境界のいずれの側でも、相対振幅許容範囲を越えてはならない。
【００２８】
信号が、ライン30上で電圧利得増幅器（ＶＧＡ）32に入力され、出力は、出力ドライバ34を通過して、前方のＡＤＣ26またはＦＦＥ28（図２で示さず）に渡される。増幅器38、ローパスフィルタ40、およびサマー（合算器、summer）42を有するフィードバック・ループ36が、ＤＣオフセット制御のために用意されている。また、出力ドライバ34からの出力は、出力信号のピークを検出する共通の簡単なピーク検出器44に渡される。ピーク検出器44の出力は、デジタル／アナログ変換器（ＤＡＣ）46からのターゲット値と共に、比較回路として働く演算相互コンダクタンス増幅器（ＯＴＡ：operational trans-conductance amplifier）48（ＶＧＡ制御電圧）に供給される。
【００２９】
増幅器48の出力（ＶＧＡ制御電圧）は、ＶＧＡ32に利得制御信号を供給する利得制御回路50に供給される。ピーク検出回路44、増幅器48、および利得制御回路50によって定義される利得制御ループは、比較的速い応答時間を有する。
【００３０】
また、増幅器48の出力は、プリアンプ52とラッチング比較器54に供給され、ラッチング比較器54は、プリアンブル領域とメイン・データ領域の間の境界またはその直前で、ＶＧＡ制御電圧の測定値ＶＧＡ₁を追跡し、それを保持する。ＶＧＡ制御電圧の第２の測定値ＶＧＡ₂は、いくつかのチャネル・ビットの後に（すなわち、メイン・データ領域の初めで）取られる。ＶＧＡ₁とＶＧＡ₂の直接の比較によって、電圧利得アンプ32の利得は、プリアンブル領域とランダム・データ領域の間で転移する際に、増加したのか減少したのかを示す。この情報に基づいて、該当するＡまたはＢトラックのピーク検出器のプリアンブル・ターゲットを保持している該当するカウンタ60または62は、増やされるか減らされる。プリアンブル・ターゲットの調整は、ライン64を通して可能にされ、また不可能にされる。レジスタ65は、全ての条件下でのピーク検出器44についてのランダム・データ・ターゲットに対する定数値を保持する。ターゲット制御ループの応答は、利得制御ループより遅い。
【００３１】
初期トレーニング期間後、プリアンブル・ターゲットは、プリアンブル領域とメイン・データ領域の間の境界の直前とその後で、ＶＧＡ制御電圧を等化するよう適応している。これは、次のトラックのために用意されてカウンタ60と62に保持されるそれぞれのターゲット値を持つＡおよびＢトラックについて別々になされる。
【００３２】
したがって、この回路において、プリアンブルとランダム・データに対する単純なピーク検出器44の異なる応答は、適応的に調整される。プリアンブル・ターゲット・カウンタ60と62は、オーバーフローやアンダーフローをしない飽和カウンタである。したがって、１つが、現在その最大カウントを保持し、更に増加することを要求されるならば、それはその最大カウントを維持する。同様に、それがその最小のカウントを保持しているとき、更に減らすように要求されるならば、それは最小のカウントを維持する。
【００３３】
ターゲット制御ループのバンド幅や応答時間は、ライン51でＯＴＡ増幅器48のバンド幅モードを調節することによって、予め設定した値の間で調節される。ＡおよびＢのトラックのプリアンブル領域は、クロック回復ループとＡＧＣループが、既知の特性のデータ上で速いロックアップを達成するのを可能にするために存在し、したがってそのような領域は短い。
【００３４】
ＡＧＣシステムのバンド幅は、この速いロックアップを容易にするために、プリアンブル領域の開始で高いように選択される。大まかな振幅調整が達成されたならば、正確な利得振幅調整が達成されるまで、媒体バンド幅モードをライン51で選択することができる。それから、ＶＧＡ制御電圧による過度の信号の変調を避けるために、ランダム・データの到着に先立ち低帯域幅モードが選択される。
【００３５】
この配列によって、利得は、下流を処理するに十分正確に制御することができる。
【００３６】
図３を参照すると、ＡＧＣブロック20を通過した後、信号は、ＦＦＥ24に加えられる。ＦＦＥ 24は、有限インパルス応答（ＦＩＲ）フィルタ66と、係数コンデンサ69のバンク68と、回路７０を有する。回路７０は、ライン72上の出力と基準ジェネレータ74によって生成された基準値との間のエラーを減らすために係数を適応させる。
【００３７】
ＡＧＣブロック20からの信号は、入力信号の連続的に遅延した信号を同時に生成する遅延78をもつタップ付き遅延線76上のＦＩＲフィルタ66へ入力される。ＦＦＥ24内の回路構成の大多数は、スイッチ・コンデンサ技術で実行される。ＦＩＲフィルタ66の76での入力は、位相ロックループ（ＰＬＬ）22によって決定されるクロック・タイムでコンデンサを充電することによって、サンプルされる。それから、この電荷は、遅延線を形成するビット時間に１つのコンデンサから他のコンデンサに渡される。
【００３８】
遅延線に沿った各段の出力は、乗算器79で、関連する係数コンデンサ69からのそれぞれの加重係数で乗算され、全ての加重出力は、サマー80によって合計され、ライン72上にフィルタ・デジタル出力を提供する。
【００３９】
レジスタ68の係数は、位相ロックループ22によって定義されるようなビット・サンプリング時間で、ライン72上の等化されたアナログ信号のＳＮ比（ＳＮＲ）を最大にするよう繰り返して適応される。一方、ヘッドとテープの周波数応答またはヘッドとテープの接触条件は変化する（製造中のまたは動作中のどちらでも）。ＤＤＳ−３モードにおいて、ＰＲ−１入力信号は、フィルタ18によって、通常、スペクトルで形成され、３つのレベル（＋２、０、−２）から成る。この場合、適応ブロック70において、係数は、平均最小二乗（ＬＭＳ）アルゴリズムで適応させられる。その場合、基準ジェネレータ74によって提供される最も近い３レベル公称信号レベルとＦＩＲフィルタ出力との差であるエラー信号を使用する。エラー信号は、分岐され遅延された入力信号と共に、それぞれの乗算器82に並列に供給され、これは、係数コンデンサ69に各係数を適応させるために使用される。
【００４０】
ＤＤＳ−３モードにおいて、等化された信号は、それが基準ジェネレータ74からの基準値を使用する＋２、０、または−２の信号であると考えられるかどうかを判断するために決定ブロック84でモニタされる。基準ジェネレータ74は、信号が＋２、０、または−２のいずれかであるかを決定するために決定ブロック84が使用するプラスマイナス１のスライス・レベル信号を供給する。次いで決定ブロックは、基準ジェネレータ74に、適当な＋２、０、−２の公称レベルをエラー・サマー75に供給させる。エラー・サマー75は、フィルタ出力信号をも受取り乗算器82に供給されるエラー信号を得る。適応のレートは、乗算器86、88で、信号（μｓｉｇ）とＤＣ係数（μｄｃ）についての予め設定した値（一般的に６）の間で変化する。
【００４１】
ＦＦＥ24は、ランダムなデータ領域に対して最適の係数セットからすぐにはずれて適応するので、ＡおよびＢデータ・トラックのプリアンブルまたは余白領域に適応することを許されてはならない。メイン・データ領域の開始と終了は、テープ上のデータの構造と読込まれるフォーマットの知識に基づき、とりわけプレアンブル検出器23（図１）に依存して、タイミングとインテリジェントな決定の組合せを使用するデータ回復状態マシーンによって、通常予測される。プリアンブル検出回路23は、従来のタイプのものでよく、典型的にはプリアンブル領域の純粋な正弦波のトーンにマッチした整合フィルタの形であってよい。それは、信号が特徴のある正弦波のトーンを含む時、高い出力を供給する。プリアンブル検出回路23の出力は、状態マシーン21に供給され、状態マシーンは、ＡおよびＢプリアンブルとＡＧＣ20におけるメイン・データ・ターゲットについてターゲット切り替えを制御し、フィードフォーワド・イコライザ24におけるＡおよびＢトラック係数の選択をも制御する。
【００４２】
ＡおよびＢトラックのスペクトル特性は相違し、コンデンサ69は、ＡおよびＢトラックに対する別々の係数を記憶し、適当なセットの係数が各トラックの始めでＦＦＥコンデンサ69に書き込まれる。
【００４３】
この装置は、係数コンデンサ69に対応する一組の係数レジスタ（図示せず）を含む。コンデンサ69で保持された値は、Ａ／Ｄコンバータによって処理され、係数レジスタに記憶される。各トラックの始めで係数を回復するために、それらは、デジタル時間ログ・コンバータによって処理され、コンデンサに供給される。したがって、典型的な順序は、次のようになる。
1. Ａ係数レジスタの内容がＦＦＥ係数コンデンサ69に書き込まれる。
2. ＦＦＥは、ブロック70によって実行される適応処理に従って、Ａトラック上にこれらの係数を適応させる。
3. 適応されたＦＦＥ係数コンデンサ69の値がディジタル化され、Ａ係数レジスタに記憶され、Ｂ係数レジスタの内容がＦＦＥ係数コンデンサ69に書き込まれる。
4. ＦＦＥは、ブロック70によって実行された適応処理に従って、Ｂトラック上にこれらの係数を適応する。
5. Ｂトラックの適応されたＦＦＥ係数コンデンサ69の値がディジタル化されて、Ｂ係数レジスタに記憶される。
【００４４】
しかしながら、いろいろな他のルーチンが続いてもよい。例えば、そのアジマスの前のトラックの終わりで適応された係数値にかかわりなく、各トラックが、トラックの始めで係数コンデンサへロードされる係数のそれ自身の標準セットを有することがありえる。または、係数コンデンサは、そのアジマスの前のトラックを介する途中の一部で受け取られ適応された値をロードされてもよい。係数がとられる位置は、最高の適応を提供するための機械条件に従って最適化される。例えば、トラックが曲っている場合、トラックに沿っておよそ途中の半分から係数をとることがベストとなる。あらゆる機械の設計で、最適な位置は経験的に決定され、そして、製品化される機械は、この地点で係数をとるようにプログラムされる。ＡおよびＢ係数を異なるポイントでとることができる。
【００４５】
したがって、前のＡトラックについての読取り動作の最小のエラー部分からの適応されたフィルタ係数は、次のＡトラックの係数の初期セットとして使用することができ、そして、同様の処理がＢトラック係数に適用される。トラック終わりの非線形に迷い込むのを避けるために、読取り動作の最小エラー部分の開始の後、あらかじめ決められた時間に係数値をとるために「スナップショット・タイマ」方式を使用することができる。
【００４６】
一実施例において、所与のＡまたはＢトラックの係数の連続したセットを多くのトラックにわたって平均して、次のＡまたはＢトラックのための係数の初期セットとして、使用することができる。これは、１トラックでは素早く適応させることができ、多重トラックでは遅いという利点がある。これは、デジタル方式で最も容易に実施することができる。
【００４７】
特別な例として、ＡおよびＢトラック係数セットのそれぞれにおいて、１３の信号の係数と１つのＤＣ係数がある。
【００４８】
もし、ＦＦＥ24が、読取り信号でドロップ・アウトに対抗する間、適応しているならば、ＦＦＥ係数は、回復することができない状態に誤って適応することがある。これに対抗するために、自動再始動装置が組み込まれる。中心係数がプログラム可能な閾値（例えば50％）の下に落ちると、その係数は全て、デフォルト・セットの値に強制される。例えば、中心信号係数に１単位の値がロードされるときの単位ステップのインパルス応答および残りの信号係数は、ゼロに強制される。この開始位置から、ＦＦＥ24は適応し続けることを許される。それは、再び誤って適応するならば処理が自動的に繰り返されるか、または、ドロップ・アウトが回復可能な信号を含むならば、互いに正しい目標値に近づく。
【００４９】
したがって、図に示した実施例において、中心係数は、それを基準ジェネレータ91からのプリセット基準値と比較する比較回路90に供給され、そして、もし、実際問題として、中心係数が、不正確な状態で安定した係数になるような値以下に落ちた場合、係数のデフォルト・セットを強制する「キック・スタート」ルーチンを実行する。
【００５０】
トラック交差モードにおいて、テープの上のトラックが読取りヘッドの走査パスと整合しないとき、ヘッド出力信号は、１走査につき何回も良／不良のＳＮＲの間を循環し、この状況において、図３の方式は、回復されるデータ量を増やすことができる。
【００５１】
ＦＦＥ係数の多数の安定した、適応された状態が可能であるが、これらうちの小さなセットだけがこの方式に有用である点に留意する必要がある。上述された技術は、中心係数だけをテストしており、全ての可能な望ましくない状態を検出することができるというわけでない。しかしながら、この技術は、この中心係数に加えて、またはこれに代えて他の係数をモニタするように拡張することができ、また、係数の異なるデフォルト・セットを強制することができる。また、それを一つの限度でなく範囲として、モニタすることができる。
【００５２】
ここで図４を参照すると、位相同期ループ22は、いろいろな異なる条件で、読み取り波形からビット・クロックを回復させることを要求される。本質的に、位相ロックループ22は、周波数と位相同期をトラックの最初で獲得しなければならず、許容できる位相エラーで、ヘッド・テープ速度ジッタに起因するビット周波数変動に追従しなければならない。
【００５３】
幅広いアウトラインにおいて、位相同期ループ22は、位相検出器92、ループ・フィルタ94、および位相アキュムレータ96を有する。位相アキュムレータ96の出力は、システム・クロック・タップ付き遅延線98から得られる一連のクロック信号から適当なクロック信号を選択するために使用される。
【００５４】
入力信号が、ＡＧＣ20で自動利得制御にかけられるので、公称レベルが、２、０、−２の単位となる。２つの入力比較回路100、102は、入力信号が＋／−１単位（近似）閾値を横切る時間を捜す。そして、これらの閾値交差の時間は、位相エラーを決定するために現在のクロック・タイム（システム読取りクロック）と比較される。位相エラーは、デジタル（すなわち、位相エラーの符号と大きさに従い、−４、−３、−２、−１、１、２、３、４）でエンコードされて、ループ・フィルタ94に渡される。
【００５５】
ループ・フィルタ94で、（デジタルの）位相エラーは、２つの乗算器104、106とアキュムレータを使用してフィルタされる。上位フィルタリング・パスで、位相エラーは、定数（Ｋｐ）を掛られる。下位フィルタリング・パスで、位相エラーは、定数Ｋｉを掛けられ、その結果は、Ｋｉアキュムレータ108によって累算される。累算された（Ｋｉ）結果と直接の（Ｋｐ）結果は、一緒にサマー110で加えられて、位相アキュムレータ96に渡される。
【００５６】
位相アキュムレータ96は、ループ・フィルタ94の出力を積分する。位相アキュムレータ出力の上位４ビットが、「ポインタ」の働きをする。このポインタは、遅延線98で得られる外部のシステム・クロックの１６の遅延バージョンのうちのどれが、システム読取りクロック（すなわち、入力信号に同期されたクロック）として使用されるかを示す。
【００５７】
したがって、入力信号がシステム読取りクロックと位相外れになるにつれて、位相エラーがループ・フィルタ94の出力で大きな値になり、それによって、位相アキュムレータ96がインクリメントし、結局その出力の上位４ビットを変更する。これによって、入力信号の位相により近いシステム・クロックの遅延バージョンが選択される。
【００５８】
本方式のより細部を参照すると、最終製品における誤り率を最適化するためにループ・フィルタ・パラメータは、プログラム可能であり、第２順位のループが仮定される。更に、ループのバンド幅は、２つの前もってプログラムされた値の間で、リアルタイムでスイッチ可能である。これは、プリアンブル・ゾーンを最も有効に利用するためであり、データ領域で低い位相ジッタを維持する。位相同期ループ22は、トラックの通常のリプレイの間に発生する信号ドロップ・アウトの後、位相同期を回復させることができなければならない。
【００５９】
回復させられた読取りクロックは、ＦＦＥ24、ＡＤＣ26およびヴィテルビ・デコーダ28を駆動するので、強力でなければならない。位相同期ループ22は、ＤＤＳ−１／２またはＤＤ−３のフォーマットで稼働ができることが好ましい。ＤＤＳ−１または２のフォーマットは、ビット・サンプリング時間がアイ・センタにあるとき２レベルの信号になる。ここで、この方法は単純で振幅変動に比較的無感応であるので、位相検出器92は、典型的にゼロ交差のテストをする。
【００６０】
ＤＤＳ−３フォーマットで、フォーマットの読取りは、３レベルのＰＲ−１信号になる。この場合、位相検出器92は、入力信号の大きな部分を不合格とすることなく、単純なゼロ交差のテストをすることができない。閾値交差方式が必要とされる（およそ＋１、−１）。
【００６１】
したがって、ＰＬＬ22は閾値交差時間位相検出器92を含み、その出力は、離散的なステップに量子化される。ＤＤＳ−１または２のモードで、位相検出器は、ゼロ交差に応答するが、ＤＤＳ−３モードでは、２分の１公称信号レベル交差に応答する。
【００６２】
図４は、位相検出器92を介す２つの（概念上の）パスを示す。ここで、入力信号（ＡＧＣ20から）は、100、102で、半分の公称信号レベル閾値レベル（正および負）のそれぞれと比較される。入力信号の中の閾値交差のタイミングは、比較回路出力サンプラ116で、（１６のタップ付き遅延線98から誘導された）出力クロックの（１／８の期間でシフトされた）８つの均一に区切られた位相と比較される。そして、ループ位相エンコーダ118で、現在の出力位相選択と比較される。量子化された位相は、入力交差が落す８つの出力クロック位相の間から、ループ位相セレクタ120によって直接判断される。
【００６３】
ＤＤＳ−１または２のモードで、入力信号は、単一の公称ゼロ・レベル基準値と比較され、図４の上位（概念上の）信号パスのみが使用される。ＤＤＳ−３モードで、半分の公称信号閾値は、位相検出器閾値基準レジスタ112、114から誘導される。これらのレジスタは、ＤＡＣ基準値をＡＧＣランダム・データ・ターゲットＤＡＣ基準値にプログラムする。この方式は、ＡＧＣターゲットおよびＰＬＬ位相検出器が独立して最適化されることを可能にする。
【００６４】
ループ位相セレクタ120からの量子化された位相出力は、Ｋｐ（比例項）とＫｉ（積分）項を有するデジタル・ループ・フィルタ94に供給される。図において、位相検出器92の出力は、（状態（−４、−３、−２、−１、０、１、２、３、４）をエンコードする）４ビット・バスととして、また、乗算器104、106の出力は、８ビット・バスとして表示される。
【００６５】
ＫｐとＫｉ乗数は、一般的に以下の範囲を有することができる。
【００６６】
【数１】
Ｋｐの範囲＝ 0．．．．．．．．．．．．31
Ｋｉの範囲＝ 0．．．．．．．．．．．．31
乗算器出力＝ −124．．．．．．．．．．124
【００６７】
Ｋｉ乗算器106は、この例では以下の範囲を有するＫｉアキュムレータ108に、データを渡す。
【００６８】
【数２】
Ｋｉアキュムレータ・ビット＝ 12
Ｋｉアキュムレータ範囲＝ −2048．．．．．．．．．．．2047
【００６９】
Ｋｉアキュムレータ108は、入力Ｋｉ乗算器出力を積分するが、アキュムレータからの最上位８ビットが、110でＫｐ乗算器104からの８ビットに加えられ、位相アキュムレータ96の（最下位）エンドに供給される。
【００７０】
したがって、ループ・フィルタ94は、ビット周期毎に、位相アキュムレータ96へ、−252．．．．．．．．252を供給することができる。ＫｐおよびＫｉ値の２つのプログラム可能な対がレジスタ105、107で得られ、ループに速いまたは遅い時間定数を与える。この定数は、システム要求に従って状態マシーンによって選択される。
【００７１】
Ｋｉアキュムレータ108は、位相同期を失うかまたはその危険にあることが示されるとき再プログラム可能なように構成される。例えば、プリアンブル領域においてＰＬＬ周波数が初期化される場合がある。いわゆる「スタント・モード（stunt modes）」の間、速い前進テープ運動のために、Ａトラックの中心周波数が低くされ、Ｂトラックの中心周波数が高くされる（逆テープ運動ではその逆になる）とき、周波数オフセットが発生する。更に、Ｋｉアキュムレータ108が正または負にオーバーフローし、中心周波数が許容範囲外にあることを示すことがある。さらにまた、上述のＦＦＥ係数「キック・スタート」ルーチンがトリガーされるならば、Ｋｉアキュムレータ108は再び中心付けされてもよい。この状態は、テープ・ドロップ・アウトまたは信号に対してその他の障害が存在し、ＰＬＬがその位相同期を失いそうであることを示唆することを示す。
【００７２】
これらの状態で、Ｋｉアキュムレータ108の最上位ビットは、可変位相発振器周波数オフセット・レジスタ109の内容をロードされ、これにより周波数がデフォルト値に中心づけられる。例えば、周波数は、ＰＬＬ22が現在のトラックを読み始めた周波数に再び中心づけられてもよい。
【００７３】
デジタル位相アキュムレータ96は、ループ・フィルタ94の出力を合計し、４つの最上位ビットを使用して１６のタップ付き遅延線98から出力クロック位相を選択する。この遅延線98は、それ自身、システム・ビット周波数クロックに位相ロックされている。また、この遅延線98からの１６のシステム・クロック位相は、位相検出器92の比較回路出力サンプラ116によって、閾値交差のタイミングを実行するために使用される。ループ・フィルタ・アキュムレータ108から位相アキュムレータ96まで渡されたビットの数は、支援できる最大の周波数エラーを決定する。位相アキュムレータ96は、ループ・フィルタ94の出力（ＫｐとＫｉ項の合計）を積分する。最上位の４ビットは、現在のクロック位相として使用されたタップ付き遅延線からシステム・クロックの位相を選択するために使用される。
【００７４】
位相アキュムレータ出力96は、この例では１２ビットの数で表示され、単純な符号なしアップ・ダウン・カウンタとみなされる。したがって、正のループ・フィルタ出力が加えられると、アキュムレータは、それが4095に達するまでカウントアップし次いでゼロにラップアラウンド（折り返す）する。同様に、負のループ・フィルタ出力が加えられると、ゼロに達するまでカウントダウンし、4095にラップアラウンドする。これらの条件の下で、４つの最上位ビットは、単純に０から１５までインクリメントし、再び０にラップアラウンドする。こうしてシステム・クロックの次第に遅れる位相が出力クロックとして選択される。
【００７５】
タップ付き遅延線98は、１６の均一に区切られたタップを有し、システム・クロックを供給される。概念的には、（システム・クロック周波数がチャネルのいろいろなオペレーティング・モードについて異なるとき）１６番目のタップの出力が次のシステム・クロック期間と一致するように、遅延が調節される。
【００７６】
レジスタ122からの静的位相オフセット値がサマー124で組み込まれ、このサマー124は、クロック・セレクタ126に出力を提供し、このクロック・セレクタ126は、タップ付き遅延線98から適当なクロック信号を選ぶ。ループがロックする位相と、ＦＦＥ24およびＡＤＣ26によって使用される出力128に加えられるクロック位相との間の静的位相オフセットについての必要性に対して２つの要因がある。第一に、ＰＬＬ22が遷移が存在するビット端にロックするのに対して、ＦＦＥ24は、ビットの中心でサンプルをとる。第２に、位相測定ループと、クロックがＦＦＥで使用されるポイントとの間に未知の回路パス遅延がある。従って、位相オフセット・レジスタは、４ビットの（符号なし）数でプログラムされ、この数は、位相アキュムレータの４つの最上位ビットに加えられてＦＦＥ24、ＡＤＣ26およびシステムの残りの部分に渡されるクロック位相を選択するが、ＰＬＬ内部クロックのクロック位相を選択するためには使われない。ＰＬＬ内部クロックのクロック位相は、クロック・セレクタ130によって選択される。
【００７７】
以上、図１乃至４において、サンプル・アナログ方式に関して記述したが、本発明は、デジタル形式で実施することもできる。
【００７８】
また、本発明は、同日に出願され、現在出願中の、出願番号96306941.4、96306940.6、および96306939.8の記載内容が本明細書中に参照され含まれる。
【００７９】
本発明は、例として以下の実施態様を含む。
（１）信号を処理するサンプル・フィルタ装置であって、複数のフィルタ係数を記憶する手段と、前記フィルタ装置の出力に応じて、前記係数を変更する手段と、１又は複数の前記係数をモニタする手段と、前記モニタされた係数が関連する閾値を超した場合、１又は複数の前記係数をそれぞれのデフォルト値にリセットする手段と、を備える前記フィルタ装置。
（２）前記信号は、概念的に３−レベル信号であり、前記係数は、前記フィルタされた信号と前記３つのレベルの間のエラーを最小にするために適応される（１）記載のフィルタ装置。
【００８０】
（３）前記信号は、概念的に２−レベル信号であり、前記係数は、前記フィルタされた信号と前記２つのレベルの間のエラーを最小にするために適応される（１）記載のフィルタ装置。
（４）前記モニタ手段は、複数の係数をモニタして、前記複数の係数のうちの少なくとも１つが、それぞれのプリセット閾値を超える場合、前記係数をデフォルト・セットにリセットする（１）乃至（３）記載のフィルタ装置。
（５）前記フィルタ係数は、中心係数を含み、前記モニタ手段は、前記中心係数をモニタし、前記中心係数がプリセット閾値以下になった場合、前記係数をデフォルト単位インパルス応答にリセットする（１）乃至（３）記載のフィルタ装置。
【００８１】
（６）信号にサンプル時間フィルタを適用する方法であって、複数の係数を有するサンプル時間フィルタを介して信号を渡し、前記係数のうちの少くとも１つのレベルをモニタし、前記モニタされた係数が関連する閾値を超した場合、１又は複数の前記係数を１又は複数のそれぞれのデフォルト値にリセットする前記方法。
【００８２】
【発明の効果】
以上述べた通り、本発明の信号を処理するサンプル・フィルタ装置によれば、ドロップアウトの最初に読取りを続け、消失するはずのデータの回復を続け、ドロップアウトの終りに向かう早い時期にデータの回復を開始することができる。
【図面の簡単な説明】
【図１】本発明の装置を含むデータ読み取り装置のメイン構成要素の概要ブロック図である。
【図２】図１で示した装置の一部分を形成する自動利得制御システムのブロック図である。
【図３】図１の装置で使用されるフィードフォーワド・イコライザ（ＦＦＥ）のブロック図である。
【図４】図１の装置で使用されるクロック信号を入力データから抜き出すための位相同期ループのブロック図である。
【符号の説明】
１０テープ１２読取りヘッド
１４回転変圧器１６増幅器
２０ＡＧＣ回路２１状態マシン
２２位相同期ループ２３プリアンブル検出器
２４ＦＦＥ２６アナログ・デジタル変換器
２８ヴィテルビ検出回路

Claims

磁気記憶媒体から、異なるアジマスの一連のトラックに記憶されたデータを検索するデータ検索システムであって、複数のトラックの各々は、プリアンブル領域とメイン・データ領域を含み、前記システムは、サンプル・タイム・フィルタ装置を含み、
前記複数のトラックの各々について、複数のフィルタ係数のそれぞれを記憶する記憶手段と、
前記サンプル・タイム・フィルタ装置の出力に応答して、前記記憶手段に記憶された前記複数のフィルタ係数のそれぞれを更新する更新手段と、
トラックの各々について、そのアジマスの前のトラックから導出した複数のフィルタ係数を前記記憶手段に書き込む手段と、
１または複数の前記フィルタ係数を監視するモニタ手段と、
監視された前記フィルタ係数が関連するしきい値を超えることに応じて、１または複数の前記係数をそれぞれのデフォルト値にリセットする手段と、
前記トラックの前記プリアンブル領域を検知するプリアンブル検知手段と、
前記プリアンブル検知手段に応じて、前記プリアンブル領域における前記フィルタ係数の更新を禁止する制御手段と、
を備えるデータ検索システム。
前記リセットする手段は、前記更新手段に、リセット後すぐに前記フィルタ係数の更新を続けさせる、請求項１記載のデータ検索システム。
信号が３レベル信号であり、前記フィルタ係数は、フィルタリングされた信号と前記３レベルとの間のエラーを最小にするように適合される、請求項１または２のいずれかに記載のデータ検索システム。
信号が２レベル信号であり、前記フィルタ係数は、フィルタリングされた信号と前記２レベルとの間のエラーを最小にするように適合される、請求項１または２のいずれかに記載のデータ検索システム。
前記モニタ手段は、複数のフィルタ係数を監視して、前記複数のフィルタ係数の１つまたは複数がそれぞれのプリセットしきい値を超えるとき、前記フィルタ係数をデフォルト・セットにリセットする、請求項１乃至４のいずれかに記載のデータ検索システム。
前記フィルタ係数は、中心係数を含み、前記モニタ手段は、前記中心係数を監視し、前記中心係数が予め設定されたしきい値より小さくなったとき、前記フィルタ係数をデフォルトの単位インパルス応答にリセットする、請求項１乃至５のいずれかに記載のデータ検索システム。
前記書き込む手段は、同じアジマスの前のトラックの途中で得られた適応した係数に対応する一組の係数を前記記憶手段に書き込む、請求項１乃至６のいずれかに記載のデータ検索システム。
前記書き込む手段は、そのアジマスの前のトラックの最小エラー部分に対応する適応した一組の係数を前記記憶手段に書き込む、請求項１乃至７のいずれかに記載のデータ検索システム。
前記書き込む手段は、そのアジマスの前のトラックの開始後、予め選択された期間においてこれらに対応する適応した一組の係数を前記記憶手段に書き込む、請求項１乃至８のいずれかに記載のデータ検索システム。
前記書き込む手段は、そのアジマスの前の複数回のトラックからの複数の係数の組の組み合わせから導出された一組の係数を前記記憶手段に書き込む、請求項１乃至９のいずれかに記載のデータ検索システム。
前記組み合わせは、そのアジマスの前の複数回のトラックの複数の係数の組の平均からなる、請求項１０に記載のデータ検索システム。
磁気記憶媒体から、異なる係数を有して敏感である、異なるアジマスの一連のトラックに記憶されたデータを検索する方法であって、前記トラックのそれぞれは、プリアンブル領域とメイン・データ領域を含み、
フィルタリングされた出力信号を導出するサンプル・タイム・フィルタに信号を適用するステップと、
そのアジマスの前のトラックから導出された複数の係数のそれぞれを、各々のトラックについて、記憶するステップと、
フィルタリングされた前記出力信号に応答して前記複数の係数のそれぞれを更新するステップと、
１または複数の前記係数を監視するステップと、
１または複数の監視された前記係数がしきい値を超えることに対応して、１または複数の前記係数を１または複数のそれぞれのデフォルト値にリセットするステップと、
前記プリアンブル領域における前記係数の更新を禁止するステップと、
を含む方法。
前記更新するステップは、前記リセットするステップの後すぐに続けられる、請求項１２に記載の方法。
前記記憶するステップは、同じアジマスの前のトラックの途中で受け取られた適応した係数に対応する一組の係数を記憶するステップを含む、請求項１２または１３のいずれかに記載の方法。
前記記憶するステップは、そのアジマスの前のトラックの最小エラー部分に対応する適応した一組の係数を記憶するステップを含む、請求項１２乃至１４のいずれかに記載の方法。
前記記憶するステップは、そのアジマスの前のトラックの開始後の予め選択された期間における係数に対応する適応した一組の係数を記憶するステップを含む、請求項１２乃至１５のいずれかに記載の方法。
前記記憶するステップは、そのアジマスの前の複数回のトラックからの、複数の係数の組の組み合わせから導出した一組の係数を記憶するステップを含む、請求項１２乃至１５のいずれかに記載の方法。
前記組み合わせは、そのアジマスの前の複数回のトラックからの複数の係数の組の平均である、請求項１７に記載の方法。