JPH0528655A

JPH0528655A - データ再生装置

Info

Publication number: JPH0528655A
Application number: JP17801791A
Authority: JP
Inventors: Nobuyoshi Katou; 伸悦加藤; Hisato Hayakawa; 久登早川
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1991-07-18
Filing date: 1991-07-18
Publication date: 1993-02-05

Abstract

(57)【要約】【目的】ディジタルデータを再生する装置において、
入力信号周波数が標準からずれた場合にもデータの判定
誤り率を増加させずに安定にデータの再生を行う事ので
きるデータ再生装置を提供する。【構成】位相比較器１２の出力を記憶する記憶回路１
６と、その記憶回路１６の出力の定常位相誤差分を用い
て、位相発振器１４の出力を選択的に補正して出力する
位相補正回路１７を設けることにより、入力信号の周波
数が標準からずれていて定常的に位相誤差が発生する様
な入力信号であっても、データ判定器１５での位相誤差
による判定誤りを減少させる事ができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はディジタルデータを記録
再生する装置、例えばディジタルテープレコーダーにお
いて、再生信号からクロック情報を抽出してディジタル
データを識別再生するデータ再生装置に関するものであ
る。

【０００２】

【従来の技術】近年、ディジタル信号を記録再生する装
置は、コンピュータ用のフロッピーディスク、ハードデ
ィスクや、ＰＣＭ信号を記録再生するコンパクトディス
ク、ディジタルテープレコーダ等のように幅広い分野で
使用されている。これらの装置の内部には、実際に記録
媒体から再生される信号をディジタルデータとして識別
再生するためのデータ識別回路が用いられている。

【０００３】従来のデータ識別回路としては、例えば特
開昭６０−１７９９６６号公報に示されている。

【０００４】以下に、従来のデータ識別回路について説
明する。図６はこの従来のデータ識別回路のブロック図
を示すものである。図６において、入力端子１にはヘッ
ドで再生された信号が増幅されて入力される。低域ろ波
器（以下、ＬＰＦと呼ぶ）２は入力信号を帯域制限し
て、アナログ・ディジタル変換器（以下、Ａ／Ｄ変換器
と呼ぶ）３へ出力する。等化器４はディジタル化された
再生信号を波形整形するフィルタ、５は零交差位相検出
器であり、等化器４の出力信号が基準レベルと交差した
時点の位相をサンプリングクロックからの時間差として
出力する。データ再生装置６は零交差位相検出器５の出
力である零交差位相信号から２値のパルス符号データを
判定し出力する。

【０００５】以上のように構成されたデータ識別回路に
ついて、図７に各部の信号波形を示し、以下その動作に
ついて説明する。図７において、７は再生出力波形、８
はアナログ的に表現した等化器の出力波形、９は再生さ
れたデータ波形である。

【０００６】まず、記録媒体に記録されている信号は、
再生ヘッドで磁気電気変換されて再生され、このヘッド
出力信号がヘッドアンプで適当な振幅に増幅されて図６
の入力端子１に加えられる。この再生出力信号波形を図
７の７に示す。入力端子１に入力された再生出力信号は
ＬＰＦ２で不要な帯域の雑音を取り除かれ、Ａ／Ｄ変換
器３で信号のビットレートの２倍以上の周波数のサンプ
リングクロックでサンプリングされる。サンプリングさ
れた再生信号は等化器４でディジタルフィルタリングさ
れて、図７の等化器出力波形８が得られる。等化器出力
波形８は実際にはディジタルで表現されたデータ列とし
て得られるが、ここではアナログ波形として表現してい
る。こうして等化された信号が零交差位相検出器５に与
えられる。零交差位相検出器５では等化器出力波形８に
零交差点が生じた場合にその時間的位置情報を零交差点
位相信号として、図７に丸印９で示したように出力す
る。この零交差点位相情報は再生された信号のノイズや
ジッタにより細かく変動する。データ再生器６では、零
交差位相検出器５の出力位相情報を平滑化して再生出力
信号に含まれるクロック情報を抽出し、このクロック情
報と零交差点位相情報を比較する事により、等化器出力
波形８に同期したディジタルデータ出力１０を得る事が
できる。

【０００７】図８に従来のデータ再生器６の内部のブロ
ック図を示す。図８において、入力端子１１には零交差
位相検出器の出力情報が入力され、位相比較器１２で位
相発振器１４の出力と位相比較される。位相比較器１２
の出力は係数回路１３でノイズ、ジッタ成分を減少させ
て位相発振器１４に入力される。従って、この係数回路
１３の特性がデータ再生器の特性に大きな影響を及ぼ
し、減衰率は１／４程度に選ばれているが、これは１、
つまり係数回路１３無しでも基本的な動作は可能であ
る。位相発振器１４ではこの係数回路１３の出力信号に
より位相変化の周期、つまり発振周波数を変化させて出
力する。こうして出力された発振位相情報が位相比較器
１２で入力信号と位相比較される事により位相同期ルー
プが形成され、入力信号に同期したクロック情報が位相
発振器１４の出力として得られる事になる。このクロッ
ク情報のタイミングで入力信号を判別する事により、入
力信号からデータを再生する事ができる。

【０００８】

【発明が解決しようとする課題】しかしながら上記の従
来の構成では、再生出力信号７の周波数が変化する場
合、例えばメカニズムに外乱が加わって記録媒体の走行
速度が変化したような場合に、クロック情報が示すデー
タ判定点と実際の信号の最適検出ポイントがずれてしま
う場合が発生する。位相発振器１４の発振周波数は位相
比較器１２の誤差出力により制御されているが、入力信
号周波数と位相発振器の発振周波数が異なっている場合
には定常的に位相比較誤差が発生し続ける。位相比較器
１２の出力信号は係数回路１３に入力され、係数回路１
３でノイズ等を減衰させると同時にこの定常的な位相誤
差も減衰されてしまうために、定常位相誤差の減衰分だ
け発振位相に誤差が発生してしまう。従って、この誤差
の発生した発振位相出力を用いたクロック情報で入力信
号を判別すると、データ判別点の誤差が発生し、この判
別点の誤差の影響で判別誤りが増加してしまう、という
問題点を有していた。

【０００９】本発明は上記従来の問題点を解決するもの
で、入力信号の周波数が変化した場合にもデータ判別点
での位相誤差を低減して、データの判別誤りを増加させ
ないようなデータ再生装置を提供することを目的とす
る。

【００１０】

【課題を解決するための手段】この目的を達成するため
に本発明のデータ再生装置は、入力信号と位相発振器の
出力を入力とする位相比較器と、前記位相比較器の出力
を減衰させて出力する係数回路と、前記位相比較器の出
力を記憶する記憶回路と、前記係数回路の出力で制御さ
れる前記位相発振器と、前記位相発振器の出力と前記入
力信号、及び前記記憶回路の出力を用いて判定位相を補
正する位相補正回路と、前記位相補正回路の出力と前記
入力信号からデータを判定するデータ判定器、とを有し
ている。

【００１１】

【作用】本発明は上記した構成により、位相比較器の出
力を記憶回路で保持する事により、定常的な位相誤差分
を前記記憶回路の出力としてデータ判定器に与える事が
でき、その結果、位相同期ループの発生する定常的な位
相誤差をデータ判定部で補正し、その結果データの判定
誤りを減少させる事ができる。

【００１２】

【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。

【００１３】図１は本発明の第１の実施例におけるデー
タ再生装置のブロック図を示すものである。図１におい
て、入力端子１１には零交差位相検出器で検出された位
相信号が入力され、位相比較器１２で位相発振器１４の
出力位相と比較される。位相比較器１２の出力は係数回
路１３と記憶回路１６に与えられる。係数回路１３の出
力は位相発振器１４へ与えられて位相発振器１４の発振
位相を制御する。位相発振器１４の出力は位相補正回路
１７に接続されると共に、位相比較器１２へ出力されて
入力信号と比較される。記憶回路１６の出力は位相補正
回路１７へ与えられる。位相補正回路１７では入力信号
と記憶回路１６の出力を用いて位相発振器１４の出力位
相を補正して、補正された位相信号をデータ判定器１５
へ出力する。データ判定器１５では入力信号を位相補正
回路１７の出力を用いて判定して検出クロックと検出デ
ータとして出力する。

【００１４】以上のように構成された本実施例のデータ
検出装置について、以下その動作について説明する。な
お、従来例と同様のブロックには同じ符号を付け、以下
その詳細な説明は省略する。

【００１５】入力端子１１に従来例でいうところの零交
差位相検出器の出力信号等の入力信号が入ると、位相比
較器１２では位相発振器１４の出力位相情報と位相比較
した出力を係数回路１３と共に記憶回路１６に出力す
る。係数回路１３の出力は、位相発振器１４へ供給され
て、位相発振器１４の出力が位相比較器１２の入力へ帰
還される。この位相比較器１２、係数回路１３、位相発
振器１４によりループが形成されて、入力信号に同期し
た発振位相が位相発振器１４の出力位相として得られ
る。

【００１６】記憶回路１６で記憶された信号は位相補正
回路１７へ供給される。位相補正回路１７では入力信号
の状態により位相発振器１４の出力を記憶回路１６の出
力で補正して出力する場合と、そのまま出力する場合と
に動作が変化する。入力信号が有効状態の場合、すなわ
ち、そのサンプリング時点と直前のサンプリング時点と
の間に入力信号に基準レベルとの交差が発生した場合に
はこの信号を尊重して位相補正を行わず、無効状態の場
合、すなわち入力信号周期が長くて、入力信号に基準レ
ベルとの交差が発生しなかった場合には記憶回路１６の
出力を用いて出力位相の補正を行う。この補正方法とし
ては、例えば、記憶回路１６の出力を位相発振器１４の
出力位相から減算する事により定常的な位相誤差分は相
殺されて、その結果、入力信号位相と一致した補正位相
出力が得られる。また、入力信号周期が長い場合には、
その最初の１回だけに補正を行い、その後は補正を行わ
ないようにする事で、無効入力期間が長い場合の過剰補
正を防止する事ができる。

【００１７】こうして得られた補正位相出力を用いて、
データ判定器１５では入力信号レベルを前記補正位相出
力の特定の位相、例えばπ／２（ｒａｄ）、でレベル比
較する事により、その時点でのデータが再生される。

【００１８】以上のように本実施例によれば、位相比較
器１２の出力を記憶する記憶回路１６と記憶回路１６の
出力により位相発振器１４の出力を選択的に補正して出
力する位相補正回路１７を設けることにより、入力信号
の周波数が標準からずれていて定常的に位相誤差が発生
する様な入力信号であっても、データ判定部での位相誤
差による判定誤りを減少させる事ができる。

【００１９】図２は本発明の第２の実施例を示すデータ
再生装置のブロック図である。同図において、入力端子
１１には零交差位相検出器で検出された位相信号が入力
され、位相比較器１２で位相発振器１４の出力位相と比
較される。位相比較器１２の出力は加算回路１９と記憶
回路１６に与えられる。加算回路１９の出力は係数回路
１３を通過して位相発振器１４へ与えられて、位相発振
器１４の発振位相を制御する。位相発振器１４の出力は
データ判定器１５に接続されると共に、位相比較器１２
へ出力されて入力信号と比較される。記憶回路１６の出
力は選択回路１８へ与えられる。選択回路１８では入力
信号と記憶回路１６の出力から決定された信号を加算回
路１９へ出力する。加算回路１９は位相比較器１２の出
力と選択回路１８の出力を加算して位相発振器１４へ出
力する。データ判定器１５では入力信号を位相発振器１
４の出力を用いて判定して、検出クロックと検出データ
として出力する。図１と異なるのは加算回路１９を位相
比較器１２と係数回路１３の間に付加して、記憶回路１
６の出力を選択回路１８を通して加算した出力を係数回
路１３を通して位相発振器１４に接続するようにした点
である。

【００２０】上記のように構成されたデータ再生装置に
ついて、以下その動作を説明する。選択回路１８では、
入力信号の状態により記憶回路１６の出力をそのまま出
力する場合と、加算回路１９への出力を零とする場合と
に動作が変化する。入力信号が有効状態の場合、すなわ
ち、そのサンプリング時点と直前のサンプリング時点と
の間に入力信号に基準レベルとの交差が発生した場合に
は、この信号を尊重して記憶回路１６を選択せずに、従
って加算回路１９の出力は位相比較器１２の出力と同等
になる。また、入力信号が無効状態の場合、すなわち入
力信号に基準レベルとの交差が発生しなかった場合に
は、記憶回路１６の出力を選択回路１８で選択して加算
回路１９へ出力する。記憶回路１６を入力信号が有効の
場合にのみ新しいデータが記憶されるように構成してお
けば、次に有効な入力信号が入力されるまで記憶回路１
６のデータは保存されるので、加算回路１９の出力で位
相発振器１４を制御することで、定常的な位相誤差分す
なわち毎回ほぼ等しい値が得られる位相誤差成分は、記
憶回路１６の出力から加算回路１９を通して、入力信号
の状態に関わらず位相発振器１４に与えられる事にな
る。こうして得られた位相発振器１４の出力は定常的な
位相誤差分が補正されているので、定常的な位相誤差成
分により発生するデータ判定器１５でのデータの判定誤
りの発生を防止する事ができる。

【００２１】以上のように本実施例によれば、加算回路
１９を位相比較器１２と係数回路１３の間に付加して、
記憶回路１６の出力を選択回路１８を通して加算した出
力を係数回路１３を通して位相発振器１４に接続するよ
うにしたので、入力信号周期が長い信号で有効な信号入
力が無い状態でも定常位相誤差成分を補償する事が可能
であり、これにより、データ判定器１５での判定誤り率
を低下させる事ができる。

【００２２】図３は本発明の第３の実施例を示すデータ
再生装置のブロック図である。同図において、入力端子
１１には零交差位相検出器で検出された位相信号が入力
され、位相比較器１２で位相発振器１４の出力位相と比
較される。位相比較器１２の出力は係数回路１３と記憶
回路１６に与えられる。係数回路１３の出力は加算回路
１９を通過して位相発振器１４へ与えられて、位相発振
器１４の発振位相を制御する。位相発振器１４の出力
は、位相比較器１２へ出力されて入力信号と比較され
る。記憶回路１６の出力は選択回路１８へ与えられる。
選択回路１８では入力信号と記憶回路１６の出力から決
定された信号を第２の係数回路２０を経由して加算回路
１９へ出力する。加算回路１９は位相比較器１２の出力
と選択回路１８の出力を加算して係数回路１３へ出力す
る。データ判定器１５では入力信号を位相発振器１４の
出力を用いて判定して、検出クロックと検出データとし
て出力する。図２と異なるのは、加算回路１９を図２で
は位相比較器１２と係数回路１３の間に入れたが、これ
は係数回路１３と位相発振器１４の間に配置する事も可
能であるので、その状態を示している。また、第２の係
数回路２０を選択回路１８と加算回路１９の間に設けて
いる。そして、選択回路１８を記憶回路１６の出力と係
数回路２０との間に設置している。

【００２３】上記のように構成されたデータ再生装置に
ついて、以下その動作を説明する。記憶回路１６に蓄え
られたデータは無効入力時に選択回路１８で選択されて
第２の係数回路２０に出力される。第２の係数回路２０
の特性は基本的な位相同期ループ中の係数回路１３とは
別の特性を与えるために設けている。これは、係数回路
１３の減衰量は大きいほど入力信号に含まれるノイズ成
分等を減少させるので安定したクロック情報が抽出可能
になる。しかし、定常的な位相誤差が発生する場合には
この誤差成分も減衰させてフィードバックするので、抽
出されるクロック情報に定常的な位相誤差が発生してデ
ータ判定回路１５での判定誤りが増加してしまう。そこ
で、定常的な位相誤差成分は第２の係数回路２０を通し
てフィードバックして、通常の位相誤差成分は係数回路
１３を通してフィードバックするように構成している。

【００２４】第２の係数回路２０の減衰率は入力信号の
周期が長い場合には減衰率を大きくとり、入力信号の周
期が短い場合には減衰率を小さく設定すると良い。いく
つかの周期の信号が入力される、例えば８−１０変調の
ような変調方式を用いた信号の場合には、最大周期の信
号が入力された場合に第２の係数回路２０から加算され
る位相信号の総計が位相比較器１２の出力と同等になる
ように設定すれば、最大周期の信号が入力された場合で
も過補償にならずに定常的な位相誤差成分を補償する事
ができる。

【００２５】以上のように本実施例によれば、選択回路
１８の出力を第２の係数回路２０を通して加算回路１９
に加える事により、通常の位相同期ループの特性とは独
立に定常位相誤差を補正する事ができるので、入力信号
周波数が標準からずれている場合にもノイズ等の影響が
小さくなるように設計する事ができる。

【００２６】図４は本発明の第４の実施例を示すデータ
再生装置のブロック図である。同図において、入力端子
１１には零交差位相検出器で検出された位相信号が入力
され、位相比較器１２で位相発振器１４の出力位相と比
較される。位相比較器１２の出力は係数回路１３と記憶
回路１６に与えられる。係数回路１３の出力は加算回路
１９を通過して位相発振器１４へ与えられて、位相発振
器１４の発振位相を制御する。位相発振器１４の出力
は、位相補正回路１７へ接続されると共に位相比較器１
２へ出力されて入力信号と比較される。記憶回路１６の
出力は第２の係数回路２０へ与えられる。第２の係数回
路２０の出力は位相補正回路１７に接続される。位相補
正回路１７では入力信号と第２の係数回路２０の出力を
用いて位相発振器１４の出力位相を補正して、補正され
た位相信号をデータ判定器１５へ出力する。データ判定
器１５では入力信号を位相補正回路１７の出力を用いて
判定して、検出クロックと検出データとして出力する。
図１と異なるのは、記憶回路１６の出力を第２の係数回
路２０を通して位相補正回路１７に接続した点である。

【００２７】上記のように構成された本実施例のデータ
検出装置について、以下その動作について説明する。

【００２８】記憶回路１６の出力信号は位相比較器１２
の出力を保持しているだけなので、定常的な位相誤差成
分の他にその時点での非定常的なノイズ成分も含んでい
る。従って、このノイズを含んだ信号を用いて位相補正
回路１７で位相発振器１４の出力位相を補正すると、そ
のノイズ成分の分だけの補正誤差が残ってしまう。そこ
で、この非定常的なノイズ成分と定常的な位相誤差成分
の最終的な判定時における判定誤差への寄与を勘案し
て、適当な係数を第２の係数回路２０で乗じた値を用い
て位相補正回路１７で位相補正を行う。位相補正回路１
７で補正された信号を用いてデータ判定回路１５で判定
する。

【００２９】以上のように本実施例によれば、記憶回路
１６の出力を入力としてその出力を位相補正回路１７に
接続されている第２の係数回路２０を設けた事により、
位相補正回路１７でのノイズによる誤動作を減少させ、
かつ定常的な位相誤差成分を減少させるような最適な設
計を行う事が可能となる。

【００３０】図５は本発明の第５の実施例を示すデータ
再生装置のブロック図である。同図において、入力端子
１１には零交差位相検出器で検出された位相信号が入力
され、位相比較器１２で位相発振器１４の出力位相と比
較される。位相比較器１２の出力は係数回路１３と記憶
回路１６に与えられる。係数回路１３の出力は加算回路
１９を通過して位相発振器１４へ与えられて、位相発振
器１４の発振位相を制御する。位相発振器１４の出力
は、位相補正回路１７へ接続されると共に位相比較器１
２へ出力されて入力信号と比較される。記憶回路１６の
出力は選択回路１８へ与えられる。選択回路１８では入
力信号と記憶回路１６の出力から決定された信号を第２
の係数回路２０を経由して加算回路１９へ出力する。加
算回路１９は位相比較器１２の出力と選択回路１８の出
力を加算して位相発振器１４へ出力する。位相補正回路
１７では入力信号と記憶回路１６の出力を用いて位相発
振器１４の出力位相を補正して、補正された位相信号を
データ判定器１５へ出力する。データ判定器１５では入
力信号を位相補正回路１７の出力を用いて判定して、検
出クロックと検出データとして出力する。図１と異なる
のは、加算回路１９を係数回路１３と位相発振器１４の
間に配置して、記憶回路１６の出力を選択回路１８及び
第２の係数回路２０を通して加算回路１９に接続した点
である。

【００３１】上記のように構成された本実施例のデータ
検出装置について、以下その動作について説明する。

【００３２】第３の実施例で述べたように、複数の周期
の信号が入力される、例えば８−１０変調のような変調
方式を用いた信号の場合には、最大周期の信号が入力さ
れた場合に第２の係数回路２０から加算される位相信号
の総計が位相比較器１２の出力と同等になるように設定
すれば、最大周期の信号が入力された場合でも過補償に
ならずに定常的な位相誤差成分を補償する事ができる
が、このことは逆にいうと比較的周期の短い信号に対し
ては完全には補償できないと言う事なので、この補償し
きれない誤差成分を位相補正回路２１で補正を行う。図
１の場合との違いは、加算回路１９へ係数回路２０を通
して定常的な位相誤差成分が与えられているので、位相
発振器１４の出力位相誤差自体が図１の場合より小さく
なっている。従って、位相補正回路２１での補正量を少
なくする事ができ、ノイズの多い信号が入力端子１１に
入力された場合にも、位相補正回路２１の誤動作により
補正後の位相出力が変動する確率を減少させる事ができ
る。

【００３３】以上のように本実施例によれば記憶回路１
６、選択回路１８、係数回路２０、加算回路１９につけ
加えて位相補正回路２１を設けた事により、入力にノイ
ズの多い信号が入力された場合にでも、定常的な位相誤
差成分を補償して、データ再生器１５での判定誤り率を
減少させる事ができる。

【００３４】なお、上記各実施例において、記憶回路１
６は一つのデータを記憶しているものとして説明した
が、記憶回路１６は複数回の信号を記憶してその平均値
を出力するように構成しても良い。この場合には位相補
正回路あるいは係数回路を通して加算回路で位相発振器
へ出力される補正用の定常的な位相誤差データに含まれ
る非定常的なノイズ成分等を、この平均化機能で減少さ
せる事ができる。これにより位相補正回路での補正をよ
り正確に行う事が可能となり、データ判定器１５でのデ
ータの判定誤りの確率を低下させる事ができる。

【００３５】

【発明の効果】以上のように本発明は、入力信号と位相
発振器の出力を入力とする位相比較器と、前記位相比較
器の出力を減衰させて出力する係数回路と、前記位相比
較器の出力を記憶する記憶回路と、前記係数回路の出力
で制御される前記位相発振器と、前記位相発振器の出力
と前記入力信号、及び前記記憶回路の出力を用いて判定
位相を補正する位相補正回路と、前記位相補正回路の出
力と前記入力信号からデータを判定するデータ判定器を
設けることにより、入力信号の周波数が標準からずれて
いて定常的に位相誤差が発生する様な場合であってもデ
ータ判定部での位相誤差による判定誤りを減少させる事
ができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例におけるデータ再生装置
の構成を示すブロック図

【図２】本発明の第２の実施例におけるデータ再生装置
の構成を示すブロック図

【図３】本発明の第３の実施例におけるデータ再生装置
の構成を示すブロック図

【図４】本発明の第４の実施例におけるデータ再生装置
の構成を示すブロック図

【図５】本発明の第５の実施例におけるデータ再生装置
の構成を示すブロック図

【図６】従来例におけるデータ識別装置の構成を示すブ
ロック図

【図７】従来例におけるデータ識別装置の動作説明に供
する波形図

【図８】従来例におけるデータ再生器の構成を示すブロ
ック図

【符号の説明】

１入力端子２帯域制限フィルタ３アナログ・ディジタル変換器４等化器５零交差位相検出器６データ再生器７再生出力波形８等化器出力波形９零交差検出器出力１０データ再生器出力波形１１入力端子１２位相比較器１３係数回路１４位相発振器１５データ判定器１６記憶回路１７位相補正回路１８選択回路１９加算回路２０第２の係数回路２１位相補正回路

Claims

【特許請求の範囲】

【請求項１】入力信号と位相発振器の出力を入力とす
る位相比較器と、前記位相比較器の出力を減衰させて出力する係数回路
と、前記位相比較器の出力を記憶する記憶回路と、前記係数回路の出力で制御される前記位相発振器と、前記位相発振器の出力と前記入力信号、及び前記記憶回
路の出力を用いて判定位相を補正する位相補正回路と、前記位相補正回路の出力と前記入力信号からデータを判
定するデータ判定器、とを備えたデータ再生装置。
【請求項２】記憶回路の出力を入力として、その出力
を位相補正回路に与える第２の係数回路を備えた請求項
１記載のデータ再生装置。
【請求項３】入力信号と位相発振器の出力を入力とす
る位相比較器と、前記位相比較器の出力を記憶する記憶
回路と、前記記憶回路の出力と前記位相比較器の出力を前記入力
信号により選択的に加算する加算回路と、前記加算回路の出力を減衰させて出力する係数回路と、前記係数回路の出力で制御される前記位相発振器と、前記位相発振器の出力と前記入力信号からデータを判定
するデータ判定器、とを備えたデータ再生装置。
【請求項４】記憶回路の出力を入力として、その出力
を加算回路に与える第２の係数回路を備えた請求項３記
載のデータ再生装置。
【請求項５】記憶回路の出力を入力として、その出力
を位相補正回路に与える第２の係数回路を備えた請求項
４記載のデータ再生装置。
【請求項６】記憶回路として、複数回の入力を平均化
する回路を備えた請求項１，２，３，４または５記載の
データ再生装置。