JP3946886B2 - タイミングリカバリｐｌｌの制御方法及び信号処理回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、記録媒体からプリアンブルを読み出した信号にクロック信号を引き込むタイミングリカバリＰＬＬと、クロック信号に基づいて記録媒体から読み出されたデータの符号再生を行う判定帰還型等化器を備えた信号処理回路及びその回路の制御方法に関するものである。
【０００２】
近年、記録媒体は、記録される情報の高密度化が進められるとともに、情報を読み出す速度の高速化が進められている。判定帰還型等化器は、記録媒体から読み出されたデータを、タイミングリカバリＰＬＬにて生成されるクロック信号に基づいて符号再生する。そのタイミングリカバリＰＬＬは、記録媒体に記録された引き込みパターン（プリアンブルデータ）に基づいて、判定帰還型等化器から出力される再生データのタイミングにクロック信号のタイミングを合わせる、所謂引き込み動作を行う。そのような判定帰還型等化器には、高速動作、高記録密度のための制御とともに、動作の安定化が要求されている。そのため、タイミングリカバリＰＬＬにおいても、引き込み動作の安定化を図る必要がある。
【０００３】
【従来の技術】
図５は、従来の信号処理回路の一部回路図を示す。この信号処理回路１０は、アナログ−デジタル変換器（ＡＤＣ）１１、判定帰還型等化器１２、係数レジスタ１３，１４、ＰＬＬ位相誤差検出回路１５、タイミングリカバリＰＬＬ（ＴＲ−ＰＬＬ）１６、制御回路１７を含む。
【０００４】
ＡＤＣ１１は、ＴＲ−ＰＬＬ１６から入力されるクロック信号ＣＬＫに基づいて記録媒体から読み出されたデータであるアナログ信号をサンプリングすることにより、アナログ信号をデジタル信号に変換する。ＡＤＣ１１は、その変換結果を判定帰還型等化器１２に出力する。
【０００５】
判定帰還型等化器（ＤＦＥ：Decision Feedback Equalizer ）１２は、フォワード（ＦＷ）フィルタ２１、加算器２２、コンパレータ２３、シフトレジスタ２４、フィードバック（ＦＢ）フィルタ２５、インバータ回路２６、スイッチ２７，２８，２９を備える。
【０００６】
ＡＤＣ１１から出力されるデジタル信号は、ＦＷフィルタ２１に入力される。ＦＷフィルタ２１には、第１スイッチ２７を介して係数レジスタ１３，１４が接続される。第１係数レジスタ１３には、スタートアップ時、即ち読み出し動作の初期においてＦＷフィルタ２１にて用いる第１フィルタ係数（スタート値）が予め格納される。第２係数レジスタ１４には、通常動作時（プリアンブルデータ検出後）においてＦＷフィルタ２１にて用いる第２フィルタ係数（通常値）が予め格納される。ＦＷフィルタ２１には、第１スイッチ２７の切り替えにより、スタート値のフィルタ係数又は通常値のフィルタ係数が入力される。
【０００７】
ＦＷフィルタ２１は、第１フィルタ係数を用いて、読み出し動作の初期期間において、クロック信号ＣＬＫに基づいてＡＤＣ１１から入力される入力信号のＳ／Ｎ比を最大にするような波形の信号生成を行う。また、ＦＷフィルタ２１は、第２フィルタ値を用いて、通常動作時に、上記期間と同様に信号生成を行う。これにより、ＦＷフィルタ２１は、フィルタリング後の信号Ｓ１を加算器２２に出力する。
【０００８】
加算器２２は、ＦＷフィルタ２１の出力信号Ｓ１に、ＦＢフィルタ２５から出力される帰還信号Ｓ２の反転信号を加算演算する。即ち、加算器２２は、出力信号Ｓ１から帰還信号Ｓ２を減算演算する減算器として作用する。加算器２２は、演算結果を信号Ｓ３としてコンパレータ２３に出力する。
【０００９】
コンパレータ２３は、信号Ｓ３の電圧と基準電圧ＲＥＦを比較し、その比較結果に基づく符号情報、即ち「１」又は「０」の判定信号Ｓ４を、第２スイッチ２８を介してシフトレジスタ２４に出力する。
【００１０】
シフトレジスタ２４は、コンパレータ２３から出力される判定信号Ｓ４を、クロック信号ＣＬＫに同期してサンプリングし、そのサンプリングデータを順次記憶する。これにより、シフトレジスタ２４は、標本化された過去の複数ビットのデータを記憶する。
【００１１】
シフトレジスタ２４に記憶されたデータ、詳しくはシフトレジスタの第１ビット目のレジスタに記憶されたデータ、即ちコンパレータ２３から出力される判定信号Ｓ４は、再生信号として出力される。記録媒体に書き込まれたデータである。即ち、ＤＦＥ１２は、記録媒体に書き込まれたデータを符号再生する。この再生信号ＤＡＴＡは、データ復号処理が施され、マイコン等の外部装置に出力される。
【００１２】
ＦＢフィルタ２５は、シフトレジスタ２４から入力される信号中に含まれる符号間干渉を取り除くように動作する。ＦＢフィルタ２５は、シフトレジスタ２４に記憶された複数ビットのデータに基づく帰還信号Ｓ２を出力する。その帰還信号Ｓ２は、第３スイッチ２９を介して加算器２２に出力する。
【００１３】
加算器２２の出力信号Ｓ３は、ＰＬＬ位相誤差検出回路（以下、誤差検出回路という）１５に出力される。誤差検出回路１５には、シフトレジスタ２４への入力信号Ｓ６が入力される。この入力信号Ｓ６は、第２スイッチ２８の切り替え動作により、コンパレータ２３の出力信号Ｓ４、又はインバータ回路２６の出力信号Ｓ５が入力される。
【００１４】
誤差検出回路１５は、加算器２２の演算結果とコンパレータ２３から出力される符号情報、即ち信号Ｓ３，Ｓ６に基づいて、読み出し信号の位相と、ＴＲ−ＰＬＬ１６にて生成されるクロック信号ＣＬＫの位相の誤差を検出し、その検出結果に応じた制御信号Ｓ７をＴＲ−ＰＬＬ１６に出力する。ＴＲ−ＰＬＬ１６は、入力される制御信号Ｓ７に基づいて、生成するクロック信号ＣＬＫの位相を読み出し信号の位相に引き込む、所謂位相引き込みを行う。このクロック信号ＣＬＫにより、シフトレジスタ２４は、コンパレータ２３の出力信号をクロック信号ＣＬＫのエッジに応答してサンプリングする。これにより、シフトレジスタ２４は、リード信号ＲＤのビット転送速度でサンプリングすることにより、磁気ディスクの記録データに対応する判定信号を記憶する。
【００１５】
制御回路１７は、シフトレジスタ２４から出力される信号ＤＡＴＡの状態と、読み出し動作の開始から読み出したバイト数に基づいて、各スイッチ２７〜２９の制御を行う。プリアンブルは所定のビット数が連続する繰り返しパターンのデータであり、記録媒体には、予め所定のデータ数のプリアンブルデータが格納されている。従って、読み出したプリアンブルデータのデータ数に基づいて、制御回路１７は、所定のタイミングにて各スイッチ２７〜２９を制御するように構成されている。
【００１６】
詳述すると、制御回路１７は、次のようにしてデータの読み出し時における制御を行う。
(1) 読み出し動作開始時において、制御回路１７は、第１スイッチ２７を第１係数レジスタ側、第２スイッチ２８をコンパレータ側、第３スイッチ２９をオフ、に制御する。これにより、ＦＷフィルタ２１は、第１係数レジスタ１３から入力される第１フィルタ係数（スタート値）を用いてＡＤＣ１１からの入力信号を波形整形する。この時、第３スイッチ２９がオフであるため、加算器２２は、ＦＷフィルタ２１の出力信号Ｓ１を出力する。従って、誤差検出回路１５は、このＤＦＥ１２に入力される読み出し信号に基づく制御信号をＴＲ−ＰＬＬ１６に出力する。このようにして、ＴＲ−ＰＬＬ１６は、読み出し信号に基づいて位相引き込みを行う。
【００１７】
(2) 制御回路１７は、シフトレジスタ２４から入力される信号ＤＡＴＡに基づいて、プリアンブルデータの特徴を示すビット列（この場合は、”+++”又は”---”）を所定回数（例えば３回）入力すると、次の制御を行う。即ち、制御回路１７は、第１スイッチ２７を第２係数レジスタ側、第２スイッチ２８をインバータ側、第３スイッチ２９をオン、に制御する。尚、”＋”はサンプリングしたリード信号ＲＤの電圧が基準電圧ＲＥＦよりも高いことを示し、”−”はそれが低いことを示す。
【００１８】
ＦＷフィルタ２１は、第２係数レジスタ１４から入力される第２フィルタ係数（通常値）を用いてＡＤＣ１１からの入力信号を波形整形する。シフトレジスタ２４の出力信号は、インバータ回路２６により反転される。シフトレジスタ２４は、その反転信号を第２スイッチ２８を介して入力する。従って、シフトレジスタ２４は、プリアンブルデータの特徴を示すビット列”+++---”を、繰り返し記憶する。これにより、シフトレジスタ２４は、その記憶データをプリアンブルデータに初期化する。
【００１９】
加算器２２は、オンした第３スイッチ２９を介してＦＢフィルタ２５から出力される出力信号Ｓ２を入力する。即ち、制御回路１７は、ＤＦＥ１２のフィードバックループをオンに制御する。これにより、加算器２２は、リード信号ＲＤに基づいてＦＷフィルタ２１から出力される信号Ｓ１と、ＦＢフィルタ２５を介して帰還される信号Ｓ２を演算し、その演算結果を信号Ｓ３としてコンパレータ及び誤差検出回路１５に出力する。
【００２０】
(3) 制御回路１７は、上記(2) に示す制御の後、シフトレジスタ２４から入力されるデータ数をカウントする。そして、制御回路１７は、そのカウント値に基づいて、所定データ数経過後（例えば５バイト後）に、ＴＲ−ＰＬＬ１６における周波数引き込みをイネーブルにする。
【００２１】
(4) 制御回路１７は、上記(3) に示す制御の後、シフトレジスタ２４から入力されるデータ数をカウントする。そして、制御回路１７は、そのカウント値に基づいて、所定データ数経過後（例えば６バイト後）に、第１スイッチ２７を第２係数レジスタ側、第２スイッチ２８をコンパレータ側、第３スイッチ２９をオン、に制御する。
【００２２】
このようにして、ＴＲ−ＰＬＬ１６は、クロック信号ＣＬＫの位相引き込みを行う。そして、ＤＦＥ１２は、クロック信号ＣＬＫに基づいて、符号間干渉を取り除いた再生信号を出力する。
【００２３】
【発明が解決しようとする課題】
ところで、上記の方法では、プリアンブル後のデータをリードする前に、ＦＷフィルタ２１の係数を、データリード用の第２フィルタ係数に変更することが必要である。このことは、ＴＲ−ＰＬＬ１６の引き込み動作の途中において、ＦＷフィルタ２１の特性を大きく変更する。しかしながら、ＦＷフィルタ２１は多段構成であるため、変更された係数のみに基づくデータが出力されるまでに時間がかかる。この間にＦＷフィルタ２１から出力される信号Ｓ１は、ＴＲ−ＰＬＬ１６の状態を不安定にし、疑似ロックを引き起こす要因となる。このため、第１スイッチ２７を切り換えてから第２フィルタ係数に基づく信号Ｓ１が出力されるまでの間、ＴＲ−ＰＬＬ１６の動作を停止させる必要がある。このことは、引き込み期間を長くし、処理時間の短縮を妨げる要因となる。
【００２４】
本発明は上記問題点を解決するためになされたものであって、その目的はタイミングリカバリＰＬＬの疑似ロックを防ぐとともに、引き込み期間の長期化を防ぐことができるタイミングリカバリＰＬＬの制御方法及び信号処理回路を提供することにある。
【００２５】
【課題を解決するための手段】
請求項１に記載の発明によれば、プリアンブル信号が検出されない場合に加算器の演算結果と所定レベルの基準信号とを比較し、第２の基準信号以上の演算結果が２個連続した場合に、その現象をトリガとして第２の符号情報を作成する。その第２の符号情報と演算結果に基づいてクロック信号に対するリード信号の位相誤差が検出され、その検出結果に基づいてクロック信号の位相引き込みが行われるため、タイミングリカバリＰＬＬは疑似ロックに陥らない。
【００２６】
請求項２に記載の発明によれば、プリアンブル検出回路では、判定帰還型等化器の加算器から出力される演算結果と第１の基準信号とが比較され、その比較結果に基づいてリード信号がプリアンブル信号か否かが判定され、その判定結果に基づく検出信号が出力される。符号情報作成回路では、演算結果と第２の基準信号とが比較され、第２の基準信号以上の演算結果が２個連続した場合に、その現象をトリガとして第２の符号情報を作成する。位相誤差検出回路では、セレクタにて選択符号情報として選択された第１の符号情報又は第２の符号情報，演算結果，第３の基準信号に基づいてリード信号の位相誤差が検出される。その位相誤差に基づいてタイミングリカバリＰＬＬにてクロック信号の位相引き込みが行われるため、タイミングリカバリＰＬＬは疑似ロックに陥らない。
【００２８】
【発明の実施の形態】
以下、本発明を具体化した一実施の形態を図１〜図４に従って説明する。
尚、説明の便宜上、図５と同様の構成については同一の符号を付してその説明を一部省略する。
【００２９】
図１は、ハードディスク装置の概略構成を示す。
ハードディスク装置３１は、ホストコンピュータ３２に接続されている。ハードディスク装置３１は、ホストコンピュータ３２の書き込み要求に応答し、ホストコンピュータ３２から入力される記録データを記録媒体としての磁気ディスク３３に記録する。また、ハードディスク装置３１は、ホストコンピュータ３２の読み出し要求に応答し、磁気ディスク３３に記録された格納データを読み出し、ホストコンピュータ３２に出力する。
【００３０】
ハードディスク装置３１は、磁気ディスク３３、第１，第２モータＭ１，Ｍ２、ヘッド装置３４、信号処理回路３５、サーボ回路３６、マイクロプロセッサ（ＭＰＵ）３７、メモリ（ＲＡＭ）３８、ハードディスクコントローラ（ＨＤＣ）３９、インタフェース回路４０を含む。各回路３５〜４０は、バス４１に接続されている。
【００３１】
磁気ディスク３３は、第１モータＭ１により一定の回転数にて回転駆動される。ヘッド装置３４は、第２モータＭ２により磁気ディスク３３の半径方向に位置制御される。ヘッド装置３４は、磁気ディスク３３に記録された情報を読み出してリード信号ＲＤとして信号処理回路３５に出力する。
【００３２】
信号処理回路（リード／ライトチャネルＩＣと呼ばれる）３５は、リード信号ＲＤを、そのリード信号ＲＤに同期してサンプリングしてディジタル信号に変換する。信号処理回路３５は、変換後のディジタル信号に復号処理を施し、その処理後の信号を出力する。
【００３３】
サーボ回路３６は、バス４１を介して信号処理回路３５の出力信号が入力される。サーボ回路３６は、第１モータＭ１を制御し、磁気ディスク３３を一定速度にて回転駆動させる。サーボ回路３６は、出力信号に含まれるサーボのための情報に基づいて、第２モータＭ２を制御し、ヘッド装置３４を目的のトラックにオントラックさせる。
【００３４】
ＭＰＵ３７は、ＲＡＭ３８に予め記憶されたプログラムデータに基づいて、ホストコンピュータ３２から入力される書き込み／読み出し処理等のためのコマンドを解析し、バス４１を介してＨＤＣ３９等に制御のための信号を出力する。ＨＤＣ３９は、ＭＰＵ３７から入力される信号に基づいて、信号処理回路３５、サーボ回路３６を制御する。ＨＤＣ３９は、バス４１を介して信号処理回路３５の出力信号を入力する。
【００３５】
ＨＤＣ３９は、入力されたデータを所定のバイト数よりなるセクタ単位に組み立て、その組み立てたセクタ毎に例えばＥＣＣ(Error Correcting Code )誤り訂正処理等の処理を行い、その処理後のデータをバス４１を介してインタフェース回路４０に出力する。インタフェース回路４０は、所定の通信方式に基づいてＨＤＣ３９の出力データを変換して読み出しデータとしてホストコンピュータ３２へ出力する。
【００３６】
図２は、信号処理回路３５を構成するデータ読み出し回路のブロック回路図を示す。
信号処理回路３５は、アナログ−デジタル変換回路（ＡＤＣ）１１、判定帰還型等化器（ＤＦＥ:Decision Feedback Equalizer）５１、プリアンブル（ＰＲ）検出回路５２、符号情報作成回路５３、セレクタ５４、ＰＬＬ位相誤差検出回路（以下、誤差検出回路という）５５、タイミングリカバリＰＬＬ（ＴＲ−ＰＬＬ）５６を含む。
【００３７】
ＡＤＣ１１は、ＴＲ−ＰＬＬ５６から入力されるクロック信号ＣＬＫに基づいて記録媒体から読み出されたデータであるアナログ信号をサンプリングすることにより、リード信号ＲＤをデジタル信号に変換する。ＡＤＣ１１は、その変換結果を判定帰還型等化器５１に出力する。
【００３８】
ＤＦＥ５１は、フォワード（ＦＷ）フィルタ（前置フィルタ）６１、加算器６２、シフトレジスタ６３、フィードバック（ＦＢ）フィルタ（帰還フィルタ）６４、スイッチ６５を含む。
【００３９】
ＡＤＣ１１から出力されるデジタル信号は、ＦＷフィルタ６１に入力される。ＦＷフィルタ６１は、任意の伝達特性を持つデジタルフィルタであり、リードデータ用のフィルタ係数が設定されている。ＦＷフィルタ６１は、クロック信号ＣＬＫに基づいて、フィルタ係数を用いてＡＤＣ１１から入力される入力信号のＳ／Ｎ比を最大にするような波形の信号生成を行う。ＦＷフィルタ６１は、フィルタリング後の信号Ｓ１１を加算器６２に出力する。
【００４０】
加算器６２は、図５に示す従来の加算器２２とコンパレータ２３の機能を併せ持つ。即ち、加算器６２は、ＦＷフィルタ６１の出力信号Ｓ１１に、ＦＢフィルタ６４から出力される帰還信号Ｓ１２の反転信号を加算演算する。即ち、加算器６２は、出力信号Ｓ１１から帰還信号Ｓ１２を減算演算する減算器として作用する。加算器６２は、その演算結果としての信号Ｓ１３をＰＲ検出回路５２，符号情報作成回路５３，誤差検出回路５５に出力する。
【００４１】
更に、加算器６２は、演算結果の値と基準電圧ＲＥＦ（図示略）を比較し、その比較結果に基づく符号情報、即ち「１」又は「０」の第１符号信号Ｓ１４をシフトレジスタ６３，セレクタ５４に出力する。
【００４２】
シフトレジスタ６３は、加算器６２から出力される第１符号信号Ｓ１４を、クロック信号ＣＬＫに同期して順次記憶する。これにより、シフトレジスタ６３は、標本化された過去の複数ビットのデータを記憶する。
【００４３】
シフトレジスタ６３に記憶されたデータ、詳しくはシフトレジスタの第１ビット目のレジスタに記憶されたデータ、即ち加算器６２から出力される第１符号信号Ｓ１４は、再生信号ＤＡＴＡとして出力される。これは、記録媒体に書き込まれたデータである。即ち、ＤＦＥ５１は、記録媒体に書き込まれたデータを符号再生する。この再生信号ＤＡＴＡは、データ復号処理が施され、マイコン等の装置に出力される。
【００４４】
ＦＢフィルタ６４は、シフトレジスタ６３から入力される信号中に含まれる符号間干渉を取り除くように動作する。ＦＢフィルタ６４は、シフトレジスタ６３に記憶された複数ビットのデータに基づく帰還信号Ｓ１２を出力する。その帰還信号Ｓ１２は、スイッチ６５を介して加算器６２に出力される。
【００４５】
ＰＲ検出回路５２には、加算器６２の演算結果である信号Ｓ１３と第１基準信号ＲＥＦ１が入力される。この第１基準信号ＲＥＦ１は所定の一定レベルであり、そのレベルは演算結果に基づく符号判定の誤りを低減するために設定される。即ち、演算結果の符号をゼロ（０）以上か否かにより判定する方法では、ノイズ等の影響によって、判定を誤る場合がある。そのため、第１基準信号ＲＥＦ１のレベルを、ノイズ等の影響を受けないレベルとすることで、判定誤りを防ぐわけである。尚、第１基準信号ＲＥＦ１のレベルは、本実施形態では図３に示すように、ゼロ（０）よりも高い一定レベルに設定されている。尚、第１基準信号ＲＥＦ１のレベルをゼロよりも低い一定レベルに設定してもよい。
【００４６】
図３は、加算器６２の演算結果である信号Ｓ１３の波形を正方向のみ表現したものである。そして、左側から順番に、クロック信号ＣＬＫに基づくサンプリングタイミングが正常（信号Ｓ１３の位相とほぼ一致している）な場合の波形、サンプリングタイミングがバラツキの範囲内にある場合の波形、ＴＲ−ＰＬＬ５６において疑似ロックの可能性が大きい場合の波形、を示す。
【００４７】
ＰＲ検出回路５２は、演算結果と第１基準信号ＲＥＦ１を比較し、その比較結果に基づいて、リード信号ＲＤがプリアンブルデータを読み出した信号であるか否かを検出する。詳述すれば、ＰＲ検出回路５２は、比較結果に基づいて、プリアンブルデータの特徴を示すビット列（この場合は、”+++”又は”---”）を所定回数（例えば３回）入力すると、そのビット列をプリアンブルと判定する。尚、”＋”はサンプリングしたリード信号ＲＤの電圧が基準電圧ＲＥＦよりも高いことを示し、”−”はそれが低いことを示す。そして、ＰＲ検出回路５２は、その検出結果に基づいて、プリアンブルを検出した場合にはＨレベルの検出信号Ｋ１を、それを検出しない場合にはＬレベルの検出信号Ｋ１を出力する。尚、検出信号Ｋ１のレベルは適宜変更されてもよい。
【００４８】
符号情報作成回路５３には、加算器６２の演算結果である信号Ｓ１３と第２基準信号ＲＥＦ２が入力される。第２基準信号ＲＥＦ２のレベルは、ＴＲ−ＰＬＬ５６において疑似ロックの可能性が大きいリード信号ＲＤのサンプリングポイントにおけるレベルに基づいて設定される。
【００４９】
即ち、図３の左側，中央に示すように、位相がほぼ一致している、又はバラツキの範囲内にある波形の場合、連続する３個の演算結果の値が第１基準信号ＲＥＦ１のレベルよりも大きくなり、且つ２個目の演算結果の値が両側の演算結果の値よりも大きくなる。
【００５０】
更に位相ずれが大きくなると、図３の右側に示すように、連続する２個の演算結果の値がほぼ同じ値となる。この連続する２個の演算結果を検出するように、第２基準信号ＲＥＦ２のレベルが設定される。このように設定された第２基準信号ＲＥＦ２に対して、図３の左側，中央に示す波形は、連続する３個のうちの中央（２個目）のサンプリングポイントにおける値が第２基準信号ＲＥＦ２のレベルよりも大きくなる。
【００５１】
従って、符号情報作成回路５３は、演算結果と第２基準信号ＲＥＦ２を比較し、その比較結果に基づいて演算結果の正・負を判定する。符号情報作成回路５３は、判定結果に基づいて第２基準信号ＲＥＦ２のレベル以上の値を持つサンプリングポイントが２個連続した場合に、それらサンプリングポイントに基づいてプリアンブルデータに対応する符号情報を作成し、その符号情報を第２符号信号Ｓ１５として出力する。
【００５２】
即ち、符号情報作成回路５３は、判定結果に基づいて第２基準信号ＲＥＦ２のレベル以上の値を持つサンプリングポイントの入力をトリガとする。そして、符号情報作成回路５３は、そのトリガに応答して第２基準信号ＲＥＦ２よりも大きな値を持つ２個連続したサンプリングポイントに基づいてプリアンブルデータに対応する符号情報を持つ第２符号信号Ｓ１５を出力する。
【００５３】
セレクタ５４には、第１，第２符号信号Ｓ１４，Ｓ１５、検出信号Ｋ１が入力される。セレクタ５４は、検出信号Ｋ１に応答して、符号信号Ｓ１４，Ｓ１５の一方を選択し、その選択した信号を選択符号信号Ｓ１６として誤差検出回路５５に出力する。詳しくは、セレクタ５４は、Ｈレベルの検出信号Ｋ１に応答して第１符号信号Ｓ１４を選択し、Ｌレベルの検出信号Ｋ１に応答して第２符号信号Ｓ１５を選択する。
【００５４】
符号信号Ｓ１４，Ｓ１５は、それぞれ加算器６２の符号情報、符号情報作成回路５３の符号情報である。即ち、セレクタ５４は、検出信号Ｋ１に応答して、加算器６２の符号情報又は符号情報作成回路５３の符号情報を選択し、その選択符号情報を選択符号信号Ｓ１６として誤差検出回路５５に出力する。
【００５５】
誤差検出回路５５には、演算結果としての信号Ｓ１３、選択符号情報としての選択符号信号Ｓ１６、第３基準信号ＲＥＦ３が入力される。第３基準信号ＲＥＦ３は、理想的なプリアンブルに対応してＦＷフィルタ６１から出力される出力信号Ｓ１１の特定ポイントにおける値を持つ。特定ポイントは、プリアンブルデータを読み出したリード信号ＲＤの位相とクロック信号ＣＬＫの位相が一致している理想的な状態において、そのクロック信号ＣＬＫに基づいてリード信号ＲＤをサンプリングしたポイントである。これらポイントのレベルは、プリアンブルデータに対応する特徴を持つ。第３基準信号ＲＥＦ３は、プリアンブルデータの特徴に対応するレベルに設定されている。
【００５６】
即ち、第３基準信号ＲＥＦ３と信号Ｓ１３の差がリード信号ＲＤとクロック信号ＣＬＫの位相誤差に対応する。従って、誤差検出回路５５は、演算結果である信号Ｓ１３の値と第３基準信号ＲＥＦ３のレベルの差を、リード信号ＲＤとクロック信号ＣＬＫの位相誤差とする。そして、誤差検出回路５５は、その位相誤差と選択符号情報（選択符号信号Ｓ１６）に基づく量（パルス幅）をパルス信号（制御信号）Ｓ１７をＴＲ−ＰＬＬ５６に出力する。
【００５７】
ＴＲ−ＰＬＬ５６は、入力される制御信号Ｓ１７に基づいて、生成するクロック信号ＣＬＫの位相をリード信号ＲＤの位相に引き込む、所謂位相引き込みを行う。詳述すると、ＴＲ−ＰＬＬ５６は、ループフィルタ６６と電圧制御発振器（ＶＣＯ）６７を含む。ループフィルタ６６は、誤差検出回路５５から出力されるパルス信号Ｓ１７を平滑した直流電圧を出力信号Ｓ１８としてＶＣＯ６７に出力する。ＶＣＯ６７は、ループフィルタ６６の出力信号Ｓ１８の電圧値に応じた周波数を持つクロック信号ＣＬＫを生成する。
【００５８】
上記のようにして、誤差検出回路５５は、加算器６２の出力信号Ｓ１３とクロック信号ＣＬＫの位相差に応じてループフィルタ４４の出力信号Ｓ１８の電圧値を上昇／下降させる。これにより、ＴＲ−ＰＬＬ５６は、ＶＣＯ６７から出力されるクロック信号ＣＬＫの周波数を、プリアンブルデータを読み出している時のリード信号ＲＤの周波数に一致させようとする、所謂引き込み動作する。
【００５９】
このクロック信号ＣＬＫにより、シフトレジスタ６３は、加算器６２から出力される第１符号信号Ｓ１４をクロック信号ＣＬＫのエッジに応答してサンプリングする。これにより、シフトレジスタ６３は、リード信号ＲＤのビット転送速度でサンプリングすることにより、前記磁気ディスク３３の記録データに対応する第１符号信号Ｓ１４を記憶する。
【００６０】
このようにして、ＴＲ−ＰＬＬ５６は、プリアンブルデータを読み出した信号に対してクロック信号ＣＬＫの位相引き込みを行う。そして、ＤＦＥ５１は、クロック信号ＣＬＫに基づいて、リード信号ＲＤから符号間干渉を取り除いた再生信号ＤＡＴＡを出力する。
【００６１】
次に、上記の信号処理回路３５の作用を、図４に従って説明する。
図４は、信号処理回路３５の動作フローチャートを示す。
先ず、プリアンブルパターンがＦＷフィルタ６１、加算器６２を介して、ＰＲ検出回路５２に入力される（ステップ１）。ＰＲ検出回路５２は、リード動作を開始し、入力された信号がプリアンブルデータか否かを判定する（ステップ２）。ＰＲ検出回路５２は、プリアンブルを検出（ステップ３）した場合、その加算結果に基づく検出信号Ｋ１を出力する。この検出信号Ｋ１に基づいて、セレクタ５４は、加算器６２から出力される符号情報である第１符号信号Ｓ１４を、選択符号信号Ｓ１６として誤差検出回路５５に出力する。これにより、誤差検出回路５５は、加算器６２から出力される第１符号情報に基づいてＴＲ−ＰＬＬ５６を制御するノーマルモードとなる（ステップ４）。即ち、誤差検出回路５５は、加算器６２の演算結果と符号情報（正・負）から位相誤差を検出し、その検出結果に基づく制御信号Ｓ１７をＴＲ−ＰＬＬ５６のループフィルタ６６へ出力する（ステップ５）。このようにして、ＴＲ−ＰＬＬ５６の位相制御が行われる。
【００６２】
一方、ステップ３においてプリアンブルが検出されなかった場合、符号情報作成回路５３は、加算器６２の演算結果（信号Ｓ１３）が一定レベル（第２基準信号ＲＥＦ２）以上か否かを判定し、その判定結果をトリガとして、位相誤差検出用の符号情報（正・負の情報）を発生する疑似ロック対策モードとなる（ステップ６）。その符号情報に基づく第２符号信号Ｓ１５は、セレクタ５４を介して誤差検出回路５５に入力される。誤差検出回路５５は、第２符号信号Ｓ１５，加算器５５の演算結果（信号Ｓ１３），第３基準信号ＲＥＦ３に基づいて検出した位相誤差にてＴＲ−ＰＬＬ５６を制御する（ステップ７）。即ち、誤差検出回路５５は、位相誤差を検出し、その検出結果に基づく制御信号Ｓ１７をＴＲ−ＰＬＬ５６のループフィルタ６６へ出力する（ステップ８）。ＴＲ−ＰＬＬ５６は、制御信号Ｓ１７に基づいて、クロック信号ＣＬＫの位相を合わせる。
【００６３】
このようにして、サンプルタイミングが修正されることにより、ＰＲ検出回路５２で、プリアンブルが検出されるようになる。そのプリアンブルが検出された後、ノーマルモードに切り替えられ、誤差検出回路５５は加算器６２から出力される符号情報（第１符号信号Ｓ１４）と演算結果（信号Ｓ１３）により位相誤差を検出する。
【００６４】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）プリアンブル検出回路５２は、ＤＦＥ５１の加算器６２から出力される演算結果と第１基準信号ＲＥＦ１とを比較し、その比較結果に基づく検出信号Ｋ１を出力する。符号情報作成回路５３は、演算結果と第２基準信号ＲＥＦ２とを比較し、その比較結果をトリガとして第２符号信号Ｓ１４を生成する。位相誤差検出回路５５は、セレクタ５４にて選択符号信号Ｓ１６として選択された第１符号信号Ｓ１４又は第２符号信号Ｓ１５と、演算結果である信号Ｓ１３及び第３基準信号ＲＥＦ３に基づいてリード信号ＲＤの位相誤差を検出し、その検出結果に基づく制御信号Ｓ１７を出力する。その制御信号Ｓ１７に基づいて、タイミングリカバリＰＬＬ５６は、クロック信号ＣＬＫの位相引き込みを行うようにした。その結果、ＦＷフィルタ６１の係数を変更する必要がなく、ＴＲ−ＰＬＬ５６の疑似ロックを防ぎ、安定度を高めることができる。このことは、引き込み帰還の長期化を防ぐと共に、高精度符号再生に寄与するところが大きい。
【００６５】
【発明の効果】
以上詳述したように、請求項１に記載の発明によれば、タイミングリカバリＰＬＬの疑似ロックを防ぐとともに、引き込み期間の長期化を防ぐことが可能なタイミングリカバリＰＬＬの制御方法を提供することができる。
【００６６】
また、請求項２に記載の発明によれば、タイミングリカバリＰＬＬの疑似ロックを防ぐとともに、引き込み期間の長期化を防ぐことが可能な信号処理回路を提供することができる。
【図面の簡単な説明】
【図１】 一実施形態のハードディスク装置の概略構成図。
【図２】 一実施形態の信号処理回路のブロック回路図。
【図３】 加算器の演算結果と符号情報の説明図。
【図４】 信号処理回路の動作を示すフローチャート。
【図５】 従来の信号処理回路のブロック回路図。
【符号の説明】
３５ 信号処理回路
５１ 判定帰還型等化器（ＤＦＥ）
５２ プリアンブル検出回路
５３ 符号情報作成回路
５４ セレクタ
５５ ＰＬＬ位相誤差検出回路
５６ タイミングリカバリＰＬＬ
６２ 加算器
ＣＬＫ クロック信号
Ｋ１ 検出信号
ＲＤ リード信号
ＲＥＦ１ 第１基準信号
ＲＥＦ２ 第２基準信号
ＲＥＦ３ 第３基準信号
Ｓ１３ 演算結果としての信号
Ｓ１４ 第１の符号情報としての第１符号信号
Ｓ１５ 第２の符号情報としての第２符号信号
Ｓ１６ 選択符号情報としての選択符号信号
Ｓ１７ 制御信号
【発明の属する技術分野】
本発明は、記録媒体からプリアンブルを読み出した信号にクロック信号を引き込むタイミングリカバリＰＬＬと、クロック信号に基づいて記録媒体から読み出されたデータの符号再生を行う判定帰還型等化器を備えた信号処理回路及びその回路の制御方法に関するものである。
【０００２】
近年、記録媒体は、記録される情報の高密度化が進められるとともに、情報を読み出す速度の高速化が進められている。判定帰還型等化器は、記録媒体から読み出されたデータを、タイミングリカバリＰＬＬにて生成されるクロック信号に基づいて符号再生する。そのタイミングリカバリＰＬＬは、記録媒体に記録された引き込みパターン（プリアンブルデータ）に基づいて、判定帰還型等化器から出力される再生データのタイミングにクロック信号のタイミングを合わせる、所謂引き込み動作を行う。そのような判定帰還型等化器には、高速動作、高記録密度のための制御とともに、動作の安定化が要求されている。そのため、タイミングリカバリＰＬＬにおいても、引き込み動作の安定化を図る必要がある。
【０００３】
【従来の技術】
図５は、従来の信号処理回路の一部回路図を示す。この信号処理回路１０は、アナログ−デジタル変換器（ＡＤＣ）１１、判定帰還型等化器１２、係数レジスタ１３，１４、ＰＬＬ位相誤差検出回路１５、タイミングリカバリＰＬＬ（ＴＲ−ＰＬＬ）１６、制御回路１７を含む。
【０００４】
ＡＤＣ１１は、ＴＲ−ＰＬＬ１６から入力されるクロック信号ＣＬＫに基づいて記録媒体から読み出されたデータであるアナログ信号をサンプリングすることにより、アナログ信号をデジタル信号に変換する。ＡＤＣ１１は、その変換結果を判定帰還型等化器１２に出力する。
【０００５】
判定帰還型等化器（ＤＦＥ：Decision Feedback Equalizer ）１２は、フォワード（ＦＷ）フィルタ２１、加算器２２、コンパレータ２３、シフトレジスタ２４、フィードバック（ＦＢ）フィルタ２５、インバータ回路２６、スイッチ２７，２８，２９を備える。
【０００６】
ＡＤＣ１１から出力されるデジタル信号は、ＦＷフィルタ２１に入力される。ＦＷフィルタ２１には、第１スイッチ２７を介して係数レジスタ１３，１４が接続される。第１係数レジスタ１３には、スタートアップ時、即ち読み出し動作の初期においてＦＷフィルタ２１にて用いる第１フィルタ係数（スタート値）が予め格納される。第２係数レジスタ１４には、通常動作時（プリアンブルデータ検出後）においてＦＷフィルタ２１にて用いる第２フィルタ係数（通常値）が予め格納される。ＦＷフィルタ２１には、第１スイッチ２７の切り替えにより、スタート値のフィルタ係数又は通常値のフィルタ係数が入力される。
【０００７】
ＦＷフィルタ２１は、第１フィルタ係数を用いて、読み出し動作の初期期間において、クロック信号ＣＬＫに基づいてＡＤＣ１１から入力される入力信号のＳ／Ｎ比を最大にするような波形の信号生成を行う。また、ＦＷフィルタ２１は、第２フィルタ値を用いて、通常動作時に、上記期間と同様に信号生成を行う。これにより、ＦＷフィルタ２１は、フィルタリング後の信号Ｓ１を加算器２２に出力する。
【０００８】
加算器２２は、ＦＷフィルタ２１の出力信号Ｓ１に、ＦＢフィルタ２５から出力される帰還信号Ｓ２の反転信号を加算演算する。即ち、加算器２２は、出力信号Ｓ１から帰還信号Ｓ２を減算演算する減算器として作用する。加算器２２は、演算結果を信号Ｓ３としてコンパレータ２３に出力する。
【０００９】
コンパレータ２３は、信号Ｓ３の電圧と基準電圧ＲＥＦを比較し、その比較結果に基づく符号情報、即ち「１」又は「０」の判定信号Ｓ４を、第２スイッチ２８を介してシフトレジスタ２４に出力する。
【００１０】
シフトレジスタ２４は、コンパレータ２３から出力される判定信号Ｓ４を、クロック信号ＣＬＫに同期してサンプリングし、そのサンプリングデータを順次記憶する。これにより、シフトレジスタ２４は、標本化された過去の複数ビットのデータを記憶する。
【００１１】
シフトレジスタ２４に記憶されたデータ、詳しくはシフトレジスタの第１ビット目のレジスタに記憶されたデータ、即ちコンパレータ２３から出力される判定信号Ｓ４は、再生信号として出力される。記録媒体に書き込まれたデータである。即ち、ＤＦＥ１２は、記録媒体に書き込まれたデータを符号再生する。この再生信号ＤＡＴＡは、データ復号処理が施され、マイコン等の外部装置に出力される。
【００１２】
ＦＢフィルタ２５は、シフトレジスタ２４から入力される信号中に含まれる符号間干渉を取り除くように動作する。ＦＢフィルタ２５は、シフトレジスタ２４に記憶された複数ビットのデータに基づく帰還信号Ｓ２を出力する。その帰還信号Ｓ２は、第３スイッチ２９を介して加算器２２に出力する。
【００１３】
加算器２２の出力信号Ｓ３は、ＰＬＬ位相誤差検出回路（以下、誤差検出回路という）１５に出力される。誤差検出回路１５には、シフトレジスタ２４への入力信号Ｓ６が入力される。この入力信号Ｓ６は、第２スイッチ２８の切り替え動作により、コンパレータ２３の出力信号Ｓ４、又はインバータ回路２６の出力信号Ｓ５が入力される。
【００１４】
誤差検出回路１５は、加算器２２の演算結果とコンパレータ２３から出力される符号情報、即ち信号Ｓ３，Ｓ６に基づいて、読み出し信号の位相と、ＴＲ−ＰＬＬ１６にて生成されるクロック信号ＣＬＫの位相の誤差を検出し、その検出結果に応じた制御信号Ｓ７をＴＲ−ＰＬＬ１６に出力する。ＴＲ−ＰＬＬ１６は、入力される制御信号Ｓ７に基づいて、生成するクロック信号ＣＬＫの位相を読み出し信号の位相に引き込む、所謂位相引き込みを行う。このクロック信号ＣＬＫにより、シフトレジスタ２４は、コンパレータ２３の出力信号をクロック信号ＣＬＫのエッジに応答してサンプリングする。これにより、シフトレジスタ２４は、リード信号ＲＤのビット転送速度でサンプリングすることにより、磁気ディスクの記録データに対応する判定信号を記憶する。
【００１５】
制御回路１７は、シフトレジスタ２４から出力される信号ＤＡＴＡの状態と、読み出し動作の開始から読み出したバイト数に基づいて、各スイッチ２７〜２９の制御を行う。プリアンブルは所定のビット数が連続する繰り返しパターンのデータであり、記録媒体には、予め所定のデータ数のプリアンブルデータが格納されている。従って、読み出したプリアンブルデータのデータ数に基づいて、制御回路１７は、所定のタイミングにて各スイッチ２７〜２９を制御するように構成されている。
【００１６】
詳述すると、制御回路１７は、次のようにしてデータの読み出し時における制御を行う。
(1) 読み出し動作開始時において、制御回路１７は、第１スイッチ２７を第１係数レジスタ側、第２スイッチ２８をコンパレータ側、第３スイッチ２９をオフ、に制御する。これにより、ＦＷフィルタ２１は、第１係数レジスタ１３から入力される第１フィルタ係数（スタート値）を用いてＡＤＣ１１からの入力信号を波形整形する。この時、第３スイッチ２９がオフであるため、加算器２２は、ＦＷフィルタ２１の出力信号Ｓ１を出力する。従って、誤差検出回路１５は、このＤＦＥ１２に入力される読み出し信号に基づく制御信号をＴＲ−ＰＬＬ１６に出力する。このようにして、ＴＲ−ＰＬＬ１６は、読み出し信号に基づいて位相引き込みを行う。
【００１７】
(2) 制御回路１７は、シフトレジスタ２４から入力される信号ＤＡＴＡに基づいて、プリアンブルデータの特徴を示すビット列（この場合は、”+++”又は”---”）を所定回数（例えば３回）入力すると、次の制御を行う。即ち、制御回路１７は、第１スイッチ２７を第２係数レジスタ側、第２スイッチ２８をインバータ側、第３スイッチ２９をオン、に制御する。尚、”＋”はサンプリングしたリード信号ＲＤの電圧が基準電圧ＲＥＦよりも高いことを示し、”−”はそれが低いことを示す。
【００１８】
ＦＷフィルタ２１は、第２係数レジスタ１４から入力される第２フィルタ係数（通常値）を用いてＡＤＣ１１からの入力信号を波形整形する。シフトレジスタ２４の出力信号は、インバータ回路２６により反転される。シフトレジスタ２４は、その反転信号を第２スイッチ２８を介して入力する。従って、シフトレジスタ２４は、プリアンブルデータの特徴を示すビット列”+++---”を、繰り返し記憶する。これにより、シフトレジスタ２４は、その記憶データをプリアンブルデータに初期化する。
【００１９】
加算器２２は、オンした第３スイッチ２９を介してＦＢフィルタ２５から出力される出力信号Ｓ２を入力する。即ち、制御回路１７は、ＤＦＥ１２のフィードバックループをオンに制御する。これにより、加算器２２は、リード信号ＲＤに基づいてＦＷフィルタ２１から出力される信号Ｓ１と、ＦＢフィルタ２５を介して帰還される信号Ｓ２を演算し、その演算結果を信号Ｓ３としてコンパレータ及び誤差検出回路１５に出力する。
【００２０】
(3) 制御回路１７は、上記(2) に示す制御の後、シフトレジスタ２４から入力されるデータ数をカウントする。そして、制御回路１７は、そのカウント値に基づいて、所定データ数経過後（例えば５バイト後）に、ＴＲ−ＰＬＬ１６における周波数引き込みをイネーブルにする。
【００２１】
(4) 制御回路１７は、上記(3) に示す制御の後、シフトレジスタ２４から入力されるデータ数をカウントする。そして、制御回路１７は、そのカウント値に基づいて、所定データ数経過後（例えば６バイト後）に、第１スイッチ２７を第２係数レジスタ側、第２スイッチ２８をコンパレータ側、第３スイッチ２９をオン、に制御する。
【００２２】
このようにして、ＴＲ−ＰＬＬ１６は、クロック信号ＣＬＫの位相引き込みを行う。そして、ＤＦＥ１２は、クロック信号ＣＬＫに基づいて、符号間干渉を取り除いた再生信号を出力する。
【００２３】
【発明が解決しようとする課題】
ところで、上記の方法では、プリアンブル後のデータをリードする前に、ＦＷフィルタ２１の係数を、データリード用の第２フィルタ係数に変更することが必要である。このことは、ＴＲ−ＰＬＬ１６の引き込み動作の途中において、ＦＷフィルタ２１の特性を大きく変更する。しかしながら、ＦＷフィルタ２１は多段構成であるため、変更された係数のみに基づくデータが出力されるまでに時間がかかる。この間にＦＷフィルタ２１から出力される信号Ｓ１は、ＴＲ−ＰＬＬ１６の状態を不安定にし、疑似ロックを引き起こす要因となる。このため、第１スイッチ２７を切り換えてから第２フィルタ係数に基づく信号Ｓ１が出力されるまでの間、ＴＲ−ＰＬＬ１６の動作を停止させる必要がある。このことは、引き込み期間を長くし、処理時間の短縮を妨げる要因となる。
【００２４】
本発明は上記問題点を解決するためになされたものであって、その目的はタイミングリカバリＰＬＬの疑似ロックを防ぐとともに、引き込み期間の長期化を防ぐことができるタイミングリカバリＰＬＬの制御方法及び信号処理回路を提供することにある。
【００２５】
【課題を解決するための手段】
請求項１に記載の発明によれば、プリアンブル信号が検出されない場合に加算器の演算結果と所定レベルの基準信号とを比較し、第２の基準信号以上の演算結果が２個連続した場合に、その現象をトリガとして第２の符号情報を作成する。その第２の符号情報と演算結果に基づいてクロック信号に対するリード信号の位相誤差が検出され、その検出結果に基づいてクロック信号の位相引き込みが行われるため、タイミングリカバリＰＬＬは疑似ロックに陥らない。
【００２６】
請求項２に記載の発明によれば、プリアンブル検出回路では、判定帰還型等化器の加算器から出力される演算結果と第１の基準信号とが比較され、その比較結果に基づいてリード信号がプリアンブル信号か否かが判定され、その判定結果に基づく検出信号が出力される。符号情報作成回路では、演算結果と第２の基準信号とが比較され、第２の基準信号以上の演算結果が２個連続した場合に、その現象をトリガとして第２の符号情報を作成する。位相誤差検出回路では、セレクタにて選択符号情報として選択された第１の符号情報又は第２の符号情報，演算結果，第３の基準信号に基づいてリード信号の位相誤差が検出される。その位相誤差に基づいてタイミングリカバリＰＬＬにてクロック信号の位相引き込みが行われるため、タイミングリカバリＰＬＬは疑似ロックに陥らない。
【００２８】
【発明の実施の形態】
以下、本発明を具体化した一実施の形態を図１〜図４に従って説明する。
尚、説明の便宜上、図５と同様の構成については同一の符号を付してその説明を一部省略する。
【００２９】
図１は、ハードディスク装置の概略構成を示す。
ハードディスク装置３１は、ホストコンピュータ３２に接続されている。ハードディスク装置３１は、ホストコンピュータ３２の書き込み要求に応答し、ホストコンピュータ３２から入力される記録データを記録媒体としての磁気ディスク３３に記録する。また、ハードディスク装置３１は、ホストコンピュータ３２の読み出し要求に応答し、磁気ディスク３３に記録された格納データを読み出し、ホストコンピュータ３２に出力する。
【００３０】
ハードディスク装置３１は、磁気ディスク３３、第１，第２モータＭ１，Ｍ２、ヘッド装置３４、信号処理回路３５、サーボ回路３６、マイクロプロセッサ（ＭＰＵ）３７、メモリ（ＲＡＭ）３８、ハードディスクコントローラ（ＨＤＣ）３９、インタフェース回路４０を含む。各回路３５〜４０は、バス４１に接続されている。
【００３１】
磁気ディスク３３は、第１モータＭ１により一定の回転数にて回転駆動される。ヘッド装置３４は、第２モータＭ２により磁気ディスク３３の半径方向に位置制御される。ヘッド装置３４は、磁気ディスク３３に記録された情報を読み出してリード信号ＲＤとして信号処理回路３５に出力する。
【００３２】
信号処理回路（リード／ライトチャネルＩＣと呼ばれる）３５は、リード信号ＲＤを、そのリード信号ＲＤに同期してサンプリングしてディジタル信号に変換する。信号処理回路３５は、変換後のディジタル信号に復号処理を施し、その処理後の信号を出力する。
【００３３】
サーボ回路３６は、バス４１を介して信号処理回路３５の出力信号が入力される。サーボ回路３６は、第１モータＭ１を制御し、磁気ディスク３３を一定速度にて回転駆動させる。サーボ回路３６は、出力信号に含まれるサーボのための情報に基づいて、第２モータＭ２を制御し、ヘッド装置３４を目的のトラックにオントラックさせる。
【００３４】
ＭＰＵ３７は、ＲＡＭ３８に予め記憶されたプログラムデータに基づいて、ホストコンピュータ３２から入力される書き込み／読み出し処理等のためのコマンドを解析し、バス４１を介してＨＤＣ３９等に制御のための信号を出力する。ＨＤＣ３９は、ＭＰＵ３７から入力される信号に基づいて、信号処理回路３５、サーボ回路３６を制御する。ＨＤＣ３９は、バス４１を介して信号処理回路３５の出力信号を入力する。
【００３５】
ＨＤＣ３９は、入力されたデータを所定のバイト数よりなるセクタ単位に組み立て、その組み立てたセクタ毎に例えばＥＣＣ(Error Correcting Code )誤り訂正処理等の処理を行い、その処理後のデータをバス４１を介してインタフェース回路４０に出力する。インタフェース回路４０は、所定の通信方式に基づいてＨＤＣ３９の出力データを変換して読み出しデータとしてホストコンピュータ３２へ出力する。
【００３６】
図２は、信号処理回路３５を構成するデータ読み出し回路のブロック回路図を示す。
信号処理回路３５は、アナログ−デジタル変換回路（ＡＤＣ）１１、判定帰還型等化器（ＤＦＥ:Decision Feedback Equalizer）５１、プリアンブル（ＰＲ）検出回路５２、符号情報作成回路５３、セレクタ５４、ＰＬＬ位相誤差検出回路（以下、誤差検出回路という）５５、タイミングリカバリＰＬＬ（ＴＲ−ＰＬＬ）５６を含む。
【００３７】
ＡＤＣ１１は、ＴＲ−ＰＬＬ５６から入力されるクロック信号ＣＬＫに基づいて記録媒体から読み出されたデータであるアナログ信号をサンプリングすることにより、リード信号ＲＤをデジタル信号に変換する。ＡＤＣ１１は、その変換結果を判定帰還型等化器５１に出力する。
【００３８】
ＤＦＥ５１は、フォワード（ＦＷ）フィルタ（前置フィルタ）６１、加算器６２、シフトレジスタ６３、フィードバック（ＦＢ）フィルタ（帰還フィルタ）６４、スイッチ６５を含む。
【００３９】
ＡＤＣ１１から出力されるデジタル信号は、ＦＷフィルタ６１に入力される。ＦＷフィルタ６１は、任意の伝達特性を持つデジタルフィルタであり、リードデータ用のフィルタ係数が設定されている。ＦＷフィルタ６１は、クロック信号ＣＬＫに基づいて、フィルタ係数を用いてＡＤＣ１１から入力される入力信号のＳ／Ｎ比を最大にするような波形の信号生成を行う。ＦＷフィルタ６１は、フィルタリング後の信号Ｓ１１を加算器６２に出力する。
【００４０】
加算器６２は、図５に示す従来の加算器２２とコンパレータ２３の機能を併せ持つ。即ち、加算器６２は、ＦＷフィルタ６１の出力信号Ｓ１１に、ＦＢフィルタ６４から出力される帰還信号Ｓ１２の反転信号を加算演算する。即ち、加算器６２は、出力信号Ｓ１１から帰還信号Ｓ１２を減算演算する減算器として作用する。加算器６２は、その演算結果としての信号Ｓ１３をＰＲ検出回路５２，符号情報作成回路５３，誤差検出回路５５に出力する。
【００４１】
更に、加算器６２は、演算結果の値と基準電圧ＲＥＦ（図示略）を比較し、その比較結果に基づく符号情報、即ち「１」又は「０」の第１符号信号Ｓ１４をシフトレジスタ６３，セレクタ５４に出力する。
【００４２】
シフトレジスタ６３は、加算器６２から出力される第１符号信号Ｓ１４を、クロック信号ＣＬＫに同期して順次記憶する。これにより、シフトレジスタ６３は、標本化された過去の複数ビットのデータを記憶する。
【００４３】
シフトレジスタ６３に記憶されたデータ、詳しくはシフトレジスタの第１ビット目のレジスタに記憶されたデータ、即ち加算器６２から出力される第１符号信号Ｓ１４は、再生信号ＤＡＴＡとして出力される。これは、記録媒体に書き込まれたデータである。即ち、ＤＦＥ５１は、記録媒体に書き込まれたデータを符号再生する。この再生信号ＤＡＴＡは、データ復号処理が施され、マイコン等の装置に出力される。
【００４４】
ＦＢフィルタ６４は、シフトレジスタ６３から入力される信号中に含まれる符号間干渉を取り除くように動作する。ＦＢフィルタ６４は、シフトレジスタ６３に記憶された複数ビットのデータに基づく帰還信号Ｓ１２を出力する。その帰還信号Ｓ１２は、スイッチ６５を介して加算器６２に出力される。
【００４５】
ＰＲ検出回路５２には、加算器６２の演算結果である信号Ｓ１３と第１基準信号ＲＥＦ１が入力される。この第１基準信号ＲＥＦ１は所定の一定レベルであり、そのレベルは演算結果に基づく符号判定の誤りを低減するために設定される。即ち、演算結果の符号をゼロ（０）以上か否かにより判定する方法では、ノイズ等の影響によって、判定を誤る場合がある。そのため、第１基準信号ＲＥＦ１のレベルを、ノイズ等の影響を受けないレベルとすることで、判定誤りを防ぐわけである。尚、第１基準信号ＲＥＦ１のレベルは、本実施形態では図３に示すように、ゼロ（０）よりも高い一定レベルに設定されている。尚、第１基準信号ＲＥＦ１のレベルをゼロよりも低い一定レベルに設定してもよい。
【００４６】
図３は、加算器６２の演算結果である信号Ｓ１３の波形を正方向のみ表現したものである。そして、左側から順番に、クロック信号ＣＬＫに基づくサンプリングタイミングが正常（信号Ｓ１３の位相とほぼ一致している）な場合の波形、サンプリングタイミングがバラツキの範囲内にある場合の波形、ＴＲ−ＰＬＬ５６において疑似ロックの可能性が大きい場合の波形、を示す。
【００４７】
ＰＲ検出回路５２は、演算結果と第１基準信号ＲＥＦ１を比較し、その比較結果に基づいて、リード信号ＲＤがプリアンブルデータを読み出した信号であるか否かを検出する。詳述すれば、ＰＲ検出回路５２は、比較結果に基づいて、プリアンブルデータの特徴を示すビット列（この場合は、”+++”又は”---”）を所定回数（例えば３回）入力すると、そのビット列をプリアンブルと判定する。尚、”＋”はサンプリングしたリード信号ＲＤの電圧が基準電圧ＲＥＦよりも高いことを示し、”−”はそれが低いことを示す。そして、ＰＲ検出回路５２は、その検出結果に基づいて、プリアンブルを検出した場合にはＨレベルの検出信号Ｋ１を、それを検出しない場合にはＬレベルの検出信号Ｋ１を出力する。尚、検出信号Ｋ１のレベルは適宜変更されてもよい。
【００４８】
符号情報作成回路５３には、加算器６２の演算結果である信号Ｓ１３と第２基準信号ＲＥＦ２が入力される。第２基準信号ＲＥＦ２のレベルは、ＴＲ−ＰＬＬ５６において疑似ロックの可能性が大きいリード信号ＲＤのサンプリングポイントにおけるレベルに基づいて設定される。
【００４９】
即ち、図３の左側，中央に示すように、位相がほぼ一致している、又はバラツキの範囲内にある波形の場合、連続する３個の演算結果の値が第１基準信号ＲＥＦ１のレベルよりも大きくなり、且つ２個目の演算結果の値が両側の演算結果の値よりも大きくなる。
【００５０】
更に位相ずれが大きくなると、図３の右側に示すように、連続する２個の演算結果の値がほぼ同じ値となる。この連続する２個の演算結果を検出するように、第２基準信号ＲＥＦ２のレベルが設定される。このように設定された第２基準信号ＲＥＦ２に対して、図３の左側，中央に示す波形は、連続する３個のうちの中央（２個目）のサンプリングポイントにおける値が第２基準信号ＲＥＦ２のレベルよりも大きくなる。
【００５１】
従って、符号情報作成回路５３は、演算結果と第２基準信号ＲＥＦ２を比較し、その比較結果に基づいて演算結果の正・負を判定する。符号情報作成回路５３は、判定結果に基づいて第２基準信号ＲＥＦ２のレベル以上の値を持つサンプリングポイントが２個連続した場合に、それらサンプリングポイントに基づいてプリアンブルデータに対応する符号情報を作成し、その符号情報を第２符号信号Ｓ１５として出力する。
【００５２】
即ち、符号情報作成回路５３は、判定結果に基づいて第２基準信号ＲＥＦ２のレベル以上の値を持つサンプリングポイントの入力をトリガとする。そして、符号情報作成回路５３は、そのトリガに応答して第２基準信号ＲＥＦ２よりも大きな値を持つ２個連続したサンプリングポイントに基づいてプリアンブルデータに対応する符号情報を持つ第２符号信号Ｓ１５を出力する。
【００５３】
セレクタ５４には、第１，第２符号信号Ｓ１４，Ｓ１５、検出信号Ｋ１が入力される。セレクタ５４は、検出信号Ｋ１に応答して、符号信号Ｓ１４，Ｓ１５の一方を選択し、その選択した信号を選択符号信号Ｓ１６として誤差検出回路５５に出力する。詳しくは、セレクタ５４は、Ｈレベルの検出信号Ｋ１に応答して第１符号信号Ｓ１４を選択し、Ｌレベルの検出信号Ｋ１に応答して第２符号信号Ｓ１５を選択する。
【００５４】
符号信号Ｓ１４，Ｓ１５は、それぞれ加算器６２の符号情報、符号情報作成回路５３の符号情報である。即ち、セレクタ５４は、検出信号Ｋ１に応答して、加算器６２の符号情報又は符号情報作成回路５３の符号情報を選択し、その選択符号情報を選択符号信号Ｓ１６として誤差検出回路５５に出力する。
【００５５】
誤差検出回路５５には、演算結果としての信号Ｓ１３、選択符号情報としての選択符号信号Ｓ１６、第３基準信号ＲＥＦ３が入力される。第３基準信号ＲＥＦ３は、理想的なプリアンブルに対応してＦＷフィルタ６１から出力される出力信号Ｓ１１の特定ポイントにおける値を持つ。特定ポイントは、プリアンブルデータを読み出したリード信号ＲＤの位相とクロック信号ＣＬＫの位相が一致している理想的な状態において、そのクロック信号ＣＬＫに基づいてリード信号ＲＤをサンプリングしたポイントである。これらポイントのレベルは、プリアンブルデータに対応する特徴を持つ。第３基準信号ＲＥＦ３は、プリアンブルデータの特徴に対応するレベルに設定されている。
【００５６】
即ち、第３基準信号ＲＥＦ３と信号Ｓ１３の差がリード信号ＲＤとクロック信号ＣＬＫの位相誤差に対応する。従って、誤差検出回路５５は、演算結果である信号Ｓ１３の値と第３基準信号ＲＥＦ３のレベルの差を、リード信号ＲＤとクロック信号ＣＬＫの位相誤差とする。そして、誤差検出回路５５は、その位相誤差と選択符号情報（選択符号信号Ｓ１６）に基づく量（パルス幅）をパルス信号（制御信号）Ｓ１７をＴＲ−ＰＬＬ５６に出力する。
【００５７】
ＴＲ−ＰＬＬ５６は、入力される制御信号Ｓ１７に基づいて、生成するクロック信号ＣＬＫの位相をリード信号ＲＤの位相に引き込む、所謂位相引き込みを行う。詳述すると、ＴＲ−ＰＬＬ５６は、ループフィルタ６６と電圧制御発振器（ＶＣＯ）６７を含む。ループフィルタ６６は、誤差検出回路５５から出力されるパルス信号Ｓ１７を平滑した直流電圧を出力信号Ｓ１８としてＶＣＯ６７に出力する。ＶＣＯ６７は、ループフィルタ６６の出力信号Ｓ１８の電圧値に応じた周波数を持つクロック信号ＣＬＫを生成する。
【００５８】
上記のようにして、誤差検出回路５５は、加算器６２の出力信号Ｓ１３とクロック信号ＣＬＫの位相差に応じてループフィルタ４４の出力信号Ｓ１８の電圧値を上昇／下降させる。これにより、ＴＲ−ＰＬＬ５６は、ＶＣＯ６７から出力されるクロック信号ＣＬＫの周波数を、プリアンブルデータを読み出している時のリード信号ＲＤの周波数に一致させようとする、所謂引き込み動作する。
【００５９】
このクロック信号ＣＬＫにより、シフトレジスタ６３は、加算器６２から出力される第１符号信号Ｓ１４をクロック信号ＣＬＫのエッジに応答してサンプリングする。これにより、シフトレジスタ６３は、リード信号ＲＤのビット転送速度でサンプリングすることにより、前記磁気ディスク３３の記録データに対応する第１符号信号Ｓ１４を記憶する。
【００６０】
このようにして、ＴＲ−ＰＬＬ５６は、プリアンブルデータを読み出した信号に対してクロック信号ＣＬＫの位相引き込みを行う。そして、ＤＦＥ５１は、クロック信号ＣＬＫに基づいて、リード信号ＲＤから符号間干渉を取り除いた再生信号ＤＡＴＡを出力する。
【００６１】
次に、上記の信号処理回路３５の作用を、図４に従って説明する。
図４は、信号処理回路３５の動作フローチャートを示す。
先ず、プリアンブルパターンがＦＷフィルタ６１、加算器６２を介して、ＰＲ検出回路５２に入力される（ステップ１）。ＰＲ検出回路５２は、リード動作を開始し、入力された信号がプリアンブルデータか否かを判定する（ステップ２）。ＰＲ検出回路５２は、プリアンブルを検出（ステップ３）した場合、その加算結果に基づく検出信号Ｋ１を出力する。この検出信号Ｋ１に基づいて、セレクタ５４は、加算器６２から出力される符号情報である第１符号信号Ｓ１４を、選択符号信号Ｓ１６として誤差検出回路５５に出力する。これにより、誤差検出回路５５は、加算器６２から出力される第１符号情報に基づいてＴＲ−ＰＬＬ５６を制御するノーマルモードとなる（ステップ４）。即ち、誤差検出回路５５は、加算器６２の演算結果と符号情報（正・負）から位相誤差を検出し、その検出結果に基づく制御信号Ｓ１７をＴＲ−ＰＬＬ５６のループフィルタ６６へ出力する（ステップ５）。このようにして、ＴＲ−ＰＬＬ５６の位相制御が行われる。
【００６２】
一方、ステップ３においてプリアンブルが検出されなかった場合、符号情報作成回路５３は、加算器６２の演算結果（信号Ｓ１３）が一定レベル（第２基準信号ＲＥＦ２）以上か否かを判定し、その判定結果をトリガとして、位相誤差検出用の符号情報（正・負の情報）を発生する疑似ロック対策モードとなる（ステップ６）。その符号情報に基づく第２符号信号Ｓ１５は、セレクタ５４を介して誤差検出回路５５に入力される。誤差検出回路５５は、第２符号信号Ｓ１５，加算器５５の演算結果（信号Ｓ１３），第３基準信号ＲＥＦ３に基づいて検出した位相誤差にてＴＲ−ＰＬＬ５６を制御する（ステップ７）。即ち、誤差検出回路５５は、位相誤差を検出し、その検出結果に基づく制御信号Ｓ１７をＴＲ−ＰＬＬ５６のループフィルタ６６へ出力する（ステップ８）。ＴＲ−ＰＬＬ５６は、制御信号Ｓ１７に基づいて、クロック信号ＣＬＫの位相を合わせる。
【００６３】
このようにして、サンプルタイミングが修正されることにより、ＰＲ検出回路５２で、プリアンブルが検出されるようになる。そのプリアンブルが検出された後、ノーマルモードに切り替えられ、誤差検出回路５５は加算器６２から出力される符号情報（第１符号信号Ｓ１４）と演算結果（信号Ｓ１３）により位相誤差を検出する。
【００６４】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）プリアンブル検出回路５２は、ＤＦＥ５１の加算器６２から出力される演算結果と第１基準信号ＲＥＦ１とを比較し、その比較結果に基づく検出信号Ｋ１を出力する。符号情報作成回路５３は、演算結果と第２基準信号ＲＥＦ２とを比較し、その比較結果をトリガとして第２符号信号Ｓ１４を生成する。位相誤差検出回路５５は、セレクタ５４にて選択符号信号Ｓ１６として選択された第１符号信号Ｓ１４又は第２符号信号Ｓ１５と、演算結果である信号Ｓ１３及び第３基準信号ＲＥＦ３に基づいてリード信号ＲＤの位相誤差を検出し、その検出結果に基づく制御信号Ｓ１７を出力する。その制御信号Ｓ１７に基づいて、タイミングリカバリＰＬＬ５６は、クロック信号ＣＬＫの位相引き込みを行うようにした。その結果、ＦＷフィルタ６１の係数を変更する必要がなく、ＴＲ−ＰＬＬ５６の疑似ロックを防ぎ、安定度を高めることができる。このことは、引き込み帰還の長期化を防ぐと共に、高精度符号再生に寄与するところが大きい。
【００６５】
【発明の効果】
以上詳述したように、請求項１に記載の発明によれば、タイミングリカバリＰＬＬの疑似ロックを防ぐとともに、引き込み期間の長期化を防ぐことが可能なタイミングリカバリＰＬＬの制御方法を提供することができる。
【００６６】
また、請求項２に記載の発明によれば、タイミングリカバリＰＬＬの疑似ロックを防ぐとともに、引き込み期間の長期化を防ぐことが可能な信号処理回路を提供することができる。
【図面の簡単な説明】
【図１】 一実施形態のハードディスク装置の概略構成図。
【図２】 一実施形態の信号処理回路のブロック回路図。
【図３】 加算器の演算結果と符号情報の説明図。
【図４】 信号処理回路の動作を示すフローチャート。
【図５】 従来の信号処理回路のブロック回路図。
【符号の説明】
３５ 信号処理回路
５１ 判定帰還型等化器（ＤＦＥ）
５２ プリアンブル検出回路
５３ 符号情報作成回路
５４ セレクタ
５５ ＰＬＬ位相誤差検出回路
５６ タイミングリカバリＰＬＬ
６２ 加算器
ＣＬＫ クロック信号
Ｋ１ 検出信号
ＲＤ リード信号
ＲＥＦ１ 第１基準信号
ＲＥＦ２ 第２基準信号
ＲＥＦ３ 第３基準信号
Ｓ１３ 演算結果としての信号
Ｓ１４ 第１の符号情報としての第１符号信号
Ｓ１５ 第２の符号情報としての第２符号信号
Ｓ１６ 選択符号情報としての選択符号信号
Ｓ１７ 制御信号
Claims (2)
- 判定帰還型等化器の加算器から出力される演算結果と第１の符号情報に基づいて、記録媒体の情報を読み出したリード信号のうち、前記情報としてプリアンブルデータを読み出したプリアンブル信号に対してクロック信号の位相引き込みを行うタイミングリカバリＰＬＬの制御方法であって、
前記リード信号が前記プリアンブル信号か否かを検出し、その検出結果に基づいてプリアンブル信号を検出しない場合に前記演算結果と所定レベルの基準信号とを比較し、該基準信号以上の前記演算結果が２個連続した場合に、その現象をトリガとして前記演算結果に基づいて前記プリアンブル信号に対応する第２の符号情報を生成し、該第２の符号情報と前記演算結果に基づいて前記クロック信号に対する前記リード信号の位相誤差を検出し、その検出結果に基づいて前記クロック信号の位相引き込みを行うことを特徴とするタイミングリカバリＰＬＬの制御方法。 - 記録媒体からプリアンブルデータを読み出したリード信号に対してクロック信号の位相引き込みを行うタイミングリカバリＰＬＬと、前記クロック信号に基づいて前記記録媒体から記録データを読み出したリード信号から符号間干渉を取り除いた再生信号を出力する判定帰還型等化器と、を備えた信号処理回路であって、
前記判定帰還型等化器は、前記リード信号に基づく演算結果と第１の符号情報を出力する加算器を備え、
前記演算結果と第１の基準信号とを比較し、その比較結果に基づいて前記リード信号がプリアンブル信号か否かを判定し、その判定結果に基づく検出信号を出力するプリアンブル検出回路と、
前記演算結果と第２の基準信号とを比較し、前記第２の基準信号以上の前記演算結果が２個連続した場合に、その現象をトリガとし、該トリガにより前記演算結果に基づいて前記プリアンブルデータに対応する第２の符号情報を生成する符号情報作成回路と、
前記検出信号に基づいて前記第１の符号情報又は前記第２の符号情報を選択し、その選択符号情報を出力するセレクタと、
前記選択符号情報と前記演算結果と第３の基準信号とに基づいて前記クロック信号に対する前記リード信号の位相誤差を検出し、その検出結果に基づく制御信号を出力する位相誤差検出回路と、を備え、
前記タイミングリカバリＰＬＬは、前記制御信号に基づいて前記クロック信号の位相引き込みを行うことを特徴とする信号処理回路。
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