JP3946882B2 - 信号処理回路及び信号処理回路の制御方法 - Google Patents
信号処理回路及び信号処理回路の制御方法 Download PDFInfo
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
Description
【０００１】
【発明の属する技術分野】
本発明は、記録媒体から読み出したリード信号にクロック信号を引き込むタイミングリカバリＰＬＬと、クロック信号に基づいて記録媒体から読み出されたデータの符号再生を行う判定帰還型等化器を備えた信号処理回路及びその回路の制御方法に関するものである。
【０００２】
近年、記録媒体は、記録される情報の高密度化が進められるとともに、情報を読み出す速度の高速化が進められている。判定帰還型等化器は、記録媒体から読み出されたデータを、タイミングリカバリＰＬＬにて生成されるクロック信号に基づいて符号再生する。そのタイミングリカバリＰＬＬは、に基づいて、記録媒体に記録された引き込みパターン（プリアンブルデータ）に基づいて、判定帰還型等化器から出力される再生データのタイミングにクロック信号のタイミングを合わせる、所謂引き込み動作を行う。そのような判定帰還型等化器には、高速動作、高記録密度のための制御が要求されている。そのため、タイミングリカバリＰＬＬにおいても、引き込み時間の短縮、引き込みパターンのデータ量削減を行う必要がある。
【０００３】
【従来の技術】
図５は、従来の信号処理回路の一部回路図を示す。この信号処理回路１０は、アナログ−デジタル変換器（ＡＤＣ）１１、判定帰還型等化器１２、係数レジスタ１３，１４、ＰＬＬ位相誤差検出回路１５、タイミングリカバリＰＬＬ（ＴＲ−ＰＬＬ）１６、制御回路１７を含む。
【０００４】
ＡＤＣ１１は、ＴＲ−ＰＬＬ１６から入力されるクロック信号ＣＬＫに基づいて記録媒体から読み出されたデータであるアナログ信号をサンプリングすることにより、アナログ信号をデジタル信号に変換する。ＡＤＣ１１は、その変換結果を判定帰還型等化器１２に出力する。
【０００５】
判定帰還型等化器（ＤＦＥ：Decision Feedback Equalizer ）１２は、フォワード（ＦＷ）フィルタ２１、加算器２２、コンパレータ２３、シフトレジスタ２４、フィードバック（ＦＢ）フィルタ２５、インバータ回路２６、スイッチ２７，２８，２９を含む。
【０００６】
ＡＤＣ１１から出力されるデジタル信号は、ＦＷフィルタ２１に入力される。ＦＷフィルタ２１には、第１スイッチ２７を介して係数レジスタ１３，１４が接続される。第１係数レジスタ１３には、スタートアップ時、即ち読み出し動作の初期においてＦＷフィルタ２１にて用いる第１フィルタ係数（スタート値）が予め格納される。第２係数レジスタ１４には、通常動作時（プリアンブルデータ検出後）においてＦＷフィルタ２１にて用いる第２フィルタ係数（通常値）が予め格納される。ＦＷフィルタ２１には、第１スイッチ２７の切り替えにより、スタート値のフィルタ係数又は通常値のフィルタ係数が入力される。
【０００７】
ＦＷフィルタ２１は、第１フィルタ係数を用いて、読み出し動作の初期期間において、ＡＤＣ１１から入力される入力信号のＳ／Ｎ比を最大にするような波形の信号生成を行う。また、ＦＷフィルタ２１は、第２フィルタ値を用いて、通常動作時に、上記期間と同様に信号生成を行う。これにより、ＦＷフィルタ２１は、フィルタリング後の信号Ｓ１を加算器２２に出力する。
【０００８】
加算器２２は、ＦＷフィルタ２１の出力信号Ｓ１に、ＦＢフィルタ２５から出力される帰還信号Ｓ２の反転信号を加算演算する。即ち、加算器２２は、出力信号Ｓ１から帰還信号Ｓ２を減算演算する減算器として作用する。加算器２２は、演算結果を信号Ｓ３としてコンパレータ２３に出力する。
【０００９】
コンパレータ２３は、信号Ｓ３の電圧と基準電圧ＲＥＦを比較し、その比較結果に基づいて「１」又は「０」の判定信号Ｓ４を、第２スイッチ２８を介してシフトレジスタ２４に出力する。
【００１０】
シフトレジスタ２４は、コンパレータ２３から出力される判定信号Ｓ４を、クロック信号ＣＬＫに同期してサンプリングし、そのサンプリングデータを順次記憶する。これにより、シフトレジスタ２４は、標本化された過去の複数ビットのデータを記憶する。
【００１１】
シフトレジスタ２４に記憶されたデータ、詳しくはシフトレジスタの第１ビット目のレジスタに記憶されたデータ、即ちコンパレータ２３から出力される判定信号Ｓ４は、再生信号として出力される。記録媒体に書き込まれたデータである。即ち、ＤＦＥ１２は、記録媒体に書き込まれたデータを符号再生する。この再生信号ＤＡＴＡは、データ復号処理が施され、マイコン等の装置に出力される。
【００１２】
ＦＢフィルタ２５は、シフトレジスタ２４から入力される信号中に含まれる符号間干渉を取り除くように動作する。ＦＢフィルタ２５は、シフトレジスタ２４に記憶された複数ビットのデータに基づく帰還信号Ｓ２を出力する。その帰還信号Ｓ２は、第３スイッチ２９を介して加算器２２に出力する。
【００１３】
前記加算器２２の出力信号Ｓ３は、ＰＬＬ位相誤差検出回路（以下、検出回路という）１５に出力される。検出回路１５には、シフトレジスタ２４への入力信号Ｓ６が入力される。この入力信号Ｓ６は、第２スイッチ２８の切り替え動作により、コンパレータ２３の出力信号Ｓ４、又はインバータ回路２６の出力信号Ｓ５が入力される。
【００１４】
検出回路１５は、信号Ｓ３，Ｓ６に基づいて、読み出し信号の位相と、ＴＲ−ＰＬＬ１６にて生成されるクロック信号ＣＬＫの位相の誤差を検出し、その検出結果に応じた制御信号Ｓ７をＴＲ−ＰＬＬ１６に出力する。ＴＲ−ＰＬＬ１６は、入力される制御信号Ｓ７に基づいて、生成するクロック信号ＣＬＫの位相を読み出し信号の位相に引き込み、所謂位相引き込みを行う。このクロック信号ＣＬＫにより、シフトレジスタ２４は、コンパレータ２３の出力信号をクロック信号ＣＬＫのエッジに応答してサンプリングする。これにより、シフトレジスタ２４は、リード信号ＲＤのビット転送速度でサンプリングすることにより、前記磁気ディスクの記録データに対応する判定信号を記憶する。
【００１５】
制御回路１７は、シフトレジスタ２４から出力される信号ＤＡＴＡの状態と、読み出し動作の開始から読み出したバイト数に基づいて、各スイッチ２７〜２９の制御を行う。プリアンブルは所定のビット数が連続する繰り返しパターンのデータであり、記録媒体には、予め所定のデータ数のプリアンブルデータが格納されている。従って、読み出したプリアンブルデータのデータ数に基づいて、制御回路１７は、所定のタイミングにて各スイッチ２７〜２９を制御するように構成されている。
【００１６】
詳述すると、制御回路１７は、次のようにしてデータの読み出し時における制御を行う。
(1) 読み出し動作開始時において、制御回路１７は、第１スイッチ２７を第１係数レジスタ側、第２スイッチ２８をコンパレータ側、第３スイッチ２９をオフ、に制御する。これにより、ＦＷフィルタ２１は、第１係数レジスタ１３から入力される第１フィルタ係数（スタート値）を用いてＡＤＣ１１からの入力信号を波形整形する。この時、第３スイッチ２９がオフであるため、加算器２２は、ＦＷフィルタ２１の出力信号Ｓ１を出力する。従って、検出回路１５は、このＤＦＥ１２に入力される読み出し信号に基づく制御信号をＴＲ−ＰＬＬ１６に出力する。このようにして、ＴＲ−ＰＬＬ１６は、読み出し信号に基づいて位相引き込みを行う。
【００１７】
(2) 制御回路１７は、シフトレジスタ２４から入力される信号ＤＡＴＡに基づいて、プリアンブルデータの特徴を示すビット列（この場合は、”+++”又は”---”）を所定回数（例えば３回）入力すると、次の制御を行う。即ち、制御回路１７は、第１スイッチ２７を第２係数レジスタ側、第２スイッチ２８をインバータ側、第３スイッチ２９をオン、に制御する。尚、”＋”はサンプリングしたリード信号ＲＤの電圧が基準電圧ＲＥＦよりも高いことを示し、”−”はそれが低いことを示す。
【００１８】
ＦＷフィルタ２１は、第２係数レジスタ１４から入力される第２フィルタ係数（通常値）を用いてＡＤＣ１１からの入力信号を波形整形する。シフトレジスタ２４の出力信号は、インバータ回路２６により反転される。シフトレジスタ２４は、その反転信号を第２スイッチ２８を介して入力する。従って、シフトレジスタ２４は、プリアンブルデータの特徴を示すビット列”+++---”を、繰り返し記憶する。これにより、シフトレジスタ２４は、その記憶データをプリアンブルデータに初期化する。
【００１９】
加算器２２は、オンした第３スイッチ２９を介してＦＢフィルタ２５から出力される出力信号Ｓ２を入力する。即ち、制御回路１７は、ＤＦＥ１２のフィードバックループをオンに制御する。これにより、加算器２２は、読み出し信号ＲＤに基づいてＦＷフィルタ２１から出力される信号Ｓ１と、ＦＢフィルタ２５を介して帰還される信号Ｓ２を演算し、その演算結果を信号Ｓ３としてコンパレータ及び検出回路１５に出力する。
【００２０】
(3) 制御回路１７は、上記(2) に示す制御の後、シフトレジスタ２４から入力されるデータ数をカウントする。そして、制御回路１７は、そのカウント値に基づいて、所定データ数経過後（例えば５バイト後）に、ＴＲ−ＰＬＬ１６における周波数引き込みをイネーブルにする。
【００２１】
(4) 制御回路１７は、上記(3) に示す制御の後、シフトレジスタ２４から入力されるデータ数をカウントする。そして、制御回路１７は、そのカウント値に基づいて、所定データ数経過後（例えば６バイト後）に、第１スイッチ２７を第２係数レジスタ側、第２スイッチ２８をコンパレータ側、第３スイッチ２９をオン、に制御する。
【００２２】
このようにして、ＴＲ−ＰＬＬ１６は、クロック信号ＣＬＫの位相引き込みを行う。そして、ＤＦＥ１２は、クロック信号ＣＬＫに基づいて、符号間干渉を取り除いた再生信号を出力する。
【００２３】
【発明が解決しようとする課題】
ところで、記録媒体から情報を読み出す読み出し速度を高速化する、又は記録媒体を高密度化すると、プリアンブルデータを読み出す期間が短くなる。即ち、図５のＴＲ−ＰＬＬ１６が引き込みを行う時間が短くなる。このことは、制御回路１７の制御間隔を短くする。しかし、制御回路１７は、ＴＲ−ＰＬＬ１６の引き込みのために、ＦＷフィルタ２１の設定変更、フィードバックループのオン／オフ制御、シフトレジスタのプリアンブル同期、フィードバックループの初期化を行わなければならない。
【００２４】
このことは、制御回路１７において制御タイミングのズレを引き起こす原因となる。これにより、ＴＲ−ＰＬＬ１６は、引き込み動作を確実に行うことができなくなる。このため、読み出しが確実に行われないため、再び読み出し動作を最初から行わなければならず、読み出し時間の増加を招いていた。
【００２５】
また、制御回路１７は、各制御のタイミングを、プリアンプルのデータ数のみで行っている。即ち、制御回路１７は、クロック信号ＣＬＫの位相が読み出し信号のそれと早い段階で略一致していても、所定のデータ数が入力されるまで次の制御を行わない。このことは、ＴＲ−ＰＬＬ１６における位相引き込み期間を長くする。
【００２６】
また、位相制御は、クロック信号ＣＬＫの位相を進めるための制御と、その位相を遅らす制御を含む。そのため、クロック信号ＣＬＫの位相引込が十分に行われない段階でフィードバックループをオンにする、即ち第３スイッチ２９をオンにすると、ＴＲ−ＰＬＬ１６において疑似ロックに陥る場合がある。
【００２７】
詳述すれば、プリアンブルの判定は、コンパレータ２３にて行う。そのため、位相引込が十分ではない段階において、加算器２２において信号Ｓ２が所望の値よりも大きくなる可能性を含んでいる。その結果、プリアンブルデータが、本来の状態から”++----”のようにずれる場合がある。これによる位相制御の制御量は、位相を進める制御量と、位相を遅らす制御量が同じとなる。この結果、ＴＲ−ＰＬＬ１６は、読み出し信号ＲＤの周波数からずれた周波数において安定したクロック信号ＣＬＫを生成することになる。
【００２８】
このように、ＴＲ−ＰＬＬ１６が疑似ロックすることにより、読み出し動作をやり直さなければならなくなる。このことは、読み出し速度を遅くする。また、疑似ロックを防ぐ為には引き込みに必要なプリアンブルのデータ数を多くする。これにより、記録媒体の記録密度を低くするとともに、読み出し速度を遅くする。
【００２９】
本発明は上記問題点を解決するためになされたものであって、その目的はタイミングリカバリＰＬＬの疑似ロックを防ぐことのできる信号処理回路及び信号処理回路の制御方法を提供することにある。
【００３０】
【課題を解決するための手段】
請求項１に記載の発明によれば、判定帰還型等化器の前置フィルタの出力信号と帰還フィルタの帰還信号をループ制御回路にて監視し、その監視結果に基づいて帰還フィルタを含む帰還ループをオンオフ制御することで、出力信号と帰還信号に基づいて判定回路から出力される判定信号にクロック信号の位相引き込みを行うタイミングリカバリＰＬＬにおける疑似ロックが防止される。
【００３１】
帰還ループのオンオフ制御は、請求項１に記載の発明のように、帰還フィルタと判定回路の間にスイッチが挿入接続され、このスイッチをループ制御回路が出力する制御信号にてオンオフすることによりなされる。
【００３２】
判定帰還型等化器は、請求項１に記載の発明のように、シフトレジスタに格納した判定信号を再生信号として出力する。この再生信号に基づいて、ループ制御回路は、前置フィルタの出力信号の値と帰還信号の値の差を演算し、再生信号に基づいて特定した制御ポイントにおいて演算結果が所定の範囲内か否かを判断し、その判断結果に基づいて、演算結果が所定の範囲内にあるときに帰還ループがオンに制御される。
【００３３】
請求項１に記載の発明のように、判定信号とクロック信号の位相誤差を検出し、検出した位相誤差に対応する制御量を持つ制御信号を出力する検出回路が備えられる。タイミングリカバリＰＬＬは検出回路から出力される制御信号の制御量に基づく周波数を持つクロック信号を生成し、検出回路は、ループ制御回路から出力される監視結果に基づく制御信号に応答し、制御量を生成するための位相誤差ゲインを変更することにより、引き込み時間が短縮される。
【００３４】
位相誤差ゲインは、請求項２に記載の発明のように、検出回路に入力されるプリアンブルを読み出したリード信号に基づいて前置フィルタから出力される出力信号の制御ポイントにおける値を持つ第１基準信号と、プリアンブルを読み出したリード信号に基づいて判定回路から出力される判定信号の制御ポイントにおける値を持つ第２基準信号が入力される。検出回路は、ループ制御回路から入力される制御信号に基づいて、第１又は第２基準信号と判定信号の差を制御量として持つ制御信号をパルスとしてタイミングリカバリＰＬＬに出力することで、容易に変更される。
【００３５】
ループ制御回路には、請求項３に記載の発明のように、前置フィルタの出力信号の値と帰還信号の値の差を演算し、その演算結果を出力する加算器と、加算器の演算結果と所定の範囲を示す値を比較する比較器と、が備られ、この比較器の比較結果に基づいて帰還ループが制御される。
【００３６】
比較器には、請求項４に記載の発明のように、所定の範囲を設定するための最小値と最大値とが予め格納され、帰還ループを制御するときに帰還信号の量が所望の値となることで、この帰還信号によりシフトレジスタを初期化することができる。
【００３７】
請求項５に記載の発明によれば、判定帰還型等化器における前置フィルタの出力信号と帰還フィルタの帰還信号を監視し、該監視結果に基づいて帰還フィルタを含む帰還ループをオンオフ制御することで、リード信号にクロック信号の位相引き込みを行うタイミングリカバリＰＬＬにおける疑似ロックが防止される。
【００３８】
帰還ループは、請求項５に記載の発明のように、前置フィルタの出力信号の値と帰還信号の値の差を演算し、再生信号に基づいて特定した制御ポイントにおいて演算結果が所定の範囲内か否かを判断し、その判断結果に基づいて、演算結果が所定の範囲内にあるときにオンに制御される。
【００３９】
クロック信号は、請求項５に記載の発明のように、タイミングリカバリＰＬＬにて判定信号とクロック信号の位相誤差に対応する制御量に基づく周波数を持つように生成される。そして、監視結果に基づく制御信号に応答し、制御量を生成するための位相誤差ゲインが変更される。
【００４０】
位相誤差ゲインは、請求項６に記載の発明のように、プリアンブルを読み出したリード信号に基づいて前置フィルタから出力される出力信号の制御ポイントにおける値を持つ第１基準信号と、プリアンブルを読み出したリード信号に基づいて判定器から出力される判定信号の制御ポイントにおける値を持つ第２基準信号が予め設定され、第１又は第２基準信号と判定信号の差を制御量として持つ制御信号をパルスとしてタイミングリカバリＰＬＬに出力することで変更される。
【００４１】
帰還ループは、請求項７に記載の発明のように、前置フィルタの出力信号の値と帰還信号の値の差が演算され、該演算結果と所定の範囲を示す値が比較し、該比較結果に基づいて制御される。
【００４２】
所定の範囲は、請求項８に記載の発明のように、予め設定された最小値と最大値とにより設定され、これにより、帰還ループを制御するときの帰還信号の値を所望の値にすることができ、この帰還信号によりシフトレジスタを初期化することができる。
【００４４】
【発明の実施の形態】
以下、本発明を具体化した一実施の形態を図１〜図４に従って説明する。
尚、説明の便宜上、図５と同様の構成については同一の符号を付してその説明を一部省略する。
【００４５】
図１は、ハードディスク装置の概略構成を示す。
ハードディスク装置３１は、ホストコンピュータ３２に接続されている。ハードディスク装置３１は、ホストコンピュータ３２の書き込み要求に応答し、ホストコンピュータ３２から入力される記録データを記録媒体としての磁気ディスク３３に記録する。また、ハードディスク装置３１は、ホストコンピュータ３２の読み出し要求に応答し、磁気ディスク３３に記録された格納データを読み出し、ホストコンピュータ３２に出力する。
【００４６】
ハードディスク装置３１は、磁気ディスク３３、第１，第２モータＭ１，Ｍ２、ヘッド装置３４、信号処理回路３５、サーボ回路３６、マイクロプロセッサ（ＭＰＵ）３７、メモリ（ＲＡＭ）３８、ハードディスクコントローラ（ＨＤＣ）３９、インタフェース回路４０を含む。各回路３５〜４０は、バス４１に接続されている。
【００４７】
磁気ディスク３３は、第１モータＭ１により一定の回転数にて回転駆動される。ヘッド装置３４は、第２モータＭ２により磁気ディスク３３の半径方向に位置制御される。ヘッド装置３４は、磁気ディスク３３に記録された情報を読み出してリード信号ＲＤとして信号処理回路３５に出力する。
【００４８】
信号処理回路（リード／ライトチャネルＩＣと呼ばれる）３５は、リード信号ＲＤを、そのリード信号ＲＤに同期してサンプリングしてディジタル信号に変換する。信号処理回路３５は、変換後のディジタル信号に復号処理を施し、その処理後の信号を出力する。
【００４９】
サーボ回路３６は、バス４１を介して信号処理回路３５の出力信号が入力される。サーボ回路３６は、第１モータＭ１を制御し、磁気ディスク３３を一定速度にて回転駆動させる。サーボ回路３６は、出力信号に含まれるサーボのための情報に基づいて、第２モータＭ２を制御し、ヘッド装置３４を目的のトラックにオントラックさせる。
【００５０】
ＭＰＵ３７は、ＲＡＭ３８に予め記憶されたプログラムデータに基づいて、ホストコンピュータ３２から入力される書き込み／読み出し処理等のためのコマンドを解析し、バス４１を介してＨＤＣ３９等に制御のための信号を出力する。ＨＤＣ３９は、ＭＰＵ３７から入力される信号に基づいて、信号処理回路３５、サーボ回路３６を制御する。ＨＤＣ３９は、バス４１を介して信号処理回路３５の出力信号を入力する。
【００５１】
ＨＤＣ３９は、入力されたデータを所定のバイト数よりなるセクタ単位に組み立て、その組み立てたセクタ毎に例えばＥＣＣ(Error Correcting Code )誤り訂正処理等の処理を行い、その処理後のデータをバス４１を介してインタフェース回路４０に出力する。インタフェース回路４０は、所定の通信方式に基づいてＨＤＣ３９の出力データを変換して読み出しデータとしてホストコンピュータ３２へ出力する。
【００５２】
図２は、信号処理回路３５を構成するデータ読み出し回路のブロック回路図を示す。
信号処理回路３５は、アナログ−デジタル変換回路（ＡＤＣ）１１、判定回路としての判定帰還型等化器（ＤＦＥ:Decision Feedback Equalizer）５１、フィードバックループ制御回路５２、ＰＬＬ位相誤差検出回路５３、タイミングリカバリＰＬＬ（ＴＲ−ＰＬＬ）５４、シーケンス制御回路５５を含む。
【００５３】
ＡＤＣ１１は、ＴＲ−ＰＬＬ５４から入力されるクロック信号ＣＬＫに基づいて記録媒体から読み出されたデータであるアナログ信号をサンプリングすることにより、リード信号ＲＤをデジタル信号に変換する。ＡＤＣ１１は、その変換結果を判定帰還型等化器５１に出力する。
【００５４】
ＤＦＥ５１は、フォワード（ＦＷ）フィルタ（前置フィルタ）６１、加算器６２、シフトレジスタ６３、フィードバック（ＦＢ）フィルタ（帰還フィルタ）６４、スイッチ６５を含む。
【００５５】
ＡＤＣ１１から出力されるデジタル信号は、ＦＷフィルタ６１に入力される。ＦＷフィルタ６１は、任意の伝達特性を持つデジタルフィルタである。ＦＷフィルタ６１は、シーケンス制御回路５５から入力されるリードゲート信号ＲＧに応答し、ＡＤＣ１１から入力される入力信号のＳ／Ｎ比を最大にするような波形の信号生成を行う。ＦＷフィルタ６１は、フィルタリング後の信号Ｓ１１を加算器６２に出力する。
【００５６】
加算器６２は、図５に示す従来の加算器２２とコンパレータ２３の機能を併せ持つ。即ち、加算器６２は、ＦＷフィルタ６１の出力信号Ｓ１１に、ＦＢフィルタ６４から出力される帰還信号Ｓ１２の反転信号を加算演算する。即ち、加算器６２は、出力信号Ｓ１１から帰還信号Ｓ１２を減算演算する減算器として作用する。更に、加算器６２は、演算結果の値と基準電圧ＲＥＦ（図示略）を比較し、その比較結果に基づいて「１」又は「０」の判定信号Ｓ１３をシフトレジスタ６３に出力する。
【００５７】
シフトレジスタ６３は、加算器６２から出力される判定信号Ｓ１３を、クロック信号ＣＬＫに同期してサンプリングし、そのサンプリングデータを順次記憶する。これにより、シフトレジスタ６３は、標本化された過去の複数ビットのデータを記憶する。
【００５８】
シフトレジスタ６３に記憶されたデータ、詳しくはシフトレジスタの第１ビット目のレジスタに記憶されたデータ、即ち加算器６２から出力される判定信号Ｓ１３は、再生信号ＤＡＴＡとして出力される。これは、記録媒体に書き込まれたデータである。即ち、ＤＦＥ５１は、記録媒体に書き込まれたデータを符号再生する。この再生信号ＤＡＴＡは、データ復号処理が施され、マイコン等の装置に出力される。
【００５９】
ＦＢフィルタ６４は、シフトレジスタ６３から入力される信号中に含まれる符号間干渉を取り除くように動作する。ＦＢフィルタ６４は、シフトレジスタ６３に記憶された複数ビットのデータに基づく帰還信号Ｓ１２を出力する。その帰還信号Ｓ１２は、スイッチ６５を介して加算器６２に出力される。
【００６０】
前記加算器６２の出力信号Ｓ１３は、ＰＬＬ位相誤差検出回路（以下、検出回路という）５３に出力される。検出回路５３には、第１，第２基準信号ＲＥＦ１，ＲＥＦ２が入力される。
【００６１】
第１基準信号ＲＥＦ１は、プリアンブルを読み出したリード信号ＲＤに基づいて前記前置フィルタから出力される理想的な出力信号Ｓ１１の制御ポイントにおける値を持つ。第２基準信号ＲＥＦ２は、プリアンブルを読み出したリード信号ＲＤに基づいて前記判定器から出力される理想的な判定信号Ｓ１３の制御ポイントにおける値を持つ。
【００６２】
検出回路５３は、出力信号Ｓ１３と第１又は第２基準信号ＲＥＦ１，ＲＥＦ２に基づいて、読み出し信号の位相と、ＴＲ−ＰＬＬ５４にて生成されるクロック信号ＣＬＫの位相の誤差を検出し、その検出結果に応じた制御信号Ｋ１をＴＲ−ＰＬＬ５４に出力する。ＴＲ−ＰＬＬ５４は、入力される制御信号Ｋ１に基づいて、生成するクロック信号ＣＬＫの位相をリード信号ＲＤの位相に引き込む、所謂位相引き込みを行う。このクロック信号ＣＬＫにより、シフトレジスタ６３は、加算器６２から出力される判定信号Ｓ１３をクロック信号ＣＬＫのエッジに応答してサンプリングする。これにより、シフトレジスタ６３は、リード信号ＲＤのビット転送速度でサンプリングすることにより、前記磁気ディスク３３の記録データに対応する判定信号を記憶する。
【００６３】
シフトレジスタ６３から出力される信号ＤＡＴＡは、フィードバックループ制御回路（以下、ループ制御回路という）５２に入力される。
ループ制御回路５２は、入力されるイネーブル信号ＥＮＢに基づいて活性化し、ＤＦＥ５１のフィードバックループ、ＴＲ−ＰＬＬ５４、検出回路５３を制御する機能を持つ。ループ制御回路５２は、ＦＷフィルタ６１の出力信号Ｓ１１の値と、ＦＢフィルタ６４の出力信号Ｓ１２の値を監視する。ループ制御回路５２は、シフトレジスタ６３から出力される信号ＤＡＴＡに基づいて、制御ポイントを特定する。そして、ループ制御回路５２は、制御ポイントにおける監視結果に基づいてフィードバックループ，ＴＲ−ＰＬＬ５４，位相比較ゲインを制御する機能を持つ。
【００６４】
ループ制御回路５２は、ＦＷフィルタ６１の出力信号Ｓ１１の値（ＦＷ）からＦＢフィルタ６４の出力信号Ｓ１２の値（ＦＢ）を減算した結果である”ＦＷ−ＦＢ”値が所定の範囲内にあるか否かを常に監視する。ループ制御回路５２は、信号ＤＡＴＡの値が「０→１」又は「１→０」のようにデータが遷移するポイントを制御ポイントとして特定する。
【００６５】
ループ制御回路５２は、制御ポイントにおいて、”ＦＷ−ＦＢ”値が所定の範囲内である時に制御信号Ｋ２を出力する。スイッチ６５は、その制御信号Ｋ２に応答してオン／オフする。即ち、ループ制御回路５２は、制御信号Ｋ２により、スイッチ６５をオン／オフ制御する。ループ制御回路５２は、スイッチ６５の状態により、ＤＦＥ５１のフィードバックループをオン／オフ制御する。
【００６６】
このように、制御ポイントにおける”ＦＷ−ＦＢ”値は、位相ズレの方向（進み又は遅れ）を特定する。即ち、ループ制御回路５２は、制御ポイントにおける信号ＤＡＴＡの位相の方向と、”ＦＷ−ＦＢ”値が示す位相の方向が一致する場合に、フィードバックループをオンする。これにより、ループ制御回路５２は、ＴＲ−ＰＬＬ５４における疑似ロックを防止する。
【００６７】
また、制御ポイントにおける"ＦＷ−ＦＢ"値は、位相のズレ量に対応する。
従って、ループ制御回路５２は、従来のように所定のデータ数を入力するまで待つことなく、位相のズレ量に応じてフィードバックループをオンに制御する。このことは、フィードバックループをオンした後の制御開始を早くし、読み出し期間を短縮する。
【００６８】
ループ制御回路５２は、前記監視結果に基づいて、ＴＲ−ＰＬＬ５４に制御信号Ｋ３を出力する。ＴＲ−ＰＬＬ５４は、制御信号Ｋ３に応答し、フィードバックループがオフの状態においてＰＬＬ引き込み動作を開始する。このことは、ＴＲ−ＰＬＬ５４における引き込み期間を短くする。
【００６９】
ループ制御回路５２は、前記監視結果に基づいて、検出回路５３に制御信号Ｋ４を出力する。検出回路５３は、制御信号Ｋ４に応答し、位相比較ゲインを通常動作時よりも大きくする。このことは、ＴＲ−ＰＬＬ５４に入力される位相誤差に対応する制御量を多くする、即ち、位相引き込みの制御量を多くするため、引き込み期間を短くする。
【００７０】
ループ制御回路５２は、加算器６６と比較器６７を含む。加算器６６にはＦＷフィルタ６１の出力信号Ｓ１１と、ＦＢフィルタ６４の出力信号Ｓ１２が入力される。加算器６６は、出力信号Ｓ１１と帰還信号Ｓ１２の反転信号を加算演算する。即ち、加算器６６は、出力信号Ｓ１１から帰還信号Ｓ１２を減算演算する減算器として作用する。これにより、ループ制御回路５２は、演算結果として”ＦＷ−ＦＢ”値を得る。加算器６６は、演算結果を比較器６７に出力する。
【００７１】
比較器６７には、前記演算結果と、シフトレジスタ６３から出力されるデータＤＡＴＡが入力される。比較器６７には、予め判定値ｍｉｎ，ｍａｘが格納されている。判定値ｍｉｎは範囲を指定するための最小値であり、判定値ｍａｘは範囲を指定するための最大値である。
【００７２】
比較器６７は、演算結果の値と、判定値ｍｉｎ，ｍａｘを比較する。これにより、ループ制御回路５２は、演算結果即ち”ＦＷ−ＦＢ”値が、判定値ｍｉｎ，ｍａｘにより設定される範囲に入っているか否かを判断する。比較器６７は、この判断結果に基づいて、前記制御信号Ｋ２〜Ｋ４を出力する。
【００７３】
検出回路５３には、前記制御信号Ｋ４、基準信号ＲＥＦ１，ＲＥＦ２が入力される。第１，第２基準信号ＲＥＦ１，ＲＥＦ２は、ＴＲ−ＰＬＬ５４を制御する位相ゲインに対応する。第１基準信号ＲＥＦ１は、理想的なプリアンブルに対応してＦＷフィルタ６１から出力される出力信号Ｓ１１の特定ポイントにおける値、即ち、信号Ｓ１１の値が「０→１」又は「１→０」と遷移するポイントにおける値を持つ。第２基準信号ＲＥＦ２は、フィードバックループをオンした後、加算器６２から出力される信号Ｓ１３の特定ポイントにおける値を持つ。この第２基準信号ＲＥＦ２の値は、第１基準信号ＲＥＦ１の値よりも小さい。これにより、検出回路５３は、第１基準信号ＲＥＦ１を用いた位相制御におけるゲインを、第２基準信号ＲＥＦ２を用いたそれよりも大きくする。
【００７４】
検出回路５３は、基準信号ＲＥＦ１，ＲＥＦ２を用いて位相誤差検出を行い、その位相誤差に対応する量を持つパルス信号（制御信号）Ｋ１をＴＲ−ＰＬＬ５４に出力する。
【００７５】
ＴＲ−ＰＬＬ５４は、ループフィルタ６８と電圧制御発振器（ＶＣＯ）６９を含む。ループフィルタ６８は、検出回路５３から出力されるパルス信号Ｋ１を平滑した直流電圧を出力信号Ｋ１１としてＶＣＯ６９に出力する。ＶＣＯ６９は、ループフィルタ６８の出力信号Ｋ１１の電圧値に応じた周波数を持つクロック信号ＣＬＫをＡＤＣ１１、検出回路５３、シフトレジスタ６３に出力する。
【００７６】
上記のようにして、検出回路５３は、加算器６２の出力信号Ｓ１３とクロック信号ＣＬＫの位相差に応じてループフィルタ４４の出力信号Ｋ１１の電圧値を上昇／下降させる。これにより、ＴＲ−ＰＬＬ５４は、ＶＣＯ６９から出力されるクロック信号ＣＬＫの周波数を、プリアンブルデータを読み出している時のリード信号ＲＤの周波数に一致させようとする、所謂引き込み動作する。
【００７７】
シーケンス制御回路５５には、図１のＭＰＵ３７から読み出しを制御するための制御信号が入力される。シーケンス制御回路５５は、制御信号に基づいて活性化すると、所定の読み出しシーケンスに従って前記リードゲート信号ＲＧ、イネーブル信号ＥＮＢを出力する。これにより、シーケンス制御回路５５は、上記の各回路５１〜５４を制御する。
【００７８】
このようにして、ＴＲ−ＰＬＬ５４は、クロック信号ＣＬＫの位相引き込みを行う。そして、ＤＦＥ５１は、クロック信号ＣＬＫに基づいて、符号間干渉を取り除いた再生信号ＤＡＴＡを出力する。
【００７９】
次に、上記の信号処理回路３５の作用を、図３，４に従って説明する。
図３は、信号処理回路３５の動作フローチャートを示す。図４は、信号処理回路３５のタイミングチャートを示す。
【００８０】
先ず、図２のシーケンス制御回路５５は、図１のＭＰＵ３７から制御信号が入力されると、図４の時刻Ｔ１においてリードゲート信号ＲＧを活性化（ＯＮ）（図４ではＨレベル）にする（ステップ１）。ＦＷフィルタ６１は、活性化したリードゲート信号ＲＧに応答し、ＡＤＣ１１から入力される信号をフィルタリングし、その結果を信号Ｓ１１として出力する。
【００８１】
ループ制御回路５２は、フィードバックループ、ＰＬＬ制御をオフにする（ステップ２）。これにより、シフトレジスタ６３は、プリアンブルデータに基づいてＦＷフィルタ６１から出力される信号Ｓ１１が、加算器６２を介して符号ビットとして順次格納される。
【００８２】
次に、シーケンス制御回路５５は、時刻Ｔ２においてイネーブル信号ＥＮＢを活性化（図４ではＨレベル）する（ステップ３）。ループ制御回路５２は、活性化したイネーブル信号ＥＮＢに応答し、制御信号Ｋ４を検出回路５３に出力する。検出回路５３は、その制御信号Ｋ４に応答して第１基準信号ＲＥＦ１に基づく位相誤差量を持つ信号Ｋ１を出力する（ステップ４）。ループフィルタ６８は、制御信号Ｋ１に応答して、フィードバックループがオフしている状態に対応するフィルタ定数をセットする（ＦＢ−ＯＦＦ ｓｅｔ）。
【００８３】
この信号Ｋ１は、ループ制御回路５２からの制御により位相誤差ゲインが大きい。このため、検出回路５３は、位相ゲインにより大きな制御量を持つ信号Ｋ１を出力する。この信号Ｋ１は、ループフィルタ６８により平滑化される。従って、ループフィルタ６８は、位相誤差に応じて信号Ｋ１の出力時間を、通常動作のそれよりも長くする。これにより、ＶＣＯは、通常動作時よりも早く位相を合わせる、所謂位相引き込みを短時間で行うことができる。このようにして、ＴＲ−ＰＬＬ５４は、加算器６２の出力信号Ｓ１３（符号判定結果、再生結果）に対してクロック信号ＣＬＫの位相を合わせる急速引き込み動作を行う。
【００８４】
ループ制御回路５２の比較器６７は、加算器６６の演算結果である”ＦＷ−ＦＢ”値と判定値ｍｉｎ，ｍａｘを比較する。そして、比較器６７は、所定の制御ポイントにおいて”ＦＷ−ＦＢ”値が判定値ｍｉｎ，ｍａｘの範囲内にあるか否かを判断する（ステップ５）。
【００８５】
範囲内にない場合、ループ制御回路５２は、ステップ５をループする、即ち制御ポイントにおいて”ＦＷ−ＦＢ”値が判定値ｍｉｎ，ｍａｘの範囲内となるまで待つ。そして、制御ポイントにおいて”ＦＷ−ＦＢ”値が所定範囲内になる（図４の時刻Ｔ３）と、比較器６７は、活性化（図４ではＨレベル）した制御信号Ｋ２を出力し、スイッチ６５をＯＮ、即ちフィードバックループをオンに制御する（ステップ６）。
【００８６】
この制御信号Ｋ２を受け、検出回路５３は、第２基準信号ＲＥＦ２用いて誤差検出を行う。ループフィルタ６８は、制御信号Ｋ２に応答し、フィードバックループをオンした状態に対応する定数をセットする（ＦＢ−ＯＮ ｓｅｔ）。このようにして、ＴＲ−ＰＬＬ５４は、通常の引き込み動作を行う（ステップ７）。
【００８７】
シーケンス制御回路５５は、時刻Ｔ３から所定期間経過した時刻Ｔ４になると、制御信号ＴＲを活性化（図４ではＨレベル）する（ステップ８）。これにより、ＴＲ−ＰＬＬ５４は、ＰＬＬループを制御する（ＴＲＣＯＮ）。
【００８８】
検出回路５３は、制御信号ＴＲに応答し、第２基準信号ＲＥＦ２に基づいて位相誤差検出を行う。ループフィルタ６８は、追従動作に対応するループ定数をセットする（追従ｓｅｔ）（ステップ９）。この時のループ定数は、プリアンブルデータに続いて入力されるシンクバイト（ＳＢ）、記録データ（ＤＡＴＡ）においても、引き込んだクロック信号ＣＬＫの周波数が所定値からはずれにくくするような値を持つ。
【００８９】
次に、シーケンス制御回路５５は、シンクバイト（ＳＢ）を検出すると、そのシンクバイト検出信号を図１のＭＰＵ３７に出力する。ＭＰＵ３７は、シンクバイト検出信号を入力すると、信号処理回路３５から入力されるシンクバイトに続くビットデータを記録データとして扱い、この記録データに対する処理を行う（ステップ１０）。
【００９０】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）判定帰還型等化器５１のＦＷフィルタ６１から出力される出力信号Ｓ１１とＦＢフィルタ６４から出力される帰還信号Ｓ１２をループ制御回路５４にて監視し、その監視結果に基づいてＦＢフィルタ６４を含む帰還ループをオンオフ制御するようにした。この結果、出力信号Ｓ１１と帰還信号Ｓ１２に基づいて加算器６２から出力される判定信号Ｓ１３にクロック信号ＣＬＫの位相引き込みを行うタイミングリカバリＰＬＬ５４における疑似ロックを防ぐことができる。
【００９１】
（２）ループ制御回路５２の比較器６７に所定の範囲を設定するための最小値と最大値となる判定ｍｉｎ，ｍｉｘを予め記憶する。そして、シフトレジスタ６３から出力される再生信号ＤＡＴＡにより特定する制御ポイントにおいて、加算器６６から出力されるＦＷフィルタ６１の出力信号Ｓ１１とＦＢフィルタ６４の帰還信号Ｓ１２の差の値が所定の範囲内にあるときに帰還ループをオンに制御するようにした。この時に加算器６６から出力される信号の値は、帰還ループの加算器６２から出力される判定信号Ｓ１３の値と同じである。従って、帰還ループをオンした時に入力される判定信号Ｓ１３の値を所定の範囲内にすることができる。これにより、シフトレジスタ６３を所望の値で初期化することができ、それにより帰還ループにおける過応答が押さえられる。その結果、ＴＲ−ＰＬＬ５４における位相引き込み時間を短縮することができる。
【００９２】
（３）ＴＲ−ＰＬＬ５４において位相引き込み時間を短縮することで、磁気ディスク３３に記憶するプリアンブルデータのデータ量を少なくすることが可能となる。これにより、記録データを格納する領域が多くなるため、磁気ディスク３３の記録密度を高くすることができる。
【００９３】
【発明の効果】
以上詳述したように、本発明によれば、タイミングリカバリＰＬＬの疑似ロックを防ぐことが可能な信号処理回路及び信号処理回路の制御方法を提供することができる。
【図面の簡単な説明】
【図１】 一実施形態のハードディスク装置の概略構成図。
【図２】 一実施形態の信号処理回路のブロック回路図。
【図３】 信号処理回路の動作を示すフローチャート。
【図４】 信号処理回路のタイミング図。
【図５】 従来の信号処理回路のブロック回路図。
【符号の説明】
５１ 判定帰還型等化器（ＤＦＥ）
５２ ループ制御回路
５３ 位相誤差検出回路
５４ タイミングリカバリＰＬＬ（ＴＲ−ＰＬＬ）
６１ フォワードフィルタ（前置フィルタ）
６４ フィードバックフィルタ（帰還フィルタ）
ＣＬＫ クロック信号
ＲＤ リード信号
Ｓ１１ 出力信号
Ｓ１２ 帰還信号
【発明の属する技術分野】
本発明は、記録媒体から読み出したリード信号にクロック信号を引き込むタイミングリカバリＰＬＬと、クロック信号に基づいて記録媒体から読み出されたデータの符号再生を行う判定帰還型等化器を備えた信号処理回路及びその回路の制御方法に関するものである。
【０００２】
近年、記録媒体は、記録される情報の高密度化が進められるとともに、情報を読み出す速度の高速化が進められている。判定帰還型等化器は、記録媒体から読み出されたデータを、タイミングリカバリＰＬＬにて生成されるクロック信号に基づいて符号再生する。そのタイミングリカバリＰＬＬは、に基づいて、記録媒体に記録された引き込みパターン（プリアンブルデータ）に基づいて、判定帰還型等化器から出力される再生データのタイミングにクロック信号のタイミングを合わせる、所謂引き込み動作を行う。そのような判定帰還型等化器には、高速動作、高記録密度のための制御が要求されている。そのため、タイミングリカバリＰＬＬにおいても、引き込み時間の短縮、引き込みパターンのデータ量削減を行う必要がある。
【０００３】
【従来の技術】
図５は、従来の信号処理回路の一部回路図を示す。この信号処理回路１０は、アナログ−デジタル変換器（ＡＤＣ）１１、判定帰還型等化器１２、係数レジスタ１３，１４、ＰＬＬ位相誤差検出回路１５、タイミングリカバリＰＬＬ（ＴＲ−ＰＬＬ）１６、制御回路１７を含む。
【０００４】
ＡＤＣ１１は、ＴＲ−ＰＬＬ１６から入力されるクロック信号ＣＬＫに基づいて記録媒体から読み出されたデータであるアナログ信号をサンプリングすることにより、アナログ信号をデジタル信号に変換する。ＡＤＣ１１は、その変換結果を判定帰還型等化器１２に出力する。
【０００５】
判定帰還型等化器（ＤＦＥ：Decision Feedback Equalizer ）１２は、フォワード（ＦＷ）フィルタ２１、加算器２２、コンパレータ２３、シフトレジスタ２４、フィードバック（ＦＢ）フィルタ２５、インバータ回路２６、スイッチ２７，２８，２９を含む。
【０００６】
ＡＤＣ１１から出力されるデジタル信号は、ＦＷフィルタ２１に入力される。ＦＷフィルタ２１には、第１スイッチ２７を介して係数レジスタ１３，１４が接続される。第１係数レジスタ１３には、スタートアップ時、即ち読み出し動作の初期においてＦＷフィルタ２１にて用いる第１フィルタ係数（スタート値）が予め格納される。第２係数レジスタ１４には、通常動作時（プリアンブルデータ検出後）においてＦＷフィルタ２１にて用いる第２フィルタ係数（通常値）が予め格納される。ＦＷフィルタ２１には、第１スイッチ２７の切り替えにより、スタート値のフィルタ係数又は通常値のフィルタ係数が入力される。
【０００７】
ＦＷフィルタ２１は、第１フィルタ係数を用いて、読み出し動作の初期期間において、ＡＤＣ１１から入力される入力信号のＳ／Ｎ比を最大にするような波形の信号生成を行う。また、ＦＷフィルタ２１は、第２フィルタ値を用いて、通常動作時に、上記期間と同様に信号生成を行う。これにより、ＦＷフィルタ２１は、フィルタリング後の信号Ｓ１を加算器２２に出力する。
【０００８】
加算器２２は、ＦＷフィルタ２１の出力信号Ｓ１に、ＦＢフィルタ２５から出力される帰還信号Ｓ２の反転信号を加算演算する。即ち、加算器２２は、出力信号Ｓ１から帰還信号Ｓ２を減算演算する減算器として作用する。加算器２２は、演算結果を信号Ｓ３としてコンパレータ２３に出力する。
【０００９】
コンパレータ２３は、信号Ｓ３の電圧と基準電圧ＲＥＦを比較し、その比較結果に基づいて「１」又は「０」の判定信号Ｓ４を、第２スイッチ２８を介してシフトレジスタ２４に出力する。
【００１０】
シフトレジスタ２４は、コンパレータ２３から出力される判定信号Ｓ４を、クロック信号ＣＬＫに同期してサンプリングし、そのサンプリングデータを順次記憶する。これにより、シフトレジスタ２４は、標本化された過去の複数ビットのデータを記憶する。
【００１１】
シフトレジスタ２４に記憶されたデータ、詳しくはシフトレジスタの第１ビット目のレジスタに記憶されたデータ、即ちコンパレータ２３から出力される判定信号Ｓ４は、再生信号として出力される。記録媒体に書き込まれたデータである。即ち、ＤＦＥ１２は、記録媒体に書き込まれたデータを符号再生する。この再生信号ＤＡＴＡは、データ復号処理が施され、マイコン等の装置に出力される。
【００１２】
ＦＢフィルタ２５は、シフトレジスタ２４から入力される信号中に含まれる符号間干渉を取り除くように動作する。ＦＢフィルタ２５は、シフトレジスタ２４に記憶された複数ビットのデータに基づく帰還信号Ｓ２を出力する。その帰還信号Ｓ２は、第３スイッチ２９を介して加算器２２に出力する。
【００１３】
前記加算器２２の出力信号Ｓ３は、ＰＬＬ位相誤差検出回路（以下、検出回路という）１５に出力される。検出回路１５には、シフトレジスタ２４への入力信号Ｓ６が入力される。この入力信号Ｓ６は、第２スイッチ２８の切り替え動作により、コンパレータ２３の出力信号Ｓ４、又はインバータ回路２６の出力信号Ｓ５が入力される。
【００１４】
検出回路１５は、信号Ｓ３，Ｓ６に基づいて、読み出し信号の位相と、ＴＲ−ＰＬＬ１６にて生成されるクロック信号ＣＬＫの位相の誤差を検出し、その検出結果に応じた制御信号Ｓ７をＴＲ−ＰＬＬ１６に出力する。ＴＲ−ＰＬＬ１６は、入力される制御信号Ｓ７に基づいて、生成するクロック信号ＣＬＫの位相を読み出し信号の位相に引き込み、所謂位相引き込みを行う。このクロック信号ＣＬＫにより、シフトレジスタ２４は、コンパレータ２３の出力信号をクロック信号ＣＬＫのエッジに応答してサンプリングする。これにより、シフトレジスタ２４は、リード信号ＲＤのビット転送速度でサンプリングすることにより、前記磁気ディスクの記録データに対応する判定信号を記憶する。
【００１５】
制御回路１７は、シフトレジスタ２４から出力される信号ＤＡＴＡの状態と、読み出し動作の開始から読み出したバイト数に基づいて、各スイッチ２７〜２９の制御を行う。プリアンブルは所定のビット数が連続する繰り返しパターンのデータであり、記録媒体には、予め所定のデータ数のプリアンブルデータが格納されている。従って、読み出したプリアンブルデータのデータ数に基づいて、制御回路１７は、所定のタイミングにて各スイッチ２７〜２９を制御するように構成されている。
【００１６】
詳述すると、制御回路１７は、次のようにしてデータの読み出し時における制御を行う。
(1) 読み出し動作開始時において、制御回路１７は、第１スイッチ２７を第１係数レジスタ側、第２スイッチ２８をコンパレータ側、第３スイッチ２９をオフ、に制御する。これにより、ＦＷフィルタ２１は、第１係数レジスタ１３から入力される第１フィルタ係数（スタート値）を用いてＡＤＣ１１からの入力信号を波形整形する。この時、第３スイッチ２９がオフであるため、加算器２２は、ＦＷフィルタ２１の出力信号Ｓ１を出力する。従って、検出回路１５は、このＤＦＥ１２に入力される読み出し信号に基づく制御信号をＴＲ−ＰＬＬ１６に出力する。このようにして、ＴＲ−ＰＬＬ１６は、読み出し信号に基づいて位相引き込みを行う。
【００１７】
(2) 制御回路１７は、シフトレジスタ２４から入力される信号ＤＡＴＡに基づいて、プリアンブルデータの特徴を示すビット列（この場合は、”+++”又は”---”）を所定回数（例えば３回）入力すると、次の制御を行う。即ち、制御回路１７は、第１スイッチ２７を第２係数レジスタ側、第２スイッチ２８をインバータ側、第３スイッチ２９をオン、に制御する。尚、”＋”はサンプリングしたリード信号ＲＤの電圧が基準電圧ＲＥＦよりも高いことを示し、”−”はそれが低いことを示す。
【００１８】
ＦＷフィルタ２１は、第２係数レジスタ１４から入力される第２フィルタ係数（通常値）を用いてＡＤＣ１１からの入力信号を波形整形する。シフトレジスタ２４の出力信号は、インバータ回路２６により反転される。シフトレジスタ２４は、その反転信号を第２スイッチ２８を介して入力する。従って、シフトレジスタ２４は、プリアンブルデータの特徴を示すビット列”+++---”を、繰り返し記憶する。これにより、シフトレジスタ２４は、その記憶データをプリアンブルデータに初期化する。
【００１９】
加算器２２は、オンした第３スイッチ２９を介してＦＢフィルタ２５から出力される出力信号Ｓ２を入力する。即ち、制御回路１７は、ＤＦＥ１２のフィードバックループをオンに制御する。これにより、加算器２２は、読み出し信号ＲＤに基づいてＦＷフィルタ２１から出力される信号Ｓ１と、ＦＢフィルタ２５を介して帰還される信号Ｓ２を演算し、その演算結果を信号Ｓ３としてコンパレータ及び検出回路１５に出力する。
【００２０】
(3) 制御回路１７は、上記(2) に示す制御の後、シフトレジスタ２４から入力されるデータ数をカウントする。そして、制御回路１７は、そのカウント値に基づいて、所定データ数経過後（例えば５バイト後）に、ＴＲ−ＰＬＬ１６における周波数引き込みをイネーブルにする。
【００２１】
(4) 制御回路１７は、上記(3) に示す制御の後、シフトレジスタ２４から入力されるデータ数をカウントする。そして、制御回路１７は、そのカウント値に基づいて、所定データ数経過後（例えば６バイト後）に、第１スイッチ２７を第２係数レジスタ側、第２スイッチ２８をコンパレータ側、第３スイッチ２９をオン、に制御する。
【００２２】
このようにして、ＴＲ−ＰＬＬ１６は、クロック信号ＣＬＫの位相引き込みを行う。そして、ＤＦＥ１２は、クロック信号ＣＬＫに基づいて、符号間干渉を取り除いた再生信号を出力する。
【００２３】
【発明が解決しようとする課題】
ところで、記録媒体から情報を読み出す読み出し速度を高速化する、又は記録媒体を高密度化すると、プリアンブルデータを読み出す期間が短くなる。即ち、図５のＴＲ−ＰＬＬ１６が引き込みを行う時間が短くなる。このことは、制御回路１７の制御間隔を短くする。しかし、制御回路１７は、ＴＲ−ＰＬＬ１６の引き込みのために、ＦＷフィルタ２１の設定変更、フィードバックループのオン／オフ制御、シフトレジスタのプリアンブル同期、フィードバックループの初期化を行わなければならない。
【００２４】
このことは、制御回路１７において制御タイミングのズレを引き起こす原因となる。これにより、ＴＲ−ＰＬＬ１６は、引き込み動作を確実に行うことができなくなる。このため、読み出しが確実に行われないため、再び読み出し動作を最初から行わなければならず、読み出し時間の増加を招いていた。
【００２５】
また、制御回路１７は、各制御のタイミングを、プリアンプルのデータ数のみで行っている。即ち、制御回路１７は、クロック信号ＣＬＫの位相が読み出し信号のそれと早い段階で略一致していても、所定のデータ数が入力されるまで次の制御を行わない。このことは、ＴＲ−ＰＬＬ１６における位相引き込み期間を長くする。
【００２６】
また、位相制御は、クロック信号ＣＬＫの位相を進めるための制御と、その位相を遅らす制御を含む。そのため、クロック信号ＣＬＫの位相引込が十分に行われない段階でフィードバックループをオンにする、即ち第３スイッチ２９をオンにすると、ＴＲ−ＰＬＬ１６において疑似ロックに陥る場合がある。
【００２７】
詳述すれば、プリアンブルの判定は、コンパレータ２３にて行う。そのため、位相引込が十分ではない段階において、加算器２２において信号Ｓ２が所望の値よりも大きくなる可能性を含んでいる。その結果、プリアンブルデータが、本来の状態から”++----”のようにずれる場合がある。これによる位相制御の制御量は、位相を進める制御量と、位相を遅らす制御量が同じとなる。この結果、ＴＲ−ＰＬＬ１６は、読み出し信号ＲＤの周波数からずれた周波数において安定したクロック信号ＣＬＫを生成することになる。
【００２８】
このように、ＴＲ−ＰＬＬ１６が疑似ロックすることにより、読み出し動作をやり直さなければならなくなる。このことは、読み出し速度を遅くする。また、疑似ロックを防ぐ為には引き込みに必要なプリアンブルのデータ数を多くする。これにより、記録媒体の記録密度を低くするとともに、読み出し速度を遅くする。
【００２９】
本発明は上記問題点を解決するためになされたものであって、その目的はタイミングリカバリＰＬＬの疑似ロックを防ぐことのできる信号処理回路及び信号処理回路の制御方法を提供することにある。
【００３０】
【課題を解決するための手段】
請求項１に記載の発明によれば、判定帰還型等化器の前置フィルタの出力信号と帰還フィルタの帰還信号をループ制御回路にて監視し、その監視結果に基づいて帰還フィルタを含む帰還ループをオンオフ制御することで、出力信号と帰還信号に基づいて判定回路から出力される判定信号にクロック信号の位相引き込みを行うタイミングリカバリＰＬＬにおける疑似ロックが防止される。
【００３１】
帰還ループのオンオフ制御は、請求項１に記載の発明のように、帰還フィルタと判定回路の間にスイッチが挿入接続され、このスイッチをループ制御回路が出力する制御信号にてオンオフすることによりなされる。
【００３２】
判定帰還型等化器は、請求項１に記載の発明のように、シフトレジスタに格納した判定信号を再生信号として出力する。この再生信号に基づいて、ループ制御回路は、前置フィルタの出力信号の値と帰還信号の値の差を演算し、再生信号に基づいて特定した制御ポイントにおいて演算結果が所定の範囲内か否かを判断し、その判断結果に基づいて、演算結果が所定の範囲内にあるときに帰還ループがオンに制御される。
【００３３】
請求項１に記載の発明のように、判定信号とクロック信号の位相誤差を検出し、検出した位相誤差に対応する制御量を持つ制御信号を出力する検出回路が備えられる。タイミングリカバリＰＬＬは検出回路から出力される制御信号の制御量に基づく周波数を持つクロック信号を生成し、検出回路は、ループ制御回路から出力される監視結果に基づく制御信号に応答し、制御量を生成するための位相誤差ゲインを変更することにより、引き込み時間が短縮される。
【００３４】
位相誤差ゲインは、請求項２に記載の発明のように、検出回路に入力されるプリアンブルを読み出したリード信号に基づいて前置フィルタから出力される出力信号の制御ポイントにおける値を持つ第１基準信号と、プリアンブルを読み出したリード信号に基づいて判定回路から出力される判定信号の制御ポイントにおける値を持つ第２基準信号が入力される。検出回路は、ループ制御回路から入力される制御信号に基づいて、第１又は第２基準信号と判定信号の差を制御量として持つ制御信号をパルスとしてタイミングリカバリＰＬＬに出力することで、容易に変更される。
【００３５】
ループ制御回路には、請求項３に記載の発明のように、前置フィルタの出力信号の値と帰還信号の値の差を演算し、その演算結果を出力する加算器と、加算器の演算結果と所定の範囲を示す値を比較する比較器と、が備られ、この比較器の比較結果に基づいて帰還ループが制御される。
【００３６】
比較器には、請求項４に記載の発明のように、所定の範囲を設定するための最小値と最大値とが予め格納され、帰還ループを制御するときに帰還信号の量が所望の値となることで、この帰還信号によりシフトレジスタを初期化することができる。
【００３７】
請求項５に記載の発明によれば、判定帰還型等化器における前置フィルタの出力信号と帰還フィルタの帰還信号を監視し、該監視結果に基づいて帰還フィルタを含む帰還ループをオンオフ制御することで、リード信号にクロック信号の位相引き込みを行うタイミングリカバリＰＬＬにおける疑似ロックが防止される。
【００３８】
帰還ループは、請求項５に記載の発明のように、前置フィルタの出力信号の値と帰還信号の値の差を演算し、再生信号に基づいて特定した制御ポイントにおいて演算結果が所定の範囲内か否かを判断し、その判断結果に基づいて、演算結果が所定の範囲内にあるときにオンに制御される。
【００３９】
クロック信号は、請求項５に記載の発明のように、タイミングリカバリＰＬＬにて判定信号とクロック信号の位相誤差に対応する制御量に基づく周波数を持つように生成される。そして、監視結果に基づく制御信号に応答し、制御量を生成するための位相誤差ゲインが変更される。
【００４０】
位相誤差ゲインは、請求項６に記載の発明のように、プリアンブルを読み出したリード信号に基づいて前置フィルタから出力される出力信号の制御ポイントにおける値を持つ第１基準信号と、プリアンブルを読み出したリード信号に基づいて判定器から出力される判定信号の制御ポイントにおける値を持つ第２基準信号が予め設定され、第１又は第２基準信号と判定信号の差を制御量として持つ制御信号をパルスとしてタイミングリカバリＰＬＬに出力することで変更される。
【００４１】
帰還ループは、請求項７に記載の発明のように、前置フィルタの出力信号の値と帰還信号の値の差が演算され、該演算結果と所定の範囲を示す値が比較し、該比較結果に基づいて制御される。
【００４２】
所定の範囲は、請求項８に記載の発明のように、予め設定された最小値と最大値とにより設定され、これにより、帰還ループを制御するときの帰還信号の値を所望の値にすることができ、この帰還信号によりシフトレジスタを初期化することができる。
【００４４】
【発明の実施の形態】
以下、本発明を具体化した一実施の形態を図１〜図４に従って説明する。
尚、説明の便宜上、図５と同様の構成については同一の符号を付してその説明を一部省略する。
【００４５】
図１は、ハードディスク装置の概略構成を示す。
ハードディスク装置３１は、ホストコンピュータ３２に接続されている。ハードディスク装置３１は、ホストコンピュータ３２の書き込み要求に応答し、ホストコンピュータ３２から入力される記録データを記録媒体としての磁気ディスク３３に記録する。また、ハードディスク装置３１は、ホストコンピュータ３２の読み出し要求に応答し、磁気ディスク３３に記録された格納データを読み出し、ホストコンピュータ３２に出力する。
【００４６】
ハードディスク装置３１は、磁気ディスク３３、第１，第２モータＭ１，Ｍ２、ヘッド装置３４、信号処理回路３５、サーボ回路３６、マイクロプロセッサ（ＭＰＵ）３７、メモリ（ＲＡＭ）３８、ハードディスクコントローラ（ＨＤＣ）３９、インタフェース回路４０を含む。各回路３５〜４０は、バス４１に接続されている。
【００４７】
磁気ディスク３３は、第１モータＭ１により一定の回転数にて回転駆動される。ヘッド装置３４は、第２モータＭ２により磁気ディスク３３の半径方向に位置制御される。ヘッド装置３４は、磁気ディスク３３に記録された情報を読み出してリード信号ＲＤとして信号処理回路３５に出力する。
【００４８】
信号処理回路（リード／ライトチャネルＩＣと呼ばれる）３５は、リード信号ＲＤを、そのリード信号ＲＤに同期してサンプリングしてディジタル信号に変換する。信号処理回路３５は、変換後のディジタル信号に復号処理を施し、その処理後の信号を出力する。
【００４９】
サーボ回路３６は、バス４１を介して信号処理回路３５の出力信号が入力される。サーボ回路３６は、第１モータＭ１を制御し、磁気ディスク３３を一定速度にて回転駆動させる。サーボ回路３６は、出力信号に含まれるサーボのための情報に基づいて、第２モータＭ２を制御し、ヘッド装置３４を目的のトラックにオントラックさせる。
【００５０】
ＭＰＵ３７は、ＲＡＭ３８に予め記憶されたプログラムデータに基づいて、ホストコンピュータ３２から入力される書き込み／読み出し処理等のためのコマンドを解析し、バス４１を介してＨＤＣ３９等に制御のための信号を出力する。ＨＤＣ３９は、ＭＰＵ３７から入力される信号に基づいて、信号処理回路３５、サーボ回路３６を制御する。ＨＤＣ３９は、バス４１を介して信号処理回路３５の出力信号を入力する。
【００５１】
ＨＤＣ３９は、入力されたデータを所定のバイト数よりなるセクタ単位に組み立て、その組み立てたセクタ毎に例えばＥＣＣ(Error Correcting Code )誤り訂正処理等の処理を行い、その処理後のデータをバス４１を介してインタフェース回路４０に出力する。インタフェース回路４０は、所定の通信方式に基づいてＨＤＣ３９の出力データを変換して読み出しデータとしてホストコンピュータ３２へ出力する。
【００５２】
図２は、信号処理回路３５を構成するデータ読み出し回路のブロック回路図を示す。
信号処理回路３５は、アナログ−デジタル変換回路（ＡＤＣ）１１、判定回路としての判定帰還型等化器（ＤＦＥ:Decision Feedback Equalizer）５１、フィードバックループ制御回路５２、ＰＬＬ位相誤差検出回路５３、タイミングリカバリＰＬＬ（ＴＲ−ＰＬＬ）５４、シーケンス制御回路５５を含む。
【００５３】
ＡＤＣ１１は、ＴＲ−ＰＬＬ５４から入力されるクロック信号ＣＬＫに基づいて記録媒体から読み出されたデータであるアナログ信号をサンプリングすることにより、リード信号ＲＤをデジタル信号に変換する。ＡＤＣ１１は、その変換結果を判定帰還型等化器５１に出力する。
【００５４】
ＤＦＥ５１は、フォワード（ＦＷ）フィルタ（前置フィルタ）６１、加算器６２、シフトレジスタ６３、フィードバック（ＦＢ）フィルタ（帰還フィルタ）６４、スイッチ６５を含む。
【００５５】
ＡＤＣ１１から出力されるデジタル信号は、ＦＷフィルタ６１に入力される。ＦＷフィルタ６１は、任意の伝達特性を持つデジタルフィルタである。ＦＷフィルタ６１は、シーケンス制御回路５５から入力されるリードゲート信号ＲＧに応答し、ＡＤＣ１１から入力される入力信号のＳ／Ｎ比を最大にするような波形の信号生成を行う。ＦＷフィルタ６１は、フィルタリング後の信号Ｓ１１を加算器６２に出力する。
【００５６】
加算器６２は、図５に示す従来の加算器２２とコンパレータ２３の機能を併せ持つ。即ち、加算器６２は、ＦＷフィルタ６１の出力信号Ｓ１１に、ＦＢフィルタ６４から出力される帰還信号Ｓ１２の反転信号を加算演算する。即ち、加算器６２は、出力信号Ｓ１１から帰還信号Ｓ１２を減算演算する減算器として作用する。更に、加算器６２は、演算結果の値と基準電圧ＲＥＦ（図示略）を比較し、その比較結果に基づいて「１」又は「０」の判定信号Ｓ１３をシフトレジスタ６３に出力する。
【００５７】
シフトレジスタ６３は、加算器６２から出力される判定信号Ｓ１３を、クロック信号ＣＬＫに同期してサンプリングし、そのサンプリングデータを順次記憶する。これにより、シフトレジスタ６３は、標本化された過去の複数ビットのデータを記憶する。
【００５８】
シフトレジスタ６３に記憶されたデータ、詳しくはシフトレジスタの第１ビット目のレジスタに記憶されたデータ、即ち加算器６２から出力される判定信号Ｓ１３は、再生信号ＤＡＴＡとして出力される。これは、記録媒体に書き込まれたデータである。即ち、ＤＦＥ５１は、記録媒体に書き込まれたデータを符号再生する。この再生信号ＤＡＴＡは、データ復号処理が施され、マイコン等の装置に出力される。
【００５９】
ＦＢフィルタ６４は、シフトレジスタ６３から入力される信号中に含まれる符号間干渉を取り除くように動作する。ＦＢフィルタ６４は、シフトレジスタ６３に記憶された複数ビットのデータに基づく帰還信号Ｓ１２を出力する。その帰還信号Ｓ１２は、スイッチ６５を介して加算器６２に出力される。
【００６０】
前記加算器６２の出力信号Ｓ１３は、ＰＬＬ位相誤差検出回路（以下、検出回路という）５３に出力される。検出回路５３には、第１，第２基準信号ＲＥＦ１，ＲＥＦ２が入力される。
【００６１】
第１基準信号ＲＥＦ１は、プリアンブルを読み出したリード信号ＲＤに基づいて前記前置フィルタから出力される理想的な出力信号Ｓ１１の制御ポイントにおける値を持つ。第２基準信号ＲＥＦ２は、プリアンブルを読み出したリード信号ＲＤに基づいて前記判定器から出力される理想的な判定信号Ｓ１３の制御ポイントにおける値を持つ。
【００６２】
検出回路５３は、出力信号Ｓ１３と第１又は第２基準信号ＲＥＦ１，ＲＥＦ２に基づいて、読み出し信号の位相と、ＴＲ−ＰＬＬ５４にて生成されるクロック信号ＣＬＫの位相の誤差を検出し、その検出結果に応じた制御信号Ｋ１をＴＲ−ＰＬＬ５４に出力する。ＴＲ−ＰＬＬ５４は、入力される制御信号Ｋ１に基づいて、生成するクロック信号ＣＬＫの位相をリード信号ＲＤの位相に引き込む、所謂位相引き込みを行う。このクロック信号ＣＬＫにより、シフトレジスタ６３は、加算器６２から出力される判定信号Ｓ１３をクロック信号ＣＬＫのエッジに応答してサンプリングする。これにより、シフトレジスタ６３は、リード信号ＲＤのビット転送速度でサンプリングすることにより、前記磁気ディスク３３の記録データに対応する判定信号を記憶する。
【００６３】
シフトレジスタ６３から出力される信号ＤＡＴＡは、フィードバックループ制御回路（以下、ループ制御回路という）５２に入力される。
ループ制御回路５２は、入力されるイネーブル信号ＥＮＢに基づいて活性化し、ＤＦＥ５１のフィードバックループ、ＴＲ−ＰＬＬ５４、検出回路５３を制御する機能を持つ。ループ制御回路５２は、ＦＷフィルタ６１の出力信号Ｓ１１の値と、ＦＢフィルタ６４の出力信号Ｓ１２の値を監視する。ループ制御回路５２は、シフトレジスタ６３から出力される信号ＤＡＴＡに基づいて、制御ポイントを特定する。そして、ループ制御回路５２は、制御ポイントにおける監視結果に基づいてフィードバックループ，ＴＲ−ＰＬＬ５４，位相比較ゲインを制御する機能を持つ。
【００６４】
ループ制御回路５２は、ＦＷフィルタ６１の出力信号Ｓ１１の値（ＦＷ）からＦＢフィルタ６４の出力信号Ｓ１２の値（ＦＢ）を減算した結果である”ＦＷ−ＦＢ”値が所定の範囲内にあるか否かを常に監視する。ループ制御回路５２は、信号ＤＡＴＡの値が「０→１」又は「１→０」のようにデータが遷移するポイントを制御ポイントとして特定する。
【００６５】
ループ制御回路５２は、制御ポイントにおいて、”ＦＷ−ＦＢ”値が所定の範囲内である時に制御信号Ｋ２を出力する。スイッチ６５は、その制御信号Ｋ２に応答してオン／オフする。即ち、ループ制御回路５２は、制御信号Ｋ２により、スイッチ６５をオン／オフ制御する。ループ制御回路５２は、スイッチ６５の状態により、ＤＦＥ５１のフィードバックループをオン／オフ制御する。
【００６６】
このように、制御ポイントにおける”ＦＷ−ＦＢ”値は、位相ズレの方向（進み又は遅れ）を特定する。即ち、ループ制御回路５２は、制御ポイントにおける信号ＤＡＴＡの位相の方向と、”ＦＷ−ＦＢ”値が示す位相の方向が一致する場合に、フィードバックループをオンする。これにより、ループ制御回路５２は、ＴＲ−ＰＬＬ５４における疑似ロックを防止する。
【００６７】
また、制御ポイントにおける"ＦＷ−ＦＢ"値は、位相のズレ量に対応する。
従って、ループ制御回路５２は、従来のように所定のデータ数を入力するまで待つことなく、位相のズレ量に応じてフィードバックループをオンに制御する。このことは、フィードバックループをオンした後の制御開始を早くし、読み出し期間を短縮する。
【００６８】
ループ制御回路５２は、前記監視結果に基づいて、ＴＲ−ＰＬＬ５４に制御信号Ｋ３を出力する。ＴＲ−ＰＬＬ５４は、制御信号Ｋ３に応答し、フィードバックループがオフの状態においてＰＬＬ引き込み動作を開始する。このことは、ＴＲ−ＰＬＬ５４における引き込み期間を短くする。
【００６９】
ループ制御回路５２は、前記監視結果に基づいて、検出回路５３に制御信号Ｋ４を出力する。検出回路５３は、制御信号Ｋ４に応答し、位相比較ゲインを通常動作時よりも大きくする。このことは、ＴＲ−ＰＬＬ５４に入力される位相誤差に対応する制御量を多くする、即ち、位相引き込みの制御量を多くするため、引き込み期間を短くする。
【００７０】
ループ制御回路５２は、加算器６６と比較器６７を含む。加算器６６にはＦＷフィルタ６１の出力信号Ｓ１１と、ＦＢフィルタ６４の出力信号Ｓ１２が入力される。加算器６６は、出力信号Ｓ１１と帰還信号Ｓ１２の反転信号を加算演算する。即ち、加算器６６は、出力信号Ｓ１１から帰還信号Ｓ１２を減算演算する減算器として作用する。これにより、ループ制御回路５２は、演算結果として”ＦＷ−ＦＢ”値を得る。加算器６６は、演算結果を比較器６７に出力する。
【００７１】
比較器６７には、前記演算結果と、シフトレジスタ６３から出力されるデータＤＡＴＡが入力される。比較器６７には、予め判定値ｍｉｎ，ｍａｘが格納されている。判定値ｍｉｎは範囲を指定するための最小値であり、判定値ｍａｘは範囲を指定するための最大値である。
【００７２】
比較器６７は、演算結果の値と、判定値ｍｉｎ，ｍａｘを比較する。これにより、ループ制御回路５２は、演算結果即ち”ＦＷ−ＦＢ”値が、判定値ｍｉｎ，ｍａｘにより設定される範囲に入っているか否かを判断する。比較器６７は、この判断結果に基づいて、前記制御信号Ｋ２〜Ｋ４を出力する。
【００７３】
検出回路５３には、前記制御信号Ｋ４、基準信号ＲＥＦ１，ＲＥＦ２が入力される。第１，第２基準信号ＲＥＦ１，ＲＥＦ２は、ＴＲ−ＰＬＬ５４を制御する位相ゲインに対応する。第１基準信号ＲＥＦ１は、理想的なプリアンブルに対応してＦＷフィルタ６１から出力される出力信号Ｓ１１の特定ポイントにおける値、即ち、信号Ｓ１１の値が「０→１」又は「１→０」と遷移するポイントにおける値を持つ。第２基準信号ＲＥＦ２は、フィードバックループをオンした後、加算器６２から出力される信号Ｓ１３の特定ポイントにおける値を持つ。この第２基準信号ＲＥＦ２の値は、第１基準信号ＲＥＦ１の値よりも小さい。これにより、検出回路５３は、第１基準信号ＲＥＦ１を用いた位相制御におけるゲインを、第２基準信号ＲＥＦ２を用いたそれよりも大きくする。
【００７４】
検出回路５３は、基準信号ＲＥＦ１，ＲＥＦ２を用いて位相誤差検出を行い、その位相誤差に対応する量を持つパルス信号（制御信号）Ｋ１をＴＲ−ＰＬＬ５４に出力する。
【００７５】
ＴＲ−ＰＬＬ５４は、ループフィルタ６８と電圧制御発振器（ＶＣＯ）６９を含む。ループフィルタ６８は、検出回路５３から出力されるパルス信号Ｋ１を平滑した直流電圧を出力信号Ｋ１１としてＶＣＯ６９に出力する。ＶＣＯ６９は、ループフィルタ６８の出力信号Ｋ１１の電圧値に応じた周波数を持つクロック信号ＣＬＫをＡＤＣ１１、検出回路５３、シフトレジスタ６３に出力する。
【００７６】
上記のようにして、検出回路５３は、加算器６２の出力信号Ｓ１３とクロック信号ＣＬＫの位相差に応じてループフィルタ４４の出力信号Ｋ１１の電圧値を上昇／下降させる。これにより、ＴＲ−ＰＬＬ５４は、ＶＣＯ６９から出力されるクロック信号ＣＬＫの周波数を、プリアンブルデータを読み出している時のリード信号ＲＤの周波数に一致させようとする、所謂引き込み動作する。
【００７７】
シーケンス制御回路５５には、図１のＭＰＵ３７から読み出しを制御するための制御信号が入力される。シーケンス制御回路５５は、制御信号に基づいて活性化すると、所定の読み出しシーケンスに従って前記リードゲート信号ＲＧ、イネーブル信号ＥＮＢを出力する。これにより、シーケンス制御回路５５は、上記の各回路５１〜５４を制御する。
【００７８】
このようにして、ＴＲ−ＰＬＬ５４は、クロック信号ＣＬＫの位相引き込みを行う。そして、ＤＦＥ５１は、クロック信号ＣＬＫに基づいて、符号間干渉を取り除いた再生信号ＤＡＴＡを出力する。
【００７９】
次に、上記の信号処理回路３５の作用を、図３，４に従って説明する。
図３は、信号処理回路３５の動作フローチャートを示す。図４は、信号処理回路３５のタイミングチャートを示す。
【００８０】
先ず、図２のシーケンス制御回路５５は、図１のＭＰＵ３７から制御信号が入力されると、図４の時刻Ｔ１においてリードゲート信号ＲＧを活性化（ＯＮ）（図４ではＨレベル）にする（ステップ１）。ＦＷフィルタ６１は、活性化したリードゲート信号ＲＧに応答し、ＡＤＣ１１から入力される信号をフィルタリングし、その結果を信号Ｓ１１として出力する。
【００８１】
ループ制御回路５２は、フィードバックループ、ＰＬＬ制御をオフにする（ステップ２）。これにより、シフトレジスタ６３は、プリアンブルデータに基づいてＦＷフィルタ６１から出力される信号Ｓ１１が、加算器６２を介して符号ビットとして順次格納される。
【００８２】
次に、シーケンス制御回路５５は、時刻Ｔ２においてイネーブル信号ＥＮＢを活性化（図４ではＨレベル）する（ステップ３）。ループ制御回路５２は、活性化したイネーブル信号ＥＮＢに応答し、制御信号Ｋ４を検出回路５３に出力する。検出回路５３は、その制御信号Ｋ４に応答して第１基準信号ＲＥＦ１に基づく位相誤差量を持つ信号Ｋ１を出力する（ステップ４）。ループフィルタ６８は、制御信号Ｋ１に応答して、フィードバックループがオフしている状態に対応するフィルタ定数をセットする（ＦＢ−ＯＦＦ ｓｅｔ）。
【００８３】
この信号Ｋ１は、ループ制御回路５２からの制御により位相誤差ゲインが大きい。このため、検出回路５３は、位相ゲインにより大きな制御量を持つ信号Ｋ１を出力する。この信号Ｋ１は、ループフィルタ６８により平滑化される。従って、ループフィルタ６８は、位相誤差に応じて信号Ｋ１の出力時間を、通常動作のそれよりも長くする。これにより、ＶＣＯは、通常動作時よりも早く位相を合わせる、所謂位相引き込みを短時間で行うことができる。このようにして、ＴＲ−ＰＬＬ５４は、加算器６２の出力信号Ｓ１３（符号判定結果、再生結果）に対してクロック信号ＣＬＫの位相を合わせる急速引き込み動作を行う。
【００８４】
ループ制御回路５２の比較器６７は、加算器６６の演算結果である”ＦＷ−ＦＢ”値と判定値ｍｉｎ，ｍａｘを比較する。そして、比較器６７は、所定の制御ポイントにおいて”ＦＷ−ＦＢ”値が判定値ｍｉｎ，ｍａｘの範囲内にあるか否かを判断する（ステップ５）。
【００８５】
範囲内にない場合、ループ制御回路５２は、ステップ５をループする、即ち制御ポイントにおいて”ＦＷ−ＦＢ”値が判定値ｍｉｎ，ｍａｘの範囲内となるまで待つ。そして、制御ポイントにおいて”ＦＷ−ＦＢ”値が所定範囲内になる（図４の時刻Ｔ３）と、比較器６７は、活性化（図４ではＨレベル）した制御信号Ｋ２を出力し、スイッチ６５をＯＮ、即ちフィードバックループをオンに制御する（ステップ６）。
【００８６】
この制御信号Ｋ２を受け、検出回路５３は、第２基準信号ＲＥＦ２用いて誤差検出を行う。ループフィルタ６８は、制御信号Ｋ２に応答し、フィードバックループをオンした状態に対応する定数をセットする（ＦＢ−ＯＮ ｓｅｔ）。このようにして、ＴＲ−ＰＬＬ５４は、通常の引き込み動作を行う（ステップ７）。
【００８７】
シーケンス制御回路５５は、時刻Ｔ３から所定期間経過した時刻Ｔ４になると、制御信号ＴＲを活性化（図４ではＨレベル）する（ステップ８）。これにより、ＴＲ−ＰＬＬ５４は、ＰＬＬループを制御する（ＴＲＣＯＮ）。
【００８８】
検出回路５３は、制御信号ＴＲに応答し、第２基準信号ＲＥＦ２に基づいて位相誤差検出を行う。ループフィルタ６８は、追従動作に対応するループ定数をセットする（追従ｓｅｔ）（ステップ９）。この時のループ定数は、プリアンブルデータに続いて入力されるシンクバイト（ＳＢ）、記録データ（ＤＡＴＡ）においても、引き込んだクロック信号ＣＬＫの周波数が所定値からはずれにくくするような値を持つ。
【００８９】
次に、シーケンス制御回路５５は、シンクバイト（ＳＢ）を検出すると、そのシンクバイト検出信号を図１のＭＰＵ３７に出力する。ＭＰＵ３７は、シンクバイト検出信号を入力すると、信号処理回路３５から入力されるシンクバイトに続くビットデータを記録データとして扱い、この記録データに対する処理を行う（ステップ１０）。
【００９０】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）判定帰還型等化器５１のＦＷフィルタ６１から出力される出力信号Ｓ１１とＦＢフィルタ６４から出力される帰還信号Ｓ１２をループ制御回路５４にて監視し、その監視結果に基づいてＦＢフィルタ６４を含む帰還ループをオンオフ制御するようにした。この結果、出力信号Ｓ１１と帰還信号Ｓ１２に基づいて加算器６２から出力される判定信号Ｓ１３にクロック信号ＣＬＫの位相引き込みを行うタイミングリカバリＰＬＬ５４における疑似ロックを防ぐことができる。
【００９１】
（２）ループ制御回路５２の比較器６７に所定の範囲を設定するための最小値と最大値となる判定ｍｉｎ，ｍｉｘを予め記憶する。そして、シフトレジスタ６３から出力される再生信号ＤＡＴＡにより特定する制御ポイントにおいて、加算器６６から出力されるＦＷフィルタ６１の出力信号Ｓ１１とＦＢフィルタ６４の帰還信号Ｓ１２の差の値が所定の範囲内にあるときに帰還ループをオンに制御するようにした。この時に加算器６６から出力される信号の値は、帰還ループの加算器６２から出力される判定信号Ｓ１３の値と同じである。従って、帰還ループをオンした時に入力される判定信号Ｓ１３の値を所定の範囲内にすることができる。これにより、シフトレジスタ６３を所望の値で初期化することができ、それにより帰還ループにおける過応答が押さえられる。その結果、ＴＲ−ＰＬＬ５４における位相引き込み時間を短縮することができる。
【００９２】
（３）ＴＲ−ＰＬＬ５４において位相引き込み時間を短縮することで、磁気ディスク３３に記憶するプリアンブルデータのデータ量を少なくすることが可能となる。これにより、記録データを格納する領域が多くなるため、磁気ディスク３３の記録密度を高くすることができる。
【００９３】
【発明の効果】
以上詳述したように、本発明によれば、タイミングリカバリＰＬＬの疑似ロックを防ぐことが可能な信号処理回路及び信号処理回路の制御方法を提供することができる。
【図面の簡単な説明】
【図１】 一実施形態のハードディスク装置の概略構成図。
【図２】 一実施形態の信号処理回路のブロック回路図。
【図３】 信号処理回路の動作を示すフローチャート。
【図４】 信号処理回路のタイミング図。
【図５】 従来の信号処理回路のブロック回路図。
【符号の説明】
５１ 判定帰還型等化器（ＤＦＥ）
５２ ループ制御回路
５３ 位相誤差検出回路
５４ タイミングリカバリＰＬＬ（ＴＲ−ＰＬＬ）
６１ フォワードフィルタ（前置フィルタ）
６４ フィードバックフィルタ（帰還フィルタ）
ＣＬＫ クロック信号
ＲＤ リード信号
Ｓ１１ 出力信号
Ｓ１２ 帰還信号
Claims (8)
- クロック信号に基づいて記録媒体から記録データを読み出したリード信号から符号間干渉を取り除いた再生信号を出力する判定帰還型等化器と、プリアンブルデータを読み出したリード信号に対して前記クロック信号の位相引き込みを行うタイミングリカバリＰＬＬと、を備えた信号処理回路であって、
前記判定帰還型等化器は、
前記リード信号をフィルタリングして出力する前置フィルタと、前記前置フィルタの出力信号と帰還信号を加算し、その加算結果を判定基準に従って判定し、その判定結果に基づく判定信号を出力する判定回路と、クロック信号に基づいて前記判定信号を順次格納し、その格納した判定信号を再生信号として出力するシフトレジスタと、前記前置フィルタに対応するフィルタ特性を持ち、前記シフトレジスタに格納された判定結果に基づく前記帰還信号を出力する帰還フィルタと、前記帰還フィルタと前記判定回路の間に挿入接続されたスイッチと、を備え、
前記前置フィルタの出力信号と前記帰還フィルタの帰還信号を監視し、該監視結果に基づいて生成した制御信号により前記スイッチをオンオフして前記判定回路，シフトレジスタ，帰還フィルタを含む帰還ループをオンオフ制御するループ制御回路と、
前記判定信号とクロック信号の位相誤差を検出し、検出した位相誤差に対応する制御量をもつ制御信号を出力する検出回路と、
を備え、
前記ループ制御回路は、前記前置フィルタの出力信号の値と帰還信号の値の差を演算し、前記再生信号に基づいて特定した制御ポイントにおいて前記演算結果が所定の範囲内か否かを判断し、その判断結果に基づいて、前記演算結果が所定の範囲内にあるときに前記スイッチをオンして前記帰還ループをオンに制御し、
前記タイミングリカバリＰＬＬは前記検出回路から出力される制御信号の制御量に基づく周波数を持つクロック信号を生成し、
前記検出回路は、前記ループ制御回路から出力される前記監視結果に基づく制御信号に応答し、前記制御量を生成するための位相誤差ゲインを変更する、
ことを特徴とする信号処理回路。 - 前記検出回路には、プリアンブルを読み出したリード信号に基づいて前記前置フィルタから出力される前記出力信号の制御ポイントにおける値を持つ第１基準信号と、プリアンブルを読み出したリード信号に基づいて前記判定回路から出力される前記判定信号の制御ポイントにおける値を持つ第２基準信号が入力され、
前記検出回路は、前記ループ制御回路から入力される制御信号に基づいて、前記第１又は第２基準信号と前記判定信号の差を制御量として持つ制御信号をパルスとして前記タイミングリカバリＰＬＬに出力することを特徴とする請求項１に記載の信号処理回路。 - 前記ループ制御回路は、
前記前置フィルタの出力信号の値と帰還信号の値の差を演算し、その演算結果を出力する加算器と、
前記加算器の演算結果と所定の範囲を示す値を比較する比較器と、を備え、
前記比較器の比較結果に基づいて前記スイッチをオンオフして前記帰還ループを制御することを特徴とする請求項１又は２に記載の信号処理回路。 - 前記比較器には、前記所定の範囲を設定するための最小値と最大値とが予め格納されたことを特徴とする請求項３に記載の信号処理回路。
- クロック信号に基づいて記録媒体から記録データを読み出したリード信号から符号間干渉を取り除いた再生信号を出力する判定帰還型等化器と、プリアンブルデータを読み出したリード信号に対して前記クロック信号の位相引き込みを行うタイミングリカバリＰＬＬと、を備えた信号処理回路の制御方法であって、
前記判定帰還型等化器は前置フィルタの出力信号と帰還信号を加算し、その加算結果を判定基準に従って判定した判定信号を再生信号として出力し、
前記タイミングリカバリＰＬＬは、前記判定信号とクロック信号の位相誤差に対応する 制御量に基づく周波数を持つクロック信号を生成し、
前記判定帰還型等化器における前置フィルタの出力信号と帰還フィルタの帰還信号を監視し、該監視結果に基づいて前記帰還フィルタを含む帰還ループをオンオフ制御するとともに、
前記前置フィルタの出力信号の値と帰還信号の値の差を演算し、前記再生信号に基づいて特定した制御ポイントにおいて前記演算結果が所定の範囲内か否かを判断し、その判断結果に基づいて、前記演算結果が所定の範囲内にあるときに前記帰還ループをオンに制御
し、
前記監視結果に基づく制御信号に応答し、前記制御量を生成するための位相誤差ゲインを変更する、
ことを特徴とする信号処理回路の制御方法。 - プリアンブルを読み出したリード信号に基づいて前記前置フィルタから出力される前記出力信号の制御ポイントにおける値を持つ第１基準信号と、プリアンブルを読み出したリード信号に基づいて前記判定回路から出力される前記判定信号の制御ポイントにおける値を持つ第２基準信号が予め設定され、
前記第１又は第２基準信号と前記判定信号の差を制御量として持つ制御信号をパルスとして前記タイミングリカバリＰＬＬに出力することを特徴とする請求項５に記載の信号処理回路の制御方法。 - 前記前置フィルタの出力信号の値と帰還信号の値の差を演算し、該演算結果と所定の範囲を示す値を比較し、該比較結果に基づいて前記帰還ループを制御することを特徴とする請求項５に記載の信号処理回路の制御方法。
- 予め設定された最小値と最大値とにより前記所定の範囲を設定することを特徴とする請求項５、請求項６又は請求項７に記載の信号処理回路の制御方法。
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