JP2001256728A

JP2001256728A - 半導体装置

Info

Publication number: JP2001256728A
Application number: JP2000067397A
Authority: JP
Inventors: Tsunehiko Moriuchi; 恒彦森内
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 2000-03-10
Filing date: 2000-03-10
Publication date: 2001-09-21
Also published as: US6556637B1; TW516023B

Abstract

(57)【要約】【課題】判定帰還型等化器における波形等化の安定性を
高めることのできる半導体装置を提供すること。【解決手段】ＦＦＥ４１の出力信号ｓ（ｎ）に基づいて
トリガ信号ＳＴを生成するトリガ信号生成回路３５と、
トリガ信号ＳＴに応答してレプリカ信号ｂ（ｎ）を生成
するレプリカ信号生成回路３６とを備えた。ＤＦＥ３４
は、位相・周波数引き込み時に、判定信号ａ（ｎ）に換
えてレプリカ信号ｂ（ｎ）を用いる。タイミングリカバ
リ回路３７は、位相・周波数引き込み時に等化信号ｙ
（ｎ）とレプリカ信号ｂ（ｎ）とに基づいてサンプリン
グクロックＳＣＫを生成する。利得制御回路３８は、位
相・周波数引き込み時に等化信号ｙ（ｎ）とレプリカ信
号ｂ（ｎ）とに基づいてＡＧＣ３１の利得を制御する制
御信号を生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ハードディスク装
置における読み出しヘッドからのリード信号や、高速通
信機器における受信信号等を復調復号するために判定帰
還型等化器を備えた半導体装置に関するものである。

【０００２】ハードディスク装置のリードチャネルＬＳ
Ｉは読み取りヘッドを介してハードディスクから読み取
られたアナログ信号をデジタル信号に変換する波形等化
器を備えている。また、高速通信機器の受信用ＬＳＩ
は、受信信号の復調復号に波形等化器を利用している。

【０００３】近年、記録密度や通信速度の向上に伴い、
波形等化器には。従来のＰＲＭＬ（パーシャルレスポン
スと最尤復号）方式の波形等化器に変えて、高速動作、
小型化に適した判定帰還型等化器（ＤＦＥ:Decision Fe
edback Equalizer）が用いられるようになってきてい
る。そして、この判定帰還型等化器を備えた半導体装置
において、判定誤りにより発生するエラー伝播を抑える
ことが重要になってきている。

【０００４】

【従来の技術】従来、ハードディスク装置のリードチャ
ネルＬＳＩでは、判定帰還型等化器の判定結果を用いて
位相、周波数引き込みにおけるタイミング誤差演算と、
入力信号の振幅増幅における振幅誤差演算とを行ってい
た。詳述すると、リードチャネルＬＳＩは、リード信号
を可変ゲインアンプにて振幅増幅し、その増幅信号をＡ
／Ｄ変換器にてディジタル信号に変換する。等化器は、
前方イコライザ（フィードフォワードフィルタ）、加算
器、判定器、シフトレジスタ、後方イコライザ（フィー
ドバックフィルタ）を備え、ディジタル信号を等化器で
判定した結果をシフトレジスタに順次記憶する。そのシ
フトレジスタの各段の出力を後方イコライザにより加算
器にフィードバックする。

【０００５】タイミングリカバリＰＬＬは、等化出力と
判定結果に基づいて、Ａ／Ｄ変換器におけるサンプリン
グクロックの周波数を変更する。このように、Ａ／Ｄ変
換器へ供給するサンプリングクロック、即ち、Ａ／Ｄ変
換器の出力に基づいて周波数を変更したサンプリングク
ロックをＡ／Ｄ変換器に帰還するタイミングリカバリル
ープにより位相、周波数引き込みを行い、サンプリング
クロックを読み出し信号の正確なタイミングに同期させ
る。

【０００６】また、等化出力と判定結果に基づいて振幅
誤差演算を行い、その演算結果に基づいて、可変ゲイン
アンプのゲインを調整する制御信号を出力する。このよ
うに、可変ゲインアンプの出力に基づいて制御信号をア
ンプに供給するオートゲインコントロールループにより
可変ゲインアンプのゲインを最適化し、判定帰還型等化
器の入力に適した振幅を持つ信号をＡ／Ｄ変換器に供給
する。

【０００７】

【発明が解決しようとする課題】ところで、判定帰還型
等化器では、シフトレジスタに記憶した過去の判定結果
をフィードバックして波形等化を行っているために、一
度誤判定を起こすとエラーが伝播しやすい。例えば、図
１３では、時刻ｔ１において、「＋１」と判定しなけれ
ばならないところを、位相・周波数引き込みが不十分で
ある等の要因によって等化信号ｙ（ｎ）が変動してしま
い、その結果「−１」と判定している。このような判定
誤りのため、それ以降にエラーが伝播している。この様
な状態に陥ると、本来の状態に戻ることができない。更
に、このエラー伝播は、誤差演算に影響を与える。

【０００８】この様な判定誤りは、タイミングリカバリ
ＰＬＬ、ＡＧＣループに影響を与える。即ち、判定出力
をy(n)、判定結果をa(n)とすると、a(n-1)!=a(n)（尚、
「!=」は比較演算（≠）の記号）であるときに、タイミ
ング誤差TE(n) と振幅誤差AGCerrを、ＴＥ（ｎ）＝（ｙ（ｎ）＋ｙ（ｎ−１））×ａ（ｎ−１） ---(1) ＡＧＣｅｒｒ＝（｜ｙ（ｎ）｜−Ｒｅｆ） ---(2) により求める。尚、Ｒｅｆは、リード信号を復調復号す
るのに必要な振幅に基づいて予め設定された基準値であ
る。

【０００９】この様に、等化器の判定結果により誤差演
算をしているため、タイミング誤差演算、振幅誤差演算
の演算結果に誤りが含まれる。これにより、タイミング
リカバリＰＬＬ及びＡＧＣループが不安定になる。

【００１０】また、初期のサンプリングが常に最適又は
それに近いポイントで開始されるとは限らないため、プ
リアンブルデータの１周期に対して位相が±３０度ずれ
ると、タイミング誤差演算において、「＋」の符号を持
つ演算結果と「−」の符号を持つ演算結果が交互に現
れ、位相、周波数引き込みができなくなってしまう。

【００１１】例えば、サンプルタイミングがずれると、
図１４に示すように、本来、(+1,+1,+1,-1,-1,-1) とな
るはずの判定結果が(+1,+1,-1,-1,-1,-1)となってしま
う。これにより、タイミング誤差TE(n)が図に示す波形
を持ち、これによるサンプリングクロックの位相制御の
制御量は、位相を進める制御量と、位相を遅らす制御量
が同じとなる。この結果、リード信号の位相とずれてサ
ンプリングクロックが安定する疑似ロックとなってしま
い、等化器の安定性を損なうことになる。

【００１２】本発明は上記問題点を解決するためになさ
れたものであって、その目的は判定帰還型等化器におけ
る波形等化の安定性を高めることのできる半導体装置を
提供することにある。

【００１３】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明は、フィードフォワードフィ
ルタ、加算器、判定器、シフトレジスタ、フィードバッ
クフィルタを含み、クロックに基づいて入力信号をサン
プリングしたデータから符号間干渉を取り除いた復号信
号を生成する判定帰還型等化器を備え、前記加算器から
の等化信号と前記判定器からの判定信号に基づいて、前
記入力信号に対して前記サンプリングのための前記クロ
ックの位相・周波数引き込みを行う半導体装置におい
て、該位相・周波数引き込み時に、前記判定信号に換え
て既知の判定結果に対応するレプリカ信号を用いるよう
にした。これにより、位相・周波数引き込み時における
判定誤りによりエラーが伝播するのを防ぎ、判定帰還型
等化器における波形等化の安定度が向上する。

【００１４】請求項２に記載の発明のように、入力信号
を前記クロックに基づいてサンプリングしてディジタル
信号に変換して前記判定帰還型等化器に出力するＡ／Ｄ
変換器と、前記加算器からの等化信号と、判定器からの
判定信号とに基づいて前記サンプリングのためのクロッ
クを生成するタイミングリカバリ回路を備え、前記タイ
ミングリカバリ回路は、前記位相・周波数引き込み時に
前記等化信号と前記レプリカ信号とに基づいて前記クロ
ックを生成する。これにより、位相・周波数引き込み時
に判定誤りによる疑似ロックを防ぐ。

【００１５】請求項３に記載の発明のように、前記タイ
ミングリカバリ回路は、前記位相・周波数引き込み時に
前記レプリカ信号に基づく所定のタイミングで、前記レ
プリカ信号又は前記判定信号と、前記等化信号とのタイ
ミング誤差を演算し、該演算結果に基づいて前記クロッ
クの周波数を変更する。これにより、位相・周波数引き
込み時におけるタイミング誤差演算が正確に行える。

【００１６】請求項４に記載の発明のように、入力信号
の振幅を増幅して前記Ａ／Ｄ変換器に出力する増幅器
と、前記等化信号及び判定信号に基づいて前記増幅器の
利得を制御する信号を出力する利得制御回路を備え、前
記利得制御回路は、前記位相・周波数引き込み時に前記
等化信号と前記レプリカ信号とに基づいて前記制御信号
を生成する。これにより、位相・周波数引き込み時に判
定誤りを含まず所望の振幅を持つ信号をＡ／Ｄ変換器に
供給することができる。

【００１７】請求項５に記載の発明のように、前記利得
制御回路は、前記位相・周波数引き込み時に前記レプリ
カ信号に基づく所定のタイミングで、前記等化信号と所
定の基準信号とから振幅誤差を演算し、該演算結果に基
づいて前記制御信号を生成する。これにより、位相・周
波数引き込み時における振幅誤差演算が正確に行える。

【００１８】請求項６に記載の発明のように、前記フィ
ードフォワードフィルタの出力信号が所定の条件と一致
するか否かを判断し、該判断結果に基づいてトリガ信号
を生成するトリガ信号生成回路と、前記トリガ信号に応
答して既知の判定結果に対応するレプリカ信号を生成す
るレプリカ信号生成回路を備えた。これにより、位相・
周波数引き込み時に入力信号に対応したタイミングでレ
プリカ信号を生成することができ、位相・周波数引き込
みを確実に行うことができる。

【００１９】

【発明の実施の形態】以下、本発明を具体化した一実施
の形態を図１〜図１２に従って説明する。図１は、ハー
ドディスク装置１１の概略構成を示す。

【００２０】ハードディスク装置１１は、ホストコンピ
ュータ１２に接続されている。ハードディスク装置１１
はホストコンピュータ１２の書き込み要求に応答して同
ホストコンピュータ１２から入力される記録データを記
録媒体としての磁気ディスク１３に記録する。又、ハー
ドディスク装置１１は、ホストコンピュータ１２の読み
出し要求に応答して磁気ディスク１３に記録された格納
データを読み出してホストコンピュータ１２に出力す
る。

【００２１】ハードディスク装置１１は、磁気ディスク
１３、第１及び第２モータＭ１，Ｍ２、ヘッド装置１
４、信号処理回路１５、サーボ回路１６、マイクロプロ
セッサ（ＭＰＵ）１７、メモリ（ＲＡＭ）１８、ハード
ディスクコントローラ（ＨＤＣ）１９、インターフェー
ス回路２０を備えている。各回路１５〜２０は互いにバ
ス２１を介して接続されている。

【００２２】磁気ディスク１３は、第１モータＭ１によ
り一定の回転数にて回転駆動される。ヘッド装置１４は
第２モータＭ２により磁気ディスク１３の半径方向に位
置制御される。ヘッド装置１４は磁気ディスク１３に記
録された情報を読み出してリード信号ＲＤとして信号処
理回路１５に出力する。

【００２３】信号処理回路１５は、リード／ライトチャ
ネルＩＣとも呼ばれ、リード信号ＲＤを、同リード信号
ＲＤに同期してサンプリングしてデジタル信号に変換す
る。信号処理回路１５は、変換後のデジタル信号に復号
処理を施し、その復号処理後の信号を出力する。

【００２４】サーボ回路１６は、バス２１を介して信号
処理回路１５の出力信号に含まれるサーボのための情報
に基づいて第２モータＭ２を制御しヘッド装置１４を目
的のトラックにオントラックさせる。

【００２５】ＭＰＵ１７は、ＲＡＭ１８に予め記憶され
たプログラムデータに基づいてホストコンピュータ１２
から入力される書き込み／読み出し処理等のためのコマ
ンドを解析し、バス２１を介してＨＤＣ１９等に制御の
ための信号を出力する。ＨＤＣ１９は、ＭＰＵ１７から
入力される信号に基づいて信号処理回路１５、サーボ回
路１６を制御する。又、ＨＤＣ１９は、バス２１を介し
て信号処理回路１５の出力信号（データ）を入力する。

【００２６】ＨＤＣ１９は、入力されたデータを所定の
バイト数よりなるセクタ単位に組み立て、その組み立て
たセクタ毎に例えばＥＣＣ（Error Correcting Code ）
を使用して誤り訂正処理等を行い、その処理後のデータ
をバス２１を介してインターフェース回路２０に出力す
る。

【００２７】ＨＤＣ１９は、ホストコンピュータ１２か
らの書き込みデータがインターフェース回路２０を介し
て入力される。ＨＤＣ１９は、書き込みデータに誤り訂
正のためのデータを付加し、バス２１を介して信号処理
回路１５に出力する。信号処理回路１５は、ＨＤＣ１９
の出力データをヘッド装置１４を介して磁気ディスク１
３に書き込む。

【００２８】次に、信号処理回路１５の構成を説明す
る。図２は、信号処理回路１５の読み出しデータ復調復
号部のブロック回路図である。

【００２９】信号処理回路１５は、オートゲインコント
ロールアンプ（ＡＧＣ）３１、アナログフィルタ３２、
アナログ−ディジタル変換回路（ＡＤＣ）３３、判定帰
還型等化器（ＤＦＥ）３４、トリガ信号生成回路３５、
レプリカ信号生成回路３６、タイミングリカバリ回路３
７、利得制御回路３８を含む。

【００３０】ＡＧＣ３１は、利得制御回路３８から供給
される制御電圧に基づいて制御される増幅率を持ち、ヘ
ッド装置からのリード信号ＲＤを増幅した信号をアナロ
グフィルタ３２に出力する。

【００３１】アナログフィルタ３２は復調復号に適した
周波数特性を持つアンチエイリアシングフィルタであ
り、ＡＧＣ３１の出力信号をフィルタリングして生成し
た信号をＡＤＣ３３に出力する。ＡＤＣ３３は、フィル
タ３２の出力信号をタイミングリカバリ回路３７から供
給されるサンプリングクロックＳＣＫに基づいてサンプ
リングしたデジタル信号をＤＦＥ３４に出力する。

【００３２】ＤＦＥ３４は、フィードフォワードイコラ
イザ（ＦＦＥ）４１、加算器４２、判定器４３、シフト
レジスタ４４、フィードバックイコライザ（ＦＢＥ）４
５を含む。

【００３３】ＦＦＥ４１には、ＡＤＣ３３の出力信号が
入力される。ＦＦＥ４１は、例えばＦＩＲ（Finte Impu
lse Response）フィルタよりなり、入力信号のＳ／Ｎ比
を最大にするように生成した波形を持つ信号ｓ（ｎ）を
加算器４２に出力する。

【００３４】加算器４２は、ＦＦＥ４１の出力信号ｓ
（ｎ）と、ＦＢＥ４５から出力される帰還信号Ｓ２とを
加算演算して生成した等化波形を持つ等化信号ｙ（ｎ）
を判定器４３に出力する。

【００３５】判定器４３は、サンプリングクロックＳＣ
Ｋに基づいて等化信号ｙ（ｎ）の値と所定の基準値を比
較し、その比較結果に基づいて判定結果である「＋１」
又は「−１」の値を持つ判定信号ａ（ｎ）をシフトレジ
スタ４４に出力する。

【００３６】シフトレジスタ４４は、判定器４３からの
判定信号ａ（ｎ）を、サンプリングクロックＳＣＫに同
期してシフト動作する。これにより、シフトレジスタ４
４は、過去の複数ビットの判定結果を記憶し、その複数
ビットの判定信号ａ（ｎ）をＦＢＥ４５に出力する。

【００３７】ＦＢＥ４５は、例えばＦＩＲ（Finte Impu
lse Response）フィルタよりなり、信号中に含まれる符
号間干渉を取り除くように動作する。ＦＢＥ４５は、判
定信号ａ（ｎ）に基づく帰還信号Ｓ２を加算器４２に出
力する。

【００３８】これにより、判定信号ａ（ｎ）は、過去の
ビットによる干渉が除去された再生信号となる。信号処
理回路１５は、この判定信号ａ（ｎ）を復号処理して生
成した信号を出力する。

【００３９】ＦＦＥ４１の出力信号ｓ（ｎ）は、トリガ
信号生成回路３５に供給される。トリガ信号生成回路３
５は、過去複数ビットの信号ｓ（ｎ）の符号が予め定め
た所定の条件と一致するか否かを検出し、条件と一致す
る場合にトリガ信号ＳＴを活性化する。本実施形態で
は、トリガ信号生成回路３５は、過去６ビットの信号ｓ
（ｎ）の符号が所定の条件と一致するか否かを検出す
る。その所定の条件は、図１の記録媒体１３のプリアン
ブル区間からデータを読み出している時の符号条件であ
り、本実施形態の場合は次の３つの条件である。

【００４０】ｃａｓｅ１：＋，＋，Ｘ，−，−，Ｘｃａｓｅ２：＋，＋，Ｘ，Ｘ，−，− ｃａｓｅ３：＋，＋，Ｘ，−，−，− 尚、上記条件の”Ｘ”は＋，−の符号のいずれでもかま
わない。

【００４１】プリアンブル区間から読み出したデータ、
即ちプリアンブルデータの符号は、「＋＋＋−−−」が
繰り返し現れる。即ち、トリガ信号生成回路３５は、プ
リアンブル区間のデータを読み出している時に、そのプ
リアンブルデータの位相に対応してトリガ信号ＳＴを活
性化する。

【００４２】図３は、トリガ信号生成回路３５の一例を
示す回路図である。トリガ信号生成回路３５は、プリア
ンブル信号のパターンに対応する段数（本実施形態では
６段）のフリップフロップ５１ａ〜５１ｆ、アンド回路
５２、ナンド回路５３、アンド回路５４、オア回路５
５、フリップフロップ５６から構成されている。

【００４３】初段のフリップフロップ５１ａにはＦＦＥ
４１からの信号ｓ（ｎ）が入力されている。これによ
り、フリップフロップ５１ａ〜５１ｆは、過去６ビット
の信号ｓ（ｎ−１）〜ｓ（ｎ−６）をラッチし、そのラ
ッチ信号を出力する。アンド回路５２には５，６段目の
フリップフロップ５１ｅ，５１ｆからの信号ｓ（ｎ−
５），ｓ（ｎ−６）が入力されている。従って、アンド
回路５２は、過去５，６ビット目の信号がＨレベル（符
号が＋）のときにＨレベルの信号を出力する。

【００４４】ナンド回路５３には、１，３段目のフリッ
プフロップ５１ａ，５１ｃからの反転信号（信号ｓ（ｎ
−１），ｓ（ｎ−３）の反転信号）が入力されている。
従って、ナンド回路５３は、過去１又は３ビット目の信
号がＬレベル（符号が−）のときにＨレベルの信号を出
力する。

【００４５】アンド回路５４は３入力素子であり、アン
ド回路５２の出力信号、ナンド回路５３の出力信号、及
び２段目のフリップフロップ５１ｂからの反転信号（信
号ｓ（ｎ−２）の反転信号）が入力される。アンド回路
５４は、各信号に基づいて、過去５，６ビット目の信号
ｓ（ｎ−５），ｓ（ｎ−６）がＨレベル、且つ過去２ビ
ット目の信号ｓ（ｓ−２）がＬレベル、且つ過去１又は
３ビット目の信号ｓ（ｎ−１），ｓ（ｎ−３）がＬレベ
ルのとき、即ち上記３つの条件の何れかに当てはまる場
合にＨレベルの信号をオア回路５５に出力する。

【００４６】オア回路５５にはフリップフロップ５６の
出力信号が入力され、オア回路５５の出力信号はフリッ
プフロップ５６に入力されている。そして、フリップフ
ロップ５６からトリガ信号ＳＴが出力される。

【００４７】レプリカ信号生成回路３６には、トリガ信
号生成回路３５からのトリガ信号ＳＴが入力される。レ
プリカ信号生成回路３６は、活性化したトリガ信号ＳＴ
に応答してレプリカ信号ｂ（ｎ）を生成する。レプリカ
信号ｂ（ｎ）は、ＡＧＣ３１における増幅率の設定や位
相・周波数引き込み用のパターンデータ（プリアンブル
データ）のパターンと一致したパターンを持つ。プリア
ンブルデータのパターンは既知のパターンであり、本実
施形態では（＋１，＋１，＋１，−１，−１，−１）を
繰り返すパターンを持つ。

【００４８】図４は、レプリカ信号生成回路３６の一例
を示す回路図である。レプリカ信号生成回路３６は、ア
ンド回路５７と３段のフリップフロップ５８ａ〜５８ｃ
とから構成されている。アンド回路５７にはトリガ信号
ＳＴと最終段のフリップフロップ５８ｃの反転出力信号
が入力され、アンド回路５７の出力端子は初段のフリッ
プフロップ５８ａのデータ入力端子に接続されている。
そして、初段のフリップフロップ５８ａから上記パター
ンを持つレプリカ信号ｂ（ｎ）が出力される。

【００４９】レプリカ信号生成回路３６は、プリアンブ
ルデータの位相に対応して活性化したトリガ信号ＳＴに
応答してレプリカ信号ｂ（ｎ）を生成する。従って、こ
のレプリカ信号ｂ（ｎ）は、プリアンブル信号の位相と
実質的に一致した位相を持つとともに、プリアンブルデ
ータの理想的な等化波形と実質的に一致した波形パター
ンを持つ。このレプリカ信号ｂ（ｎ）は、ＤＦＥ３４の
シフトレジスタ４４に供給される。

【００５０】シフトレジスタ４４には、判定信号ａ
（ｎ）及びレプリカ信号ｂ（ｎ）とともに、選択信号Ｓ
ＥＬが入力される。この選択信号ＳＥＬは、図１のＭＰ
Ｕ１７から供給される。ＭＰＵ１７は、ＡＧＣ３１にお
ける増幅率の設定や位相・周波数を引き込むプリアンブ
ル時に所定レベル（本実施形態ではＬレベル）の選択信
号ＳＥＬをシフトレジスタ４４に供給し、シンクバイト
データ及びユーザデータを読み出す区間に対応してＨレ
ベルの選択信号ＳＥＬを供給する。

【００５１】図５に示すように、シフトレジスタ４４
は、セレクタ４６と複数段（本実施形態では１２段）の
フリップフロップ４７とから構成されている。セレクタ
４６には、判定器４３からの判定信号ａ（ｎ）とレプリ
カ信号生成回路３６からのレプリカ信号ｂ（ｎ）が入力
される。セレクタ４６は、Ｈレベルの選択信号ＳＥＬに
応答して判定信号ａ（ｎ）を選択し、Ｌレベルの選択信
号ＳＥＬに応答してレプリカ信号ｂ（ｎ）を選択する。
そして、セレクタ４６は、選択した判定信号ａ（ｎ）又
はレプリカ信号ｂ（ｎ）を出力する。直列接続された複
数段のフリップフロップ４７は、それぞれに供給される
サンプリングクロックＳＣＫに応答して入力信号をラッ
チし、そのラッチ信号を出力する。

【００５２】このようにして、シフトレジスタ４４は、
Ｌレベルの選択信号ＳＥＬに応答してレプリカ信号ｂ
（ｎ）をサンプリングクロックＳＣＫに同期してシフト
動作し、Ｈレベルの選択信号ＳＥＬに応答して判定信号
ａ（ｎ）をシフト動作する。従って、シフトレジスタ４
４は、プリアンブル時に過去複数ビットのレプリカ信号
ｂ（ｎ）をＦＢＥ４５に出力し、シンクバイトデータ及
びユーザデータを読み出すときに過去複数ビットの判定
信号ａ（ｎ）をＦＢＥ４５に出力する。

【００５３】これにより、加算器４２には、プリアンブ
ル時にレプリカ信号ｂ（ｎ）に基づく帰還信号Ｓ２が帰
還される。この帰還信号Ｓ２は、レプリカ信号ｂ（ｎ）
に基づくため、判定結果（判定信号ａ（ｎ））における
判定誤りを含まない。このような構成により、ＤＦＥ３
４のループ（ＤＦＥループ）において、プリアンブル時
の判定誤りによるエラー伝播が防止される。

【００５４】シフトレジスタ４４からの判定信号ａ
（ｎ）又はレプリカ信号ｂ（ｎ）は、タイミングリカバ
リ回路３７及び利得制御回路３８に供給される。先ず、
タイミングリカバリ回路３７の構成を説明する。

【００５５】タイミングリカバリ回路３７は、タイミン
グ誤差検出回路（ＴＥＤ）６１、ループフィルタ６２、
ディジタル−アナログ変換回路（ＤＡＣ）６３、電圧制
御発振器（ＶＣＯ）６４を含む。

【００５６】ＴＥＤ６１には、等化信号ｙ（ｎ）と、判
定信号ａ（ｎ）又はレプリカ信号ｂ（ｎ）が入力され
る。ＴＥＤ６１は、その時に入力される判定信号ａ
（ｎ）又はレプリカ信号ｂ（ｎ）とその１サンプル前の
信号ａ（ｎ−１）又はｂ（ｎ−１）の符号が異なる時
に、等化信号ｙ（ｎ）と、判定信号ａ（ｎ）又はレプリ
カ信号ｂ（ｎ）のタイミング誤差を検出し、その検出結
果に基づく信号ＴＥ（ｎ）を出力する。

【００５７】図６に示すようにＴＥＤ６１は、フリップ
フロップ６５、加算器（ADDER ）６６、乗算器６７を含
む。フリップフロップ６５には等化信号ｙ（ｎ）が入力
される。フリップフロップ６５は、等化信号ｙ（ｎ）を
ラッチし、そのラッチ信号、即ち１サンプル前の等化信
号ｙ（ｎ−１）を加算器６６に出力する。その加算器６
６には、等化信号ｙ（ｎ）が入力される。加算器６６は
両等化信号ｙ（ｎ），ｙ（ｎ−１）を加算演算した結果
を持つ信号を乗算器６７に出力する。乗算器６７は１ビ
ットの乗算器であり、判定信号ａ（ｎ−１）又はレプリ
カ信号ｂ（ｎ−１）が入力される。乗算器６７は、加算
器６６の出力信号と判定信号ａ（ｎ−１）又はレプリカ
信号ｂ（ｎ−１）とを乗算演算して生成したタイミング
誤差信号ＴＥ（ｎ）を出力する。

【００５８】即ち、ＴＥＤ６１は、プリアンブル時にお
いて、レプリカ信号ｂ（ｎ）がb(n-1)!=b(n)（尚、「!
=」は比較演算（≠）の記号）の関係にあるときに、ＴＥ（ｎ）＝（ｙ（ｎ）＋ｙ（ｎ−１））×ａ（ｎ−１） ---(3) によりタイミング誤差TE(n) 求める。

【００５９】ループフィルタ６２はＴＥＤ６１から入力
される誤差信号ＴＥ（ｎ）をフィルタリングした信号を
ＤＡＣ６３に出力し、ＤＡＣ６３は入力信号に対応する
制御電圧をＶＣＯ６４に出力する。ＶＣＯ６４は、制御
電圧に応じた周波数を持つサンプリングクロックＳＣＫ
をＡＤＣ３３及びＤＦＥ３４に出力する。

【００６０】このように、ＡＤＣ３３，ＤＦＥ３４，タ
イミングリカバリ回路３７はタイミングリカバリＰＬＬ
を構成し、等化信号と判定結果の位相誤差量に基づいて
サンプリングクロックＳＣＫの周波数をリード信号ＲＤ
の周波数にロックする。そして、プリアンブル時には、
タイミングリカバリ回路３７に判定誤差を含まないレプ
リカ信号ｂ（ｎ）が供給される。従って、プリアンブル
時に判定誤差に基づくタイミングリカバリＴＬＬの安定
低下を防止する。

【００６１】次に、利得制御回路３８の構成を説明す
る。利得制御回路３８は、振幅誤差検出回路（ＭＥＤ）
７１、ディジタル−アナログ変換回路（ＩＤＡＣ）７
２、ループフィルタ７３を含む。

【００６２】ＭＥＤ７１には、等化信号ｙ（ｎ）、判定
信号ａ（ｎ）又はレプリカ信号ｂ（ｎ）、基準信号Ｒｅ
ｆが入力される。ＭＥＤ７１は、その時に入力される判
定信号ａ（ｎ）又はレプリカ信号ｂ（ｎ）とその１サン
プル前の信号ａ（ｎ−１）又はｂ（ｎ−１）の符号が異
なる時に、等化信号ｙ（ｎ）と基準信号Ｒｅｆを比較し
て生成した振幅誤差信号ＡＧＣｅｒｒを出力する。

【００６３】図７に示すように、ＭＥＤ７１は、絶対値
化回路７４と減算器７５を含む。絶対値化回路７４は入
力される等化信号ｙ（ｎ）を絶対値化した信号を出力す
る。減算器７５は、絶対値化回路７４からの信号から基
準信号Ｒｅｆを減算演算して生成した振幅誤差信号ＡＧ
Ｃｅｒｒを出力する。

【００６４】即ち、ＭＥＤ７１は、プリアンブル時にお
いて、レプリカ信号ｂ（ｎ）がb(n-1)!=b(n)（尚、「!
=」は比較演算（≠）の記号）の関係にあるときに、ＡＧＣｅｒｒ＝（｜ｙ（ｎ）｜−Ｒｅｆ） ---(4) により振幅誤差AGCerrを求める。

【００６５】ＩＤＡＣ７２は、ＭＥＤ７１からの信号を
デジタル信号に変換し出力する。ループフィルタ７３は
ＩＤＡＣ７２からの信号をフィルタリングして生成した
信号をＡＧＣ３１に出力する。そして、ＡＧＣ３１は、
制御電圧に対応する利得にて動作する。

【００６６】このようにＡＧＣループを構成し、等化波
形と判定結果の振幅誤差量に基づいてＡＧＣ３１の利得
を最適化し、ＡＧＣ３１の出力信号が最適な振幅を持つ
信号となるように制御する。そして、プリアンブル時に
は、利得制御回路３８に判定誤差を含まないレプリカ信
号ｂ（ｎ）が供給される。従って、プリアンブル時に判
定誤差に基づくＡＧＣループの安定低下を防止する。

【００６７】次に、上記のように構成された信号処理回
路１５の作用を図８〜図１２に従って説明する。ＭＰＵ
１７がリードスタート信号ＲＧを活性化すると、それに
応答して信号処理回路１５は、磁気ディスク１３の対応
するセクタからデータを読み出す。この時、図８に示す
ように、リード信号ＲＤとしてプリアンブルデータが読
み出されている期間をプリアンブル区間、シンクバイト
データが読み出されている期間をシンクバイト区間、ユ
ーザデータが読み出されている期間をデータ区間とす
る。

【００６８】そして、ＭＰＵ１７は、シンクバイト区間
にかかる前からデータ区間の間、Ｈレベルの選択信号Ｓ
ＥＬを供給する。図９に示すように、ＦＦＥ４１からの
信号ｓ（ｎ）が破線で囲んだビット列が上記のｃａｓｅ
３の条件を満たすため、トリガ信号生成回路３５はトリ
ガ信号ＳＴを活性化し、それに応答してレプリカ信号生
成回路３６は既知パターン（図９では「−１，−１，−
１，＋１，＋１，＋１」）を繰り返すレプリカ信号ｂ
（ｎ）を生成する。このレプリカ信号ｂ（ｎ）は、破線
で囲む箇所のように、ループが安定していないときにＦ
ＦＥ４１からの信号ｓ（ｎ）の符号が「−１」になって
誤判定を起こすビットに替えて、「＋１」の符号を持つ
ビットをシフトレジスタ４４に与える。

【００６９】これにより、タイミングリカバリ回路３７
及び利得制御回路３８は、理想的にプリアンブル信号を
読み出したリード信号ＲＤのタイミングと実質的に同じ
タイミングで誤差演算を行う。これにより、タイミング
リカバリＰＬＬは安定動作し、サンプリングクロックＳ
ＣＫの周波数をリード信号ＲＤのそれにロックする。ま
た、ＡＧＣループは安定動作し、リード信号ＲＤを所望
の振幅に増幅することができる。

【００７０】そして、図１０に示すように、選択信号Ｓ
ＥＬがＬレベルからＨレベルになると、シフトレジスタ
４４は、レプリカ信号ｂ（ｎ）に替えて判定信号ａ
（ｎ）をシフト動作する。

【００７１】図１１は、各サンプリングポイントにおけ
る等化信号ｙ（ｎ）とレプリカ信号ｂ（ｎ）の波形を示
す。このように、レプリカ信号ｂ（ｎ）を用いること
で、等化信号ｙ（ｎ）にエラーが伝播することを防ぐこ
とができる。

【００７２】図１２は、上から順番に、正しいサンプリ
ングポイントの波形、等化信号ｙ（ｎ）の波形、正しい
判定結果を示す波形、誤判定を含む判定信号ａ（ｎ）の
波形、レプリカ信号ｂ（ｎ）の波形を示す。

【００７３】レプリカ信号ｂ（ｎ）を使用してレプリカ
信号ｂ（ｎ），ｂ（ｎ−１）の符号が変化するｎ＝３，
１２における位相誤差検出をした場合、ＴＥ（３）＝（ｙ（３）＋ｙ（２））×ｂ（２）＜０，ＴＥ（１２）＝（ｙ（１２）＋ｙ（１１））×ｂ（１
１）＜０となる。このように、２つの位相誤差Ｔ（３），Ｔ（１
２）の符号が同じになるため、タイミングリカバリ回路
３７はサンプリングクロックＳＣＫの周波数をリード信
号ＲＤのそれに合わせるように動作する。

【００７４】これに対し、判定器４３からの判定信号ａ
（ｎ）を使用してｎ＝３，１２における位相誤差検出を
した場合、ＴＥ（３）＝（ｙ（３）＋ｙ（２））×ａ（２）＞０，ＴＥ（１２）＝（ｙ（１２）＋ｙ（１１））×ａ（１
１）＜０となる。この位相誤差Ｔ（３），Ｔ（１２）のように、
異なる符号が交互に現れるため、タイミングリカバリ回
路３７はサンプリングクロックＳＣＫの周波数を変更し
ない疑似ロックが発生することになる。

【００７５】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。（１）信号処理回路１５は、位相・周波数引き込み時
に、判定信号ａ（ｎ）に換えて既知の判定結果に対応す
るレプリカ信号ｂ（ｎ）を用いるようにした。その結
果、位相・周波数引き込み時における判定誤りによりエ
ラーが伝播するのを防ぎことができ、判定帰還型等化器
における波形等化の安定度を向上させることができる。

【００７６】（２）タイミングリカバリ回路３７は、位
相・周波数引き込み時に等化信号ｙ（ｎ）とレプリカ信
号ｂ（ｎ）とに基づいてサンプリングクロックＳＣＫを
生成するようにした。その結果、位相・周波数引き込み
時に判定誤りによる疑似ロックを防ぐことができる。

【００７７】（３）タイミングリカバリ回路３７は、位
相・周波数引き込み時にレプリカ信号ｂ（ｎ）に基づく
所定のタイミングで、レプリカ信号ｂ（ｎ）又は判定信
号ａ（ｎ）と、等化信号ｙ（ｎ）とのタイミング誤差Ｔ
Ｅ（ｎ）を演算するタイミング誤差検出回路６１を備
え、その演算結果に基づいてサンプリングクロックＳＣ
Ｋの周波数を変更するようにした。その結果、位相・周
波数引き込み時におけるタイミング誤差演算を正確に行
うことができ、ひいては位相・周波数引き込みを短時間
で行うことができる。

【００７８】（４）利得制御回路３８は、位相・周波数
引き込み時に等化信号ｙ（ｎ）とレプリカ信号ｂ（ｎ）
とに基づいてＡＧＣ３１の利得を制御する制御信号を生
成するようにした。その結果、位相・周波数引き込み時
に判定誤りを含まず所望の振幅を持つ信号をＡ／Ｄ変換
器３３、ＤＦＥ３４に供給することができる。

【００７９】（５）利得制御回路３８は、位相・周波数
引き込み時にレプリカ信号ｂ（ｎ）に基づく所定のタイ
ミングで、等化信号ｙ（ｎ）と所定の基準信号とから振
幅誤差ＡＧＣｅｒｒを演算する振幅誤差検出回路７１を
備え、その演算結果に基づいて制御信号を生成するよう
にした。その結果、位相・周波数引き込み時における振
幅誤差演算を正確に行うことができる。

【００８０】（６）ＦＦＥ４１の出力信号ｓ（ｎ）が所
定の条件と一致するか否かを判断し、判断結果に基づい
てトリガ信号ＳＴを生成するトリガ信号生成回路３５
と、トリガ信号ＳＴに応答して既知の判定結果に対応す
るレプリカ信号ｂ（ｎ）を生成するレプリカ信号生成回
路３６とを備えた。その結果、位相・周波数引き込み時
に入力信号に対応したタイミングでレプリカ信号ｂ
（ｎ）を生成することができ、位相・周波数引き込みを
確実に行うことができる。

【００８１】尚、前記実施形態は、以下の態様に変更し
てもよい。・上記実施形態では、トリガ信号生成回路３５とレプリ
カ信号生成回路３６を備える構成としたが、これらは機
能的に分離して示したものであり、ＦＦＥ４１からの信
号ｓ（ｎ）に基づいてタイミング良くレプリカ信号ｂ
（ｎ）を生成することができれば、１つ又は３つ以上複
数のブロックにより構成してもよい。

【００８２】・前記各実施形態は、ハードディスク装置
の信号処理回路１５に具体化したが、例えば、ベースバ
ンドデジタル通信システムに使用される信号処理回路に
応用してもよい。

【００８３】

【発明の効果】以上詳述したように、本発明によれば、
位相・周波数引き込み時に既知の判定信号に換えてレプ
リカ信号を用いるようにしたため、その時の判定誤りに
よるエラー伝播を防ぎ、波形等化の安定性を高めた半導
体装置を提供することができる。

【図面の簡単な説明】

【図１】一実施形態のハードディスク装置の概略構成
図である。

【図２】一実施形態の信号処理回路のブロック回路図
である。

【図３】トリガ信号生成回路の回路図である。

【図４】レプリカ信号生成回路の回路図である。

【図５】シフトレジスタの回路図である。

【図６】タイミングリカバリ回路の回路図である。

【図７】利得制御回路の回路図である。

【図８】データの読み出しを説明するタイミングチャ
ートである。

【図９】プリアンブル区間の動作を示すタイミングチ
ャートである。

【図１０】信号切替を説明するためのタイミングチャ
ートである。

【図１１】一実施形態の動作波形図である。

【図１２】一実施形態の動作波形図である。

【図１３】従来の動作波形図である。

【図１４】従来の動作波形図である。

【符号の説明】

３１増幅器としてのオートゲインコントロールアンプ３３アナログ−ディジタル（Ａ／Ｄ）変換器３４判定帰還型等化器（ＤＦＥ）３５トリガ信号生成回路３６レプリカ信号生成回路３７タイミングリカバリ回路３８利得制御回路４１フィードフォワードフィルタとしてのフィードフ
ォワードイコライザ４２加算器４３判定器４４シフトレジスタ４５フィードバックフィルタとしてのフィードバック
イコライザａ（ｎ）判定信号ｂ（ｎ）レプリカ信号ｙ（ｎ）等化信号ｓ（ｎ）ＦＦＥからの信号

フロントページの続きＦターム(参考） 5D044 BC01 CC04 FG01 FG04 5J106 AA03 BB03 CC01 CC21 CC38 CC41 DD12 DD13 DD35 DD36 DD43 DD48 KK12 5K029 AA01 CC01 HH03 HH05 HH14 KK33 LL01 LL16 5K047 AA05 GG45 JJ08 MM23 MM27 MM28 MM33 MM38 MM45 MM53

Claims

【特許請求の範囲】

【請求項１】フィードフォワードフィルタ、加算器、
判定器、シフトレジスタ、フィードバックフィルタを含
み、クロックに基づいて入力信号をサンプリングしたデ
ータから符号間干渉を取り除いた復号信号を生成する判
定帰還型等化器を備え、前記加算器からの等化信号と前記判定器からの判定信号
に基づいて、前記入力信号に対して前記サンプリングの
ための前記クロックの位相・周波数引き込みを行う半導
体装置において、該位相・周波数引き込み時に、前記判定信号に換えて既
知の判定結果に対応するレプリカ信号を用いるようにし
た、ことを特徴とする半導体装置。
【請求項２】入力信号を前記クロックに基づいてサン
プリングしてディジタル信号に変換して前記判定帰還型
等化器に出力するＡ／Ｄ変換器と、前記加算器からの等化信号と、判定器からの判定信号と
に基づいて前記サンプリングのためのクロックを生成す
るタイミングリカバリ回路を備え、前記タイミングリカバリ回路は、前記位相・周波数引き
込み時に前記等化信号と前記レプリカ信号とに基づいて
前記クロックを生成する、ことを特徴とする請求項１に
記載の半導体装置。
【請求項３】前記タイミングリカバリ回路は、前記位
相・周波数引き込み時に前記レプリカ信号に基づく所定
のタイミングで、前記レプリカ信号又は前記判定信号
と、前記等化信号とのタイミング誤差を演算し、該演算
結果に基づいて前記クロックの周波数を変更する、こと
を特徴とする請求項２に記載の半導体装置。
【請求項４】入力信号の振幅を増幅して前記Ａ／Ｄ変
換器に出力する増幅器と、前記等化信号及び判定信号に基づいて前記増幅器の利得
を制御する信号を出力する利得制御回路を備え、前記利得制御回路は、前記位相・周波数引き込み時に前
記等化信号と前記レプリカ信号とに基づいて前記制御信
号を生成する、ことを特徴とする請求項１に記載の半導
体装置。
【請求項５】前記利得制御回路は、前記位相・周波数
引き込み時に前記レプリカ信号に基づく所定のタイミン
グで、前記等化信号と所定の基準信号とから振幅誤差を
演算し、該演算結果に基づいて前記制御信号を生成す
る、ことを特徴とする請求項４に記載の半導体装置。
【請求項６】前記フィードフォワードフィルタの出力
信号が所定の条件と一致するか否かを判断し、該判断結
果に基づいてトリガ信号を生成するトリガ信号生成回路
と、前記トリガ信号に応答して既知の判定結果に対応するレ
プリカ信号を生成するレプリカ信号生成回路を備えた、
ことを特徴とする請求項１に記載の半導体装置。