CN114884539B - 信号处理装置、信号处理方法和程序 - Google Patents

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Abstract

本技术涉及一种能够降低串扰影响的信号处理装置、信号处理方法和程序。设置有：多个比较器，延迟来自多个比较器的输出的延迟单元，以及从提供的信号中减去来自延迟单元的信号的减法单元。装置处理以N个相位传输的信号，并且设置有至少(N‑1)个比较器。因此，多个比较器中的每一个具有不同的阈值设定，并且将输入信号与阈值进行比较，并且如果信号在多个电压电平之间转换，则将阈值设定为相邻电压电平内的值。本技术可以应用于接收以多个相位经由多条线路传输的信号的接收装置。

Description

信号处理装置、信号处理方法和程序
本申请为国际申请日为2017年10月05日、国际申请号为PCT/JP2017/036339、发明名称为“信号处理装置和信号处理方法和程序”的中国国家阶段申请的分案申请，该中国国家阶段申请的进入国家阶段日为2019年4月10日、申请号为201780063175.9、发明名称为“信号处理装置和信号处理方法和程序”。
技术领域
本技术涉及一种信号处理装置、信号处理方法和程序，并且涉及例如一种信号处理装置、信号处理方法和处理接收信号的程序。
背景技术
各种装置(诸如半导体芯片、传感器和显示装置)被安装在电子设备上，以及最近在电子设备中实现高功能性和多功能性。大量数据在这些装置之间被交换，并且根据电子设备中的高功能性和多功能性的这种实现，来增加其数据量。因此，例如，能够以几Gbps发送和接收数据的高速接口被用于交换数据。
针对这样的高速接口，已经开发了各种提高通信性能的技术。例如，专利文件1公开了一种抑制在差分输出缓冲器处生成的电源噪声的噪声消除电路。
引用列表
专利文件
专利文件1：日本专利申请公开第2005-318264号
发明内容
本发明要解决的问题
因此，在通信系统中，期望高的通信性能，并且期望通信性能的进一步改进。因此，期望提供一种能够提高通信性能的信号处理装置。
本技术是针对上述情况而提出的，并且旨在提供一种具有改进的通信性能的信号处理装置。
问题的解决方法
根据本技术的一个方面的信号处理装置包括多个比较器；延迟单元，适于延迟来自多个比较器中的每一个的输出；以及减法器，适于从所提供的信号中减去来自延迟单元的信号。
根据本技术的一个方面的信号处理方法包括以下步骤：通过多个比较器中的每一个将所提供的信号与预定阈值进行比较；延迟来自多个比较器中的每一个的比较结果；以及从所提供的信号中减去延迟的比较结果。
根据本技术的一个方面的程序使计算机执行包括以下步骤的处理：通过多个比较器中的每一个将所提供的信号与预定阈值进行比较；延迟来自多个比较器中的每一个的比较结果；以及从所提供的信号中减去延迟的比较结果。
在根据本技术的方面的信号处理装置、信号处理方法和程序中，通过多个比较器中的每一个比较所提供的信号和预定阈值，延迟来自多个比较器中的每一个的比较结果，并从所提供的信号中减去延迟的比较结果。
应注意，信号处理装置可以是独立的装置，或者可以是构成一个装置的内部块。
此外，程序可以通过经由传输介质传输或者通过被记录在记录介质中来提供。
发明效果
根据本技术的方面，可以提供一种具有改进的通信性能的信号处理装置。
应注意，本文所述的效果不一定是限制性的，并且可以是本公开中所述的任何效果。
附图说明
图1是示出应用本技术的通信系统的实施方式的示例性结构的图。
图2是描述由通信系统发送和接收的信号的电压状态的图。
图3是示出发送装置的示例性结构的图。
图4是描述由通信系统发送和接收的符号的转换的图。
图5是描述由通信系统发送和接收的符号的图。
图6是示出接收装置的示例性结构的图。
图7是描述接收装置的操作的图。
图8是示出DFE的示例性结构的图。
图9是描述阈值的图。
图10是描述系数A的图。
图11提供了描述在应用本技术的情况下的效果的视图。
图12是示出FFE的示例性结构的图。
图13提供了描述在应用本技术的情况下的效果的视图。
图14是描述记录介质的图。
具体实施方式
下面将描述用于实施本技术的模式(以下称为“实施方式”)。
<通信系统的结构>
图1是示出通信系统(通信系统1)的实施方式的结构的图。通信系统1通过使用具有三个电压电平的信号来执行通信。
通信系统1包括发送装置10和接收装置40。在通信系统1中，发送装置10分别经由传输线路9A、9B和9C向接收装置40发送信号SIGA、SIGB和SIGC。例如，用于传输这些信号的传输线路9A至9C具有50欧姆的特性阻抗。
信号SIGA、SIGB和SIGC分别在三个电压电平(高电平电压VH、中电平电压VM和低电平电压VL)之间转换，并且将信号SIGA、SIGB和SIGC的相应电压电平组合来发送符号。低电平电压VL高于接地电压。此外，信号SIGA、信号SIGB和信号SIGC是分别专门输出高电平电压VH、中电平电压VM和低电平电压VL的信号。
图2示出了信号SIGA、SIGB和SIGC的电压状态。发送装置10通过使用三个信号SIGA、SIGB和SIGC发送六个符号“+x”、“-x”、“+y”、“-y”、“+z”和“-z”。
例如，在发送符号“+x”的情况下，发送装置10将信号SIGA设定为高电平电压VH，将信号SIGB设定为低电平电压VL，并将信号SIGC设定为中电平电压VM。在发送符号“-x”的情况下，发送装置10将信号SIGA设定为低电平电压VL，将信号SIGB设定为高电平电压VH，并将信号SIGC设定为中电平电压VM。在发送符号“+y”的情况下，发送装置10将信号SIGA设定为中电平电压VM，将信号SIGB设定为高电平电压VH，并将信号SIGC设定为低电平电压VL。
在发送符号“-y”的情况下，发送装置10将信号SIGA设定为中电平电压VM，将信号SIGB设定为低电平电压VL，并将信号SIGC设定为高电平电压VH。在发送符号“+z”的情况下，发送装置10将信号SIGA设定为低电平电压VL，将信号SIGB设定为中电平电压VM，并将信号SIGC设定为高电平电压VH。
在发送符号“-z”的情况下，发送装置10将信号SIGA设定为高电平电压VH，将信号SIGB设定为中电平电压VM，并将信号SIGC设定为低电平电压VL。
图3示出了发送装置10的示例性结构。发送装置10包括时钟生成单元19、信号生成单元11、触发器(F/F)12和输出单元20。
时钟生成单元19生成时钟TxCK。时钟生成单元19包括例如锁相环(PPL)，并且基于从发送装置10的外部提供的参考时钟(未示出)来生成时钟TxCK。然后，时钟生成单元19将时钟TxCK提供给信号生成单元11、触发器12和输出单元20。
信号生成单元11基于由信号S11至S13表示的符号PS、信号TxF、TxR和TxP以及时钟TxCK来获得符号NS，并且通过使用信号S1至S3来输出符号NS。此处，符号NS和PS中的每一个表示六个符号“+x”、“-x”、“+y”、“-y”、“+z”和“-z”中的任何一个。符号PS是先前发送的符号(先前符号)，以及符号NS是下一个将要发送的符号(下一个符号)。
图4示出了信号生成单元11的操作。图4示出了六个符号“+x”、“-x”、“+y”、“-y”、“+z”和“-z”之间的转换。每个转换旁边所列举的三位数字的值是按这个顺序的信号TxF、TxR和TxP的值。
信号TxF(翻转)使符号在“+x”和“-x”之间转换，使符号在“+y”和“-y”之间转换，并使符号在“+z”和“-z”之间转换。更具体地，在信号TxF为“1”的情况下，符号转换以改变符号的极性(例如，从“+x”到“-x”)，以及在信号TxF为“0”的情况下，不执行这种转换。
在信号TxF为“0”的情况下，信号TxR(旋转)和TxP(极性)均导致符号转换，而不是在“+x”和“-x”之间、不是在“+y”和“-y”之间以及不是在“+z”和“-z”之间。
更具体地，在信号TxR和TxP分别为“1”和“0”的情况下，符号在图4中顺时针转变(例如，从“+x”到“+y”)，同时保持符号的极性，并且在信号TxR和TxP分别为“1”和“1”的情况下，符号的极性改变，并且符号在图4中还顺时针转变(例如，从“+x”到“-y”)。此外，在信号TxR和TxP分别为“0”和“0”的情况下，符号在图4中逆时针转换(例如，从“+x”到“+z”)，同时保持符号的极性，并且在信号TxR和TxP分别为“0”和“1”的情况下，符号的极性改变，并且符号在图4中还逆时针转变(例如，从“+x”到“-z”)。
因此，在信号生成单元11中通过信号TxF、TxR和TxP来识别符号的转换方向。信号生成单元11基于由信号S11至S13表示的符号PS、信号TxF、TxR和TxP以及时钟TxCK来获得符号NS，并且通过使用信号S1至S3来输出符号NS。
在该示例中，如图5所示，符号NS与信号S1至S3相关，并且符号PS与信号S11至S13相关。然后，信号生成单元11通过使用信号S1至S3将符号NS提供给触发器12和输出单元20。
触发器12将信号S1、S2和S3中的每一个延迟与时钟TxCK的一个时钟相对应的量，并输出信号作为信号S11、S12和S13。换句话说，触发器12通过将由信号S1、S2和S3表示的符号NS延迟与时钟TxCK的一个时钟相对应的量来生成符号PS。然后，触发器12将信号S11、S12和S13提供给信号生成单元11。
输出单元20基于信号S1至S3生成信号SIGA、SIGB和SIGC，并且分别从输出端子ToutA、ToutB和ToutC输出信号。
<接收装置的结构>
图6示出了接收装置40的示例性结构。接收装置40包括电阻元件41A、41B和41C、放大器42A、42B和42C、时钟生成单元43、触发器44和45以及信号生成单元46。
电阻元件41A、41B和41C用作通信系统1中的终端电阻。电阻元件41A的一端连接到输入端子TinA并提供信号SIGA，并且另一端连接到电阻元件41B和41C。
电阻元件41B的一端连接到输入端子TinB并提供信号SIGB，并且另一端连接到电阻元件41A和41C。电阻元件41C的一端连接到输入端子TinC并提供信号SIGC，并且另一端连接到电阻元件41A和41B。
放大器42A、42B和42C中的每一个根据正输入端子处的信号和负输入端子处的信号之间的差来输出信号。放大器42A的正输入端子连接到放大器42C的负输入端子和电阻元件41A的一端，并提供信号SIGA。其负输入端子连接到放大器42B的正输入端子和电阻元件41B的一端，并提供信号SIGB。
放大器42B的正输入端子连接到放大器42A的负输入端子和电阻元件41B的一端，并提供信号SIGB。其负输入端子连接到放大器42C的正输入端子和电阻元件41C的一端，并提供信号SIGC。放大器42C的正输入端子连接到放大器42B的负输入端子和电阻元件41C的一端，并提供信号SIGC。其负输入端子连接到放大器42A的正输入端子和电阻元件41A的一端，并提供信号SIGA。
使用这种结构，放大器42A根据信号SIGA和信号SIGB之间的差(SIGA-SIGB)输出信号，放大器42B根据信号SIGB和信号SIGC之间的差(SIGB-SIGC)输出信号，以及放大器42C根据信号SIGC和信号SIGA之间的差(SIGC-SIGA)输出信号。
图7示出了放大器42A、42B和42C的示例性操作。在该示例中，信号SIGA是高电平电压VH，并且信号SIGB是低电平电压VL。此时，由电阻元件41A、41B和41C将信号SIGC的电压设定为中电平电压VM。
在这种情况下，电流Iin顺序地流向输入端子TinA、电阻元件41A、电阻元件41B和输入端子TinB。此外，将高电平电压VH提供给放大器42A的正输入端子，将低电平电压VL提供给其负输入端子，并且差变为正。因此，放大器42A输出“1”。
此外，将低电平电压VL提供给放大器42B的正输入端子，将中电平电压VM提供给其负输入端子，并且差变为负。因此，放大器42B输出“0”。此外，将中电平电压VM提供给放大器42C的正输入端子，将高电平电压VH提供给其负输入端子，并且差变为负。因此，放大器42C输出“0”。
时钟生成单元43基于放大器42A、42B和42C的输出信号生成时钟RxCK。
触发器44将放大器42A、42B和42C的输出信号中的每一个延迟与时钟RxCK的一个时钟相对应的量，并输出相应的信号。换句话说，触发器44的输出信号表示符号NS2。此处，符号NS2以与符号PS和NS类似的方式表示六个符号“+x”、“-x”、“+y”、“-y”、“+z”和“-z”中的任何一个。
触发器45将触发器44的三个输出信号延迟与时钟RxCK的一个时钟相对应的量，并输出相应的信号。换句话说，触发器45通过将符号NS2延迟与时钟RxCK的一个时钟相对应的量来生成符号PS2。该符号PS2是先前接收到的符号，并且以类似于符号NS2的方式表示六个符号“+x”、“-x”、“+y”、“-y”、“+z”和“-z”中的任何一个。
信号生成单元46基于触发器44和45的输出信号以及时钟RXCK来生成信号RxF、RxR和RxP。信号RxF、RxR和RxP分别对应于发送装置10中的信号TxF、TxR和TxP，并且表示符号转换。
信号生成单元46基于由触发器44的输出信号表示的符号NS2和由触发器45的输出信号表示的符号PS2，来识别符号转换(图4)，并且生成信号RxF、RxR和RxP。
<串扰影响>
再次参照图1，发送装置10和接收装置40经由传输线路9A、9B和9C发送和接收信号SIGA、SIGB和SIGC。换句话说，图1所示的通信系统是三相传输系统。在三相传输的情况下，串扰的影响可能比在例如两相传输的情况下增加得多。因此，一种降低串扰影响的机制是有必要的。
然而，在发送装置10和接收装置40采用仅经由传输线路9A和传输线路9B执行发送和接收的两相发送(两线差分系统)的情况下，传输线路9A可以影响传输线路9B，并且传输线路9B可以影响传输线路9A；由于传输线路9A的信号和传输线路9B的信号具有相位相差180度(正相位和反相位)的差分关系，如上所述，通过计算接收装置40侧的每个放大器42中的差，减小了对传输线路9的影响，并且还可以减小串扰的影响。
在如图1所示的三相传输的情况下，流经传输线路9A的信号、流经传输线路9B的信号、和流经传输线路9C的信号不保持正相位和反相位的关系。因此，传输线路9A可以影响传输线路9B和传输线路9C，传输线路9B可以影响传输线路9A和传输线路9C，并且传输线路9C可以影响传输线路9A和传输线路9B。在三相传输的情况下，不能消除对传输线路9的影响，并且即使在例如如上所述的接收装置40侧上的每个放大器42处计算差值，也可能引起串扰的影响。
此外，众所周知，当通信速度变高时，衰减因子增加。在将通信系统1应用于高速通信的情况下，衰减因子可能增加，并且信号质量可能恶化。
换句话说，在使用诸如三相传输的多条线路和多相的高速通信的情况下，与两线差分系统不同，在相应传输线路中流动的信号不保持诸如正相位和反相位的反转关系，并且串扰的影响可能在自己的通道内引起。
在三相传输的情况下，在不抑制串扰的情况下，波形质量可能恶化。因此，下面将通过举例说明三相传输的情况来描述抑制串扰的机制。同时，将通过在此处举例说明三相传输的情况来继续描述，但是本技术也适用于三相或更多相的传输系统(具有多相和多条线路的传输系统)的情况。
<均衡技术1以抑制串扰>
将提供应用判决反馈均衡器(DFE)作为消除由串扰引起的噪声的方法的情况的描述。图8是示出为了降低三相传输中的串扰的影响的DFE 101的实施方式的结构的图。
DFE 101包括减法器121、双比较器122-1和122-2、贯穿锁存器123-1和123-2、延迟单元124-1至124-4、减法器125-1和125-2以及乘法器126-1和126-2。
图8所示的DFE 101示出了抽头的数量为两个的情况，但是本技术不限于两个抽头，并且适用于具有多个抽头的情况。此外，通过增加抽头的数量，可以以更高的精度执行处理，但是存在处理负载增加和处理周期增加的可能性。因此，考虑到这种可能性和精度，通过设置抽头的数量来构造DFE 101。
此外，尽管在图8所示的DFE 101中未示出，但是在DFE 101的前一阶段或DFE 101内部设置有高通滤波器(HPF)。例如，可以在减法器121之前设置HPF。应注意，HPF用作增强高频分量的可变增益放大器(VGA)，并且可以在DFE 101中设置具有这种增强功能的元件，或者可以在DFE 101中接收通过这种元件的信号。
此外，图8所示的DFE 101的结构是一个示例，并且DFE 101可以具有不同的结构。例如，图8所示的DFE 101包括双比较器122，但是可以包括高速模拟数字转换器(ADC)而不是双比较器122。
当经由传输线路9发送信号Tx(n)时，由传输线路的传输特性引起的信道符号间干扰(ISI)(以下称为传输线路噪声)和高频噪声(High Freq Noise)叠加在来自发送装置10的信号Tx(n)上，并且在DFE 101中接收该信号。关于该现象，传输线路噪声在加法器102处叠加在信号Tx(n)上，并且在其上已经叠加了传输线路噪声的信号在图8中被描述为信号x(n)。此外，高频噪声在加法器103处叠加在信号x(n)上，并且在其上已经叠加了高频噪声的信号被描述为信号x′(n)。
信号x′(n)在DFE 101中被接收。在图6所示的接收装置40中，例如，DFE 101紧接在输入端子Tin之后设置，并且在放大器42中接收由DFE 101从中去除噪声的信号。为每个放大器42设置DFE 101。例如，在图6所示的接收装置40的情况下，为放大器42A、放大器42B和放大器42C中的每一个设置DFE 101。
例如，在DFE 101的减法器121中接收已经从输入端子TinA中接收的信号SIGA(＝信号x′(n))。减法器121从接收的信号x′(n)中减去乘法器126-1的输出和乘法器126-2的输出。
从减法器121输出的信号y(n)提供给每个放大器42，并且还提供给双比较器122-1和双比较器122-2。双比较器122-1将预定阈值Th1与信号y(n)进行比较，确定信号y(n)是否是阈值Th1或更大，并将确定结果输出到贯穿锁存器123-1。
类似地，双比较器122-2将预定阈值Th2与信号y(n)进行比较，确定信号y(n)是否是阈值Th2或更大，并将确定结果提供给贯穿锁存器123-2。
例如，阈值Th1和阈值Th2满足如图9所示的关系。图9是示出例如图2所示的信号SIGA的波形(即单端波形，并且也是从发送装置10输出的信号的波形)的图。
如图9的上图所示，阈值Th1被设定为高电平电压VH或更小的值，以及中电平电压VM或更大的值。例如，阈值Th1可以是高电平电压VH和中电平电压VM之间的中间电压值。应注意，这里的描述将继续通过举例说明阈值Th1被设定为高电平电压VH和中电平电压VM之间的中间电压值的情况。然而，阈值Th1的值可以被设定为中间电压值以外的值，并且例如，可以在将阈值Th1设定为接近高电平电压VH的值的同时，执行该处理。
如图9的上图所示，阈值Th2被设定为中电平电压VM或更小的值以及低电平电压VL或更大的值。例如，阈值Th2可以是中电平电压VM和低电平电压VL之间的中间电压值。应注意，这里的描述将继续通过举例说明阈值Th2被设定为中电平电压VM和低电平电压VL之间的中间电压值的情况。然而，阈值Th2的值可以被设定为中间电压值以外的值，并且例如，可以在将阈值Th2设定为接近低电平电压VL的值的同时，执行该处理。
此外，这里的描述将继续假设阈值Th1和Th2是固定值，但是阈值也可以是可变值。可选地，阈值Th1或阈值Th2可以是可变值，并且另一个可以是固定值。
阈值Th1被设定为在双比较器122-1(图8)中设定的阈值，并且阈值Th2被设定为在双比较器122-2中设定的阈值。
在三相传输的情况下，阈值被设定为三相中的相邻相内的值(电压值)(在传输在三个电压电平之间转换的信号的情况下)，例如，高电平电压VH的相和中电平电压VM的相之间。在N相传输的情况下，阈值被设定为N相中的相邻相内的值，并且每个双比较器执行与预定阈值的比较。
如图9的下图所示，双比较器122-1将接收的信号y(n)与阈值Th1进行比较，并且在信号y(n)大于阈值Th1的情况下，双比较器将“1”输出到贯穿锁存器123-1，并且在信号y(n)小于阈值Th1的情况下，双比较器将“0”输出到贯穿锁存器123-1。同时，在信号y(n)与阈值Th1的值相同的情况下，可以将“1”设定为输出，或者可以将“0”设定为输出。
类似地，如图9的下图所示，双比较器122-2将接收的信号y(n)与阈值Th2进行比较，并且在信号y(n)大于阈值Th2的情况下，双比较器将“1”输出到贯穿锁存器123-2，并且在信号y(n)小于阈值Th2的情况下，双比较器将“0”输出到贯穿锁存器123-2。同时，在信号y(n)与阈值Th2的值相同的情况下，可以将“1”设定为输出，或者可以将“0”设定为输出。
来自贯穿锁存器123-1和贯穿锁存器123-2中的每一个的输出被分别提供给减法器125-1。此外，来自贯穿锁存器123-1的输出被提供给延迟单元124-1，并且来自贯穿锁存器123-2的输出被提供给延迟单元124-2。
减法器125-1提供有：在时间t处来自贯穿锁存器123-1的数据y^[1](n)；在时间t处来自贯穿锁存器123-2的数据y^[0](n)；由延迟单元124-1延迟，并在时间t-1处从贯穿锁存器123-1发送的数据y^[1](n-1)；以及由延迟单元124-2延迟，并在时间t-1处从贯穿锁存器123-2发送的数据y^[0](n-1)。
例如，数据y^[1](n)中的^表示该数据是决策数据，以及此处表示决策数据是0或1的1位。此外，[1]表示数据来自贯穿锁存器123-1，并且[0]表示数据来自贯穿锁存器123-2。
此外，(n)表示该数据是第n个数据。此外，第n个数据被定义为参考，并且例如，(n-1)表示数据位于第n个数据之前。此外，此处的第n个数据是在时间t处从贯穿锁存器123输出的数据，并且例如，在时间t之前的时间即时间t-1处，从贯穿锁存器123输出的数据被表示为(n-1)。
减法器125-1将提供的数据y^[1](n)和数据y^[0](n)相加，并从相加值中减去数据y^[1](n-1)和数据y^[0](n-1)。换句话说，减法器125-1计算当前时间t和先前时间t-1之间的数据差。应注意，减法器125中的计算仅仅是示例，并且也可以执行不同的计算。
减法器125-1还执行处理以将来自延迟单元124-1的数据乘以信号电平缩放系数KLV(稍后描述)。应注意，在信号电平缩放系数KLV＝1的情况下，这种乘法处理可以省略。
将减法器125-1处的计算结果提供给乘法器126-1。乘法器126-1执行乘以ISI系数a1，并将相乘结果提供给减法器121。
图8所示的DFE 101还包括延迟单元124-3和124-4，并且还通过使用时间t-1之前的时间t-2处的数据来执行处理。
延迟单元124-3提供有从延迟单元124-1输出的数据y^[1](n-1)，并且向减法器125-2输出延迟了预定时间的数据y^[1](n-2)。延迟单元124-4提供有从延迟单元124-2输出的数据y^[0](n-1)，并且向减法器125-2输出延迟了预定时间的数据y^[0](n-2)。
从延迟单元124-1输出的数据y^[1](n-1)也被提供给减法器125-2。从延迟单元124-2输出的数据y^[0](n-1)也以相同的方式提供给减法器125-2。
减法器125-2将所提供的数据y^[1](n-1)和数据y^[0](n-1)相加，并从相加值中减去数据y^[1](n-2)和数据y^[0](n-2)。换句话说，减法器125-1计算时间t-1和先前时间t-2之间的数据差。
同时，减法器125-2还执行将来自延迟单元124-2的数据乘以信号电平缩放系数KLV(稍后描述)的处理，并且通过使用乘法后获得的数据执行上述计算。应注意，在信号电平缩放系数KLV＝1的情况下，这种乘法处理可以省略。
减法器125-2处的计算结果被提供给乘法器126-2。乘法器126-2执行乘以ISI系数a2，并将相乘结果提供给减法器121。
减法器121生成从发送装置10发送的信号x'(n)减去乘法器126-1的数据和乘法器126-2的数据而得到的值(信号y(n))，并将所生成的值输出到下一阶段。
DFE 101中的处理由下面的表达式(1)表示。应注意，下一表达式(2)表示DFE 101包括多个抽头的情况。
[表达式1]
在表达式(1)中，“A”表示与图10所示的曲线图中示出的“A”相对应的值。图10是示出发送信号的电平与接收时刻的信号的电平之间的关系的图。例如，在图10所示的曲线图中，实线表示发送数据，并且虚线表示接收数据。纵轴表示电平，并且横轴表示时间。
例如，当在发送侧的从时间0到时间1T的时段期间，发送具有电平“1”的数据时，在接收侧的时间1T处接收具有电平“A”的数据。在这种情况下，可以理解，电平“1”是在发送期间电平衰减到电平“A”的同时执行接收的发送系统。表达式(1)中的“A”是表示在发送侧发送的电平中在接收侧接收的电平的最大值的值。
此外，在图10中“a1”和“a2”分别是要在乘法器126-1和126-2处相乘的ISI系数。
在表达式(1)中，在时间t处从发送装置10侧发送的数据被定义为d(n-i)。换句话说，在时间t＝(n-1)T处从发送装置10侧发送的数据被定义为d(n-i)。此外，此时的信道ISI系数为ai(i＝1，2，3，…)。
在表达式(1)中，y(t)表示DFE 101的输出(模拟值)，y^[1](t)表示二进制判决数据(MSB)，并且y^[0](t)表示二进制判决数据(LSB)。
此外，在表达式(1)中，KLV表示信号电平缩放系数。再次参照图9，假设来自发送装置10的信号的高电平电压VH和中电平电压VM之间的差分电压被定义为电压V1，并且接收装置40的双比较器122的输出中的0和1之间的差分电压被定义为电压V2，则信号电平缩放系数KLV是由电压V1和电压V2之间的比率表示的系数。
KLV＝V1/V2
此外，在表达式(1)中，N(nT)表示高频噪声。
在接收装置40中接收到的接收信号x′(t)(在图8中表示为信号x′(n))可以由下面的表达式(2)表示。
[表达式2]
在表达式(2)中，右侧的第一项表示从发送装置10发送的数据，第二项表示ISI分量(传输噪声分量)，并且第三项表示高频噪声分量。
参照表达式(1)和(2)，高频噪声分量N(nt)不被放大并且保持为恒定值。通过使用DFE 101，在不放大高频噪声分量的情况下可以执行处理。串扰属于高频噪声。因此，使用DFE 101，可以提供不放大串扰分量的均衡器。
此外，通过从接收数据的传输线路噪声分量(ai*d(n-i))减去乘以DFE抽头系数的二进制判决数据(ai*y^(n-i))，DFE 101执行传输线路噪声分量的均衡。此外，由于数据转换，传输线路噪声分量(信道ISI分量)通过电压波动量而变化。
例如，在三相传输的情况下，仅通过简单地从传输线路噪声分量(ai*d(n-i))减去二进制判决数据(ai*y^(n-i))来校正信道ISI分量是困难的。因此，在本技术中，如图8所示的设置两个双比较器122-1和122-2，并通过计算nT和(n-1)T的判决数据获得信号转换量的信息。
因此，即使在三相传输的情况下，也可以校正信道ISI分量。
例如，在d(n)＝{3，2，1}的情况下，在接收数据中保持的信道ISI项(表达式(1)右侧的第二项)中的(d(n)-d(n-i))取{+2，+1，0，-1，-2}的五个值。
此外，信道ISI项(表达式(1)右侧的第二项)中的((y^[1](n-i+1)+y^[0](n-i+1))-(y^[1](n-i)+y^[0](n-i))也以相同的方式取五个值{+2，+1，0，-1，-2}。因此，可以校正信道ISI分量。
因此，根据本技术，可以在执行受串扰影响的传输(诸如三相传输)的系统中抑制串扰分量。
图11左侧的视图是眼图，该眼图表示在不包括应用本技术的DFE 101的接收装置40处的三相传输中的接收结果，并且右侧的视图是表示在包括应用本技术的DFE 101的接收装置40处的三相传输中的接收结果的眼图。
可以从图11所示的眼图中得出：右侧的眼图显示出比左侧的眼图更好的接收(可以处理接收结果)。因此，也可以从图11所示的眼图中理解：根据应用本技术的包括DFE 101的接收装置40，即使在执行受串扰影响的传输(诸如三相传输)的系统中也可以校正串扰分量。
<均衡技术2以抑制串扰>
在上述DFE 101中，由于反馈应用可能会发生反馈延迟。在期望可能具有上述反馈延迟或更高速度的问题的系统的情况下，也可以应用前馈均衡器(FFE)。
将提供应用FFE作为均衡技术2以抑制串扰的情况的描述。图12是示出用于降低在三相传输中串扰的影响的FFE 201的一个实施方式的结构的图。
FFE 201包括减法器221、双比较器222-1和222-2、贯穿锁存器223-1和223-2、延迟单元224-1至224-4、减法器225-1和225-2以及乘法器226-1和226-2。
图12所示的FFE 201示出了抽头的数量为两个的情况，但是本技术不限于两个抽头，并且适用于具有多个抽头的情况。此外，通过增加抽头的数量，可以以更高的精度执行处理，但是存在处理负载增加和处理周期增加的可能性。因此，考虑这样的可能性和精度，通过设定抽头的数量来配置FFE 201。
将图12所示的FFE 201与图8所示的DFE 101比较，构成FFE 201的元件与构成DFE101的元件类似，并且包括如上所述的诸如双比较器222和减法器225的元件。
DFE 101通过反馈执行处理，而FFE 201通过前馈执行处理。将描述FFE 201，同时适当地省略与DFE 101的描述重复的描述。
当通过传输线路9发送来自发送装置10的信号Tx(n)时，传输线路噪声和高频噪声被叠加，并且该信号变成信号x′(n)，并且在FFE 201中接收该信号。例如，FFE 201紧接在图6所示的接收装置40的输入端子Tin之后设置，并且在放大器42中接收由FFE 201从中去除噪声的信号。每个放大器42设置有FFE 201。例如，在图6所示的接收装置40的情况下，为放大器42A、放大器42B和放大器42C中的每一个设置FFE 201。
例如，在FFE 201的减法器221、双比较器222-1和双比较器222-2中接收已在输入端子TinA中接收的信号SIGA(＝信号x′(n))。
减法器221从接收信号x'(n)减去乘法器226-1的输出和乘法器226-2的输出。从减法器221输出的信号y(n)被提供给每个放大器42。
双比较器222-1将预定阈值Th1与信号y(n)进行比较，确定信号y(n)是否是阈值Th1或更大，并将确定结果输出到贯穿锁存器223-1。类似地，双比较器222-2将预定阈值Th2与信号y(n)进行比较，确定信号y(n)是否是阈值Th2或更大，并将确定结果输出到贯穿锁存器223-2。
阈值Th1和阈值Th2可以以类似于DFE 101的情况的方式设定，并且例如，满足如图9所示的关系。
来自贯穿锁存器223-1和贯穿锁存器223-2中的每一个的输出被提供给减法器225-1。此外，来自贯穿锁存器223-1的输出也被提供给延迟单元224-1。此外，来自贯穿锁存器223-2的输出也被提供给延迟单元224-2。
减法器225-1提供有：在时间t处来自贯穿锁存器223-1的数据y^[1](n)；在时间t处来自贯穿锁存器223-2的数据y^[0](n)；由延迟单元224-1延迟并在时间t-1处从贯穿锁存器223-1发送的数据y^[1](n-1)；以及由延迟单元224-2延迟并在时间t-1处从贯穿锁存器223-2发送的数据y^[0](n-1)。
减法器225-1将所提供的数据y^[1](n)和数据y^[0](n)相加，并从相加值中减去数据y^[1](n-1)和数据y^[0](n-1)。换句话说，减法器225-1计算当前时间t和先前时间t-1之间的数据差。应注意，减法器225中的计算仅仅是示例，并且也可以执行不同的计算。
减法器225-1中的计算结果被提供给乘法器226-1。乘法器226-1执行乘以ISI系数a1，并将相乘结果提供给减法器221。
类似地，向延迟单元224-3提供从延迟单元224-1输出的数据y^[1](n-1)，并且向减法器225-2输出延迟预定时间的数据y^[1](n-2)。向延迟单元224-4提供从延迟单元224-2输出的数据y^[0](n-1)，并且向减法器225-2输出延迟预定时间的数据y^[0](n-2)。
从延迟单元224-1输出的数据y^[1](n-1)也被提供给减法器225-2。从延迟单元224-2输出的数据y^[0](n-1)也以相同的方式提供给减法器225-2。
减法器225-2将所提供的数据y^[1](n-1)和数据y^[0](n-1)相加，并从相加值中减去数据y^[1](n-2)和数据y^[0](n-2)。换句话说，减法器225-1计算时间t-1和先前时间t-2之间的差。
向乘法器226-2提供减法器225-2中的计算结果。乘法器226-2执行乘以ISI系数a2，并将相乘结果提供给减法器221。
减法器221生成值(信号y(n))，该值通过从发送装置10发送的信号x'(n)减去来自乘法器226-1的数据和来自乘法器226-2的数据而获得，并将所生成的值输出到下一阶段。
FFE 201中的处理由下列表达式(3)表示。应注意，下一表达式(3)是在FFE 201包括多个抽头的情况下的表达式。
[表达式3]
在表达式(3)中，“A”是对应于图10所示的曲线图中示出的“A”的值。在表达式(3)中，“ai”是对应于图10中的“a1”和“a2””的系数，并且是在乘法器226-1和226-2中的每一个中相乘的ISI系数。
在表达式(3)中，在时间t处从发送装置10侧发送的数据被定义为d(n-i)。换句话说，在时间t＝(n-1)T处从发送装置10侧发送的数据被定义为d(n-i)。此外，此时的信道ISI系数为ai(i＝1，2，3，…)。
在表达式(3)中，y(t)表示FFE 201的输出(模拟值)，y^[1](t)表示二进制判决数据(MSB)，并且y^[0](t)表示二进制判决数据(LSB)。
此外，在表达式(3)中，如图9所示，KLV表示信号电平缩放系数，并且是由电压V1和电压V2之间的比率表示的系数。
KLV＝V1/V2
同样在表达式(3)中，N(nT)表示高频噪声。
在表达式(3)中，右侧的第一项表示从发送装置10发送的数据，第二项表示ISI分量(传输噪声分量)，以及第三项表示高频噪声分量。
FFE 201以与DFE 101相同的方式，从接收的数据的传输线路噪声分量(ai*d(n-i))减去乘以FFE抽头系数的二进制判决数据(ai*y^(n-i))，来执行传输线路噪声分量的均衡。此外，由于数据转换，传输线路噪声分量(信道ISI分量)通过电压波动量而变化。
例如，在三相传输的情况下，仅通过简单地从传输线路噪声分量(ai*d(n-i))减去二进制判决数据(ai*y^(n-i))来校正信道ISI分量是困难的。因此，在本技术中，如图12所示设置两个双比较器222-1和222-2，并通过计算nT和(n-1)T的决策数据获得信号转换量的信息。
因此，即使在三相传输的情况下，也可以校正信道ISI分量。
例如，在d(n)＝{3，2，1}的情况下，接收的数据的信道ISI项(表达式(3)右侧的第二项)中的(d(n)-d(n-i)))取{+2，+1，0，-1，-2}的五个值。
此外，信道ISI项(表达式(3)右侧的第二项)中的((y^[1](n-i+1)+y^[0](n-i+1))-(y^[1](n-i)+y^[0](n-i))也以相同的方式取五个值{+2，+1，0，-1，-2}。因此，可以校正信道ISI分量。
因此，根据本技术，可以在执行受串扰影响的传输(诸如三相传输)的系统中改善波形质量。
在FFE 201的情况下，参照表达式(3)可以得出，右侧第三项的高频噪声分量被放大。在FFE 201的情况下，高频噪声分量比DFE 101中放大得更多，但是处理可以容易地加速，因为不同于DFE 101，不存在反馈环路。
图13左侧的视图是表示在不包括应用本技术的FFE 201的接收装置40处的三相传输中的接收结果的眼图，并且右侧的视图是表示在包括应用本技术的FFE 201的接收装置40处的三相传输中的接收结果的眼图。
可以从图13所示的眼图中得出：右侧的眼图显示出比左侧的眼图更好的接收(接收结果可以被处理)。从这个情况中，还可以理解：根据应用本技术的包括FFE 201的接收装置40，即使在执行受串扰影响的传输(诸如三相传输)的系统中也可以改善波形质量。
如上所述，根据本技术，可以改善波形质量。此外，本技术可以应用于具有多条线路和多相的传输系统，并且即使在应用于具有多条线路和多相的传输系统的情况下，也可以改善波形质量。此外，本技术可以应用于高速传输系统，并且即使在应用于高速传输系统的情况下，也可以改善波形质量。
在上述实施方式中，两个抽头的情况已被描述为示例，但DFE 101和FFE 201均可以包括一个抽头或两个或更多个抽头。
此外，在上述实施方式中，双比较器122(222)的数目为2的情况已经被描述为示例，但是两个或更多个双比较器122(222)也可以包括在DFE 101和FFE 201中。
即，在上述实施方式中，使用两个阈值(双阈值)执行处理的情况已经被描述为示例，但是可以通过使用两个或更多个阈值来执行处理。
例如，在三相传输的情况下，DFE 101或FFE 201可以通过使用两个阈值来执行处理。此外，例如，在三相传输的情况下，可以通过使用两个或更多个阈值(例如，三个阈值)来执行处理。
例如，在N相传输的情况下，DFE 101或FFE 201可以通过使用(N-1)个阈值来执行处理。
此外，一个抽头包括与要使用的阈值的数量一致(相同数量)的数量的延迟单元、减法器和乘法器。例如，在通过使用(N-1)个阈值执行处理的情况下，(N-1)个延迟单元包括在一个抽头中，并且此外，一个减法器，该减法器执行来自延迟单元的数据块和来自双比较器的数据块的减法，以及一个乘法器，该乘法器将来自减法器的数据乘以预定系数。
根据本技术，即使在具有多条线路和多相的高速传输系统中，也可以通过具有多个阈值的双比较器和通过根据在连续多条线路和多相中的符号转换中的电压变化量的反馈电平控制来改善信号质量。
上述信号处理装置适用于例如移动工业处理器接口(MIPI)。MIPI是与移动装置的照相机和显示器一起使用的接口标准，并且适用于具有包括在接口标准中的C-PHY标准的接口。
由于C-PHY通过上述三相传输来发送和接收信号，因此可以通过应用上述本技术来执行抑制诸如串扰的高频噪声分量的通信。例如，应用本技术的图8所示的DFE 101或图12所示的FFE 201可以包括在具有MIPI的C-PHY标准的接口中。
<关于记录介质>
上述一系列处理可以由硬件执行，并且也可以由软件执行。在通过软件执行一系列处理的情况下，在计算机中安装构成软件的程序。此处，计算机包括例如集成在专用硬件中的计算机，能够通过安装各种程序执行各种功能的通用个人计算机等。
图14是示出适于通过程序执行上述一系列处理的计算机的示例性硬件配置的框图。在计算机中，中央处理单元(CPU)501、只读存储器(ROM)502和随机存取存储器(RAM)503经由总线504相互连接。总线504还连接到输入/输出接口505。输入/输出接口505连接到输入单元506、输出单元507、存储单元508、通信单元509和驱动器510。
输入单元506包括键盘、鼠标、麦克风等。输出单元507包括显示器、扬声器等。存储单元508包括硬盘、非易失性存储器等。通信单元509包括网络接口等。驱动器510驱动诸如磁盘、光盘、磁光盘和半导体存储器的可移动介质511。
在具有上述配置的计算机中，例如CPU 501将在存储单元508中存储的程序经由输入/输出接口505和总线504加载至RAM 503中，并执行该程序，来执行上述系列处理。
由计算机(CPU501)执行的程序可以由例如记录在诸如数据包介质的可移动介质511来提供。此外，程序可以经由诸如局域网、因特网和数字卫星广播的有线或无线传输介质来提供。
在计算机中，通过将可移动介质511附接到驱动器510，可以经由输入/输出接口505将程序安装在存储单元508中。此外，可以经由有线或无线传输介质在通信单元509中接收程序并将其安装在存储单元508中。此外，程序可以初步安装在ROM 502或存储单元508中。
同时，由计算机执行的程序可以是根据本说明书中描述的顺序按时间顺序执行处理的程序，或者可以是并行执行处理的程序，或者可以是在必要的时间(诸如当调用程序时)执行处理的程序。
此外，在本说明书中，系统表示包括多个装置的完整设备。
应注意，在本说明书中描述的效果仅仅是示例并且不限于此，并且还可以提供其它效果。
同时，本技术的实施方式不限于上述实施方式，并且在不脱离本技术要点的情况下，可以在一定范围内进行各种修改。
应注意，本技术也可以采用下列配置。
(1)
一种信号处理装置，包括：
多个比较器；
延迟单元，适于延迟来自多个比较器中的每一个的输出；以及
减法器，适于从所提供的信号中减去来自延迟单元的信号。
(2)
根据上述(1)所述的信号处理装置，其中，
处理以N个相位传输的信号。
(3)
根据上述(1)所述的信号处理装置，其中，
处理通过N条传输线路传输并以电压电平的组合传输预定符号的信号。
(4)
根据上述(2)或(3)所述的信号处理装置，还包括
(N-1)个或更多个比较器。
(5)
根据上述(1)至(4)中任一项所述的信号处理装置，其中，
多个比较器中的每一个设定有不同的阈值，并且将接收的信号与阈值进行比较，以及
在信号在多个电压电平之间转换的情况下，阈值被设定为相邻电压电平内的值。
(6)
根据(1)至(5)中任一项所述的信号处理装置，其中，
在处理在包括高电平电压、中电平电压和低电平电压的三个电压电平之间转换的信号的情况下，将高电平电压和中电平电压之间的电压值设定为第一阈值，并且将中电平电压和低电平电压之间的电压值设定为第二阈值，
第一比较器将第一阈值与所提供的信号进行比较，
第二比较器将第二阈值与所提供的信号进行比较，以及
减法器从来自第一比较器的输出和来自第二比较器的输出的相加值中减去由第一延迟单元延迟并从第一比较器传输的输出和由第二延迟单元延迟并从第二比较器传输的输出。
(7)
根据(1)至(6)中任一项所述的信号处理装置，还包括
第二减法器，适于从在信号处理装置中接收的信号中减去来自减法器的信号。
(8)
根据上述(7)所述的信号处理装置，其中，
比较器将来自第二减法器的输出与预定阈值进行比较。
(9)
根据上述(7)所述的信号处理装置，其中，
比较器将接收的信号与预定阈值进行比较。
(10)
根据(1)至(8)中任一项所述的信号处理装置，其中，
信号处理装置为判决反馈均衡器(DFE)。
(11)
根据上述(1)至(7)或(9)中任一项所述的信号处理装置，其中，
信号处理装置是前馈均衡器(FFE)。
(12)
根据上述(1)至(11)中任一项所述的信号处理装置，其中，
信号处理装置包括在移动工业处理器接口(MIPI)的C-PHY标准的接口中。
(13)
一种信号处理方法，包括以下步骤：
通过多个比较器将所提供的信号与预定阈值进行比较；
延迟来自多个比较器中的每一个的比较结果；以及
从所提供的信号中减去延迟的比较结果。
(14)
一种使计算机执行处理的程序，该处理包括以下步骤：
通过多个比较器将所提供的信号与预定阈值进行比较；
延迟来自多个比较器中的每一个的比较结果；以及
从所提供的信号中减去延迟的比较结果。
参考符号列表
10 发送装置
40 接收装置
41 电阻元件
42 放大器
43 时钟生成单元
44,45 触发器
46 信号生成单元
101 DFE
121 减法器
122 双比较器
123 贯穿锁存器
124 延迟单元
125 减法器
126 乘法器
201 FFE
221 减法器
222 双比较器
223 贯穿锁存器
224 延迟单元
225 减法器
226 乘法器。

Claims (13)

1.一种信号处理装置，包括：
多个比较器；
延迟单元，被配置为延迟来自所述多个比较器的每一个的输出；
减法器，被配置为从提供的信号中减去来自所述延迟单元的信号；
乘法器，将所述减法器的输出结果乘以信道符号间干扰系数，
其中，在处理在包括高电平电压、中电平电压和低电平电压的三个电压电平之间转换的信号的情况下，将所述高电平电压和所述中电平电压之间的电压值设定为第一阈值，并且将所述中电平电压和所述低电平电压之间的电压值设定为第二阈值，
第一比较器将所述第一阈值与提供的信号进行比较，
第二比较器将所述第二阈值与提供的信号进行比较，并且
所述减法器从来自所述第一比较器的输出和来自所述第二比较器的输出的相加值中减去由第一延迟单元延迟并从所述第一比较器传输的输出和由第二延迟单元延迟并从所述第二比较器传输的输出。
2.根据权利要求1所述的信号处理装置，其中，
处理以N个相位传输的信号。
3.根据权利要求1所述的信号处理装置，其中，
处理通过N条传输线路传输并以电压电平的组合传输预定符号的信号。
4.根据权利要求2所述的信号处理装置，还包括
(N-1)个或更多个比较器。
5.根据权利要求1所述的信号处理装置，其中，
所述多个比较器中的每一个设定有不同的阈值，并且将接收的信号与所述阈值进行比较，并且
在所述信号在多个电压电平之间转换的情况下，所述阈值被设定为相邻电压电平内的值。
6.根据权利要求1所述的信号处理装置，还包括
第二减法器，被配置为从在所述信号处理装置中接收的信号中减去来自所述减法器的信号。
7.根据权利要求6所述的信号处理装置，其中，
所述比较器将来自所述第二减法器的输出与预定阈值进行比较。
8.根据权利要求6所述的信号处理装置，其中，
所述比较器将所述接收的信号与预定阈值进行比较。
9.根据权利要求1所述的信号处理装置，其中，
所述信号处理装置为判决反馈均衡器(DFE)。
10.根据权利要求1所述的信号处理装置，其中，
所述信号处理装置为前馈均衡器(FFE)。
11.根据权利要求1所述的信号处理装置，其中，
所述信号处理装置包括在移动工业处理器接口(MIPI)的C-PHY标准的接口中。
12.一种信号处理方法，包括以下步骤：
通过多个比较器将提供的信号与预定阈值进行比较；
延迟来自所述多个比较器中的每一个的比较结果；
从所述提供的信号中减去延迟的比较结果；
将减去延迟的比较结果后所得的结果乘以信道符号间干扰系数，其中，在处理在包括高电平电压、中电平电压和低电平电压的三个电压电平之间转换的信号的情况下，将所述高电平电压和所述中电平电压之间的电压值设定为第一阈值，并且将所述中电平电压和所述低电平电压之间的电压值设定为第二阈值，
通过第一比较器将所述第一阈值与提供的信号进行比较，
通过第二比较器将所述第二阈值与提供的信号进行比较，并且从来自所述第一比较器的输出和来自所述第二比较器的输出的相加值中减去由第一延迟单元延迟并从所述第一比较器传输的输出和由第二延迟单元延迟并从所述第二比较器传输的输出。
13.一种计算机可读存储介质，存储有使计算机执行处理的程序，所述处理包括以下步骤：
通过多个比较器将提供的信号与预定阈值进行比较；
延迟来自所述多个比较器中的每一个的比较结果；
从所述提供的信号中减去延迟的比较结果；以及
将减去延迟的比较结果后所得的结果乘以信道符号间干扰系数，其中，在处理在包括高电平电压、中电平电压和低电平电压的三个电压电平之间转换的信号的情况下，将所述高电平电压和所述中电平电压之间的电压值设定为第一阈值，并且将所述中电平电压和所述低电平电压之间的电压值设定为第二阈值，
通过第一比较器将所述第一阈值与提供的信号进行比较，通过第二比较器将所述第二阈值与提供的信号进行比较，并且从来自所述第一比较器的输出和来自所述第二比较器的输出的相加值中减去由第一延迟单元延迟并从所述第一比较器传输的输出和由第二延迟单元延迟并从所述第二比较器传输的输出。
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