JP7027322B2 - 信号処理装置、信号処理方法、並びにプログラム - Google Patents

信号処理装置、信号処理方法、並びにプログラム Download PDF

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Description

本技術は信号処理装置、信号処理方法、並びにプログラムに関し、例えば、受信した信号を処理する信号処理装置、信号処理方法、並びにプログラムに関する。
近年の電子機器の高機能化および多機能化に伴い、電子機器には、半導体チップ、センサ、表示デバイスなどの様々なデバイスが搭載される。これらのデバイス間では、多くのデータのやり取りが行われ、そのデータ量は、電子機器の高機能化および多機能化に応じて多くなってきている。そこで、例えば数Ｇｂｐｓでデータを送受信可能な高速インタフェースが用いられて、データのやり取りが行われる。
このような高速インタフェースでは、通信性能の向上を図るための様々な技術が開発されている。例えば、特許文献１には、差動出力バッファにおいて生じる電源ノイズの抑制を図るノイズキャンセル回路が開示されている。
特開２００５－３１８２６４号公報
このように、通信システムでは、高い通信性能が望まれており、さらなる通信性能の向上が期待されている。したがって、通信性能を高めることができる信号処理装置を提供することが望ましい。
本技術は、このような状況に鑑みてなされたものであり、通信性能を高めた信号処理装置を提供することができるようにするものである。
本技術の一側面の信号処理装置は、複数のコンパレータと、前記複数のコンパレータからの出力をそれぞれ遅延する遅延部と、供給された信号から前記遅延部からの信号を減算する減算部とを備え、高レベル電圧、中レベル電圧、および低レベル電圧の３つの電圧レベルの間で遷移する信号を処理する場合、前記高レベル電圧と前記中レベル電圧の間の電圧値が、第１の閾値に設定され、前記中レベル電圧と前記低レベル電圧の間の電圧値が、第２の閾値に設定され、第１の前記コンパレータは、前記第１の閾値と供給された信号とを比較し、第２の前記コンパレータは、前記第２の閾値と供給された信号とを比較し、前記減算部は、前記第１のコンパレータからの出力と、前記第２のコンパレータからの出力を加算した値から、第１の前記遅延部で遅延された前記第１のコンパレータからの出力と第２の前記遅延部で遅延された前記第２のコンパレータからの出力を減算する。
本技術の一側面の信号処理方法は、供給された信号と所定の閾値とを複数のコンパレータによりそれぞれ比較し、前記複数のコンパレータからの比較結果をそれぞれ遅延し、供給された信号から、前記遅延された比較結果を減算するステップを含み、高レベル電圧、中レベル電圧、および低レベル電圧の３つの電圧レベルの間で遷移する信号を処理する場合、前記高レベル電圧と前記中レベル電圧の間の電圧値が、第１の閾値に設定され、前記中レベル電圧と前記低レベル電圧の間の電圧値が、第２の閾値に設定され、第１の前記コンパレータは、前記第１の閾値と供給された信号とを比較し、第２の前記コンパレータは、前記第２の閾値と供給された信号とを比較し、前記減算は、前記第１のコンパレータからの出力と、前記第２のコンパレータからの出力を加算した値から、遅延された前記第１のコンパレータからの出力と遅延された前記第２のコンパレータからの出力を減算する。
本技術の一側面のプログラムは、コンピュータに、供給された信号と所定の閾値とを複数のコンパレータによりそれぞれ比較し、前記複数のコンパレータからの比較結果をそれぞれ遅延し、供給された信号から、前記遅延された比較結果を減算するステップを含み、高レベル電圧、中レベル電圧、および低レベル電圧の３つの電圧レベルの間で遷移する信号を処理する場合、前記高レベル電圧と前記中レベル電圧の間の電圧値が、第１の閾値に設定され、前記中レベル電圧と前記低レベル電圧の間の電圧値が、第２の閾値に設定され、第１の前記コンパレータは、前記第１の閾値と供給された信号とを比較し、第２の前記コンパレータは、前記第２の閾値と供給された信号とを比較し、前記減算は、前記第１のコンパレータからの出力と、前記第２のコンパレータからの出力を加算した値から、遅延された前記第１のコンパレータからの出力と遅延された前記第２のコンパレータからの出力を減算する処理を実行させる。
本技術の一側面の信号処理装置、信号処理方法、並びにプログラムにおいては、供給された信号と所定の閾値とが複数のコンパレータによりそれぞれ比較され、複数のコンパレータからの比較結果がそれぞれ遅延され、供給された信号から、遅延された比較結果が減算される。高レベル電圧、中レベル電圧、および低レベル電圧の３つの電圧レベルの間で遷移する信号を処理する場合、高レベル電圧と中レベル電圧の間の電圧値が、第１の閾値に設定され、中レベル電圧と低レベル電圧の間の電圧値が、第２の閾値に設定され、第１のコンパレータは、第１の閾値と供給された信号とを比較し、第２のコンパレータは、第２の閾値と供給された信号とを比較し、減算は、第１のコンパレータからの出力と、第２のコンパレータからの出力を加算した値から、遅延された第１のコンパレータからの出力と遅延された第２のコンパレータからの出力を減算する。
なお、信号処理装置は、独立した装置であっても良いし、１つの装置を構成している内部ブロックであっても良い。
また、プログラムは、伝送媒体を介して伝送することにより、または、記録媒体に記録して、提供することができる。
本技術の一側面によれば、通信性能を高めた信号処理装置を提供することができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術を適用した通信システムの一実施の形態の構成を示す図である。 通信システムが送受信する信号の電圧状態について説明するための図である。 送信装置の構成例を示す図である。 通信システムが送受信するシンボルの遷移について説明するための図である。 通信システムが送受信するシンボルについて説明するための図である。 受信装置の構成例を示す図である。 受信装置の動作について説明するための図である。 ＤＦＥの構成例を示す図である。 閾値について説明するための図である。 係数Ａについて説明するための図である。 本技術を適用した場合の効果について説明するための図である。 ＦＦＥの構成例を示す図である。 本技術を適用した場合の効果について説明するための図である。 記録媒体について説明するための図である。
以下に、本技術を実施するための形態（以下、実施の形態という）について説明する。
＜通信システムの構成＞
図１は、通信システム（通信システム１）の一実施の形態の構成を示す図である。通信システム１は、３つの電圧レベルを有する信号を用いて通信を行うものである。
通信システム１は、送信装置１０と、受信装置４０とを備えている。この通信システム１では、送信装置１０が、受信装置４０に対して、伝送路９Ａ，９Ｂ，９Ｃを介して信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣをそれぞれ送信するようになっている。これらの信号を伝送する伝送路９Ａ～９Ｃの特性インピーダンスは、例えば、５０オームである。
信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣは、それぞれ３つの電圧レベル（高レベル電圧ＶＨ、中レベル電圧ＶＭ、および低レベル電圧ＶＬ）の間で遷移し、信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣのそれぞれの電圧レベルの組み合わせでシンボルが伝送される。低レベル電圧ＶＬは、グランド電圧よりも高い電圧である。また、信号ＳＩＧＡ、信号ＳＩＧＢ、信号ＳＩＧＣは、それぞれ、高レベル電圧ＶＨ、中レベル電圧ＶＭ、および低レベル電圧ＶＬを排他的に出力する信号とされている。
図２は、信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣの電圧状態を表すものである。送信装置１０は、３つの信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣを用いて、６つのシンボル“＋ｘ”，“－ｘ”，“＋ｙ”，“－ｙ”，“＋ｚ”，“－ｚ”を送信する。
例えば、シンボル“＋ｘ”を送信する場合には、送信装置１０は、信号ＳＩＧＡを高レベル電圧ＶＨにし、信号ＳＩＧＢを低レベル電圧ＶＬにし、信号ＳＩＧＣを中レベル電圧ＶＭにする。シンボル“－ｘ”を送信する場合には、送信装置１０は、信号ＳＩＧＡを低レベル電圧ＶＬにし、信号ＳＩＧＢを高レベル電圧ＶＨにし、信号ＳＩＧＣを中レベル電圧ＶＭにする。シンボル“＋ｙ”を送信する場合には、送信装置１０は、信号ＳＩＧＡを中レベル電圧ＶＭにし、信号ＳＩＧＢを高レベル電圧ＶＨにし、信号ＳＩＧＣを低レベル電圧ＶＬにする。
シンボル“－ｙ”を送信する場合には、送信装置１０は、信号ＳＩＧＡを中レベル電圧ＶＭにし、信号ＳＩＧＢを低レベル電圧ＶＬにし、信号ＳＩＧＣを高レベル電圧ＶＨにする。シンボル“＋ｚ”を送信する場合には、送信装置１０は、信号ＳＩＧＡを低レベル電圧ＶＬにし、信号ＳＩＧＢを中レベル電圧ＶＭにし、信号ＳＩＧＣを高レベル電圧ＶＨにする。
シンボル“－ｚ”を送信する場合には、送信装置１０は、信号ＳＩＧＡを高レベル電圧ＶＨにし、信号ＳＩＧＢを中レベル電圧ＶＭにし、信号ＳＩＧＣを低レベル電圧ＶＬにするようになっている。
図３は、送信装置１０の一構成例を表すものである。送信装置１０は、クロック生成部１９と、信号生成部１１と、フリップフロップ（Ｆ／Ｆ）１２と、出力部２０とを有している。
クロック生成部１９は、クロックＴｘＣＫを生成するものである。クロック生成部１９は、例えばＰＬＬ（Phase Locked Loop）により構成され、例えば送信装置１０の外部から供給されるリファレンスクロック（図示せず）に基づいてクロックＴｘＣＫを生成するようになっている。そして、クロック生成部１９は、このクロックＴｘＣＫを、信号生成部１１、フリップフロップ１２、および出力部２０に供給するようになっている。
信号生成部１１は、信号Ｓ１１～Ｓ１３が示すシンボルＰＳ、信号ＴｘＦ，ＴｘＲ，ＴｘＰ、およびクロックＴｘＣＫに基づいて、シンボルＮＳを求め、信号Ｓ１～Ｓ３を用いてシンボルＮＳを出力するものである。ここで、シンボルＮＳ，ＰＳは、それぞれ、６つのシンボル“＋ｘ”，“－ｘ”，“＋ｙ”，“－ｙ”，“＋ｚ”，“－ｚ”のうちのいずれか一つを示すものである。シンボルＰＳは前に送信したシンボル（前のシンボル）であり、シンボルＮＳは次に送信するシンボル（次のシンボル）である。
図４は、信号生成部１１の動作を表すものである。この図４は、６つのシンボル“＋ｘ”，“－ｘ”，“＋ｙ”，“－ｙ”，“＋ｚ”，“－ｚ”の間の遷移を示している。各遷移に付した３桁の数値は、信号ＴｘＦ，ＴｘＲ，ＴｘＰの値をこの順で示したものである。
信号ＴｘＦ（Flip）は、“＋ｘ”と“－ｘ”との間でシンボルを遷移させ、“＋ｙ”と“－ｙ”との間でシンボルを遷移させ、“＋ｚ”と“－ｚ”との間でシンボルを遷移させるものである。具体的には、信号ＴｘＦが“１”である場合には、シンボルの極性を変更するように（例えば“＋ｘ”から“－ｘ”へ）遷移し、信号ＴｘＦが“０”である場合には、このような遷移を行わないようになっている。
信号ＴｘＲ（Rotation），ＴｘＰ（Polarity）は、信号ＴｘＦが“０”である場合において、“＋ｘ”と“－ｘ”以外との間、“＋ｙ”と“－ｙ”以外との間、“＋ｚ”と“－ｚ”以外との間でシンボルを遷移させるものである。
具体的には、信号ＴｘＲ，ＴｘＰが“１”，“０”である場合には、シンボルの極性を保ったまま、図４において右回りに（例えば“＋ｘ”から“＋ｙ”へ）遷移し、信号ＴｘＲ，ＴｘＰが“１”，“１”である場合には、シンボルの極性を変更するとともに、図４において右回りに（例えば“＋ｘ”から“－ｙ”へ）遷移する。また、信号ＴｘＲ，ＴｘＰが“０”，“０”である場合には、シンボルの極性を保ったまま、図４において左回りに（例えば“＋ｘ”から“＋ｚ”へ）遷移し、信号ＴｘＲ，ＴｘＰが“０”，“１”である場合には、シンボルの極性を変更するとともに、図４において左回りに（例えば“＋ｘ”から“－ｚ”へ）遷移する。
このように、信号生成部１１では、信号ＴｘＦ，ＴｘＲ，ＴｘＰにより、シンボルの遷移の方向が特定される。信号生成部１１は、信号Ｓ１１～Ｓ１３が示すシンボルＰＳ、信号ＴｘＦ，ＴｘＲ，ＴｘＰ、およびクロックＴｘＣＫに基づいて、シンボルＮＳを求め、信号Ｓ１～Ｓ３を用いてシンボルＮＳを出力する。
この例では、図５に示すように、シンボルＮＳは信号Ｓ１～Ｓ３と対応づけられ、シンボルＰＳは信号Ｓ１１～Ｓ１３と対応づけられている。そして、信号生成部１１は、信号Ｓ１～Ｓ３を用いて、このシンボルＮＳをフリップフロップ１２および出力部２０に供給するようになっている。
フリップフロップ１２は、信号Ｓ１，Ｓ２，Ｓ３を、クロックＴｘＣＫの１クロック分遅延させ、信号Ｓ１１，Ｓ１２，Ｓ１３として出力するものである。すなわち、フリップフロップ１２は、信号Ｓ１，Ｓ２，Ｓ３が示すシンボルＮＳをクロックＴｘＣＫの１クロック分遅延させることにより、シンボルＰＳを生成している。そして、フリップフロップ１２は、その信号Ｓ１１，Ｓ１２，Ｓ１３を、信号生成部１１に供給するようになっている。
出力部２０は、信号Ｓ１～Ｓ３に基づいて、信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣを生成し、出力端子ＴoutＡ，ＴoutＢ，ＴoutＣからそれぞれ出力するものである。
＜受信装置の構成＞
図６は、受信装置４０の一構成例を表すものである。受信装置４０は、抵抗素子４１Ａ，４１Ｂ，４１Ｃと、アンプ４２Ａ，４２Ｂ，４２Ｃと、クロック生成部４３と、フリップフロップ４４，４５と、信号生成部４６とを有している。
抵抗素子４１Ａ，４１Ｂ，４１Ｃは、通信システム１における終端抵抗として機能するものである。抵抗素子４１Ａの一端は入力端子ＴinＡに接続されるとともに信号ＳＩＧＡが供給され、他端は抵抗素子４１Ｂ，４１Ｃの他端に接続されている。
抵抗素子４１Ｂの一端は入力端子ＴinＢに接続されるとともに信号ＳＩＧＢが供給され、他端は抵抗素子４１Ａ，４１Ｃの他端に接続されている。抵抗素子４１Ｃの一端は入力端子ＴinＣに接続されるとともに信号ＳＩＧＣが供給され、他端は抵抗素子４１Ａ，４１Ｂの他端に接続されている。
アンプ４２Ａ，４２Ｂ，４２Ｃは、それぞれ、正入力端子における信号と負入力端子における信号の差分に応じた信号を出力するものである。アンプ４２Ａの正入力端子は、アンプ４２Ｃの負入力端子および抵抗素子４１Ａの一端に接続されるとともに信号ＳＩＧＡが供給され、負入力端子は、アンプ４２Ｂの正入力端子および抵抗素子４１Ｂの一端に接続されるとともに信号ＳＩＧＢが供給される。
アンプ４２Ｂの正入力端子は、アンプ４２Ａの負入力端子および抵抗素子４１Ｂの一端に接続されるとともに信号ＳＩＧＢが供給され、負入力端子は、アンプ４２Ｃの正入力端子および抵抗素子４１Ｃの一端に接続されるとともに信号ＳＩＧＣが供給される。アンプ４２Ｃの正入力端子は、アンプ４２Ｂの負入力端子および抵抗素子４１Ｃの一端に接続されるとともに信号ＳＩＧＣが供給され、負入力端子は、アンプ４２Ａの正入力端子および抵抗素子４１Ａに接続されるとともに信号ＳＩＧＡが供給される。
この構成により、アンプ４２Ａは、信号ＳＩＧＡと信号ＳＩＧＢとの差分（ＳＩＧＡ－ＳＩＧＢ）に応じた信号を出力し、アンプ４２Ｂは、信号ＳＩＧＢと信号ＳＩＧＣとの差分（ＳＩＧＢ－ＳＩＧＣ）に応じた信号を出力し、アンプ４２Ｃは、信号ＳＩＧＣと信号ＳＩＧＡとの差分（ＳＩＧＣ－ＳＩＧＡ）に応じた信号を出力するようになっている。
図７は、アンプ４２Ａ，４２Ｂ，４２Ｃの一動作例を表すものである。この例では、信号ＳＩＧＡは高レベル電圧ＶＨであり、信号ＳＩＧＢは低レベル電圧ＶＬである。このとき、信号ＳＩＧＣの電圧は、抵抗素子４１Ａ，４１Ｂ，４１Ｃにより、中レベル電圧ＶＭに設定される。
この場合には、入力端子ＴinＡ、抵抗素子４１Ａ、抵抗素子４１Ｂ、入力端子ＴinＢの順に電流Ｉinが流れる。そして、アンプ４２Ａの正入力端子には高レベル電圧ＶＨが供給されるとともに負入力端子には低レベル電圧ＶＬが供給され、差分は正になるため、アンプ４２Ａは“１”を出力する。
また、アンプ４２Ｂの正入力端子には低レベル電圧ＶＬが供給されるとともに負入力端子には中レベル電圧ＶＭが供給され、差分は負になるため、アンプ４２Ｂは“０”を出力する。また、アンプ４２Ｃの正入力端子には中レベル電圧ＶＭが供給されるとともに負入力端子には高レベル電圧ＶＨが供給され、差分は負になるため、アンプ４２Ｃは“０”を出力するようになっている。
クロック生成部４３は、アンプ４２Ａ，４２Ｂ，４２Ｃの出力信号に基づいて、クロックＲｘＣＫを生成するものである。
フリップフロップ４４は、アンプ４２Ａ，４２Ｂ，４２Ｃの出力信号を、クロックＲｘＣＫの１クロック分遅延させ、それぞれ出力するものである。すなわち、フリップフロップ３４の出力信号は、シンボルＮＳ２を示すものである。ここで、シンボルＮＳ２は、シンボルＰＳ，ＮＳと同様に、６つのシンボル“＋ｘ”，“－ｘ”，“＋ｙ”，“－ｙ”，“＋ｚ”，“－ｚ”のうちのいずれか一つを示すものである。
フリップフロップ４５は、フリップフロップ４４の３つの出力信号を、クロックＲｘＣＫの１クロック分遅延させ、それぞれ出力するものである。すなわち、フリップフロップ４５は、シンボルＮＳ２をクロックＲｘＣＫの１クロック分遅延させることにより、シンボルＰＳ２を生成している。このシンボルＰＳ２は、前に受信したシンボルであり、シンボルＮＳ２と同様に、６つのシンボル“＋ｘ”，“－ｘ”，“＋ｙ”，“－ｙ”，“＋ｚ”，“－ｚ”のうちのいずれか一つを示すものである。
信号生成部４６は、フリップフロップ４４，４５の出力信号、およびクロックＲｘＣＫに基づいて、信号ＲｘＦ，ＲｘＲ，ＲｘＰを生成するものである。この信号ＲｘＦ，ＲｘＲ，ＲｘＰは、送信装置１０における信号ＴｘＦ，ＴｘＲ，ＴｘＰにそれぞれ対応するものであり、シンボルの遷移を表すものである。
信号生成部４６は、フリップフロップ４４の出力信号が示すシンボルＣＳ２と、フリップフロップ４５の出力信号が示す前のシンボルＰＳ２に基づいて、シンボルの遷移（図４）を特定し、信号ＲｘＦ，ＲｘＲ，ＲｘＰを生成するようになっている。
＜クロストークの影響＞
図１を再度参照するに、送信装置１０と受信装置４０は、伝送路９Ａ，９Ｂ，９Ｃを介して信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣを送受信する。すなわち図１に示した通信システムは、３相伝送のシステムである。３相伝送の場合、例えば２相伝送の場合と比べてクロストークの影響が大きくなる可能性があるため、クロストークによる影響を低減させるための仕組みが必要である。
仮に送信装置１０と受信装置４０が、伝送路９Ａと伝送路９Ｂのみで送受信する２相伝送（２線差動方式）である場合、伝送路９Ａは、伝送路９Ｂに影響を及ぼし、伝送路９Ｂは、伝送路９Ａに影響を及ぼす可能性があるが、伝送路９Ａの信号と伝送路９Ｂの信号は、位相が１８０度異なる差動関係（正相と逆相）であるため、受信装置４０側で、上記したように、例えば、アンプ４２において差分が演算されることで、伝送路９における影響は低減され、クロストークによる影響も低減される。
図１に示したような３相伝送の場合、伝送路９Ａを流れる信号、伝送路９Ｂを流れる信号、および伝送路９Ｃを流れる信号は、正相と逆相といった位相関係を保っていないため、伝送路９Ａは、伝送路９Ｂと伝送路９Ｃに影響を及ぼし、伝送路９Ｂは、伝送路９Ａと伝送路９Ｃに影響を及ぼし、伝送路９Ｃは、伝送路９Ａと伝送路９Ｂに影響を及ぼす可能性がある。３相伝送の場合、受信装置４０側で、上記したように、例えば、アンプ４２において差分が演算されても、伝送路９における影響を打ち消すことはできず、クロストークによる影響が出る可能性がある。
また、通信速度が上がると、減衰率も上がることが一般的に知られている。通信システム１を高速通信に適用した場合、減衰率が上がり、信号品質が劣化してしまう可能性がある。
すなわち、３相伝送のような多線、多相での高速通信の場合、２線差動と異なり、各伝送路に流れる信号は、正相と逆相という反転関係を保っておらず、自己のレーン内においてもクロストークによる影響が発生する可能性がある。
３相伝送の場合、クロストークを抑制しなければ、波形品質を劣化させる可能性がある。そこで、以下に３相伝送の場合を例に挙げて、クロストークを抑制する仕組みについて説明する。なおここでは、３相伝送の場合を例に挙げて説明を続けるが、３相以上の伝送方式（多相、多線の伝送方式）の場合にも本技術は適用できる。
＜クロストークを抑制するイコライズ技術１＞
クロストークによるノイズを除去する方式として、デシジョン・フィードバック・イコライザ（ＤＦＥ：Decision Feedback Equalizer）を適用した場合について説明する。図８は、３相伝送におけるクロストークによる影響を低減するためのＤＦＥ１０１の一実施の形態の構成を示す図である。
ＤＦＥ１０１は、減算部１２１、デュアルコンパレータ１２２－１，１２２－２、スルーラッチ１２３－１，１２３－２、遅延部１２４－１乃至１２４－４、減算部１２５－１，１２５－２、および乗算部１２６－１，１２６－２を含む構成とされている。
図８に示したＤＦＥ１０１は、タップ数が２段である場合を示しているが、本技術は、２段に限らず、タップ数は多段である場合に適用できる。また、タップ数を増やすことで、より精度良く処理を行うことができるが、処理負担が増えたり、処理時間が増えたりする可能性があるため、そのような可能性と精度を考慮したタップ数が設定され、ＤＦＥ１０１は、構成される。
また、図８に示したＤＦＥ１０１には図示していないが、ＤＦＥ１０１の前段やＤＦＥ１０１内にＨＰＦ（High Pass Filter）が備えられていても良い。例えば、減算部１２１の前に、ＨＰＦが備えられている構成としても良い。なお、ＨＰＦは、高周波成分をブーストするＶＧＡ（可変ゲインアンプ）として機能し、そのようなブーストする機能を有する要素が、ＤＦＥ１０１に備えられている構成、またはそのような要素を介した信号がＤＦＥ１０１に入力される構成としても良い。
また、図８に示したＤＦＥ１０１の構成は、一例であり、他の構成によりＤＦＥ１０１を構成することも可能である。例えば、図８に示したＤＦＥ１０１は、デュアルコンパレータ１２２を含む構成とされているが、デュアルコンパレータ１２２の代わりに、高速ＡＤＣ（Analog Digital Converter）を含む構成とすることも可能である。
送信装置１０からの信号Ｔｘ（ｎ）は、伝送路９で伝送されているときに、伝送路通過特性に起因する符号間干渉（Channel ＩＳＩ（Inter Symbol Interference）、以下、伝送路ノイズと記述する）と高周波ノイズ（High Freq Noise）が重畳され、ＤＦＥ１０１に入力される。このことを、図１８では、加算部１０２にて、信号Ｔｘ（ｎ）に伝送路ノイズが重畳され、伝送路ノイズが重畳された信号を信号ｘ（ｎ）と記述する。また、加算部１０３にて、信号ｘ（ｎ）に高周波ノイズが重畳され、高周波ノイズが重畳された信号を信号ｘ’（ｎ）と記述する。
信号ｘ’（ｎ）がＤＦＥ１０１に入力される。ＤＦＥ１０１は、図６に示した受信装置４０において、例えば、入力端子Ｔinの直後に設けられ、ＤＦＥ１０１によりノイズが除去された信号が、アンプ４２に入力される。ＤＦＥ１０１は、アンプ４２毎に備えられる。例えば、図６に示した受信装置４０の場合、アンプ４２Ａ、アンプ４２Ｂ、アンプ４２Ｃ毎に設けられる。
例えば、入力端子ＴinＡに入力された信号ＳＩＧＡ（＝信号ｘ’（ｎ））は、ＤＦＥ１０１の減算部１２１に入力される。減算部１２１は、入力された信号ｘ’（ｎ）から、乗算部１２６－１からの出力と乗算部１２６－２からの出力を減算する。
減算部１２１から出力された信号ｙ（ｎ）は、アンプ４２に供給されると共に、デュアルコンパレータ１２２－１とデュアルコンパレータ１２２－２にも供給される。デュアルコンパレータ１２２－１は、所定の閾値Ｔｈ１と信号ｙ（ｎ）を比較し、信号ｙ（ｎ）が、閾値Ｔｈ１以上であるか否かを判定し、その判定結果をスルーラッチ１２３－１に出力する。
同様に、デュアルコンパレータ１２２－２は、所定の閾値Ｔｈ２と信号ｙ（ｎ）を比較し、信号ｙ（ｎ）が、閾値Ｔｈ２以上であるか否かを判定し、その判定結果をスルーラッチ１２３－２に出力する。
閾値Ｔｈ１と閾値Ｔｈ２は、例えば、図９に示すような関係を満たす。図９は、図２に示した例えば、信号ＳＩＧＡの波形（シングルエンドの波形であり、送信装置１０から出力される信号の波形）を示す図である。
閾値Ｔｈ１は、図９の上図に示すように、高レベル電圧ＶＨ以下の値であり、中レベル電圧ＶＭ以上の値に設定されている。閾値Ｔｈ１は、例えば、高レベル電圧ＶＨと中レベル電圧ＶＭの中間の電圧値とすることができる。なおここでは閾値Ｔｈ１は、高レベル電圧ＶＨと中レベル電圧ＶＭの中間の電圧値とした場合を例に挙げて説明を続けるが、閾値Ｔｈ１の値は、中間の電圧値以外の値に設定することも可能であり、例えば、高レベル電圧Ｖｈに近い値に設定され、処理が行われるようにすることも可能である。
閾値Ｔｈ２は、図９の上図に示すように、中レベル電圧ＶＭ以下の値であり、低レベル電圧ＶＬ以上の値に設定されている。閾値Ｔｈ２は、例えば、中レベル電圧ＶＭと低レベル電圧ＶＬの中間の電圧値とすることができる。なおここでは閾値Ｔｈ２は、中レベル電圧ＶＭと低レベル電圧ＶＬの中間の電圧値とした場合を例に挙げて説明を続けるが、閾値Ｔｈ２の値は、中間の電圧値以外の値に設定することも可能であり、例えば、低レベル電圧ＶＬに近い値に設定され、処理が行われるようにすることも可能である。
またここでは、閾値Ｔｈ１、閾値Ｔｈ２は、固定値として説明を続けるが、可変値であっても良い。また閾値Ｔｈ１、閾値Ｔｈ２のどちらか一方を可変値とし、他方を固定値としても良い。
閾値Ｔｈ１は、デュアルコンパレータ１２２－１（図８）に設定されている閾値とし、閾値Ｔｈ２は、デュアルコンパレータ１２２－２に設定されている閾値とする。
閾値は、３相伝送の場合、３相内の隣接する相内（３つの電圧レベルの間で遷移する信号を伝送する場合）、例えば、高レベル電圧ＶＨの相と、中レベル電圧ＶＭの相の間にある値（電圧値）に設定される。Ｎ相伝送の場合、Ｎ相内の隣接する相内の値に、閾値は設定され、各デュアルコンパレータは、設定されている閾値との比較を行う。
図９の下図に示すように、デュアルコンパレータ１２２－１は、入力された信号ｙ（ｎ）と閾値Ｔｈ１を比較し、信号ｙ（ｎ）が閾値Ｔｈ１よりも大きい場合、“１”をスルーラッチ１２３－１に出力し、信号ｙ（ｎ）が閾値Ｔｈ１よりも小さい場合、“０”をスルーラッチ１２３－１に出力する。なお、信号ｙ（ｎ）が閾値Ｔｈ１と同一値である場合、“１”が出力されるように設定されていても良いし、“０”が出力されるように設定されていても良い。
同様に、図９の下図に示すように、デュアルコンパレータ１２２－２は、入力された信号ｙ（ｎ）と閾値Ｔｈ２を比較し、信号ｙ（ｎ）が閾値Ｔｈ２よりも大きい場合、“１”をスルーラッチ１２３－２に出力し、信号ｙ（ｎ）が閾値Ｔｈ２よりも小さい場合、“０”をスルーラッチ１２３－２に出力する。なお、信号ｙ（ｎ）が閾値Ｔｈ２と同一値である場合、“１”が出力されるように設定されていても良いし、“０”が出力されるように設定されていても良い。
スルーラッチ１２３－１とスルーラッチ１２３－２からの出力は、それぞれ減算部１２５－１に供給される。またスルーラッチ１２３－１からの出力は、遅延部１２４－１に供給され、スルーラッチ１２３－２からの出力は、遅延部１２４－２に供給される。
減算部１２５－１には、時刻ｔにおけるスルーラッチ１２３－１からのデータｙ＾［１］（ｎ）、時刻ｔにおけるスルーラッチ１２３－２からのデータｙ＾［０］（ｎ）、遅延部１２４－１で遅延された時刻ｔ－１におけるスルーラッチ１２３－１からのデータｙ＾［１］（ｎ－１）、および遅延部１２４－２で遅延された時刻ｔ－１におけるスルーラッチ１２３－２からのデータｙ＾［０］（ｎ－１）が供給される。
例えば、データｙ＾［１］（ｎ）の＾は、デシジョンデータであることを表し、ここでは、０または１の１ｂｉｔのデシジョンデータであることを表す。また［１］は、スルーラッチ１２３－１からのデータであることを示し、［０］は、スルーラッチ１２３－２からのデータであることを示す。
また、（ｎ）は、ｎ番目のデータであることを示す。またこのｎ番目のデータを基準とし、例えば、（ｎ－１）は、ｎ番目のデータよりも１個前のデータであることを示す。またここでは、ｎ番目のデータは、時刻ｔにおいて、スルーラッチ１２３より出力されたデータであるとし、例えば時刻ｔよりも１時刻前の時刻ｔ－１においてスルーラッチ１２３より出力されたデータは、（ｎ－１）と表す。
減算部１２５－１は、供給されたデータｙ＾［１］（ｎ）とデータｙ＾［０］（ｎ）を加算し、その加算値から、データｙ＾［１］（ｎ－１）とデータｙ＾［０］（ｎ－１）を減算する。すなわち、減算部１２５－１は、現時刻ｔと、その前の時刻ｔ－１とのデータの差分を演算する。なお、減算部１２５での演算は、一例であり、他の演算が行われるように構成することも可能である。
減算部１２５－１は、信号レベルスケーリング係数ＫLV（後述）を、遅延部１２４－１からのデータに乗算する処理も行う。なお、信号レベルスケーリング係数ＫLV＝１である場合、この乗算処理は省略することが可能である。
減算部１２５－１での演算結果は、乗算部１２６－１に供給される。乗算部１２６－１は、ＩＳＩ係数ａ１を乗算し、減算部１２１に供給する。
図８に示したＤＦＥ１０１は、さらに遅延部１２４－３，１２４－４も備え、時刻ｔ－１よりもさらに前の時刻ｔ－２のデータも用いて処理を行う。
遅延部１２４－３は、遅延部１２４－１から出力されたデータｙ＾［１］（ｎ－１）の供給をうけ、所定の時間だけ遅延したデータｙ＾［１］（ｎ－２）を減算部１２５－２に出力する。遅延部１２４－４は、遅延部１２４－２から出力されたデータｙ＾［０］（ｎ－１）の供給をうけ、所定の時間だけ遅延したデータｙ＾［０］（ｎ－２）を減算部１２５－２に出力する。
遅延部１２４－１から出力されたデータｙ＾［１］（ｎ－１）は、減算部１２５－２にも供給される。同じく、遅延部１２４－２から出力されたデータｙ＾［０］（ｎ－１）は、減算部１２５－２にも供給される。
減算部１２５－２は、供給されたデータｙ＾［１］（ｎ－１）とデータｙ＾［０］（ｎ－１）を加算し、その加算値から、データｙ＾［１］（ｎ－２）とデータｙ＾［０］（ｎ－２）を減算する。すなわち、減算部１２５－１は、時刻ｔ－１と、その前の時刻ｔ－２とのデータの差分を演算する。
なお、減算部１２５－２は、信号レベルスケーリング係数ＫLV（後述）を、遅延部１２４－２からのデータに乗算する処理も行い、乗算後のデータを用いて、上記した演算を行う。なお、信号レベルスケーリング係数ＫLV＝１である場合、この乗算処理は省略することが可能である。
減算部１２５－２での演算結果は、乗算部１２６－２に供給される。乗算部１２６－２は、ＩＳＩ係数ａ２を乗算し、減算部１２１に供給する。
減算部１２１は、送信装置１０から伝送されてきた信号ｘ’（ｎ）から、乗算部１２６－１からのデータと、乗算部１２６－２からのデータを減算した値（信号ｙ（ｎ））を生成し、後段に出力する。
ＤＦＥ１０１での処理を、式で表すと次式（１）となる。なお、次式（２）は、ＤＦＥ１０１が多段のタップ（tap）を有する構成である場合を示す。
Figure 0007027322000001
式（１）において、“Ａ”は、図１０に示したグラフにおいて示した“Ａ”に該当する値である。図１０は、伝送した信号のレベルと、その信号を受信したときのレベルとの関係を示す図である。例えば、図１０に示したグラフにおいて、実線が、送信データを表し、点線が受信データを表す。縦軸がレベルを表し、横軸が時間を表す。
例えば、時刻０から時刻１Ｔまで送信側でレベルが“１”というデータを送信したとき、受信側では、時刻１Ｔにおいて、レベルが“Ａ”というデータを受信する。この場合、レベル“１”は、伝送中にレベル“Ａ”まで減衰して受信される伝送系であることがわかる。式（１）における“Ａ”は、送信側で送信されたレベルのうち受信側で受信されるレベルの最大値を示した値である。
また、図１０中、“ａ１”、“ａ２”は、乗算部１２６－１，１２６－２でそれぞれ乗算されるＩＳＩ係数である。
式（１）において、時刻ｔに送信装置１０側から送信されたデータは、ｄ（ｎ－ｉ）とする。換言すれば、時刻ｔ＝（ｎ－１）Ｔに送信装置１０側から送信されたデータを、ｄ（ｎ－ｉ）とする。また、その際のチャネルＩＳＩ係数は、ａi（ｉ＝１，２，３，・・・）とする。
式（１）において、ｙ（ｔ）は、ＤＦＥ１０１の出力（アナログ値）を表し、ｙ＾［１］（ｔ）は、バイナリデシジョンデータ（ＭＳＢ）を表し、ｙ＾［０］（ｔ）は、バイナリデシジョンデータ（ＬＳＢ）を表す。
また式（１）において、ＫLVは、信号レベルスケーリング係数を表す。再度図９を参照するに、送信装置１０からの信号の例えば高レベル電圧ＶＨと中レベル電圧ＶＭとの差分の電圧が電圧Ｖ１であるとし、受信装置４０のデュアルコンパレータ１２２の出力の０と１の差分電圧が電圧Ｖ２であるとしたとき、信号レベルスケーリング係数ＫLVは、電圧Ｖ１と電圧Ｖ２の比で表される係数となる。
ＫLV＝Ｖ１／Ｖ２
また式（１）において、Ｎ（ｎＴ）は、高周波ノイズを表す。
受信装置４０で受信される受信信号ｘ’（ｔ）（図８中では、信号ｘ’（ｎ）と表記）は、次式（２）で表すことができる。
Figure 0007027322000002
式（２）において、右辺の第１項は、送信装置１０から送信されたデータを表し、第２項は、ＩＳＩ成分（伝送ノイズ成分）を表し、第３項は、高周波ノイズ成分を表す。
式（１）と式（２）を参照するに、高周波ノイズ成分Ｎ（ｎＴ）は、増幅されることなく、そのままの値となっている。ＤＦＥ１０１によると、高周波ノイズ成分を増幅することなく処理が行える。クロストークは、高周波ノイズに属する。よって、ＤＦＥ１０１によると、クロストーク成分を増幅しないイコライザを提供することができる。
また、ＤＦＥ１０１は、受信データの伝送路ノイズ成分（ａi・ｄ（ｎ－ｉ））から、ＤＦＥタップ係数倍したバイナリデシジョンデータ（ａi・ｙ＾（ｎ－ｉ））を減算することで、伝送路ノイズ成分を等化している。また、伝送路ノイズ成分（チャネルＩＳＩ成分）は、データ遷移に伴う電圧変動量によって変わる。
例えば、３相伝送の場合、単に、伝送路ノイズ成分（ａi・ｄ（ｎ－ｉ））から、バイナリデシジョンデータ（ａi・ｙ＾（ｎ－ｉ））を減算しただけでは、チャネルＩＳＩ成分を補正することは困難である。そこで、本技術においては、図８に示したように、２つのデュアルコンパレータ１２２－１，１２２－２を備え、ｎＴと（ｎ－１）Ｔのデシジョンデータを演算し、信号遷移量の情報を得られる構成とした。
このことにより、３相伝送の場合においてもチャネルＩＳＩ成分を補正することができる構成となる。
例えば、ｄ（ｎ）＝｛３，２，１｝とした場合、受信データの持つチャネルＩＳＩ項（式（１）における右辺の第２項）内の（（ｄ（ｎ）－ｄ（ｎ－ｉ））は、｛＋２，＋１，０，－１，－２｝の５値を取る。
そして、同じく、チャネルＩＳＩ項（式（１）における右辺の第２項）内の（（ｙ＾［１］（ｎ－ｉ＋１）＋ｙ＾［０］（ｎ－ｉ＋１））－（ｙ＾［１］（ｎ－ｉ）＋ｙ＾［０］（ｎ－ｉ））も、｛＋２，＋１，０，－１，－２｝の５値を取る。よって、チャネルＩＳＩ成分を補正することが可能である。
このように、本技術によれば、例えば、３相伝送のようなクロストークの影響がある伝送を行うシステムにおいて、そのクロストークの成分を抑制することができる。
図１１の左図は、３相伝送において、本技術を適用したＤＦＥ１０１を備えない受信装置４０での受信結果を表すアイパターン（Eye Pattern）であり、右図は、３相伝送において、本技術を適用したＤＦＥ１０１を備える受信装置４０での受信結果を表すアイパターンである。
図１１に示したアイパターンから、明らかに、右図のアイパターンの方が、左図のアイパターンよりも良好に受信できている（受信結果を処理できている）ことを表していることが読み取れる。よって図１１に示したアイパターンからも、本技術を適用したＤＦＥ１０１を備える受信装置４０によれば、３相伝送のようなクロストークの影響がある伝送を行うシステムにおいても、そのクロストークの成分を補正することができるようになることがわかる。
＜クロストークを抑制するイコライズ技術２＞
上記したＤＦＥ１０１は、フィードバックをかけているため、フィードバック遅延が生じる可能性がある。このようなフィードバック遅延が問題となるようなシステムや、さらなる高速化が望まれる場合、フィード・フォワード・イコライザ（ＦＦＥ：Feed Forward Equalizer）を適用することもできる。
クロストークを抑制するイコライズ技術２としてＦＦＥを適用した場合について説明する。図１２は、３相伝送におけるクロストークによる影響を低減するためのＦＦＥ２０１の一実施の形態の構成を示す図である。
ＦＦＥ２０１は、減算部２２１、デュアルコンパレータ２２２－１，２２２－２、スルーラッチ２２３－１，２２３－２、遅延部２２４－１乃至２２４－４、減算部２２５－１，２２５－２、および乗算部２２６－１，２２６－２を含む構成とされている。
図１２に示したＦＦＥ２０１は、タップ数が２段である場合を示しているが、本技術は、２段に限らず、タップ数は多段である場合に適用できる。また、タップ数を増やすことで、より精度良く処理を行うことができるが、処理負担が増えたり、処理時間が増えたりする可能性があるため、そのような可能性と精度を考慮したタップ数が設定され、ＦＦＥ２０１は、構成される。
図１２に示したＦＦＥ２０１と、図８に示したＤＦＥ１０１を比較するに、ＦＦＥ２０１を構成する要素は、ＤＦＥ１０１を構成する要素と同様であり、上記したように、デュアルコンパレータ２２２や減算部２２５などの要素を含む構成とされている。
ＤＦＥ１０１は、フィードバックで処理を行うのに対して、ＦＦＥ２０１は、フィードフォワードで処理する点が異なる。上記したＤＦＥ１０１の説明と重複する説明は適宜省略してＦＦＥ２０１についての説明を行う。
送信装置１０からの信号Ｔｘ（ｎ）は、伝送路９で伝送されているときに、伝送路ノイズと高周波ノイズが重畳され、信号ｘ’（ｎ）となり、ＦＦＥ２０１に入力される。ＦＦＥ２０１は、例えば、図６に示した受信装置４０の入力端子Ｔinの直後に設けられ、ＦＦＥ２０１によりノイズが除去された信号が、アンプ４２に入力される。ＦＦＥ２０１は、アンプ４２毎に備えられる。例えば、図６に示した受信装置４０の場合、アンプ４２Ａ、アンプ４２Ｂ、アンプ４２Ｃ毎に設けられる。
例えば、入力端子ＴinＡに入力された信号ＳＩＧＡ（＝信号ｘ’（ｎ））は、ＦＦＥ２０１の減算部２２１、デュアルコンパレータ２２２－１、およびデュアルコンパレータ２２２－２に入力される。
減算部２２１は、入力された信号ｘ’（ｎ）から、乗算部２２６－１からの出力と乗算部２２６－２からの出力を減算する。減算部２２１からの出力された信号ｙ（ｎ）は、アンプ４２に供給される。
デュアルコンパレータ２２２－１は、所定の閾値Ｔｈ１と信号ｙ（ｎ）を比較し、信号ｙ（ｎ）が、閾値Ｔｈ１以上であるか否かを判定し、その判定結果をスルーラッチ２２３－１に出力する。同様に、デュアルコンパレータ２２２－２は、所定の閾値Ｔｈ２と信号ｙ（ｎ）を比較し、信号ｙ（ｎ）が、閾値Ｔｈ２以上であるか否かを判定し、その判定結果をスルーラッチ２２３－２に出力する。
閾値Ｔｈ１と閾値Ｔｈ２は、ＤＦＥ１０１の場合と同様に設定でき、例えば、図９に示すような関係を満たす。
スルーラッチ２２３－１とスルーラッチ２２３－２からの出力は、それぞれ減算部２２５－１に供給される。またスルーラッチ２２３－１からの出力は、遅延部２２４－１にも供給される。またスルーラッチ２２３－２からの出力は、遅延部２２４－２にも供給される。
減算部２２５－１には、時刻ｔにおけるスルーラッチ２２３－１からのデータｙ＾［１］（ｎ）、時刻ｔにおけるスルーラッチ２２３－２からのデータｙ＾［０］（ｎ）、遅延部２２４－１で遅延された時刻ｔ－１におけるスルーラッチ２２３－１からのデータｙ＾［１］（ｎ－１）、および遅延部２２４－２で遅延された時刻ｔ－１におけるスルーラッチ２２３－２からのデータｙ＾［０］（ｎ－１）が供給される。
減算部２２５－１は、供給されたデータｙ＾［１］（ｎ）とデータｙ＾［０］（ｎ）を加算し、その加算値から、データｙ＾［１］（ｎ－１）とデータｙ＾［０］（ｎ－１）を減算する。すなわち、減算部２２５－１は、現時刻ｔと、その前の時刻ｔ－１とのデータの差分を演算する。なお、減算部２２５での演算は、一例であり、他の演算が行われるように構成することも可能である。
減算部２２５－１での演算結果は、乗算部２２６－１に供給される。乗算部２２６－１は、ＩＳＩ係数ａ１を乗算し、減算部２２１に供給する。
同様に、遅延部２２４－３は、遅延部２２４－１から出力されたデータｙ＾［１］（ｎ－１）の供給をうけ、所定の時間だけ遅延したデータｙ＾［１］（ｎ－２）を減算部２２５－２に出力する。遅延部２２４－４は、遅延部２２４－２から出力されたデータｙ＾［０］（ｎ－１）の供給をうけ、所定の時間だけ遅延したデータｙ＾［０］（ｎ－２）を減算部２２５－２に出力する。
遅延部２２４－１から出力されたデータｙ＾［１］（ｎ－１）は、減算部２２５－２にも供給される。同じく、遅延部２２４－２から出力されたデータｙ＾［０］（ｎ－１）は、減算部２２５－２にも供給される。
減算部２２５－２は、供給されたデータｙ＾［１］（ｎ－１）とデータｙ＾［０］（ｎ－１）を加算し、その加算値から、データｙ＾［１］（ｎ－２）とデータｙ＾［０］（ｎ－２）を減算する。すなわち、減算部２２５－１は、時刻ｔ－１と、その前の時刻ｔ－２との差分を演算する。
減算部２２５－２での演算結果は、乗算部２２６－２に供給される。乗算部２２６－２は、ＩＳＩ係数ａ２を乗算し、減算部２２１に供給する。
減算部２２１は、送信装置１０から伝送されてきた信号ｘ’（ｎ）から、乗算部２２６－１からのデータと、乗算部２２６－２からのデータを減算した値（信号ｙ（ｎ））を生成し、後段に出力する。
ＦＦＥ２０１での処理を、式で表すと次式（３）となる。なお、次式（３）は、ＦＦＥ２０１が多段のタップ（tap）で構成されている場合における式である。
Figure 0007027322000003
式（３）における、“Ａ”は、図１０に示したグラフにおいて示した“Ａ”に該当する値である。式（３）における、“ａi”は、図１０中、“ａ１”、“ａ２”に該当する係数であり、乗算部２２６－１，２２６－２でそれぞれ乗算されるＩＳＩ係数である。
式（３）において、時刻ｔに送信装置１０側から送信されたデータは、ｄ（ｎ－ｉ）とする。換言すれば、時刻ｔ＝（ｎ－１）Ｔに送信装置１０側から送信されたデータを、ｄ（ｎ－ｉ）とする。また、その際のチャネルＩＳＩ係数は、ａi（ｉ＝１，２，３，・・・）とする。
式（３）において、ｙ（ｔ）は、ＦＦＥ２０１の出力（アナログ値）を表し、ｙ＾［１］（ｔ）は、バイナリデシジョンデータ（ＭＳＢ）を表し、ｙ＾［０］（ｔ）は、バイナリデシジョンデータ（ＬＳＢ）を表す。
また式（３）において、ＫLVは、信号レベルスケーリング係数を表し、図９を参照したように、電圧Ｖ１と電圧Ｖ２の比で表される係数である。
ＫLV＝Ｖ１／Ｖ２
また式（３）において、Ｎ（ｎＴ）は、高周波ノイズを表す。
式（３）において、右辺の第１項は、送信装置１０から送信されたデータを表し、第２項は、ＩＳＩ成分（伝送ノイズ成分）を表し、第３項は、高周波ノイズ成分を表す。
ＦＦＥ２０１は、ＤＦＥ１０１と同じく、受信データの伝送路ノイズ成分（ａi・ｄ（ｎ－ｉ））から、ＦＦＥタップ係数倍したバイナリデシジョンデータ（ａi・ｙ＾（ｎ－ｉ））を減算することで、伝送路ノイズ成分を等化している。また、伝送路ノイズ成分（チャネルＩＳＩ成分）は、データ遷移に伴う電圧変動量によって変わる。
例えば、３相伝送の場合、単に、伝送路ノイズ成分（ａi・ｄ（ｎ－ｉ））から、バイナリデシジョンデータ（ａi・ｙ＾（ｎ－ｉ））を減算しただけでは、チャネルＩＳＩ成分を補正することは困難である。そこで、本技術においては、図１２に示したように、２つのデュアルコンパレータ２２２－１，２２２－２を備え、ｎＴと（ｎ－１）Ｔのデシジョンデータを演算し、信号遷移量の情報を得られる構成とした。
このことにより、３相伝送の場合においてもチャネルＩＳＩ成分を補正することができる構成となる。
例えば、ｄ（ｎ）＝｛３，２，１｝とした場合、受信データの持つチャネルＩＳＩ項（式（３）における右辺の第２項）内の（（ｄ（ｎ）－ｄ（ｎ－ｉ））は、｛＋２，＋１，０，－１，－２｝の５値を取る。
そして、同じく、チャネルＩＳＩ項（式（３）における右辺の第２項）内の（（ｙ＾［１］（ｎ－ｉ＋１）＋ｙ＾［０］（ｎ－ｉ＋１））－（ｙ＾［１］（ｎ－ｉ）＋ｙ＾［０］（ｎ－ｉ））も、｛＋２，＋１，０，－１，－２｝の５値を取る。よって、チャネルＩＳＩ成分を補正することが可能である。
このように、本技術によれば、例えば、３相伝送のようなクロストークの影響がある伝送を行うシステムにおいて、波形品質を改善できる。
ＦＦＥ２０１の場合、式（３）を参照するに、右辺の第３項の高周波ノイズ成分は、増幅されることが読み取れる。ＦＦＥ２０１の場合、高周波ノイズ成分は、ＤＦＥ１０１と比べて増幅されてしまうが、ＤＦＥ１０１と異なり、フィードバックループがないため、処理の高速化が容易に図れる。
図１３の左図は、３相伝送において、本技術を適用したＦＦＥ２０１を備えない受信装置４０での受信結果を表すアイパターン（Eye Pattern）であり、右図は、３相伝送において、本技術を適用したＦＦＥ２０１を備える受信装置４０での受信結果を表すアイパターンである。
図１３に示したアイパターンから、明らかに、右図のアイパターンの方が、左図のアイパターンよりも良好に受信できている（受信結果を処理できている）ことを表していることが読み取れる。このことからも、本技術を適用したＦＦＥ２０１を備える受信装置４０によれば、３相伝送のようなクロストークの影響がある伝送を行うシステムにおいても、波形品質を改善できるようになることがわかる。
上記したように、本技術によれば、波形品質を改善することができる。また、本技術は、多線、多相の伝送方式に適用でき、多線、多相の伝送方式に適用した場合も、波形品質を改善することができる。また、本技術は、高速伝送方式にも適用でき、高速伝送方式に適用した場合も、波形品質を改善することができる。
上述した実施の形態においては、２タップである場合を例に挙げて説明したが、１タップや２以上のタップ数でＤＦＥ１０１やＦＦＥ２０１が構成されていても良い。
また上述した実施の形態においては、デュアルコンパレータ１２２（２２２）が２個の場合を例に挙げて説明したが、ＤＦＥ１０１やＦＦＥ２０１に、２以上のデュアルコンパレータ１２２（２２２）が備えられる構成とすることも可能である。
換言すれば、上記した実施の形態においては、２個の閾値（２つのスレッショルド）で処理が行われる場合を例に挙げて説明したが、２個以上の閾値が用いられて処理が行われるようにすることも可能である。
例えば、３相伝送の場合、２個の閾値が用いられて処理が行われるＤＦＥ１０１やＦＦＥ２０１とすることができる。また、例えば、３相伝送の場合に、２個以上の閾値、例えば、３個の閾値が用いられて処理が行われるようにすることができる。
例えばＮ相伝送の場合、（Ｎ－１）個の閾値が用いられて処理が行われるＤＦＥ１０１やＦＦＥ２０１とすることができる。
また１タップは、用いられる閾値の個数に応じた数（同一数）の遅延部、減算部、乗算部を備える。例えば、（Ｎ－１）個の閾値が用いられて処理が行われる場合、１タップには、（Ｎ－１）個の遅延部が含まれ、その遅延部からのデータとデュアルコンパレータからのデータを減算する１個の減算部と、減算部からのデータに所定の係数を乗算する１個の乗算部が含まれる。
本技術によれば、複数のスレッショルドを持つデュアルコンパレータと、連続する多線、多相のシンボル遷移での電圧変化量に応じた帰還レベル制御により、多線、多相の高速伝送方式においても、信号品質を改善することができる。
上記した信号処理装置は、例えばＭＩＰＩ（Mobile Industry Processor Interface）に適用できる。ＭＩＰＩは、モバイル機器のカメラやディスプレイとのインターフェイス規格であるが、その規格のうち、Ｃ－ＰＨＹの規格のインタフェースに適用できる。
Ｃ－ＰＨＹは、上記した３相伝送により信号を送受信するため、上記した本技術を適用することで、クロストークなどの高周波ノイズ成分を抑制した通信を行うことができる。本技術を適用した例えば、図８に示したＤＦＥ１０１または図１２に示したＦＦＥ２０１は、ＭＩＰＩのＣ－ＰＨＹの規格のインタフェースに含まれるようにすることができる。
＜記録媒体について＞
上述した一連の処理は、ハードウエアにより実行することもできるし、ソフトウエアにより実行することもできる。一連の処理をソフトウエアにより実行する場合には、そのソフトウエアを構成するプログラムが、コンピュータにインストールされる。ここで、コンピュータには、専用のハードウエアに組み込まれているコンピュータや、各種のプログラムをインストールすることで、各種の機能を実行することが可能な、例えば汎用のパーソナルコンピュータなどが含まれる。
図１４は、上述した一連の処理をプログラムにより実行するコンピュータのハードウエアの構成例を示すブロック図である。コンピュータにおいて、ＣＰＵ（Central Processing Unit）５０１、ＲＯＭ（Read Only Memory）５０２、ＲＡＭ（Random Access Memory）５０３は、バス５０４により相互に接続されている。バス５０４には、さらに、入出力インタフェース５０５が接続されている。入出力インタフェース５０５には、入力部５０６、出力部５０７、記憶部５０８、通信部５０９、およびドライブ５１０が接続されている。
入力部５０６は、キーボード、マウス、マイクロフォンなどよりなる。出力部５０７は、ディスプレイ、スピーカなどよりなる。記憶部５０８は、ハードディスクや不揮発性のメモリなどよりなる。通信部５０９は、ネットワークインタフェースなどよりなる。ドライブ５１０は、磁気ディスク、光ディスク、光磁気ディスク、または半導体メモリなどのリムーバブルメディア５１１を駆動する。
以上のように構成されるコンピュータでは、ＣＰＵ５０１が、例えば、記憶部５０８に記憶されているプログラムを、入出力インタフェース５０５およびバス５０４を介して、ＲＡＭ５０３にロードして実行することにより、上述した一連の処理が行われる。
コンピュータ（ＣＰＵ５０１）が実行するプログラムは、例えば、パッケージメディア等としてのリムーバブルメディア５１１に記録して提供することができる。また、プログラムは、ローカルエリアネットワーク、インターネット、デジタル衛星放送といった、有線または無線の伝送媒体を介して提供することができる。
コンピュータでは、プログラムは、リムーバブルメディア５１１をドライブ５１０に装着することにより、入出力インタフェース５０５を介して、記憶部５０８にインストールすることができる。また、プログラムは、有線または無線の伝送媒体を介して、通信部５０９で受信し、記憶部５０８にインストールすることができる。その他、プログラムは、ＲＯＭ５０２や記憶部５０８に、あらかじめインストールしておくことができる。
なお、コンピュータが実行するプログラムは、本明細書で説明する順序に沿って時系列に処理が行われるプログラムであっても良いし、並列に、あるいは呼び出しが行われたとき等の必要なタイミングで処理が行われるプログラムであっても良い。
また、本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
なお、本技術は以下のような構成も取ることができる。
（１）
複数のコンパレータと、
前記複数のコンパレータからの出力をそれぞれ遅延する遅延部と、
供給された信号から前記遅延部からの信号を減算する減算部と
を備える信号処理装置。
（２）
Ｎ相で伝送されてきた信号を処理する
前記（１）に記載の信号処理装置。
（３）
Ｎ本の伝送路で伝送されてきた信号であり、電圧レベルの組み合わせで所定のシンボルを伝送する信号を処理する
前記（１）に記載の信号処理装置。
（４）
（Ｎ－１）個以上の前記コンパレータを備える
前記（２）または（３）に記載の信号処理装置。
（５）
前記複数のコンパレータのそれぞれは、異なる閾値が設定され、入力された信号と前記閾値を比較し、
前記信号が、複数の電圧レベルの間で遷移する信号である場合、前記閾値は、隣接する電圧レベル内の値に設定されている
前記（１）乃至（４）のいずれかに記載の信号処理装置。
（６）
高レベル電圧、中レベル電圧、および低レベル電圧の３つの電圧レベルの間で遷移する信号を処理する場合、前記高レベル電圧と前記中レベル電圧の間の電圧値が、第１の閾値に設定され、前記中レベル電圧と前記低レベル電圧の間の電圧値が、第２の閾値に設定され、
第１の前記コンパレータは、前記第１の閾値と供給された信号とを比較し、
第２の前記コンパレータは、前記第２の閾値と供給された信号とを比較し、
前記減算部は、前記第１のコンパレータからの出力と、前記第２のコンパレータからの出力を加算した値から、第１の前記遅延部で遅延された前記第１のコンパレータからの出力と第２の前記遅延部で遅延された前記第２のコンパレータからの出力を減算する
前記（１）乃至（５）のいずれかに記載の信号処理装置。
（７）
信号処理装置に入力された信号から、前記減算部からの信号を減算する第２の減算部をさらに備える
前記（１）乃至（６）のいずれかに記載の信号処理装置。
（８）
前記コンパレータは、前記第２の減算部からの出力を、所定の閾値と比較する
前記（７）に記載の信号処理装置。
（９）
前記コンパレータは、前記入力された信号を、所定の閾値と比較する
前記（７）に記載の信号処理装置。
（１０）
ＤＦＥ（Decision Feedback Equalizer）である
前記（１）乃至（８）のいずれかに記載の信号処理装置。
（１１）
ＦＦＥ（Feed Forward Equalizer）である
前記（１）乃至（７）または前記（９）のいずれかに記載の信号処理装置。
（１２）
ＭＩＰＩ（Mobile Industry Processor Interface）のＣ－ＰＨＹの規格のインタフェースに含まれる
前記（１）乃至（１１）のいずれかに記載の信号処理装置。
（１３）
供給された信号と所定の閾値とを複数のコンパレータによりそれぞれ比較し、
前記複数のコンパレータからの比較結果をそれぞれ遅延し、
供給された信号から、前記遅延された比較結果を減算する
ステップを含む信号処理方法。
（１４）
コンピュータに、
供給された信号と所定の閾値とを複数のコンパレータによりそれぞれ比較し、
前記複数のコンパレータからの比較結果をそれぞれ遅延し、
供給された信号から、前記遅延された比較結果を減算する
ステップを含む処理を実行させるためのプログラム。
１０ 送信装置， ４０ 受信装置， ４１ 抵抗素子， ４２ アンプ， ４３ クロック生成部， ４４，４５ フリップフロップ， ４６ 信号生成部， １０１ ＤＦＥ， １２１ 減算部， １２２ デュアルコンパレータ， １２３ スルーラッチ， １２４ 遅延部， １２５ 減算部， １２６ 乗算部， ２０１ ＦＦＥ， ２２１ 減算部， ２２２ デュアルコンパレータ， ２２３ スルーラッチ， ２２４ 遅延部， ２２５ 減算部， ２２６ 乗算部

Claims (13)

  1. 複数のコンパレータと、
    前記複数のコンパレータからの出力をそれぞれ遅延する遅延部と、
    供給された信号から前記遅延部からの信号を減算する減算部と
    を備え、
    高レベル電圧、中レベル電圧、および低レベル電圧の３つの電圧レベルの間で遷移する信号を処理する場合、前記高レベル電圧と前記中レベル電圧の間の電圧値が、第１の閾値に設定され、前記中レベル電圧と前記低レベル電圧の間の電圧値が、第２の閾値に設定され、
    第１の前記コンパレータは、前記第１の閾値と供給された信号とを比較し、
    第２の前記コンパレータは、前記第２の閾値と供給された信号とを比較し、
    前記減算部は、前記第１のコンパレータからの出力と、前記第２のコンパレータからの出力を加算した値から、第１の前記遅延部で遅延された前記第１のコンパレータからの出力と第２の前記遅延部で遅延された前記第２のコンパレータからの出力を減算する
    信号処理装置。
  2. Ｎ相で伝送されてきた信号を処理する
    請求項１に記載の信号処理装置。
  3. Ｎ本の伝送路で伝送されてきた信号であり、電圧レベルの組み合わせで所定のシンボルを伝送する信号を処理する
    請求項１に記載の信号処理装置。
  4. （Ｎ－１）個以上の前記コンパレータを備える
    請求項２に記載の信号処理装置。
  5. 前記複数のコンパレータのそれぞれは、異なる閾値が設定され、入力された信号と前記閾値を比較し、
    前記信号が、複数の電圧レベルの間で遷移する信号である場合、前記閾値は、隣接する電圧レベル内の値に設定されている
    請求項１に記載の信号処理装置。
  6. 信号処理装置に入力された信号から、前記減算部からの信号を減算する第２の減算部をさらに備える
    請求項１に記載の信号処理装置。
  7. 前記コンパレータは、前記第２の減算部からの出力を、所定の閾値と比較する
    請求項６に記載の信号処理装置。
  8. 前記コンパレータは、前記入力された信号を、所定の閾値と比較する
    請求項６に記載の信号処理装置。
  9. ＤＦＥ（Decision Feedback Equalizer）である
    請求項１に記載の信号処理装置。
  10. ＦＦＥ（Feed Forward Equalizer）である
    請求項１に記載の信号処理装置。
  11. ＭＩＰＩ（Mobile Industry Processor Interface）のＣ－ＰＨＹの規格のインタフェースに含まれる
    請求項１に記載の信号処理装置。
  12. 供給された信号と所定の閾値とを複数のコンパレータによりそれぞれ比較し、
    前記複数のコンパレータからの比較結果をそれぞれ遅延し、
    供給された信号から、前記遅延された比較結果を減算する
    ステップを含み、
    高レベル電圧、中レベル電圧、および低レベル電圧の３つの電圧レベルの間で遷移する信号を処理する場合、前記高レベル電圧と前記中レベル電圧の間の電圧値が、第１の閾値に設定され、前記中レベル電圧と前記低レベル電圧の間の電圧値が、第２の閾値に設定され、
    第１の前記コンパレータは、前記第１の閾値と供給された信号とを比較し、
    第２の前記コンパレータは、前記第２の閾値と供給された信号とを比較し、
    前記減算は、前記第１のコンパレータからの出力と、前記第２のコンパレータからの出力を加算した値から、遅延された前記第１のコンパレータからの出力と遅延された前記第２のコンパレータからの出力を減算する
    信号処理方法。
  13. コンピュータに、
    供給された信号と所定の閾値とを複数のコンパレータによりそれぞれ比較し、
    前記複数のコンパレータからの比較結果をそれぞれ遅延し、
    供給された信号から、前記遅延された比較結果を減算する
    ステップを含み、
    高レベル電圧、中レベル電圧、および低レベル電圧の３つの電圧レベルの間で遷移する信号を処理する場合、前記高レベル電圧と前記中レベル電圧の間の電圧値が、第１の閾値に設定され、前記中レベル電圧と前記低レベル電圧の間の電圧値が、第２の閾値に設定され、
    第１の前記コンパレータは、前記第１の閾値と供給された信号とを比較し、
    第２の前記コンパレータは、前記第２の閾値と供給された信号とを比較し、
    前記減算は、前記第１のコンパレータからの出力と、前記第２のコンパレータからの出力を加算した値から、遅延された前記第１のコンパレータからの出力と遅延された前記第２のコンパレータからの出力を減算する
    処理を実行させるためのプログラム。
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