JPH0936782A - 連続信号等化回路および等化方法 - Google Patents
連続信号等化回路および等化方法Info
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- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】
【課題】 フィルタリング前に、データの量子化が不要
な等化回路（１１）と、等化回路（１１）においてタッ
プ重みを調節し等化信号を発生する方法を提供する。 【解決手段】 等化回路（１１）は、ＦＩＲフィルタ
（１７）と誤差符号発生回路（１８）とに結合された適
応化回路（１６）を含む。ＦＩＲフィルタ（１７）は、
複数の遅延信号の符号を、タップ重み適応化回路（１
６）に供給する。同様に、誤差信号発生回路（１８）
は、ＦＩＲフィルタ（１７）の出力信号の誤差の符号
を、タップ重み適応化回路（１６）に供給する。タップ
重み適応化回路（１６）は、遅延信号の符号と、誤差信
号の符号とを用いて、タップ重みを発生し、これをＦＩ
Ｒフィルタ（１７）に受け渡すことにより、ＦＩＲフィ
ルタ（１７）のタップ重みを調節する。
な等化回路（１１）と、等化回路（１１）においてタッ
プ重みを調節し等化信号を発生する方法を提供する。 【解決手段】 等化回路（１１）は、ＦＩＲフィルタ
（１７）と誤差符号発生回路（１８）とに結合された適
応化回路（１６）を含む。ＦＩＲフィルタ（１７）は、
複数の遅延信号の符号を、タップ重み適応化回路（１
６）に供給する。同様に、誤差信号発生回路（１８）
は、ＦＩＲフィルタ（１７）の出力信号の誤差の符号
を、タップ重み適応化回路（１６）に供給する。タップ
重み適応化回路（１６）は、遅延信号の符号と、誤差信
号の符号とを用いて、タップ重みを発生し、これをＦＩ
Ｒフィルタ（１７）に受け渡すことにより、ＦＩＲフィ
ルタ（１７）のタップ重みを調節する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的にデータ信
号の等化に関し、更に特定すれば、データ信号の適応等
化(adaptive equalization)に関するものである。
号の等化に関し、更に特定すれば、データ信号の適応等
化(adaptive equalization)に関するものである。
【０００２】
【従来の技術】データを電子的に送信する際に遭遇する
共通の問題に、背景ノイズ、インパルス・ノイズ、フェ
ード等によってデータが破壊されることがあげられる。
通常、このデータ破壊は統計的な現象であり、元の送信
データに、加算的および／または乗算的変形が生じる原
因となる。したがって、元のデータは、周波数変換、非
線形または高周波歪み、および時間分散(time dispersi
on)のような変化を受けることになる。加えて、帯域が
限定されたチャネル上で高速データ送信を行うと、その
結果、シンボル間干渉(intersymbol interference)と一
般的に呼ばれているある種の歪みが発生する。
共通の問題に、背景ノイズ、インパルス・ノイズ、フェ
ード等によってデータが破壊されることがあげられる。
通常、このデータ破壊は統計的な現象であり、元の送信
データに、加算的および／または乗算的変形が生じる原
因となる。したがって、元のデータは、周波数変換、非
線形または高周波歪み、および時間分散(time dispersi
on)のような変化を受けることになる。加えて、帯域が
限定されたチャネル上で高速データ送信を行うと、その
結果、シンボル間干渉(intersymbol interference)と一
般的に呼ばれているある種の歪みが発生する。
【０００３】シンボル間干渉を低減する１つの技法に、
等化器を用いてデータを等化し、予測されるチャネル振
幅範囲の平均および遅延特性を補償するというものがあ
る。データを等化する技法は、Paik et al.に発行さ
れ、General Instrument Corporationに譲渡された、"M
ETHOD AND APPARATUS FOR UPDATING COEFFICIENTS IN A
COMPLEX ADAPTIVE EQUALIZER"と題する米国特許第5,24
3,624号において論じられている。この内容は、本発明
でも使用可能である。Paik et al.が注記しているよう
に、従来技術の適応性等化器は、最少二乗(LMS)アルゴ
リズムに対して収束時間が比較的長いという欠点があ
る。従来技術の等化器の他の制約は、それらがデジタル
回路で実施されているので、例えば有限インパルス応答
(FIR)フィルタによって処理される前に、データを等化
しなければならないことである。
等化器を用いてデータを等化し、予測されるチャネル振
幅範囲の平均および遅延特性を補償するというものがあ
る。データを等化する技法は、Paik et al.に発行さ
れ、General Instrument Corporationに譲渡された、"M
ETHOD AND APPARATUS FOR UPDATING COEFFICIENTS IN A
COMPLEX ADAPTIVE EQUALIZER"と題する米国特許第5,24
3,624号において論じられている。この内容は、本発明
でも使用可能である。Paik et al.が注記しているよう
に、従来技術の適応性等化器は、最少二乗(LMS)アルゴ
リズムに対して収束時間が比較的長いという欠点があ
る。従来技術の等化器の他の制約は、それらがデジタル
回路で実施されているので、例えば有限インパルス応答
(FIR)フィルタによって処理される前に、データを等化
しなければならないことである。
【０００４】更に、等化回路をクロック復元の用途に用
いるのは困難である。何故なら、従来技術のＦＩＲフィ
ルタはクロック復元経路の一部を形成しているからであ
る。したがって、従来技術のＦＩＲフィルタによって引
き起こされる信号遅延は、等化された信号出力に現れる
タイミング情報の正確な復元を妨害することになる。
いるのは困難である。何故なら、従来技術のＦＩＲフィ
ルタはクロック復元経路の一部を形成しているからであ
る。したがって、従来技術のＦＩＲフィルタによって引
き起こされる信号遅延は、等化された信号出力に現れる
タイミング情報の正確な復元を妨害することになる。
【０００５】
【発明が解決しようとする課題】したがって、データを
フィルタリングする前に、データを量子化する必要のな
い等化回路、およびデータを等化する方法を有すること
ができれば、有利であろう。
フィルタリングする前に、データを量子化する必要のな
い等化回路、およびデータを等化する方法を有すること
ができれば、有利であろう。
【０００６】
【課題を解決するための手段】概して言えば、本発明
は、等化回路と、連続時間信号を等化するための方法と
を提供するものである。等化回路は連続時間データ信号
を受信するように結合されており、重み発生回路に結合
された有限インパルス応答(FIR)フィルタを含む。重み
発生回路は、誤差信号の符号を発生する回路と、１組(s
et)の誤差信号の符号と１組の遅延データ信号の符号と
を用いて重み付け出力信号を発生する回路とを含む。重
み付け出力信号は、ＦＩＲフィルタに、そのタップ重み
としてフィードバックされ、ＦＩＲフィルタの連続時間
出力信号を調節する。ＦＩＲフィルタの連続時間出力信
号の調節は繰り返しプロセスであり、所定時間の間、ま
たは出力信号の平均二乗誤差が最少値に達するまで続け
られることは理解すべきである。
は、等化回路と、連続時間信号を等化するための方法と
を提供するものである。等化回路は連続時間データ信号
を受信するように結合されており、重み発生回路に結合
された有限インパルス応答(FIR)フィルタを含む。重み
発生回路は、誤差信号の符号を発生する回路と、１組(s
et)の誤差信号の符号と１組の遅延データ信号の符号と
を用いて重み付け出力信号を発生する回路とを含む。重
み付け出力信号は、ＦＩＲフィルタに、そのタップ重み
としてフィードバックされ、ＦＩＲフィルタの連続時間
出力信号を調節する。ＦＩＲフィルタの連続時間出力信
号の調節は繰り返しプロセスであり、所定時間の間、ま
たは出力信号の平均二乗誤差が最少値に達するまで続け
られることは理解すべきである。
【０００７】より具体的には、連続時間データ信号が受
信され、例えば接地基準信号のような基準信号と比較さ
れ、１組の比較信号が発生される。この１組の比較信号
は、種々の時点における符号(signum)、即ち、符号また
は極性を示す。加えて、連続時間出力信号が発生され、
誤差信号を発生するために用いられる。比較信号の符号
または極性、および誤差信号の符号または極性が判定さ
れ、ＦＩＲフィルタのタップ重みを更新するために用い
られる。ＬＭＳアルゴリズムの変更したものを用いて、
等化回路のタップ重みを更新することを注記しておく。
当業者にはわかるであろうが、ＬＭＳアルゴリズムを用
いて適応型等化器のＦＩＲフィルタ部分のタップ重みを
更新する際、ＬＭＳアルゴリズムの各係数は次の式を用
いて更新される。
信され、例えば接地基準信号のような基準信号と比較さ
れ、１組の比較信号が発生される。この１組の比較信号
は、種々の時点における符号(signum)、即ち、符号また
は極性を示す。加えて、連続時間出力信号が発生され、
誤差信号を発生するために用いられる。比較信号の符号
または極性、および誤差信号の符号または極性が判定さ
れ、ＦＩＲフィルタのタップ重みを更新するために用い
られる。ＬＭＳアルゴリズムの変更したものを用いて、
等化回路のタップ重みを更新することを注記しておく。
当業者にはわかるであろうが、ＬＭＳアルゴリズムを用
いて適応型等化器のＦＩＲフィルタ部分のタップ重みを
更新する際、ＬＭＳアルゴリズムの各係数は次の式を用
いて更新される。
【０００８】
【数１】Ck+1 = Ck + β*ek*xk ここで、Ckは時点k*Tにおけるタップ・ベクトル；ek
は、時点k*Tにおけるフィルタ出力と理想出力との間の
差、即ち、ekは出力誤差；xkは、個々の遅延素子の出力
における、ＦＩＲ入力信号値を含むベクトル；およびβ
は、収束速度を決定する刻み幅である。
は、時点k*Tにおけるフィルタ出力と理想出力との間の
差、即ち、ekは出力誤差；xkは、個々の遅延素子の出力
における、ＦＩＲ入力信号値を含むベクトル；およびβ
は、収束速度を決定する刻み幅である。
【０００９】しかしながら、本発明では、符号−符号Ｌ
ＭＳアルゴリズム(sign-sign LMS algorithm)を用い
て、ＦＩＲフィルタのタップ重みを更新する。ＬＭＳア
ルゴリズムの係数は、以下の式を用いて更新される。
ＭＳアルゴリズム(sign-sign LMS algorithm)を用い
て、ＦＩＲフィルタのタップ重みを更新する。ＬＭＳア
ルゴリズムの係数は、以下の式を用いて更新される。
【００１０】
【数２】Ck+1 = Ck + β*sgn(ek)*sgn(xk) ここで、sgn(・) は、正または負の引数に対して、それ
ぞれ＋１または−１となる符号関数である。
ぞれ＋１または−１となる符号関数である。
【００１１】ＬＭＳおよび符号−符号ＬＭＳアルゴリズ
ムについては、Caesar S.H. Wong et al. によって、"I
EEE Journal of Solid-State Circuits," Vol. 30, No.
3,March 1995,において発表された、彼らの"A 50 MHz
Eight-Tap Adaptive Equalizer for Partial-Response
Channels"と題する論文において論じられている。この
内容は、本願でも使用可能である。
ムについては、Caesar S.H. Wong et al. によって、"I
EEE Journal of Solid-State Circuits," Vol. 30, No.
3,March 1995,において発表された、彼らの"A 50 MHz
Eight-Tap Adaptive Equalizer for Partial-Response
Channels"と題する論文において論じられている。この
内容は、本願でも使用可能である。
【００１２】
【発明の実施の形態】図１は、適応等化非コヒーレント
検出回路(adaptively equalized non-coherent detecti
on circuit)（１０）のブロック図を示す。検出回路１
０は、サンプル／ホールド回路１３を介して出力ノード
１２に結合されたアナログ等化回路１１を有する。検出
回路１０は、サンプル／ホールド回路１３をイネーブル
するためのサンプリング・クロックを供給するタイミン
グ復元回路１４を含む。加えて、タイミング復元回路１
４は、等化回路１１にタイミング整合信号(timing alig
nment signal)を供給する。本発明によれば、等化回路
１１は入力端子３０を有し、ＦＩＲフィルタ１７および
誤差信号発生回路１８に結合されたタップ重み適応化回
路(tap weight adaptation circuit)を備えている。Ｆ
ＩＲフィルタ１７は、複数の遅延信号の符号即ち符号
を、タップ重み適応化回路１６に供給する。同様に、誤
差信号発生回路１８は、ＦＩＲフィルタ１７の出力信号
の誤差の符号即ち符号を、タップ重み適応化回路１６に
供給するので、誤差符号発生回路とも呼ぶことにする。
次に、タップ重み適応化回路１６は、遅延信号の符号と
誤差信号の符号とを用いて、タップの重み即ち適応化係
数を発生し、これをＦＩＲフィルタ１７に受け渡す。等
化回路１１およびその動作について、図２を参照して更
に詳しく論じる。サンプリングは、ＦＩＲフィルタ１７
の内部または入力ではなく、出力において行われ、こう
することによって、ＦＩＲフィルタ１７に起因するあら
ゆる遅延がタイミングの復元に妨害を加えるのを防止す
ることを注記しておく。
検出回路(adaptively equalized non-coherent detecti
on circuit)（１０）のブロック図を示す。検出回路１
０は、サンプル／ホールド回路１３を介して出力ノード
１２に結合されたアナログ等化回路１１を有する。検出
回路１０は、サンプル／ホールド回路１３をイネーブル
するためのサンプリング・クロックを供給するタイミン
グ復元回路１４を含む。加えて、タイミング復元回路１
４は、等化回路１１にタイミング整合信号(timing alig
nment signal)を供給する。本発明によれば、等化回路
１１は入力端子３０を有し、ＦＩＲフィルタ１７および
誤差信号発生回路１８に結合されたタップ重み適応化回
路(tap weight adaptation circuit)を備えている。Ｆ
ＩＲフィルタ１７は、複数の遅延信号の符号即ち符号
を、タップ重み適応化回路１６に供給する。同様に、誤
差信号発生回路１８は、ＦＩＲフィルタ１７の出力信号
の誤差の符号即ち符号を、タップ重み適応化回路１６に
供給するので、誤差符号発生回路とも呼ぶことにする。
次に、タップ重み適応化回路１６は、遅延信号の符号と
誤差信号の符号とを用いて、タップの重み即ち適応化係
数を発生し、これをＦＩＲフィルタ１７に受け渡す。等
化回路１１およびその動作について、図２を参照して更
に詳しく論じる。サンプリングは、ＦＩＲフィルタ１７
の内部または入力ではなく、出力において行われ、こう
することによって、ＦＩＲフィルタ１７に起因するあら
ゆる遅延がタイミングの復元に妨害を加えるのを防止す
ることを注記しておく。
【００１３】次に図２を参照すると、重み発生回路１９
に結合されたＦＩＲフィルタ１７から成るアナログ適応
等化回路１１の構成図が示されている。重み発生回路１
９は、図１で示した適応化回路１６および誤差符号発生
回路１８を含み、タップ重み発生回路とも呼ぶことにす
る。ＦＩＲフィルタ１７、誤差符号発生回路１８、およ
び重み発生回路１９は、各々図２では破線で囲まれてい
る。また、図面では、同一参照番号が同一素子を示すた
めに用いられていることは理解されよう。一例として、
ＦＩＲフィルタ１７は、６つのフィルタ素子２３〜２
８、７つの比較器３３〜３９、７つの乗算器４３〜４
９、および１つの加算回路５０を有する、７タップ・フ
ィルタである。フィルタ素子２３〜２８をフィルタ回路
または遅延素子とも呼び、比較器３３〜３９を符号発生
回路、符号発生器、または符号指示回路とも呼び、乗算
器４３〜４９を乗算回路またはタップ重み乗算回路とも
呼ぶことを注記しておく。回路１１の各比較器および乗
算器は、２つの入力端子と１つの出力端子とを有する
が、比較器および乗算器の入力および出力端子数は、本
発明の限定ではないことは理解されよう。更に、ＦＩＲ
フィルタ１７は、一例として７タップ・フィルタとして
示されているが、これはタップ数に対する限定として意
図していないことも理解されよう。フィルタ素子２３〜
２８は直列に結合され、フィルタ素子２３の出力端子が
フィルタ素子２４の入力端子に接続され、フィルタ素子
２４の出力端子はフィルタ素子２５の入力端子に接続さ
れ、フィルタ素子２５の出力端子はフィルタ素子２６の
入力端子に接続され、フィルタ素子２６の出力端子はフ
ィルタ素子２７の入力端子に接続され、フィルタ素子２
７の出力端子はフィルタ素子２８の入力端子に接続され
ている。一例として、フィルタ素子２３〜２８は、平坦
な群遅延(group delay)を有する４次エクイリップル・
フィルタ(fourth order equiripple filter)である。
に結合されたＦＩＲフィルタ１７から成るアナログ適応
等化回路１１の構成図が示されている。重み発生回路１
９は、図１で示した適応化回路１６および誤差符号発生
回路１８を含み、タップ重み発生回路とも呼ぶことにす
る。ＦＩＲフィルタ１７、誤差符号発生回路１８、およ
び重み発生回路１９は、各々図２では破線で囲まれてい
る。また、図面では、同一参照番号が同一素子を示すた
めに用いられていることは理解されよう。一例として、
ＦＩＲフィルタ１７は、６つのフィルタ素子２３〜２
８、７つの比較器３３〜３９、７つの乗算器４３〜４
９、および１つの加算回路５０を有する、７タップ・フ
ィルタである。フィルタ素子２３〜２８をフィルタ回路
または遅延素子とも呼び、比較器３３〜３９を符号発生
回路、符号発生器、または符号指示回路とも呼び、乗算
器４３〜４９を乗算回路またはタップ重み乗算回路とも
呼ぶことを注記しておく。回路１１の各比較器および乗
算器は、２つの入力端子と１つの出力端子とを有する
が、比較器および乗算器の入力および出力端子数は、本
発明の限定ではないことは理解されよう。更に、ＦＩＲ
フィルタ１７は、一例として７タップ・フィルタとして
示されているが、これはタップ数に対する限定として意
図していないことも理解されよう。フィルタ素子２３〜
２８は直列に結合され、フィルタ素子２３の出力端子が
フィルタ素子２４の入力端子に接続され、フィルタ素子
２４の出力端子はフィルタ素子２５の入力端子に接続さ
れ、フィルタ素子２５の出力端子はフィルタ素子２６の
入力端子に接続され、フィルタ素子２６の出力端子はフ
ィルタ素子２７の入力端子に接続され、フィルタ素子２
７の出力端子はフィルタ素子２８の入力端子に接続され
ている。一例として、フィルタ素子２３〜２８は、平坦
な群遅延(group delay)を有する４次エクイリップル・
フィルタ(fourth order equiripple filter)である。
【００１４】フィルタ素子２３の入力端子３０は、乗算
器４３の第１入力端子と、比較器３３の第１入力端子と
に接続されている。入力端子３０ならびに乗算器４３お
よび比較器３３の第１入力端子に共通なノード３３’
は、ゼロ時間遅延を有する遅延ノードとして機能する。
フィルタ素子２３の出力端子は、乗算器４４の第１入力
端子と比較器３４の第１入力端子とに接続されている。
フィルタ素子２３の出力端子ならびに乗算器４４および
比較器３４の第１入力端子に共通なノード３４’は、第
１遅延を有する遅延ノードとして機能する。同様に、フ
ィルタ素子２４の出力端子は、乗算器４５の第１入力端
子と、比較器３５の第１入力端子とに接続されており、
フィルタ素子２４の出力端子ならびに乗算器４５および
比較器３５の第１入力端子に共通なノード３５’は第２
遅延を有する遅延ノードとして機能する。フィルタ素子
２５の出力端子は、乗算器４６の第１入力端子と、比較
器３６の第１入力端子とに接続されており、フィルタ素
子２５の出力端子ならびに乗算器４６および比較器３６
の第１入力端子に共通なノード３６’は、第３遅延を有
する遅延ノードとして機能する。フィルタ素子２６の出
力端子は、乗算器４７の第１入力端子と、比較器３７の
第１入力端子とに接続されており、フィルタ素子２６の
出力端子ならびに乗算器４７および比較器３７の第１入
力端子に共通なノード３７’は、第４遅延を有する遅延
ノードとして機能する。フィルタ素子２７の出力端子
は、乗算器４８の第１入力端子と、比較器３８の第１入
力端子とに接続されており、フィルタ素子２７の出力端
子ならびに乗算器４８および比較器３８の第１入力端子
に共通なノード３８’は第５遅延を有する遅延ノードと
して機能する。フィルタ素子２８の出力端子は、乗算器
４９の第１入力端子と、比較器３９の第１入力端子とに
接続されており、フィルタ素子２８の出力端子ならびに
乗算器４９および比較器３９の第１入力端子に共通なノ
ード３９’は、第６遅延を有する遅延ノードとして機能
する。このように、ＦＩＲフィルタ１７は、複数の連続
遅延ノードを含んでいる。比較器３３〜３９の第２入力
端子は、例えば、接地電位のような、共通基準電圧レベ
ルに結合されている。
器４３の第１入力端子と、比較器３３の第１入力端子と
に接続されている。入力端子３０ならびに乗算器４３お
よび比較器３３の第１入力端子に共通なノード３３’
は、ゼロ時間遅延を有する遅延ノードとして機能する。
フィルタ素子２３の出力端子は、乗算器４４の第１入力
端子と比較器３４の第１入力端子とに接続されている。
フィルタ素子２３の出力端子ならびに乗算器４４および
比較器３４の第１入力端子に共通なノード３４’は、第
１遅延を有する遅延ノードとして機能する。同様に、フ
ィルタ素子２４の出力端子は、乗算器４５の第１入力端
子と、比較器３５の第１入力端子とに接続されており、
フィルタ素子２４の出力端子ならびに乗算器４５および
比較器３５の第１入力端子に共通なノード３５’は第２
遅延を有する遅延ノードとして機能する。フィルタ素子
２５の出力端子は、乗算器４６の第１入力端子と、比較
器３６の第１入力端子とに接続されており、フィルタ素
子２５の出力端子ならびに乗算器４６および比較器３６
の第１入力端子に共通なノード３６’は、第３遅延を有
する遅延ノードとして機能する。フィルタ素子２６の出
力端子は、乗算器４７の第１入力端子と、比較器３７の
第１入力端子とに接続されており、フィルタ素子２６の
出力端子ならびに乗算器４７および比較器３７の第１入
力端子に共通なノード３７’は、第４遅延を有する遅延
ノードとして機能する。フィルタ素子２７の出力端子
は、乗算器４８の第１入力端子と、比較器３８の第１入
力端子とに接続されており、フィルタ素子２７の出力端
子ならびに乗算器４８および比較器３８の第１入力端子
に共通なノード３８’は第５遅延を有する遅延ノードと
して機能する。フィルタ素子２８の出力端子は、乗算器
４９の第１入力端子と、比較器３９の第１入力端子とに
接続されており、フィルタ素子２８の出力端子ならびに
乗算器４９および比較器３９の第１入力端子に共通なノ
ード３９’は、第６遅延を有する遅延ノードとして機能
する。このように、ＦＩＲフィルタ１７は、複数の連続
遅延ノードを含んでいる。比較器３３〜３９の第２入力
端子は、例えば、接地電位のような、共通基準電圧レベ
ルに結合されている。
【００１５】乗算器４３〜４９の出力端子は、加算回路
５０の対応する入力端子に接続されている。加算回路５
０のような加算回路は、当業者には既知であることを注
記しておく。更に、加算回路５０の出力端子３１は、等
化回路１１の出力端子として機能することも注記してお
く。
５０の対応する入力端子に接続されている。加算回路５
０のような加算回路は、当業者には既知であることを注
記しておく。更に、加算回路５０の出力端子３１は、等
化回路１１の出力端子として機能することも注記してお
く。
【００１６】重み発生回路１９は、７タップ等化回路に
対して、７つの信号整合回路５３〜５９、７つの排他的
ＯＲ回路６３〜６９、７つのアップ／ダウン・カウンタ
７３〜７９、７つのデジタル／アナログ変換器(DAC)８
３〜８９、予測回路９１、および比較器９２を含む。予
測回路９１および比較器９２は協同して、誤差符号発生
回路１８を形成する。誤差符号発生回路１８の構成は、
本発明の限定ではないことは理解されよう。例えば、誤
差信号の符号は、加算回路の出力信号を、接地のような
基準信号と比較することによって発生することができ
る。信号整合回路５３は、比較器３３の出力端子に接続
された入力端子と、排他的ＯＲ回路６３の第１入力端子
に接続された出力端子とを有する。排他的ＯＲ回路６３
の出力は、アップ／ダウン・カウンタ７３の入力端子に
接続されている。アップ／ダウン・カウンタ７３の出力
端子は、ＤＡＣ８３の対応する入力端子に接続されてい
る。ＤＡＣ８３の出力端子は、乗算器４３の第２入力端
子に接続されている。同様に、信号整合回路５４は、比
較器３４の出力端子に接続された入力端子と、排他的Ｏ
Ｒ回路６４の第１入力端子に接続された出力端子とを有
する。排他的ＯＲ回路６４の出力端子は、アップ／ダウ
ン・カウンタ７４の入力端子に接続されている。アップ
／ダウン・カウンタ７４の出力端子は、ＤＡＣ８４の対
応する入力端子に接続されている。ＤＡＣ８４の出力端
子は、乗算器４４の第２入力端子に接続されている。信
号整合回路５５は、比較器３５の出力端子に接続された
入力端子と、排他的ＯＲ回路６５の第１入力端子に接続
された出力端子とを有する。排他的ＯＲ回路６５の出力
端子は、アップ／ダウン・カウンタ７５の入力端子に接
続されており、アップ／ダウン・カウンタ７５の出力端
子は、ＤＡＣ８５の対応する入力端子に接続されてい
る。ＤＡＣ８５の出力端子は、乗算器４５の第２入力端
子に接続されている。信号整合回路５６は、比較器３６
の出力端子に接続された入力端子と、排他的ＯＲ回路６
６の第１入力端子に接続された出力端子とを有する。排
他的ＯＲ回路６６の出力端子は、アップ／ダウン・カウ
ンタ７６の入力端子に接続されており、アップ／ダウン
・カウンタ７６の出力端子は、ＤＡＣ８６の対応する入
力端子に接続されている。ＤＡＣ８６の出力端子は、乗
算器４６の第２入力端子に接続されている。信号整合回
路５７は、比較器３７の出力端子に接続された入力端子
と、排他的ＯＲ回路６７の第１入力端子に接続された出
力端子とを有する。排他的ＯＲ回路６７の入力端子は、
アップ／ダウン・カウンタ７７の入力端子に接続されて
おり、アップ／ダウン・カウンタ７７の出力端子はＤＡ
Ｃ８７の対応する入力端子に接続されている。ＤＡＣ８
７の出力端子は、乗算器４７の第２入力端子に接続され
ている。信号整合回路５８は、比較器３８の出力端子に
接続された入力端子と、排他的ＯＲ回路６８の第１入力
端子に接続された出力端子とを有する。排他的ＯＲ回路
６８の出力端子は、アップ／ダウン・カウンタ７８の入
力端子に接続されており、アップ／ダウン・カウンタ７
８の出力端子は、ＤＡＣ８８の入力端子に接続されてい
る。ＤＡＣ８８の出力端子は、乗算器４８の第２入力端
子に接続されている。信号整合回路５９は、比較器３９
の出力端子に接続された入力端子と、排他的ＯＲ回路６
９の第１入力端子に接続された出力端子とを有する。排
他的ＯＲ回路６９の出力端子は、アップ／ダウン・カウ
ンタ７９の入力端子に接続されている。アップ／ダウン
・カウンタ７９の出力端子は、ＤＡＣ８９の対応する入
力端子に接続されている。ＤＡＣ８９の出力端子は、乗
算器４９の第２入力端子に接続されている。カウンタ７
３〜７９はプリセット可能なカウンタであり、ユーザに
よって定義される所定値に初期化されることを注記して
おく。カウンタ７３〜７９はアップ／ダウン・カウンタ
として説明しているが、これは本発明の限定ではないこ
とは理解されよう。
対して、７つの信号整合回路５３〜５９、７つの排他的
ＯＲ回路６３〜６９、７つのアップ／ダウン・カウンタ
７３〜７９、７つのデジタル／アナログ変換器(DAC)８
３〜８９、予測回路９１、および比較器９２を含む。予
測回路９１および比較器９２は協同して、誤差符号発生
回路１８を形成する。誤差符号発生回路１８の構成は、
本発明の限定ではないことは理解されよう。例えば、誤
差信号の符号は、加算回路の出力信号を、接地のような
基準信号と比較することによって発生することができ
る。信号整合回路５３は、比較器３３の出力端子に接続
された入力端子と、排他的ＯＲ回路６３の第１入力端子
に接続された出力端子とを有する。排他的ＯＲ回路６３
の出力は、アップ／ダウン・カウンタ７３の入力端子に
接続されている。アップ／ダウン・カウンタ７３の出力
端子は、ＤＡＣ８３の対応する入力端子に接続されてい
る。ＤＡＣ８３の出力端子は、乗算器４３の第２入力端
子に接続されている。同様に、信号整合回路５４は、比
較器３４の出力端子に接続された入力端子と、排他的Ｏ
Ｒ回路６４の第１入力端子に接続された出力端子とを有
する。排他的ＯＲ回路６４の出力端子は、アップ／ダウ
ン・カウンタ７４の入力端子に接続されている。アップ
／ダウン・カウンタ７４の出力端子は、ＤＡＣ８４の対
応する入力端子に接続されている。ＤＡＣ８４の出力端
子は、乗算器４４の第２入力端子に接続されている。信
号整合回路５５は、比較器３５の出力端子に接続された
入力端子と、排他的ＯＲ回路６５の第１入力端子に接続
された出力端子とを有する。排他的ＯＲ回路６５の出力
端子は、アップ／ダウン・カウンタ７５の入力端子に接
続されており、アップ／ダウン・カウンタ７５の出力端
子は、ＤＡＣ８５の対応する入力端子に接続されてい
る。ＤＡＣ８５の出力端子は、乗算器４５の第２入力端
子に接続されている。信号整合回路５６は、比較器３６
の出力端子に接続された入力端子と、排他的ＯＲ回路６
６の第１入力端子に接続された出力端子とを有する。排
他的ＯＲ回路６６の出力端子は、アップ／ダウン・カウ
ンタ７６の入力端子に接続されており、アップ／ダウン
・カウンタ７６の出力端子は、ＤＡＣ８６の対応する入
力端子に接続されている。ＤＡＣ８６の出力端子は、乗
算器４６の第２入力端子に接続されている。信号整合回
路５７は、比較器３７の出力端子に接続された入力端子
と、排他的ＯＲ回路６７の第１入力端子に接続された出
力端子とを有する。排他的ＯＲ回路６７の入力端子は、
アップ／ダウン・カウンタ７７の入力端子に接続されて
おり、アップ／ダウン・カウンタ７７の出力端子はＤＡ
Ｃ８７の対応する入力端子に接続されている。ＤＡＣ８
７の出力端子は、乗算器４７の第２入力端子に接続され
ている。信号整合回路５８は、比較器３８の出力端子に
接続された入力端子と、排他的ＯＲ回路６８の第１入力
端子に接続された出力端子とを有する。排他的ＯＲ回路
６８の出力端子は、アップ／ダウン・カウンタ７８の入
力端子に接続されており、アップ／ダウン・カウンタ７
８の出力端子は、ＤＡＣ８８の入力端子に接続されてい
る。ＤＡＣ８８の出力端子は、乗算器４８の第２入力端
子に接続されている。信号整合回路５９は、比較器３９
の出力端子に接続された入力端子と、排他的ＯＲ回路６
９の第１入力端子に接続された出力端子とを有する。排
他的ＯＲ回路６９の出力端子は、アップ／ダウン・カウ
ンタ７９の入力端子に接続されている。アップ／ダウン
・カウンタ７９の出力端子は、ＤＡＣ８９の対応する入
力端子に接続されている。ＤＡＣ８９の出力端子は、乗
算器４９の第２入力端子に接続されている。カウンタ７
３〜７９はプリセット可能なカウンタであり、ユーザに
よって定義される所定値に初期化されることを注記して
おく。カウンタ７３〜７９はアップ／ダウン・カウンタ
として説明しているが、これは本発明の限定ではないこ
とは理解されよう。
【００１７】重み発生回路１９は、更に、加算回路５０
の出力端子３１に接続された第１入力端子と、基準クロ
ック信号に接続された第２入力端子と、比較回路９２の
第１入力端子に接続された出力端子とを有する予測回路
９１を含む。比較器９２の第２入力端子は、加算回路５
０の出力端子３１に結合されている。比較器９２の出力
端子は、排他的ＯＲ回路６３〜６９の第２入力端子に結
合されている。予測回路９１は、ＦＩＲフィルタ１７の
実際の出力信号と比較するための、目標出力値即ち連続
入力信号の予測値を供給する。基準クロックは、信号整
合回路５３〜５９の各々およびアップ／ダウン・カウン
タ７３〜７９の各々に接続されていることを注記してお
く。
の出力端子３１に接続された第１入力端子と、基準クロ
ック信号に接続された第２入力端子と、比較回路９２の
第１入力端子に接続された出力端子とを有する予測回路
９１を含む。比較器９２の第２入力端子は、加算回路５
０の出力端子３１に結合されている。比較器９２の出力
端子は、排他的ＯＲ回路６３〜６９の第２入力端子に結
合されている。予測回路９１は、ＦＩＲフィルタ１７の
実際の出力信号と比較するための、目標出力値即ち連続
入力信号の予測値を供給する。基準クロックは、信号整
合回路５３〜５９の各々およびアップ／ダウン・カウン
タ７３〜７９の各々に接続されていることを注記してお
く。
【００１８】動作中、入力端子３０は連続入力信号X(n)
を受信するように結合される。連続時間信号は、引数と
して記号「ｔ」を用いた関数によって表されているが、
連続時間入力信号の引数には記号「ｎ」を用いて、処理
は離散時間間隔で発生することを示すことを注記してお
く。連続時間入力信号X(n)は、遅延段として機能する複
数の直列接続されたフィルタ素子２３〜２８を通され
る、即ち、伝送される。フィルタ素子２３〜２８によっ
て受信された入力信号は、対応する乗算器４３〜４８の
各第１入力端子、および各比較器３３〜３８の対応する
第１入力端子に供給される。同様に、フィルタ素子２８
の出力信号は、乗算器４９の第１入力端子と、比較器３
９の第１入力端子とに伝送される。したがって、入力信
号X(n)は、比較器３３の第１入力端子と、乗算器４３の
第１入力端子とに伝送される。同様に、遅延入力信号X
(n-1) が、比較器３４の第１入力端子と、乗算器４４の
第１入力端子とに伝送される。遅延入力信号X(n-2)
が、比較器３５の第１入力端子と、乗算器４５の第１入
力端子とに伝送される。遅延入力信号X(n-３) が、比較
器３６の第１入力端子と、乗算器４６の第１入力端子と
に伝送される。遅延入力信号X(n-4) が、比較器３７の
第１入力端子と、乗算器４７の第１入力端子とに伝送さ
れる。遅延入力信号X(n-5) が、比較器３８の第１入力
端子と、乗算器４８の第１入力端子とに伝送される。遅
延入力信号X(n-6) が、比較器３９の第１入力端子と、
乗算器４９の第１入力端子とに伝送される。このように
して、１組の遅延信号データが発生される。
を受信するように結合される。連続時間信号は、引数と
して記号「ｔ」を用いた関数によって表されているが、
連続時間入力信号の引数には記号「ｎ」を用いて、処理
は離散時間間隔で発生することを示すことを注記してお
く。連続時間入力信号X(n)は、遅延段として機能する複
数の直列接続されたフィルタ素子２３〜２８を通され
る、即ち、伝送される。フィルタ素子２３〜２８によっ
て受信された入力信号は、対応する乗算器４３〜４８の
各第１入力端子、および各比較器３３〜３８の対応する
第１入力端子に供給される。同様に、フィルタ素子２８
の出力信号は、乗算器４９の第１入力端子と、比較器３
９の第１入力端子とに伝送される。したがって、入力信
号X(n)は、比較器３３の第１入力端子と、乗算器４３の
第１入力端子とに伝送される。同様に、遅延入力信号X
(n-1) が、比較器３４の第１入力端子と、乗算器４４の
第１入力端子とに伝送される。遅延入力信号X(n-2)
が、比較器３５の第１入力端子と、乗算器４５の第１入
力端子とに伝送される。遅延入力信号X(n-３) が、比較
器３６の第１入力端子と、乗算器４６の第１入力端子と
に伝送される。遅延入力信号X(n-4) が、比較器３７の
第１入力端子と、乗算器４７の第１入力端子とに伝送さ
れる。遅延入力信号X(n-5) が、比較器３８の第１入力
端子と、乗算器４８の第１入力端子とに伝送される。遅
延入力信号X(n-6) が、比較器３９の第１入力端子と、
乗算器４９の第１入力端子とに伝送される。このように
して、１組の遅延信号データが発生される。
【００１９】入力信号X(n)を基準信号と比較することに
よって、基準信号に対する入力信号X(n)の符号が発生さ
れる。例えば、比較器３３は、その第１入力端子の入力
信号X(n)を、その第２端子の基準信号、例えば、接地電
位と比較し、X(n)が基準信号より大きいかあるいは小さ
いかを示す出力信号sgn(X(n))を発生する。出力信号sgn
(X(n))は、ゼロ遅延を有する信号データX(n)の符号即ち
符号として機能する。出力信号sgn(X(n))は、信号整合
回路５３を通じて、排他的ＯＲ回路６３の第１入力端子
に供給される。比較器３４は、その第１入力端子の入力
信号X(n-l) を、その第２入力端子の基準信号と比較
し、信号 X(n-l) が基準信号より大きいかあるいは小さ
いかを示す、出力信号sgn(X(n-l))を発生する。出力信
号sgn(X(n-l)) は、遅延信号データX(n-1)の遅延符号即
ち符号として機能する。出力信号sgn(X(n-l))は、信号
整合回路５４を通じて、排他的ＯＲ回路６４の第１入力
端子に供給される。比較器３５は、その第１入力端子の
入力信号X(n-2)を、その第２入力端子の基準信号と比較
し、入力信号信号 X(n-2)が基準信号より大きいかある
いは小さいかを示す、出力信号sgn(X(n-2))を発生す
る。出力信号sgn(X(n-2))は、遅延信号データX(n-2)の
遅延符号即ち符号として機能する。出力信号sgn(X(n-
2))は、信号整合回路５５を通じて、排他的ＯＲ回路６
５の第１入力端子に供給される。比較器３６は、その第
１入力端子の入力信号X(n-3)を、その第２入力端子の基
準信号と比較し、入力信号X(n-3)が基準信号より大きい
かあるいは小さいかを示す、出力信号sgn(X(n-3))を発
生する。出力信号sgn(X(n-3))は、遅延信号データX(n-
3)の遅延符号即ち符号として機能する。出力信号sgn(X
(n-3))は、信号整合回路５６を通じて、排他的ＯＲ回路
６６の第１入力端子に供給される。比較器３７は、その
第１入力端子の入力信号X(n-4)を、その第２入力端子の
基準信号と比較し、入力信号X(n-4)が基準信号より大き
いかあるいは小さいかを示す、出力信号sgn(X(n-4))を
発生する。出力信号sgn(X(n-4))は、遅延信号データX(n
-4)の遅延符号即ち符号として機能する。出力信号sgn(X
(n-4))は、信号整合回路５７を通じて、排他的ＯＲ回路
６７の第１入力端子に供給される。比較器３８は、その
第１入力端子の入力信号X(n-5)を、その第２入力端子の
基準信号と比較し、入力信号X(n-5)が基準信号より大き
いかあるいは小さいかを示す、出力信号sgn(X(n-5))を
発生する。出力信号sgn(X(n-5))は、遅延入力信号デー
タX(n-5)の遅延符号即ち符号として機能する。出力信号
sgn(X(n-5))は、信号整合回路５８を通じて、排他的Ｏ
Ｒ回路６８の第１入力端子に供給される。比較器３９
は、その第１入力端子の入力信号X(n-6)を、その第２入
力端子の基準信号と比較し、入力信号X(n-6)が基準信号
より大きいかあるいは小さいかを示す、出力信号sgn(X
(n-6))を発生する。出力信号sgn(X(n-6))は、遅延信号
データX(n-6)の遅延符号即ち符号として機能する。出力
信号sgn(X(n-6))は、信号整合回路５９を通じて、排他
的ＯＲ回路６９の第１入力端子に供給される。
よって、基準信号に対する入力信号X(n)の符号が発生さ
れる。例えば、比較器３３は、その第１入力端子の入力
信号X(n)を、その第２端子の基準信号、例えば、接地電
位と比較し、X(n)が基準信号より大きいかあるいは小さ
いかを示す出力信号sgn(X(n))を発生する。出力信号sgn
(X(n))は、ゼロ遅延を有する信号データX(n)の符号即ち
符号として機能する。出力信号sgn(X(n))は、信号整合
回路５３を通じて、排他的ＯＲ回路６３の第１入力端子
に供給される。比較器３４は、その第１入力端子の入力
信号X(n-l) を、その第２入力端子の基準信号と比較
し、信号 X(n-l) が基準信号より大きいかあるいは小さ
いかを示す、出力信号sgn(X(n-l))を発生する。出力信
号sgn(X(n-l)) は、遅延信号データX(n-1)の遅延符号即
ち符号として機能する。出力信号sgn(X(n-l))は、信号
整合回路５４を通じて、排他的ＯＲ回路６４の第１入力
端子に供給される。比較器３５は、その第１入力端子の
入力信号X(n-2)を、その第２入力端子の基準信号と比較
し、入力信号信号 X(n-2)が基準信号より大きいかある
いは小さいかを示す、出力信号sgn(X(n-2))を発生す
る。出力信号sgn(X(n-2))は、遅延信号データX(n-2)の
遅延符号即ち符号として機能する。出力信号sgn(X(n-
2))は、信号整合回路５５を通じて、排他的ＯＲ回路６
５の第１入力端子に供給される。比較器３６は、その第
１入力端子の入力信号X(n-3)を、その第２入力端子の基
準信号と比較し、入力信号X(n-3)が基準信号より大きい
かあるいは小さいかを示す、出力信号sgn(X(n-3))を発
生する。出力信号sgn(X(n-3))は、遅延信号データX(n-
3)の遅延符号即ち符号として機能する。出力信号sgn(X
(n-3))は、信号整合回路５６を通じて、排他的ＯＲ回路
６６の第１入力端子に供給される。比較器３７は、その
第１入力端子の入力信号X(n-4)を、その第２入力端子の
基準信号と比較し、入力信号X(n-4)が基準信号より大き
いかあるいは小さいかを示す、出力信号sgn(X(n-4))を
発生する。出力信号sgn(X(n-4))は、遅延信号データX(n
-4)の遅延符号即ち符号として機能する。出力信号sgn(X
(n-4))は、信号整合回路５７を通じて、排他的ＯＲ回路
６７の第１入力端子に供給される。比較器３８は、その
第１入力端子の入力信号X(n-5)を、その第２入力端子の
基準信号と比較し、入力信号X(n-5)が基準信号より大き
いかあるいは小さいかを示す、出力信号sgn(X(n-5))を
発生する。出力信号sgn(X(n-5))は、遅延入力信号デー
タX(n-5)の遅延符号即ち符号として機能する。出力信号
sgn(X(n-5))は、信号整合回路５８を通じて、排他的Ｏ
Ｒ回路６８の第１入力端子に供給される。比較器３９
は、その第１入力端子の入力信号X(n-6)を、その第２入
力端子の基準信号と比較し、入力信号X(n-6)が基準信号
より大きいかあるいは小さいかを示す、出力信号sgn(X
(n-6))を発生する。出力信号sgn(X(n-6))は、遅延信号
データX(n-6)の遅延符号即ち符号として機能する。出力
信号sgn(X(n-6))は、信号整合回路５９を通じて、排他
的ＯＲ回路６９の第１入力端子に供給される。
【００２０】各排他的ＯＲ回路６３〜６９の第２入力端
子は、予測回路９１を用いて発生される誤差信号の符号
を受信する。より具体的には、予測回路９１は加算回路
５０の出力信号をサンプルする。即ち、データ信号をサ
ンプルして、予測目標値と出力信号の実際値との間の誤
差の予測値、即ち誤差信号を発生する。比較器９２は、
予測回路９１からの出力信号を、加算回路５０からの出
力信号と比較し、誤差信号の符号を示す出力信号を発生
する。言い換えれば、予測回路９１の出力信号の値、即
ち、誤差信号の値が、加算回路５０の出力信号の値より
も小さい場合、比較器９２の出力値は論理低となり、誤
差信号の符号が負であることを示す。誤差信号が、加算
回路５０からの出力信号の値よりも大きい場合、比較器
９２の出力信号は論理高となり、誤差信号の符号が正で
あることを示す。こうして、誤差の符号が、排他的ＯＲ
回路６３〜６９の第２入力端子の各々に供給される。排
他的ＯＲ回路は符号付き乗算(signed multiplication)
を行う際に用いると都合がよいので、これを誤差符号乗
算回路、誤差信号乗算回路、または乗算回路とも呼ぶこ
とは理解されよう。
子は、予測回路９１を用いて発生される誤差信号の符号
を受信する。より具体的には、予測回路９１は加算回路
５０の出力信号をサンプルする。即ち、データ信号をサ
ンプルして、予測目標値と出力信号の実際値との間の誤
差の予測値、即ち誤差信号を発生する。比較器９２は、
予測回路９１からの出力信号を、加算回路５０からの出
力信号と比較し、誤差信号の符号を示す出力信号を発生
する。言い換えれば、予測回路９１の出力信号の値、即
ち、誤差信号の値が、加算回路５０の出力信号の値より
も小さい場合、比較器９２の出力値は論理低となり、誤
差信号の符号が負であることを示す。誤差信号が、加算
回路５０からの出力信号の値よりも大きい場合、比較器
９２の出力信号は論理高となり、誤差信号の符号が正で
あることを示す。こうして、誤差の符号が、排他的ＯＲ
回路６３〜６９の第２入力端子の各々に供給される。排
他的ＯＲ回路は符号付き乗算(signed multiplication)
を行う際に用いると都合がよいので、これを誤差符号乗
算回路、誤差信号乗算回路、または乗算回路とも呼ぶこ
とは理解されよう。
【００２１】排他的ＯＲ回路６３は、誤差の符号とsgn
(X(n))の値、即ち、信号X(n)の符号との乗算を行う。同
様に、排他的ＯＲ回路６４は、誤差の符号とsgn(X(n-
1))の値、即ち、信号X(n-1)の符号との乗算を行う。排
他的ＯＲ回路６５は、誤差の符号とsgn(X(n-2))の値、
即ち、信号X(n-2)の符号との乗算を行う。排他的ＯＲ回
路６６は、誤差の符号とsgn(X(n-3))の値、即ち、信号X
(n-3)の符号との乗算を行う。排他的ＯＲ回路６７は、
誤差の符号とsgn(X(n-4))の値、即ち、信号X(n-4)の符
号との乗算を行う。排他的ＯＲ回路６８は、誤差の符号
とsgn(X(n-5))の値、即ち、信号X(n-5)の符号との乗算
を行う。排他的ＯＲ回路６９は、誤差の符号とsgn(X(n-
6))の値、即ち、信号X(n-6)の符号との乗算を行う。信
号整合回路５３〜５９は、信号の符号、即ち、sgn(X(n-
1))，sgn(X(n-2))，sgn(X(n-3))，sgn(X(n-4))，sgn(X
(n-5))，sgn(X(n-6))を、誤差信号の正しい符号と、時
間的に整合する機能を果たすことを注記すべきであろ
う。言い換えれば、信号整合回路５３〜５９は、誤差信
号の符号が、誤差信号が形成された時点にセットされた
遅延信号の符号に対応することを保証するものである。
各乗算の結果得られた積を用いて、それぞれのカウンタ
７３〜７９を増分または減分する。カウンタ７３〜７９
の出力値は、それぞれのＤＡＣ８３〜８９によって、デ
ジタル形状からアナログ形状に変換される。ＤＡＣ８３
〜８９の出力値は、乗算器４３〜４９の各第２入力端子
に供給され、ＦＩＲフィルタ１７のタップを調節するた
めの、重み付け信号即ちタップ重みとして機能する。
(X(n))の値、即ち、信号X(n)の符号との乗算を行う。同
様に、排他的ＯＲ回路６４は、誤差の符号とsgn(X(n-
1))の値、即ち、信号X(n-1)の符号との乗算を行う。排
他的ＯＲ回路６５は、誤差の符号とsgn(X(n-2))の値、
即ち、信号X(n-2)の符号との乗算を行う。排他的ＯＲ回
路６６は、誤差の符号とsgn(X(n-3))の値、即ち、信号X
(n-3)の符号との乗算を行う。排他的ＯＲ回路６７は、
誤差の符号とsgn(X(n-4))の値、即ち、信号X(n-4)の符
号との乗算を行う。排他的ＯＲ回路６８は、誤差の符号
とsgn(X(n-5))の値、即ち、信号X(n-5)の符号との乗算
を行う。排他的ＯＲ回路６９は、誤差の符号とsgn(X(n-
6))の値、即ち、信号X(n-6)の符号との乗算を行う。信
号整合回路５３〜５９は、信号の符号、即ち、sgn(X(n-
1))，sgn(X(n-2))，sgn(X(n-3))，sgn(X(n-4))，sgn(X
(n-5))，sgn(X(n-6))を、誤差信号の正しい符号と、時
間的に整合する機能を果たすことを注記すべきであろ
う。言い換えれば、信号整合回路５３〜５９は、誤差信
号の符号が、誤差信号が形成された時点にセットされた
遅延信号の符号に対応することを保証するものである。
各乗算の結果得られた積を用いて、それぞれのカウンタ
７３〜７９を増分または減分する。カウンタ７３〜７９
の出力値は、それぞれのＤＡＣ８３〜８９によって、デ
ジタル形状からアナログ形状に変換される。ＤＡＣ８３
〜８９の出力値は、乗算器４３〜４９の各第２入力端子
に供給され、ＦＩＲフィルタ１７のタップを調節するた
めの、重み付け信号即ちタップ重みとして機能する。
【００２２】このプロセスは繰り返しプロセスであり、
等化器の出力信号が適切なサンプル出力値に達するまで
続けられる。一例として、クラスＩＶシグナリング(cla
ss IV signaling)を用いる場合、出力端子から取り出さ
れるサンプル出力信号は、目標値＋１，０，−１に収束
しなければならない。シグナリングの種類は、本発明の
限定ではないことは理解されよう。
等化器の出力信号が適切なサンプル出力値に達するまで
続けられる。一例として、クラスＩＶシグナリング(cla
ss IV signaling)を用いる場合、出力端子から取り出さ
れるサンプル出力信号は、目標値＋１，０，−１に収束
しなければならない。シグナリングの種類は、本発明の
限定ではないことは理解されよう。
【００２３】図１の実施例は、シングル・エンド入力信
号の受信として示したが、これは本発明の限定ではない
ことは理解されよう。言い換えれば、図１の回路は差動
構成とすることもできる。更に、タップの数も本発明の
限定ではない。
号の受信として示したが、これは本発明の限定ではない
ことは理解されよう。言い換えれば、図１の回路は差動
構成とすることもできる。更に、タップの数も本発明の
限定ではない。
【００２４】以上の説明から、データ信号を適応的に等
化する回路および方法が提供されたことが認められよ
う。本発明によれば、符号−符号ＬＭＳアルゴリズムを
用いて、連続時間ＦＩＲフィルタのタップ重みを更新す
る。タップ重みは、サンプラのクロックと整合された離
散時間刻みで調節される。更に、サンプリングは、ＦＩ
Ｒフィルタの内部や入力ではなく、その出力において行
われるので、ＦＩＲフィルタに起因するあらゆる遅延に
よるタイミング復元の妨害が防止される。
化する回路および方法が提供されたことが認められよ
う。本発明によれば、符号−符号ＬＭＳアルゴリズムを
用いて、連続時間ＦＩＲフィルタのタップ重みを更新す
る。タップ重みは、サンプラのクロックと整合された離
散時間刻みで調節される。更に、サンプリングは、ＦＩ
Ｒフィルタの内部や入力ではなく、その出力において行
われるので、ＦＩＲフィルタに起因するあらゆる遅延に
よるタイミング復元の妨害が防止される。
【図１】本発明の一実施例による等化回路を内蔵した、
適応性等化非コヒーレント検出回路を示すブロック図。
適応性等化非コヒーレント検出回路を示すブロック図。
【図２】図１の等化回路を示す構成図。
１０ 適応型等化非コヒーレント検出回路 １１ アナログ等化回路 １２ 出力ノード １３ サンプル／ホールド回路 １４ タイミング復元回路 １６ タップ重み適応化回路 １７ ＦＩＲフィルタ １８ 誤差信号発生回路 １９ タップ重み適応化回路 ２３〜２８ フィルタ素子、 ３３〜３９ 比較器 ４３〜４９ 乗算器 ５０ 加算回路 ５３〜５９ 信号整合回路 ６３〜６９ 排他的ＯＲ回路 ７３〜７９ アップ／ダウン・カウン ８３〜８９ デジタル／アナログ変換器 ９１ 予測回路 ９２ 比較器
Claims (4)
- 【請求項１】時間連続出力信号を有する等化回路（１
１）であって：時間連続入力信号から１組の遅延信号デ
ータと、前記遅延信号データに対応する１組の遅延符号
とを生成するよう結合される複数の連続遅延ノード（３
３’〜３９’）を有し、前記１組の遅延信号データに対
応する１組のタップ重みを乗算すべく結合される複数の
乗算回路（４３〜４９）を有する、有限インパルス応答
フィルタ（１７）；および前記１組のタップ重みを発生
するよう結合されるタップ重み発生回路（１９）；から
成ることを特徴とする等化回路（１１）。 - 【請求項２】時間連続出力信号を発生する等化回路（１
１）であって：時間連続適応型有限インパルス応答フィ
ルタ（１７）であって：直列結合された複数の遅延ノー
ド（３３’〜３９’）と、複数の符号指示回路（３３〜
３９）であって、前記複数の符号指示回路（３３〜３
９）の各々は入力端子と出力端子とを有し、前記複数の
符号指示回路（３３〜３９）の各符号指示回路の入力端
子は前記複数の遅延ノード（３３’〜３９’）のうち対
応する遅延ノードに結合される前記複数の符号指示回路
（３３〜３９）と、複数のタップ重み乗算回路（４３〜
４９）であって、前記複数のタップ重み乗算回路（４３
〜４９）の各タップ重み乗算回路は複数の入力端子と１
つの出力端子とを有し、前記複数のタップ重み乗算回路
（４３〜４９）の各タップ重み乗算回路の第１入力端子
は前記直列結合された複数の遅延ノード（３３’〜３
９’）のうち対応する遅延ノードに結合される前記複数
のタップ重み乗算回路（４３〜４９）と、複数の入力端
子と１つの出力端子とを有する加算回路（５０）であっ
て、前記加算回路（５０）の第１入力端子は、前記複数
のタップ重み乗算回路（４３〜４９）の各タップ重み乗
算回路の出力端子に結合される前記加算回路（５０）と
から成る時間連続適応型有限インパルス応答フィルタ
（１７）；および複数の入力端子と複数の出力端子とを
有する重み発生回路（１９）であって、前記重み発生回
路（１９）の複数の入力端子の各々は前記複数の符号指
示回路（３３〜３９）のうち対応する符号指示回路に結
合され、前記重み発生回路（１９）の複数の出力端子の
各々は前記複数のタップ重み乗算回路（４３〜４９）の
うち対応するタップ重み乗算回路の第２入力端子に結合
される前記発生回路（１９）；から成ることを特徴とす
る等化回路（１１）。 - 【請求項３】時間連続出力信号を発生する等化回路（１
１）であって：時間連続適応型有限インパルス応答フィ
ルタ（１７）であって：入力端子と出力端子とを有し、
前記入力端子は入力信号を受信するために結合されてい
る遅延素子（２３）；入力端子と出力端子とを有する符
号発生器（３３）であって、前記入力端子は前記遅延素
子（２３）の入力端子に結合される、符号発生器（３
３）；複数の入力端子と１つの出力端子とを有する第１
乗算回路（４３）であって、前記複数の入力端子の第１
入力端子は前記遅延素子（２３）の入力端子に結合され
る、第１乗算回路（４３）；複数の入力端子と１つの出
力端子とを有する第２乗算回路（４４）であって、前記
複数の入力端子の第１入力端子は、前記遅延素子（２
３）の出力端子に結合される、第２乗算回路（４４）；
および複数の入力端子と１つの出力端子とを有す加算回
路（５０）であって、前記加算回路（５０）の第１入力
端子は前記第１乗算回路（４３）の出力端子に結合さ
れ、前記加算回路（５０）の第２入力端子は前記第２乗
算回路（４４）の出力端子に結合される、加算回路（５
０）；から成る時間連続適応型有限インパルス応答フィ
ルタ（１７）；および複数の入力端子と複数の出力端子
とを有する重み発生回路（１９）であって、前記重み発
生回路（１９）の第１入力端子は前記符号発生器（３
３）の出力端子に結合され、前記重み発生回路の第２入
力端子は前記加算回路（５０）の出力端子に結合され、
前記重み発生回路（１９）の第１出力端子は前記第１乗
算回路（４３）の複数の入力端子の第２入力端子に結合
され、前記重み発生回路（１９）の第２出力端子は前記
第２乗算回路（４４）の複数の入力端子の第２入力端子
に結合される、重み発生回路（１９）；から成ることを
特徴とする等化回路。 - 【請求項４】時間連続適応型等化器（１１）において係
数を調整する方法であって：複数の直列結合遅延段（２
３〜２８）を介して、時間連続入力データ信号の第１部
分を伝送し、遅延した時間連続入力データの第１群を発
生する段階；前記遅延した時間連続入力データの第１群
の第１極性群を発生する段階；第１誤差信号を発生する
段階；前記第１誤差信号の第１極性を発生する段階；お
よび前記遅延した時間連続入力データの第１群の第１極
性群を、前記第１誤差信号の第１極性と乗算し、調整さ
れたタップ重み群を形成する段階；から成ることを特徴
とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/494,424 US5590154A (en) | 1995-06-26 | 1995-06-26 | Equalizer circuit and a method for equalizing a continuous signal |
| US494424 | 1995-06-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0936782A true JPH0936782A (ja) | 1997-02-07 |
Family
ID=23964419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8183963A Pending JPH0936782A (ja) | 1995-06-26 | 1996-06-24 | 連続信号等化回路および等化方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5590154A (ja) |
| EP (1) | EP0751653A3 (ja) |
| JP (1) | JPH0936782A (ja) |
Cited By (1)
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