JP3135902B2 - 自動等化器及び半導体集積回路 - Google Patents
自動等化器及び半導体集積回路Info
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- JP3135902B2 JP3135902B2 JP02122303A JP12230390A JP3135902B2 JP 3135902 B2 JP3135902 B2 JP 3135902B2 JP 02122303 A JP02122303 A JP 02122303A JP 12230390 A JP12230390 A JP 12230390A JP 3135902 B2 JP3135902 B2 JP 3135902B2
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- tap
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H21/00—Adaptive networks
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H21/00—Adaptive networks
- H03H21/0012—Digital adaptive filters
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は自動等化器もしくは適応型ディジタルフィル
タ並びにこれを構成するための回路を含む半導体集積回
路に係り、例えば、電話回線を用いたデータ転送におけ
るエコーキャンセラ型伝送装置に適用して有効な技術に
関するものである。
タ並びにこれを構成するための回路を含む半導体集積回
路に係り、例えば、電話回線を用いたデータ転送におけ
るエコーキャンセラ型伝送装置に適用して有効な技術に
関するものである。
電話回線などを用いて、音声やデータを伝送する場
合、伝送路の特性が変動するので、特性変動に応じて変
化器の係数が変更できる自動等変器が受信器又は送信器
に用いられる。
合、伝送路の特性が変動するので、特性変動に応じて変
化器の係数が変更できる自動等変器が受信器又は送信器
に用いられる。
自動等化器は一般に非再帰形フィルタ（トランスバー
サルフィルタ）を用いており、その動作は入力データと
タップ係数によりフィルタの出力値を係数する動作（以
下これを出力演算とよぶ）と、フィルタ出力値と理想フ
ィルタ出力値の差分及び入力データを用いてタップ係数
の修正を行う動作（以下これを更新演算とよぶ）に分け
ることができる。
サルフィルタ）を用いており、その動作は入力データと
タップ係数によりフィルタの出力値を係数する動作（以
下これを出力演算とよぶ）と、フィルタ出力値と理想フ
ィルタ出力値の差分及び入力データを用いてタップ係数
の修正を行う動作（以下これを更新演算とよぶ）に分け
ることができる。
一方、近年DSP（ディジタル・シグナル・プロセッ
サ）の発展により、自動等化器は、DSPを用いて実現で
きるようになっている。このDSPは一般的に積和演算の
効率化が図られているもののサンプル時間内に実行可能
な演算量には自ずから制限があるので、従来１サンプル
時間当りの演算量を減少させる自動等化器が、特開昭59
−139717号公報において提案されている。
サ）の発展により、自動等化器は、DSPを用いて実現で
きるようになっている。このDSPは一般的に積和演算の
効率化が図られているもののサンプル時間内に実行可能
な演算量には自ずから制限があるので、従来１サンプル
時間当りの演算量を減少させる自動等化器が、特開昭59
−139717号公報において提案されている。
しかしながら前記従来の自動等化器では、自動等化器
のトレーニング期間においては、タップ係数の更新をサ
ンプル周期毎に毎回行う方式に比べてタップ係数の収束
が遅くなる点についての配慮がされておらず、また、サ
ンプリングデータの伝送路の特性が定常的に変動するよ
うな系において、自動等化器の追従特性が劣化するとい
う問題があった。
のトレーニング期間においては、タップ係数の更新をサ
ンプル周期毎に毎回行う方式に比べてタップ係数の収束
が遅くなる点についての配慮がされておらず、また、サ
ンプリングデータの伝送路の特性が定常的に変動するよ
うな系において、自動等化器の追従特性が劣化するとい
う問題があった。
また、特開昭60−206232号公報には、トレーニング初
期において一部のタップの係数を更新し、トレーニング
中期以降には全てのタップの係数値を更新する技術が開
示されているが、係る技術においては、トレーニング中
期以降１サンプリング周期で全てのタップの係数値を更
新しなければならないから、ディジタル信号処理プロセ
ッサの演算能力との関係で自動等化器のタップの数は制
限を受けることになる。
期において一部のタップの係数を更新し、トレーニング
中期以降には全てのタップの係数値を更新する技術が開
示されているが、係る技術においては、トレーニング中
期以降１サンプリング周期で全てのタップの係数値を更
新しなければならないから、ディジタル信号処理プロセ
ッサの演算能力との関係で自動等化器のタップの数は制
限を受けることになる。
本発明の目的は、上述の従来技術の欠点を解消し、タ
ップ係数の更新演算量を減らすことができると共に、タ
ップ係数の更新を毎回行う自動等化器と実質的に同等の
等化特性を得られる等化器を提供することにある。
ップ係数の更新演算量を減らすことができると共に、タ
ップ係数の更新を毎回行う自動等化器と実質的に同等の
等化特性を得られる等化器を提供することにある。
また、本発明の別の目的は、限られたディジタル信号
演算処理ステップでもって、タップ係数の更新を毎回行
う自動等化器と実質的に同等の、タップ係数収束性能と
サンプリングデータ伝送路の特性の変動に対する追従特
性とを得ることができるディジタル信号処理用の半導体
集積回路を提供することにある。
演算処理ステップでもって、タップ係数の更新を毎回行
う自動等化器と実質的に同等の、タップ係数収束性能と
サンプリングデータ伝送路の特性の変動に対する追従特
性とを得ることができるディジタル信号処理用の半導体
集積回路を提供することにある。
本発明の前記並びにそのほかの目的と新規な特徴は本
明細書の記述及び添付図面から明らかになるであろう。
明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば下記の通りである。
要を簡単に説明すれば下記の通りである。
すなわち、タップ係数を更新可能な自動等化器におい
て、上記タップ係数の値の大きさに応じて、タップ係数
の更新値を演算する頻度が変えられて成る構成を採用す
るものである。
て、上記タップ係数の値の大きさに応じて、タップ係数
の更新値を演算する頻度が変えられて成る構成を採用す
るものである。
タップ係数の更新値を演算する頻度を変える態様、す
なわち更新頻度を変える態様としては、タップ係数の更
新頻度が相対的に高くされるタップのグループと低くさ
れるタップのグループに予め分けて制御する態様、そし
て、タップ係数の値の大きさの判定結果に基づいて、タ
ップ係数の更新頻度が変えられる態様などに大別するこ
とができる。
なわち更新頻度を変える態様としては、タップ係数の更
新頻度が相対的に高くされるタップのグループと低くさ
れるタップのグループに予め分けて制御する態様、そし
て、タップ係数の値の大きさの判定結果に基づいて、タ
ップ係数の更新頻度が変えられる態様などに大別するこ
とができる。
前者においては、グループ毎にタップ係数の更新頻度
が変えられて成るもの、一のグループは各サンプリング
周期毎にタップ係数が更新され、他のグループはｍ（ｍ
≧２）サンプリング周期毎にタップ係数が更新され、そ
の他のグループはｎ（ｎ＞ｍ）サンプリング周期毎にタ
ップ係数が更新されるようにされて成るもの、或いはタ
ップ係数の更新頻度が相対的に低くされる前記タップの
グループに対してはサンプリング周期毎に同数のタップ
を交互に係数更新するようにされて成るものを採用する
ことができる。
が変えられて成るもの、一のグループは各サンプリング
周期毎にタップ係数が更新され、他のグループはｍ（ｍ
≧２）サンプリング周期毎にタップ係数が更新され、そ
の他のグループはｎ（ｎ＞ｍ）サンプリング周期毎にタ
ップ係数が更新されるようにされて成るもの、或いはタ
ップ係数の更新頻度が相対的に低くされる前記タップの
グループに対してはサンプリング周期毎に同数のタップ
を交互に係数更新するようにされて成るものを採用する
ことができる。
上記手段によれば、先ず、サンプルデータ伝送路の位
相特性が大きく変動しない系の場合、タップ係数値の大
きいタップと小さいタップを大まかに予測することが可
能となる。そこで、タップ係数値の大きいタップはサン
プル期間毎に更新演算を行なう回路で構成し、タップ係
数値の小さいタップはｊサンプル（ｊ≧２）期間毎に更
新演算を行なう回路で構成する。タップ係数値の大きい
タップは、自動等化器の初期トレーニング時の収束時間
並びに定常時における伝送路のゲイン特性の変動に対す
る追従特性に大きく関与している。したがって、斯るタ
ップ係数値の大きなタップに関して毎回更新演算を行な
うことは、従来例に比べて上記収束時間及び追従特性を
大きく改善するように作用し、全タップを毎回更新する
よりも少ない演算量でもって、それとほぼ同等の等化特
性を得ることを達成する。
相特性が大きく変動しない系の場合、タップ係数値の大
きいタップと小さいタップを大まかに予測することが可
能となる。そこで、タップ係数値の大きいタップはサン
プル期間毎に更新演算を行なう回路で構成し、タップ係
数値の小さいタップはｊサンプル（ｊ≧２）期間毎に更
新演算を行なう回路で構成する。タップ係数値の大きい
タップは、自動等化器の初期トレーニング時の収束時間
並びに定常時における伝送路のゲイン特性の変動に対す
る追従特性に大きく関与している。したがって、斯るタ
ップ係数値の大きなタップに関して毎回更新演算を行な
うことは、従来例に比べて上記収束時間及び追従特性を
大きく改善するように作用し、全タップを毎回更新する
よりも少ない演算量でもって、それとほぼ同等の等化特
性を得ることを達成する。
次に、伝送路の位相特性が大きく変動する系の場合、
タップ係数の大きいタップ、小さいタップを予測するこ
とは困難である。そこで、各タップ係数の出力にタップ
係数値の絶対値の大きさを判定する比較回路を追加す
る。この比較回路によりタップ係数値の絶対値が大きい
と判定されたタップには、毎回タップ係数を更新するた
めの回路に接続され、タップ係数値の絶対値が小さいと
判定されたタップには、ｎ回（ｎ≧２）に１回タップ係
数を更新する回路が接続される。上記比較回路は、毎回
動作する必要はなく、各タップ独立に、又伝送路の変動
特性に応じた周期で動作させればよいので、全タップを
毎回更新演算する回路に比較して、サンプル周期毎の演
算量を削減し、同時に同等の上記収束時間並びに追従特
性を得る。
タップ係数の大きいタップ、小さいタップを予測するこ
とは困難である。そこで、各タップ係数の出力にタップ
係数値の絶対値の大きさを判定する比較回路を追加す
る。この比較回路によりタップ係数値の絶対値が大きい
と判定されたタップには、毎回タップ係数を更新するた
めの回路に接続され、タップ係数値の絶対値が小さいと
判定されたタップには、ｎ回（ｎ≧２）に１回タップ係
数を更新する回路が接続される。上記比較回路は、毎回
動作する必要はなく、各タップ独立に、又伝送路の変動
特性に応じた周期で動作させればよいので、全タップを
毎回更新演算する回路に比較して、サンプル周期毎の演
算量を削減し、同時に同等の上記収束時間並びに追従特
性を得る。
第１図には伝送路の位相特性が大きく変動しない系で
用いられる自動等化器の一実施例が示される。
用いられる自動等化器の一実施例が示される。
同図において、Xi（ｉ＝１〜ｋ＋2l）は入力データで
ある。Xiは１の入力端子より、サンプル周期に呼応する
遅延時間を持った遅延素子２−ｉ（ｉ＝１〜ｋ＋2l−
１）に順次入力される。Ci（ｉ＝１〜ｋ＋2l）は調整可
能なタップ係数で、４−ｉ（ｉ＝１〜ｋ＋2l）の乗算器
によりXiと乗算される。７は加算器で、 の出力を発生する。９は減算器であってＹ−Ydの値を算
出する。５は減算器９の出力にタップ更新係数ｇを乗じ
てｇ・（Ｙ−Yd）の値を算出する。
ある。Xiは１の入力端子より、サンプル周期に呼応する
遅延時間を持った遅延素子２−ｉ（ｉ＝１〜ｋ＋2l−
１）に順次入力される。Ci（ｉ＝１〜ｋ＋2l）は調整可
能なタップ係数で、４−ｉ（ｉ＝１〜ｋ＋2l）の乗算器
によりXiと乗算される。７は加算器で、 の出力を発生する。９は減算器であってＹ−Ydの値を算
出する。５は減算器９の出力にタップ更新係数ｇを乗じ
てｇ・（Ｙ−Yd）の値を算出する。
そしてサンプル信号Xi（ｉ＝１〜ｋ）は、線路12によ
り、乗算器３−ｉ（ｉ＝１〜ｋ）においてｇ・（Ｙ−Y
d）と積をとり、減算器６−ｉ（ｉ＝１〜ｋ）により、
前回のタップ係数即ちサンプル周期に呼応する遅延時間
を持った遅延素子20−ｉ（ｉ＝１〜ｋ）との差を得て、
これをタップ係数とする。この更新演算は、以下の式に
なる。
り、乗算器３−ｉ（ｉ＝１〜ｋ）においてｇ・（Ｙ−Y
d）と積をとり、減算器６−ｉ（ｉ＝１〜ｋ）により、
前回のタップ係数即ちサンプル周期に呼応する遅延時間
を持った遅延素子20−ｉ（ｉ＝１〜ｋ）との差を得て、
これをタップ係数とする。この更新演算は、以下の式に
なる。
Cim＝Cim-1−ｇ・Xi・（Ｙ−Yd）（ｉ＝１〜ｋ） 一方乗算器５の出力は、スイッチ回路10により、サン
プル周期毎に２つの線路11−11,11−２に交互に分配さ
れる。
プル周期毎に２つの線路11−11,11−２に交互に分配さ
れる。
線路11−１に分配された信号即ちｇ・（Ｙ−Yd）の値
は、奇数番目の乗算器３−ｉ（ｉ＝ｋ＋1,k＋3,…）で
サンプル信号Xi（ｉ＝ｋ＋1,k＋3,…）と乗算される。
線路11−２に分配された信号の値ｇ・（Ｙ−Yd）は、偶
数番目の乗算器３−ｉ（ｉ＝ｋ＋2,k＋4,…）でサンプ
ル信号Xi（ｉ＝ｋ＋2,k＋4,…）と乗算される。これら
の乗算回路３−ｉの各出力は、引き算器６−１（ｉ＝ｋ
＋１〜ｋ＋ｌ）で前回のタップ係数である偶数番目の係
数はCi2m-2、奇数番目の係数はCi2m-1との差を得て、こ
れを新しいタップ係数とする。即ち、タップ係数Ck+1〜
Ck+2lまでの更新演算は以下の式によって与えられる。
は、奇数番目の乗算器３−ｉ（ｉ＝ｋ＋1,k＋3,…）で
サンプル信号Xi（ｉ＝ｋ＋1,k＋3,…）と乗算される。
線路11−２に分配された信号の値ｇ・（Ｙ−Yd）は、偶
数番目の乗算器３−ｉ（ｉ＝ｋ＋2,k＋4,…）でサンプ
ル信号Xi（ｉ＝ｋ＋2,k＋4,…）と乗算される。これら
の乗算回路３−ｉの各出力は、引き算器６−１（ｉ＝ｋ
＋１〜ｋ＋ｌ）で前回のタップ係数である偶数番目の係
数はCi2m-2、奇数番目の係数はCi2m-1との差を得て、こ
れを新しいタップ係数とする。即ち、タップ係数Ck+1〜
Ck+2lまでの更新演算は以下の式によって与えられる。
Ci2p＝Ci2p-2−ｇ・Xi・（Ｙ−Yd） （ｉ＝ｋ＋2,k＋4,…,k＋2l） Ci2p+1＝Ci2p-1−ｇ・Xi・（Ｙ−Yd） （ｉ＝ｋ＋1,k＋3,…,k＋2l−１） したがって、タップ係数Ci（ｉ＝ｋ＋１〜ｋ＋2l）の
更新は、２サンプル周期毎に全部で１回行われることに
なる。
更新は、２サンプル周期毎に全部で１回行われることに
なる。
第６図（Ａ）は、第１図の自動等化器の入力端子１に
印加される入力信号の一例が示されている。サンプル周
期t1毎に入力端子１に供給される入力信号は遅延素子２
−１を介して、次段の遅延素子２−２に供給される。こ
の様にして入力信号は、最終段の遅延素子２−ｋ＋2l−
１まで順次シフトされる。
印加される入力信号の一例が示されている。サンプル周
期t1毎に入力端子１に供給される入力信号は遅延素子２
−１を介して、次段の遅延素子２−２に供給される。こ
の様にして入力信号は、最終段の遅延素子２−ｋ＋2l−
１まで順次シフトされる。
第６図（Ｂ）は、上記自動等化器の入力端子１に供給
される入力信号の他の一例が示されている。この例では
フィルタ回路の説明を簡略化するためサンプル期間T1の
間に入力信号パルスが１回だけ供給される場合を示して
いる。第６図（Ｂ）の入力信号に対する各タップ係数Ci
（ｉ＝１〜ｋ＋2l）の値を示している。すなわち、横軸
は時間、縦軸は振幅値を表わし、白丸は実際に出力する
タップ係数値を表わす。伝送路の位相特性が大きく変動
しない系では、図に示すようにインパルス値、すなわち
タップ係数値の大きい区間Ａと小さい区間Ｂという場合
分けが可能である。例えばISDN（Integrated Services
Digital Network）用加入者線伝送装置に用いられるエ
コーキャンセラは、様々な加入者線を接続した場合で
も、C1〜C15までのタップ係数値がC16以降のタップ係数
値よりも大きくなるので、区間A,Bの場合分けができ
る。区間Ａは第１図におけるタップ係数C1〜Ckに相当
し、初期収束時及び定常時にも値が大きく変動するの
で、サンプル周期毎に乗算器３−１〜３−ｋからなる第
１乗算部を用いて更新演算を行なう。また第１乗算部に
よって更新されたタップ係数に基づいて、乗算器４−１
〜４−ｋからなる第２乗算部を用いて加算器７の入力信
号I1〜Ikを形成する。区間Ｂは第１図におけるタップ係
数Ck+1〜Ck+2lに相当し、タップ係数値が区間Ａに比べ
て小さく、定常時の値の変動も遅いため、乗算器３−ｋ
＋１〜３−ｋ＋2lからなる第３乗算部を用いて１個置き
に半分づつのタップを交互に更新し、サンプル周期毎の
総演算量を削減する。また更新されたタップ係数につい
てはその係数に基づき、更新されなかったタップ係数に
ついては前のサンプル周期で更新されたタップ係数に基
づき、乗算器４−ｋ＋１〜４−ｋ＋2lからなる第４乗算
部を用いて加算器７の入力信号Ik+1〜Ik+2lが形成され
る。この様に、上記第１、第２及び第４乗算部において
は、全ての内部乗算器がサンプル周期毎に演算動作を実
行するが、第３乗算部においては、サンプル周期毎に内
部乗算器の半分が演算動作を実行する。本実施例に従う
と、タップ係数値の大きさに応じて、タップ係数の更新
値を演算する頻度が異なる。従って、サンプル周期毎の
総演算回数を削減できるとともに、全タップで毎回更新
演算を行なう回路と同等の初期収束および追従特性を確
保できる。
される入力信号の他の一例が示されている。この例では
フィルタ回路の説明を簡略化するためサンプル期間T1の
間に入力信号パルスが１回だけ供給される場合を示して
いる。第６図（Ｂ）の入力信号に対する各タップ係数Ci
（ｉ＝１〜ｋ＋2l）の値を示している。すなわち、横軸
は時間、縦軸は振幅値を表わし、白丸は実際に出力する
タップ係数値を表わす。伝送路の位相特性が大きく変動
しない系では、図に示すようにインパルス値、すなわち
タップ係数値の大きい区間Ａと小さい区間Ｂという場合
分けが可能である。例えばISDN（Integrated Services
Digital Network）用加入者線伝送装置に用いられるエ
コーキャンセラは、様々な加入者線を接続した場合で
も、C1〜C15までのタップ係数値がC16以降のタップ係数
値よりも大きくなるので、区間A,Bの場合分けができ
る。区間Ａは第１図におけるタップ係数C1〜Ckに相当
し、初期収束時及び定常時にも値が大きく変動するの
で、サンプル周期毎に乗算器３−１〜３−ｋからなる第
１乗算部を用いて更新演算を行なう。また第１乗算部に
よって更新されたタップ係数に基づいて、乗算器４−１
〜４−ｋからなる第２乗算部を用いて加算器７の入力信
号I1〜Ikを形成する。区間Ｂは第１図におけるタップ係
数Ck+1〜Ck+2lに相当し、タップ係数値が区間Ａに比べ
て小さく、定常時の値の変動も遅いため、乗算器３−ｋ
＋１〜３−ｋ＋2lからなる第３乗算部を用いて１個置き
に半分づつのタップを交互に更新し、サンプル周期毎の
総演算量を削減する。また更新されたタップ係数につい
てはその係数に基づき、更新されなかったタップ係数に
ついては前のサンプル周期で更新されたタップ係数に基
づき、乗算器４−ｋ＋１〜４−ｋ＋2lからなる第４乗算
部を用いて加算器７の入力信号Ik+1〜Ik+2lが形成され
る。この様に、上記第１、第２及び第４乗算部において
は、全ての内部乗算器がサンプル周期毎に演算動作を実
行するが、第３乗算部においては、サンプル周期毎に内
部乗算器の半分が演算動作を実行する。本実施例に従う
と、タップ係数値の大きさに応じて、タップ係数の更新
値を演算する頻度が異なる。従って、サンプル周期毎の
総演算回数を削減できるとともに、全タップで毎回更新
演算を行なう回路と同等の初期収束および追従特性を確
保できる。
第２図には伝送路の位相特性が大きく変動しない系で
用いられる自動等化器の別の実施例が示される。第１図
に示されるものと同一機能を有するものには同じ符号を
付してある。
用いられる自動等化器の別の実施例が示される。第１図
に示されるものと同一機能を有するものには同じ符号を
付してある。
第２図における自動等化器の出力演算およびタップ係
数C1〜Ckまでの更新演算は第１図と同様なのでその詳細
な説明は省略する。
数C1〜Ckまでの更新演算は第１図と同様なのでその詳細
な説明は省略する。
タップ係数Ck+1〜Ck+2lまでの更新演算は、線路21−
１、21−２と乗算器３−ｉとの接続が第１図と異なり、
21−１は、乗算器３−ｉ（ｉ＝ｋ＋１〜ｋ＋ｌ）21−２
は、乗算器３−ｉ（ｉ＝ｋ＋ｌ＋１〜ｋ＋2l）と結ばれ
ている。したがってタップ係数の更新演算は以下の式に
なる。
１、21−２と乗算器３−ｉとの接続が第１図と異なり、
21−１は、乗算器３−ｉ（ｉ＝ｋ＋１〜ｋ＋ｌ）21−２
は、乗算器３−ｉ（ｉ＝ｋ＋ｌ＋１〜ｋ＋2l）と結ばれ
ている。したがってタップ係数の更新演算は以下の式に
なる。
Ci2p＝Ci2p-2−ｇ・Xi・（Ｙ−Yd） （ｉ＝ｋ＋１〜ｋ＋ｌ） Ci2p+1＝Ci2p-1−ｇ・Xi・（Ｙ−Yd） （ｉ＝ｋ＋ｌ＋１〜ｋ＋2l） よってタップ係数Ci（ｉ＝ｋ＋１〜ｋ＋2l）の更新演
算は、前半に位置するタップと後半に位置するタップと
に分けられて交互に行われ、第１図と同様に２サンプル
周期に１回タップ係数Ci（ｉ＝ｋ＋１〜ｋ＋2l）が全体
的に更新される。すなわち、第６図（Ｃ）における区間
Ａは第２図におけるタップ係数C1〜Ckに相当し、初期収
束時及び定常時にも値が大きく変動するので、サンプル
周期毎に乗算器３−１〜３−ｋからなる第１乗算部を用
いて更新演算を行なう。また第１乗算部によって更新さ
れたタップ係数に基づいて、乗算器４−１〜４−ｋから
なる第２乗算部を用いて加算器７の入力信号I1〜Ikを形
成する。区間Ｂ−１は第２図におけるタップ係数Ck+1〜
Ck+lに相当し、区間Ｂ−２は第２図におけるタップ係数
Ck+l+1〜Ck+2lに相当する。区間Ｂ−１及びＢ−２のタ
ップ係数値が区間Ａに比べて小さく、定常時の値の変動
も遅いため、乗算器３−ｋ＋１〜３−ｋ＋ｌからなる第
３乗算部と乗算器３−ｋ＋ｌ＋１〜３−ｋ＋2lからなる
第４乗算部を交互に動作させる。これにより、半分づつ
のタップを交互に更新し、サンプル周期毎の総演算量を
削減する。また更新されたタップ係数についてはその係
数に基づき、更新されなかったタップ係数については、
前のサンプル周期で更新されたタップ係数に基づき、乗
算器４−ｋ＋１〜４−ｋ＋2lからなる第５乗算部を用い
て加算器７の入力信号Ik+1〜Ik+2lが形成される。この
様に、上記第１、第２及び第５乗算部においては、全て
の内部乗算器がサンプル周期毎に演算動作を実行する
が、第３及び第４乗算部においては、２サンプル周期毎
に内部乗算器が演算動作を実行する。本実施例に従う
と、タップ係数値の大きさに応じて、タップ係数の更新
値を演算する頻度が異なる。従って、サンプル周期毎の
総演算回数を削減できるとともに、全タップで毎回更新
演算を行なう回路と同等の初期収束および追従特性を確
保できる。
算は、前半に位置するタップと後半に位置するタップと
に分けられて交互に行われ、第１図と同様に２サンプル
周期に１回タップ係数Ci（ｉ＝ｋ＋１〜ｋ＋2l）が全体
的に更新される。すなわち、第６図（Ｃ）における区間
Ａは第２図におけるタップ係数C1〜Ckに相当し、初期収
束時及び定常時にも値が大きく変動するので、サンプル
周期毎に乗算器３−１〜３−ｋからなる第１乗算部を用
いて更新演算を行なう。また第１乗算部によって更新さ
れたタップ係数に基づいて、乗算器４−１〜４−ｋから
なる第２乗算部を用いて加算器７の入力信号I1〜Ikを形
成する。区間Ｂ−１は第２図におけるタップ係数Ck+1〜
Ck+lに相当し、区間Ｂ−２は第２図におけるタップ係数
Ck+l+1〜Ck+2lに相当する。区間Ｂ−１及びＢ−２のタ
ップ係数値が区間Ａに比べて小さく、定常時の値の変動
も遅いため、乗算器３−ｋ＋１〜３−ｋ＋ｌからなる第
３乗算部と乗算器３−ｋ＋ｌ＋１〜３−ｋ＋2lからなる
第４乗算部を交互に動作させる。これにより、半分づつ
のタップを交互に更新し、サンプル周期毎の総演算量を
削減する。また更新されたタップ係数についてはその係
数に基づき、更新されなかったタップ係数については、
前のサンプル周期で更新されたタップ係数に基づき、乗
算器４−ｋ＋１〜４−ｋ＋2lからなる第５乗算部を用い
て加算器７の入力信号Ik+1〜Ik+2lが形成される。この
様に、上記第１、第２及び第５乗算部においては、全て
の内部乗算器がサンプル周期毎に演算動作を実行する
が、第３及び第４乗算部においては、２サンプル周期毎
に内部乗算器が演算動作を実行する。本実施例に従う
と、タップ係数値の大きさに応じて、タップ係数の更新
値を演算する頻度が異なる。従って、サンプル周期毎の
総演算回数を削減できるとともに、全タップで毎回更新
演算を行なう回路と同等の初期収束および追従特性を確
保できる。
第４図にはタップ係数の初期収束特性が示される。第
２図に示した回路を用い、総タップ数を50とし、タップ
係数C1〜C15まではサンプル周期毎に更新演算を行な
い、C16〜C50までは２サンプル周期毎に更新演算を行な
った場合の初期収束の特性が実線で示される。横軸はト
レーニング回数で、縦軸は誤差の２乗平均を表わしてい
る。同図において実線で示される特性は、全タップをサ
ンプル周期毎に更新演算を行なう自動等化器と全く同等
の収束特性になっており、これと同等の等化特性を維持
してサンプル周期あたりの演算量を減らすことができ
た。同図において２点鎖線で示される特性は前記特開昭
59−139717号公報に示される様な従来の等化器、すなわ
ち、タップ係数値の大小にかからず、偶数番目のタップ
係数と奇数番目のタップ係数を交互に更新する等化器を
用いた場合の収束特性を表す。
２図に示した回路を用い、総タップ数を50とし、タップ
係数C1〜C15まではサンプル周期毎に更新演算を行な
い、C16〜C50までは２サンプル周期毎に更新演算を行な
った場合の初期収束の特性が実線で示される。横軸はト
レーニング回数で、縦軸は誤差の２乗平均を表わしてい
る。同図において実線で示される特性は、全タップをサ
ンプル周期毎に更新演算を行なう自動等化器と全く同等
の収束特性になっており、これと同等の等化特性を維持
してサンプル周期あたりの演算量を減らすことができ
た。同図において２点鎖線で示される特性は前記特開昭
59−139717号公報に示される様な従来の等化器、すなわ
ち、タップ係数値の大小にかからず、偶数番目のタップ
係数と奇数番目のタップ係数を交互に更新する等化器を
用いた場合の収束特性を表す。
第３図には伝送路の位相特性が大きく変動する系例え
ば音響信号の伝達系で用いる自動等化器の実施例が示さ
れる。第１図に示されるものと同一機能を有するものに
は同じ符号を付してある。
ば音響信号の伝達系で用いる自動等化器の実施例が示さ
れる。第１図に示されるものと同一機能を有するものに
は同じ符号を付してある。
第３図における自動等化器の出力演算は第１図と同様
であり、 となる。又、各タップ係数Ciは乗算器４−ｉのほかに、
比較回路17−ｉに入力する。比較回路17−ｉは、上記タ
ップ係数値の絶対値と入力端子16より入力されるタップ
係数値の大小を判定する基準値を比較して、タップ係数
値の絶対値が大きい場合に１、小さい場合に０を出力す
る。演算器９の出力は乗算器５によりｇの重みづけが行
なわれ、その出力は一方において、線路13によりスイッ
チ15−ｉ（ｉ＝１〜ｋ）のＡ端子に接続され、他方にお
いて、スイッチ回路18に接続される。スイッチ回路18
は、ｎ（ｎ≧２）サンプル周期毎に導通するスイッチで
ある。スイッチ回路18の出力は線路14によりスイッチ回
路15−ｉ（ｉ＝１〜ｋ）のＢ端子に接続される。スイッ
チ回路15−ｉ（ｉ＝１〜ｋ）は、比較回路17−ｉ（ｉ＝
１〜ｋ）の出力が１のときＡ端子に接続し、出力が０の
ときＢ端子に接続する。そして、スイッチ回路15−ｉの
出力は、乗算器３−ｉに接続し、タップ係数の更新演算
に用いられる。
であり、 となる。又、各タップ係数Ciは乗算器４−ｉのほかに、
比較回路17−ｉに入力する。比較回路17−ｉは、上記タ
ップ係数値の絶対値と入力端子16より入力されるタップ
係数値の大小を判定する基準値を比較して、タップ係数
値の絶対値が大きい場合に１、小さい場合に０を出力す
る。演算器９の出力は乗算器５によりｇの重みづけが行
なわれ、その出力は一方において、線路13によりスイッ
チ15−ｉ（ｉ＝１〜ｋ）のＡ端子に接続され、他方にお
いて、スイッチ回路18に接続される。スイッチ回路18
は、ｎ（ｎ≧２）サンプル周期毎に導通するスイッチで
ある。スイッチ回路18の出力は線路14によりスイッチ回
路15−ｉ（ｉ＝１〜ｋ）のＢ端子に接続される。スイッ
チ回路15−ｉ（ｉ＝１〜ｋ）は、比較回路17−ｉ（ｉ＝
１〜ｋ）の出力が１のときＡ端子に接続し、出力が０の
ときＢ端子に接続する。そして、スイッチ回路15−ｉの
出力は、乗算器３−ｉに接続し、タップ係数の更新演算
に用いられる。
本実施例の自動等化器におけるタップ係数の更新演算
は次のようにして行われる。
は次のようにして行われる。
先ず、本実施例による自動等化器が初期収束段階にあ
るときは、タップ係数値はいったんクリアされ、すべて
０からスタートする。よってトレーニング開始時は、比
較回路17−ｉの出力は０となり、スイッチ回路15−ｉは
すべてＢ端子に接続されるので、全タップとも更新演算
は、 となる（但し、ｉ＝１〜k,n≧２）。
るときは、タップ係数値はいったんクリアされ、すべて
０からスタートする。よってトレーニング開始時は、比
較回路17−ｉの出力は０となり、スイッチ回路15−ｉは
すべてＢ端子に接続されるので、全タップとも更新演算
は、 となる（但し、ｉ＝１〜k,n≧２）。
次にタップ係数の収束が進むにつれ、タップ係数値が
大きくなり、比較回路17−ｉの出力が１となるタップが
出現する。そして比較回路17−ｉの出力が１となるタッ
プに接続されているスイッチ回路15−ｉはＢ端子からＡ
端子に切り換わる。そして、伝送路の特性が変動するに
つれ、スイッチ回路15−ｉはタップ係数Ciの大きさに応
じて適応的に切り換わる。従って定常状態では、タップ
係数の更新演算は、タップ係数と基準値との関係によ
り、 とされ、 これ以外のものは となる。
大きくなり、比較回路17−ｉの出力が１となるタップが
出現する。そして比較回路17−ｉの出力が１となるタッ
プに接続されているスイッチ回路15−ｉはＢ端子からＡ
端子に切り換わる。そして、伝送路の特性が変動するに
つれ、スイッチ回路15−ｉはタップ係数Ciの大きさに応
じて適応的に切り換わる。従って定常状態では、タップ
係数の更新演算は、タップ係数と基準値との関係によ
り、 とされ、 これ以外のものは となる。
ところで、比較回路17−ｉはサンプル周期毎に動作さ
せる必要はなく、各タップ独立に動作させてよい。また
比較回路17−ｉは、伝送路特性の変動に追従できる周期
で動作させればよいので、例えばサンプル周期毎に１タ
ップずつの比較回路を動作させると、比較回路を加えた
ことによるサンプル周期中の演算数の増大は１となる。
一方、タップ係数の更新演算は、例えば総タップ数を50
とし、スイッチ回路15−ｉのうち16個がＡに、34個がＢ
に接続されたとすると、全タップ毎回更新演算を行なう
場合に比べ、サンプル周期当りの更新演算は17低減する
ことになる。また、タップ係数値の大きいタップは毎回
更新するので、定常時の追従特性も劣化しない。
せる必要はなく、各タップ独立に動作させてよい。また
比較回路17−ｉは、伝送路特性の変動に追従できる周期
で動作させればよいので、例えばサンプル周期毎に１タ
ップずつの比較回路を動作させると、比較回路を加えた
ことによるサンプル周期中の演算数の増大は１となる。
一方、タップ係数の更新演算は、例えば総タップ数を50
とし、スイッチ回路15−ｉのうち16個がＡに、34個がＢ
に接続されたとすると、全タップ毎回更新演算を行なう
場合に比べ、サンプル周期当りの更新演算は17低減する
ことになる。また、タップ係数値の大きいタップは毎回
更新するので、定常時の追従特性も劣化しない。
第５図には上記自動等化器をISDN用伝送装置における
エコーキャンセラに適用した場合の一例が示される。IS
DN用伝送装置はバランシング・ネットワーク回路100を
介して電話回線に接続される。D/A（Digital−To−Anal
og）変換器101は伝送データを複数レベルのアナログ信
号に変換し、これをバランシングネットワーク回路100
に与える。バランシング・ネットワーク回路100からの
受信アナログ信号はA/D（Analog−To−Digital）変換器
102でディジタル信号に変換されて伝送装置の後段に送
り込まれる。前記バランシングネットワーク回路100
は、トランス103を介して電話回線104から与えられる電
圧成分から送信アナログ信号の電圧成分を除去するよう
になっている。概略的にはトランス103のインピーダン
スR1と抵抗R2によって得られる抵抗分圧比に等しい抵抗
分圧比を持つ直接抵抗R3,R4を設け、前者の分圧電圧か
ら後者の分圧電圧を減算器105で減算するようになって
いる。
エコーキャンセラに適用した場合の一例が示される。IS
DN用伝送装置はバランシング・ネットワーク回路100を
介して電話回線に接続される。D/A（Digital−To−Anal
og）変換器101は伝送データを複数レベルのアナログ信
号に変換し、これをバランシングネットワーク回路100
に与える。バランシング・ネットワーク回路100からの
受信アナログ信号はA/D（Analog−To−Digital）変換器
102でディジタル信号に変換されて伝送装置の後段に送
り込まれる。前記バランシングネットワーク回路100
は、トランス103を介して電話回線104から与えられる電
圧成分から送信アナログ信号の電圧成分を除去するよう
になっている。概略的にはトランス103のインピーダン
スR1と抵抗R2によって得られる抵抗分圧比に等しい抵抗
分圧比を持つ直接抵抗R3,R4を設け、前者の分圧電圧か
ら後者の分圧電圧を減算器105で減算するようになって
いる。
電話回線を介して互いに結合される複数のディジタル
信号処理プロセッサは、それぞれ、送信動作と受信動作
を同時に実行する。従って、第５図に示すディジタル信
号処理プロセッサは、その送信信号が、D/A変換器101及
びトランス103を介して電話回線104に供給されていると
きに、これと並行して、図示しない他のディジタル信号
処理プロセッサからの送信信号が、電話回線104、トラ
ンス103及びA/D変換器102を介して第５図に示すディジ
タル信号処理プロセッサに受信される。ここで、D/A変
換器101から送信される信号の一部がトランス103を介し
てA/D変換器102に雑音成分として帰還されることを防止
するために減算器105を含むバランシングネットワーク
回路100が設けられている。
信号処理プロセッサは、それぞれ、送信動作と受信動作
を同時に実行する。従って、第５図に示すディジタル信
号処理プロセッサは、その送信信号が、D/A変換器101及
びトランス103を介して電話回線104に供給されていると
きに、これと並行して、図示しない他のディジタル信号
処理プロセッサからの送信信号が、電話回線104、トラ
ンス103及びA/D変換器102を介して第５図に示すディジ
タル信号処理プロセッサに受信される。ここで、D/A変
換器101から送信される信号の一部がトランス103を介し
てA/D変換器102に雑音成分として帰還されることを防止
するために減算器105を含むバランシングネットワーク
回路100が設けられている。
このバランシングネットワーク回路100は、電話回線
のインピーダンスはどこでも135Ωのような一定の値に
するという規格に従ってトランス103のインピーダンス
を一定と仮定して送信信号の回り込みを排除している
が、実際にはそのインピーダンスには誤差があり、また
電話回線の状態も経時的に変化し、且つどのような状態
の電話回線に接続されるかは全く予想することができな
いため、実際に送信側から受信側に回り込んでくる不所
望な成分即ちエコー成分を確実に除去するためにエコー
キャンセラが用いられている。ここで、ブラックボック
スとして示されるフィルタ回路として、第１図、第２図
又は第３図に示す各フィルタ回路を用いることができ
る。エコー成分Ydは信号Ｙによってキャンセルされる。
のインピーダンスはどこでも135Ωのような一定の値に
するという規格に従ってトランス103のインピーダンス
を一定と仮定して送信信号の回り込みを排除している
が、実際にはそのインピーダンスには誤差があり、また
電話回線の状態も経時的に変化し、且つどのような状態
の電話回線に接続されるかは全く予想することができな
いため、実際に送信側から受信側に回り込んでくる不所
望な成分即ちエコー成分を確実に除去するためにエコー
キャンセラが用いられている。ここで、ブラックボック
スとして示されるフィルタ回路として、第１図、第２図
又は第３図に示す各フィルタ回路を用いることができ
る。エコー成分Ydは信号Ｙによってキャンセルされる。
第７図には上記自動等化器としての機能を実現するた
めのディジタル信号処理プロセッサの一例ブロック図が
示される。
めのディジタル信号処理プロセッサの一例ブロック図が
示される。
同図に示されるディジタル信号処理プロセッサは、プ
ログラムメモリとデータメモリを分離して構成する所謂
ハーバードアーキテクチャを採り、演算データ転送系と
命令転送系が基本的に分離され、その演算系は、ディジ
タル信号処理における変数データや係数データなどを格
納するためのデータRAM200とデータROM201を持ち、複数
化されたデータバス202〜204がそれらメモリ200,201の
所定のポートに接続されて並列的にデータ転送可能にさ
れ、さらに、乗算器206と算術論理演算器207を個別的に
備えることによって頻度の高い乗算と加算を並列的に実
行可能にされている。例えば、前記データRAM200のライ
トポートはデータバス204に結合される。データRAM200
のリードポート及びデータROM201のリードポートは夫々
データバス203,202に接続されていて、データバス202,2
03に読み出されるデータは、レジスタ208,209を介して
乗算器206や算術論理演算器207に供給可能になってい
る。また、それら乗算器206及び算術論理演算器207に
は、データバス204からもデータが供給可能にされてい
る。前記乗算器206の演算結果はレジスタ210に１命令サ
イクル期間保持されて算術論理演算器207に与えられ
る。算術論理演算器207は、前記レジスタ210やデータRA
M200又はデータROM201並びにデータバス204から選択的
に与えられるデータに対して加減算などを行う。算術論
理演算器207による演算結果は一旦アキュムレータ211,2
12に保持されてからデータバス204に戻されるようにな
っている。
ログラムメモリとデータメモリを分離して構成する所謂
ハーバードアーキテクチャを採り、演算データ転送系と
命令転送系が基本的に分離され、その演算系は、ディジ
タル信号処理における変数データや係数データなどを格
納するためのデータRAM200とデータROM201を持ち、複数
化されたデータバス202〜204がそれらメモリ200,201の
所定のポートに接続されて並列的にデータ転送可能にさ
れ、さらに、乗算器206と算術論理演算器207を個別的に
備えることによって頻度の高い乗算と加算を並列的に実
行可能にされている。例えば、前記データRAM200のライ
トポートはデータバス204に結合される。データRAM200
のリードポート及びデータROM201のリードポートは夫々
データバス203,202に接続されていて、データバス202,2
03に読み出されるデータは、レジスタ208,209を介して
乗算器206や算術論理演算器207に供給可能になってい
る。また、それら乗算器206及び算術論理演算器207に
は、データバス204からもデータが供給可能にされてい
る。前記乗算器206の演算結果はレジスタ210に１命令サ
イクル期間保持されて算術論理演算器207に与えられ
る。算術論理演算器207は、前記レジスタ210やデータRA
M200又はデータROM201並びにデータバス204から選択的
に与えられるデータに対して加減算などを行う。算術論
理演算器207による演算結果は一旦アキュムレータ211,2
12に保持されてからデータバス204に戻されるようにな
っている。
ここで、第１図並びに第２図に示される遅延素子２−
ｉ、20−ｉはデータRAM200によってその機能が実現され
ている。乗算器３−ｉ、４−ｉ、５は乗算器206によっ
てその機能が実現され、また、加算器７や減算器６−
ｉ、９は算術論理演算器207によってその機能が実現さ
れている。
ｉ、20−ｉはデータRAM200によってその機能が実現され
ている。乗算器３−ｉ、４−ｉ、５は乗算器206によっ
てその機能が実現され、また、加算器７や減算器６−
ｉ、９は算術論理演算器207によってその機能が実現さ
れている。
ディジタル信号処理プセッサと外部のホストプロセッ
サとのインタフェースは、入出力バッフア215に接続さ
れるパラレル入力レジスタ216及びパラレル出力レジス
タ217によって行われる。双方のレジスタ216,217などに
対する外部からのアクセス制御は、チップセレクト信号
CS、リード・ライト信号R/W、そして４ビットのファン
クション信号F0〜F3などが供給されるバスインタフェー
スコントローラ218が行う。前記ファンクション信号F0
〜F3は、チップ選択状態においてその各ビットの論理値
の組合せ状態に従って前記レジスタ216,217や後述する
プログラムカウンタ240そしてコントロールレジスタ231
などを直接外部からリード・ライト可能に選択する為の
制御信号であり、例えば図示しないホストプロセッサが
出力するアドレス信号の所定ビットに対応される。
サとのインタフェースは、入出力バッフア215に接続さ
れるパラレル入力レジスタ216及びパラレル出力レジス
タ217によって行われる。双方のレジスタ216,217などに
対する外部からのアクセス制御は、チップセレクト信号
CS、リード・ライト信号R/W、そして４ビットのファン
クション信号F0〜F3などが供給されるバスインタフェー
スコントローラ218が行う。前記ファンクション信号F0
〜F3は、チップ選択状態においてその各ビットの論理値
の組合せ状態に従って前記レジスタ216,217や後述する
プログラムカウンタ240そしてコントロールレジスタ231
などを直接外部からリード・ライト可能に選択する為の
制御信号であり、例えば図示しないホストプロセッサが
出力するアドレス信号の所定ビットに対応される。
A/D変換回路とD/A変換回路とのインタフェースは、内
部データバス204に接続されているシリアル入力レジス
タ220及びシリアル出力レジスタ221によって行われ、そ
の入出力制御は、特に制限されないが、サンプリングイ
ネーブルクロック信号RSAM1,TSAM1などを受けるシリア
ルインタフェースコントローラ222が行う。このシリア
ルインタフェースコントローラ222は、サンプリングイ
ネーブルクロック信号RSAM1の変化に同期する所定のタ
イミングでシリアル入力レジスタ220にシリアル入力ク
ロックSICKを与え、ビットシリアルに入力されるデータ
を取り込み制御する。また、サンプリングイネーブルク
ロック信号TSAM1の変化に同期する所定のタイミングで
シリアル出力レジスタ221にシリアル出力クロックSOCK
を与え、ビットシリアルなデータ出力制御を行う。前記
サンプリングイネーブルクロック信号TSAM1,TSAM2は、
特に制限されないが、プログララマブルタイマ224,225
から出力され、その設定は、ホストプロセッサによる制
御又はマイクロプログラム制御で行われる。
部データバス204に接続されているシリアル入力レジス
タ220及びシリアル出力レジスタ221によって行われ、そ
の入出力制御は、特に制限されないが、サンプリングイ
ネーブルクロック信号RSAM1,TSAM1などを受けるシリア
ルインタフェースコントローラ222が行う。このシリア
ルインタフェースコントローラ222は、サンプリングイ
ネーブルクロック信号RSAM1の変化に同期する所定のタ
イミングでシリアル入力レジスタ220にシリアル入力ク
ロックSICKを与え、ビットシリアルに入力されるデータ
を取り込み制御する。また、サンプリングイネーブルク
ロック信号TSAM1の変化に同期する所定のタイミングで
シリアル出力レジスタ221にシリアル出力クロックSOCK
を与え、ビットシリアルなデータ出力制御を行う。前記
サンプリングイネーブルクロック信号TSAM1,TSAM2は、
特に制限されないが、プログララマブルタイマ224,225
から出力され、その設定は、ホストプロセッサによる制
御又はマイクロプログラム制御で行われる。
前記データバス204にはそのほかにアドレスポインタ2
30、コントロールレジスタ231、ステータスレジスタ23
2、リピートカウンタ233、コンディションコードレジス
タ234,ディレイレジスタ235、そして汎用レジスタアレ
イ236が結合されている。
30、コントロールレジスタ231、ステータスレジスタ23
2、リピートカウンタ233、コンディションコードレジス
タ234,ディレイレジスタ235、そして汎用レジスタアレ
イ236が結合されている。
前記アドレスポインタ230は、データRAM200やデータR
OM201、並びに汎用レジスタアレイ236をアドレシングす
るためのものである。前記ステータスレジスタ232はデ
ィジタル信号処理プロセッサの内部状態例えば前記パラ
レル入力レジスタ216やパラレル出力レジスタ217による
データの入出力状態や割込みマスク状態などを反映する
フラグを保持する。前記コントロールレジスタ231はデ
ィジタル信号処理プロセッサ１の動作を制御するための
各種条件を保持する。リピートカウンタ233は積話演算
などの為の反復命令などの繰返し実行回数の計数に利用
される。
OM201、並びに汎用レジスタアレイ236をアドレシングす
るためのものである。前記ステータスレジスタ232はデ
ィジタル信号処理プロセッサの内部状態例えば前記パラ
レル入力レジスタ216やパラレル出力レジスタ217による
データの入出力状態や割込みマスク状態などを反映する
フラグを保持する。前記コントロールレジスタ231はデ
ィジタル信号処理プロセッサ１の動作を制御するための
各種条件を保持する。リピートカウンタ233は積話演算
などの為の反復命令などの繰返し実行回数の計数に利用
される。
ディジタル信号処理プセッサの命令制御系は、特に制
限されないが、次に実行すべき命令番地を保有するプロ
グラムカウンタ240、外部割込みやジャンプ／ブランチ
の発生に起因して前記プログラムカウンタ240の値をネ
スト数４まで退避可能とするスタックレジスタ241〜24
4、ディジタル信号処理プセッサの動作プログラムを例
えば複数のマイクロ命令系列として保有すると共に前記
プログラムカウンタ240の出力によってアドレシングさ
れるマイクロROM245、このマイクロROM245から出力され
るマイクロ命令をフェッチするマイクロインストラクシ
ョンレジスタ246、このマイクロインストラクションレ
ジスタ246から出力されるマイクロ命令をデコードして
各種内部制御信号などを生成するマイクロインストラク
ションデコーダ247、そして割込み発生などに基づいて
マイクロ命令のアドレス制御などを行うファンクション
・モードコントローラ248を備える。
限されないが、次に実行すべき命令番地を保有するプロ
グラムカウンタ240、外部割込みやジャンプ／ブランチ
の発生に起因して前記プログラムカウンタ240の値をネ
スト数４まで退避可能とするスタックレジスタ241〜24
4、ディジタル信号処理プセッサの動作プログラムを例
えば複数のマイクロ命令系列として保有すると共に前記
プログラムカウンタ240の出力によってアドレシングさ
れるマイクロROM245、このマイクロROM245から出力され
るマイクロ命令をフェッチするマイクロインストラクシ
ョンレジスタ246、このマイクロインストラクションレ
ジスタ246から出力されるマイクロ命令をデコードして
各種内部制御信号などを生成するマイクロインストラク
ションデコーダ247、そして割込み発生などに基づいて
マイクロ命令のアドレス制御などを行うファンクション
・モードコントローラ248を備える。
本実施例に従えば、前記マイクロROM245にはエコーキ
ャンセルのための動作プログラムが格納されている。
ャンセルのための動作プログラムが格納されている。
前記ファンクション・モードコントローラ248による
命令アドレス制御や割込み制御は、バスインタフェース
コントローラ218やシリアルインタフェースコントロー
ラ222から与えられる情報、即ち、シリアル入力レジス
タ220やシリアル出力レジスタ221などに対する入出力動
作を指示する情報、内部レジスタに対する外部からの直
接アクセスを指示する情報などに従って行われ、その情
報の種類に応じて必要な処理ルーチンにマイクロプログ
ラムを分岐させるための分岐先アドレスの発生や、それ
に付帯する退避処理、そして復帰処理を制御する。尚、
一群のマイクロ命令の実行シーケンスにおいてマイクロ
ROM245のネクストアドレスは、特に制限されないが、マ
イクロインストラクションレジスタ246を介して与える
こともできる。
命令アドレス制御や割込み制御は、バスインタフェース
コントローラ218やシリアルインタフェースコントロー
ラ222から与えられる情報、即ち、シリアル入力レジス
タ220やシリアル出力レジスタ221などに対する入出力動
作を指示する情報、内部レジスタに対する外部からの直
接アクセスを指示する情報などに従って行われ、その情
報の種類に応じて必要な処理ルーチンにマイクロプログ
ラムを分岐させるための分岐先アドレスの発生や、それ
に付帯する退避処理、そして復帰処理を制御する。尚、
一群のマイクロ命令の実行シーケンスにおいてマイクロ
ROM245のネクストアドレスは、特に制限されないが、マ
イクロインストラクションレジスタ246を介して与える
こともできる。
前記マイクロROM245は、演算命令のスループットを向
上させるために同一命令サイクル中に複数の動作を実行
可能な水平型マイクロ命令体系に従った動作プログラム
を保有する。１命令サイクルによって並列実行可能な動
作は、乗算器206のオペレーション、算術論理演算器207
のオペレーション、データROM201やRAM200並びに各種レ
ジスタに対するリード・ライトアクセスなどとされる。
乗算は、全ての命令サイクルで動作可能になっており、
乗算器206の入力データが命令によって選択されること
によって乗算が行われる。乗算結果はレジスタ210に蓄
えられ、次の命令サイクルでその乗算結果を利用して算
術論理演算器207による加減算が実行されることにな
る。これにより、乗算と加算はパイプライン的に並列実
行され、積和演算は見掛け上１命令サイクルで能率的に
行われる。
上させるために同一命令サイクル中に複数の動作を実行
可能な水平型マイクロ命令体系に従った動作プログラム
を保有する。１命令サイクルによって並列実行可能な動
作は、乗算器206のオペレーション、算術論理演算器207
のオペレーション、データROM201やRAM200並びに各種レ
ジスタに対するリード・ライトアクセスなどとされる。
乗算は、全ての命令サイクルで動作可能になっており、
乗算器206の入力データが命令によって選択されること
によって乗算が行われる。乗算結果はレジスタ210に蓄
えられ、次の命令サイクルでその乗算結果を利用して算
術論理演算器207による加減算が実行されることにな
る。これにより、乗算と加算はパイプライン的に並列実
行され、積和演算は見掛け上１命令サイクルで能率的に
行われる。
上記実施例によれば以下の作用効果がある。
（１）サンプルデータ伝送路の位相特性が大きく変動し
ない系の場合、タップ係数値の大きいタップと小さいタ
ップは大凡予測することができる。この場合には第１図
や第２図のようにタップ係数値の大きいタップはサンプ
ル期間毎に更新演算を行ない、タップ係数値の小さいタ
ップは２サンプル期間毎に更新演算を行なう回路で構成
することにより、タップ係数値の大きいタップは自動等
化器の初期トレーニング時の収束時間並びに定常時にお
ける伝送路のゲイン特性の変動に対する追従特性に大き
く関与しているが故に、従来例に比べて上記収束時間及
び追従特性を大きく改善することができ、全タップを毎
回更新するよりも少ない演算量でもって、それとほぼ同
等の等化特性を得ることができる。
ない系の場合、タップ係数値の大きいタップと小さいタ
ップは大凡予測することができる。この場合には第１図
や第２図のようにタップ係数値の大きいタップはサンプ
ル期間毎に更新演算を行ない、タップ係数値の小さいタ
ップは２サンプル期間毎に更新演算を行なう回路で構成
することにより、タップ係数値の大きいタップは自動等
化器の初期トレーニング時の収束時間並びに定常時にお
ける伝送路のゲイン特性の変動に対する追従特性に大き
く関与しているが故に、従来例に比べて上記収束時間及
び追従特性を大きく改善することができ、全タップを毎
回更新するよりも少ない演算量でもって、それとほぼ同
等の等化特性を得ることができる。
（２）この場合に、第２図のようにタップ係数Ck+1〜C
k+lまでのグループと、タップ係数Ck+l+1〜Ck+2lまでの
グループとに分け、グループ毎にタップ係数の更新演算
を行うようにすると、第７図のデータRAM200で成るよう
な遅延要素の値を積和演算に従って順次書き換えていく
ときのアドレスを前記各グループ内で連続させることが
でき、データRAM200に対するアドレス制御が容易にな
る。これに対し、従来例もそうであるが、第１図のよう
にタップを一個置きに別々のグループに振り分けるよう
なグループ分けをして同グループのタップ係数をグルー
プ単位で更新する場合には、グループ単位で遅延要素の
記憶領域を分割しない限りアドレスポイント制御は複雑
化するという点を考慮しなければならない。
k+lまでのグループと、タップ係数Ck+l+1〜Ck+2lまでの
グループとに分け、グループ毎にタップ係数の更新演算
を行うようにすると、第７図のデータRAM200で成るよう
な遅延要素の値を積和演算に従って順次書き換えていく
ときのアドレスを前記各グループ内で連続させることが
でき、データRAM200に対するアドレス制御が容易にな
る。これに対し、従来例もそうであるが、第１図のよう
にタップを一個置きに別々のグループに振り分けるよう
なグループ分けをして同グループのタップ係数をグルー
プ単位で更新する場合には、グループ単位で遅延要素の
記憶領域を分割しない限りアドレスポイント制御は複雑
化するという点を考慮しなければならない。
（３）伝送路の位相特性が大きく変動する系の場合、タ
ップ係数の大きいタップ、小さいタップを予測すること
は困難であり、その場合には、第３図に示されるよう
に、各タップ係数の出力にタップ係数値の絶対値の大き
さを判定する比較回路17−１〜17−ｋを追加し、これら
比較回路によりタップ係数値の絶対値が大きいと判定さ
れたタップには、毎回タップ係数を更新するための回路
を接続し、タップ係数値の絶対値が小さいと判定された
タップには、複数回に１回タップ係数を更新する回路を
接続するようにすることによって対処することができ
る。この場合には、前記比較回路17−１〜17−ｋは、毎
回動作する必要はなく、各タップ独立に、又伝送路の変
動特性に応じた周期で動作させればよいので、全タップ
を毎回更新演算する回路に比較して、サンプル周期毎の
演算量を削減し、同時に同等の上記収束時間並びに追従
特性を得ることができる。
ップ係数の大きいタップ、小さいタップを予測すること
は困難であり、その場合には、第３図に示されるよう
に、各タップ係数の出力にタップ係数値の絶対値の大き
さを判定する比較回路17−１〜17−ｋを追加し、これら
比較回路によりタップ係数値の絶対値が大きいと判定さ
れたタップには、毎回タップ係数を更新するための回路
を接続し、タップ係数値の絶対値が小さいと判定された
タップには、複数回に１回タップ係数を更新する回路を
接続するようにすることによって対処することができ
る。この場合には、前記比較回路17−１〜17−ｋは、毎
回動作する必要はなく、各タップ独立に、又伝送路の変
動特性に応じた周期で動作させればよいので、全タップ
を毎回更新演算する回路に比較して、サンプル周期毎の
演算量を削減し、同時に同等の上記収束時間並びに追従
特性を得ることができる。
以上本発明者によってなされた発明を実施例に基づい
て具体的に説明したが、本発明はそれに限定されるもの
ではなく、その要旨を逸脱しない範囲において種々変更
可能であることは言うまでもない。
て具体的に説明したが、本発明はそれに限定されるもの
ではなく、その要旨を逸脱しない範囲において種々変更
可能であることは言うまでもない。
例えば、第３図の例では、比較回路17−ｉとスイッチ
回路15−ｉを全タップに設けた例について示したが、タ
ップをいくつかの連続したタップで構成される区間に分
割して、その区間毎に比較回路とスイッチ回路を設ける
方法もある。例えば、総タップ数を50として、タップを
５つの区間（１〜10,11〜20,21〜30,31〜40,41〜50）に
分割し、その区間の任意のタップあるいはその区間のタ
ップ係数の絶対値の総和に比較回路を付加し、上記比較
回路の出力により、スイッチ回路を動作させて上記区間
の更新演算の頻度を一律に調整する回路も有効である。
回路15−ｉを全タップに設けた例について示したが、タ
ップをいくつかの連続したタップで構成される区間に分
割して、その区間毎に比較回路とスイッチ回路を設ける
方法もある。例えば、総タップ数を50として、タップを
５つの区間（１〜10,11〜20,21〜30,31〜40,41〜50）に
分割し、その区間の任意のタップあるいはその区間のタ
ップ係数の絶対値の総和に比較回路を付加し、上記比較
回路の出力により、スイッチ回路を動作させて上記区間
の更新演算の頻度を一律に調整する回路も有効である。
また、第１図、第２図、第３図の例においては、更新
演算の回路として、サンプル周期毎に更新する回路と２
サンプル周期毎に更新する回路の組合せ、そしてサンプ
ル周期毎に更新する回路とｎサンプル周期毎に更新する
回路の組合せについて述べたが、本発明は上記の組合せ
に限定されるものではない。総タップ数が大きい場合、
またタップによってはタップ係数値に大きな差異がある
場合には、更新頻度の異なる３つ以上の更新演算の回路
を組合せることにより、更に演算数を削減することがで
きる。例えば、一のグループは各サンプリング周期毎に
タップ係数が更新され、他のグループはｍ（ｍ≧２）サ
ンプリング周期毎にタップ係数が更新され、その他のグ
ループはｎ（ｎ＞ｍ）サンプリング周期毎にタップ係数
が更新されるようにする。
演算の回路として、サンプル周期毎に更新する回路と２
サンプル周期毎に更新する回路の組合せ、そしてサンプ
ル周期毎に更新する回路とｎサンプル周期毎に更新する
回路の組合せについて述べたが、本発明は上記の組合せ
に限定されるものではない。総タップ数が大きい場合、
またタップによってはタップ係数値に大きな差異がある
場合には、更新頻度の異なる３つ以上の更新演算の回路
を組合せることにより、更に演算数を削減することがで
きる。例えば、一のグループは各サンプリング周期毎に
タップ係数が更新され、他のグループはｍ（ｍ≧２）サ
ンプリング周期毎にタップ係数が更新され、その他のグ
ループはｎ（ｎ＞ｍ）サンプリング周期毎にタップ係数
が更新されるようにする。
また、第１図乃至第３図の自動等化器の入力端子１は
何ビットであつてもよい。また、ディジタル信号処理プ
ロセッサにはA/D変換器やD/A変換器などのアナログ回路
部も含めて１チップ化することができる。
何ビットであつてもよい。また、ディジタル信号処理プ
ロセッサにはA/D変換器やD/A変換器などのアナログ回路
部も含めて１チップ化することができる。
また、上記実施例では線形フィルタを一例に説明した
が、非線形フィルタであってもよく、さらには毎回更新
演算を行う部分若しくは予めタップ係数値が大きくなる
と予想される部分に対して部分的に非線形フィルタを適
用することもできる。
が、非線形フィルタであってもよく、さらには毎回更新
演算を行う部分若しくは予めタップ係数値が大きくなる
と予想される部分に対して部分的に非線形フィルタを適
用することもできる。
以上の説明では主として本発明者によってなされた発
明を主としてその背景となった利用分野であるエコーキ
ャンセラ型伝送装置に適用した場合について説明した
が、本発明はそれに限定されるものではなく、モデム、
音声圧縮、音声合成、画像処理などのためのフィルタリ
ング処理に広く適用することができる。
明を主としてその背景となった利用分野であるエコーキ
ャンセラ型伝送装置に適用した場合について説明した
が、本発明はそれに限定されるものではなく、モデム、
音声圧縮、音声合成、画像処理などのためのフィルタリ
ング処理に広く適用することができる。
〔発明の効果〕 本願において開示される発明のうち、代表的なものに
よって得られるように効果を簡単に説明すれば下記の通
りである。
よって得られるように効果を簡単に説明すれば下記の通
りである。
すなわち、タップ係数値の大きさに応じて、タップ係
数の更新頻度が変えられて成る構成を採用することによ
り、若しくは毎サンプリング周期毎にタップ係数が更新
されるタップのグループと所定サンプリング周期毎にタ
ップ係数が更新されるタップのグループに分けて成る構
成を採用することにより、タップ係数の更新を毎回行う
自動等化器と実質的に同等の等化特性を得ながら、サン
プル時間内の総演算数を削減できるという効果がある。
数の更新頻度が変えられて成る構成を採用することによ
り、若しくは毎サンプリング周期毎にタップ係数が更新
されるタップのグループと所定サンプリング周期毎にタ
ップ係数が更新されるタップのグループに分けて成る構
成を採用することにより、タップ係数の更新を毎回行う
自動等化器と実質的に同等の等化特性を得ながら、サン
プル時間内の総演算数を削減できるという効果がある。
そして、定常時に大きく特性が変動する系において
も、タップ係数値をモニタして更新演算の頻度を適用的
に変化させる回路により、自動等化器の等化特性を劣化
させることなく、サンプル時間内の総演算数を削減でき
る。
も、タップ係数値をモニタして更新演算の頻度を適用的
に変化させる回路により、自動等化器の等化特性を劣化
させることなく、サンプル時間内の総演算数を削減でき
る。
さらに、限られたディジタル信号処理演算ステップで
もって、タップ係数の更新を毎回行う自動等化器と実質
的に同等の、タップ係数収束性能とサンプリングデータ
伝送路の特性の変動に対する追従特性とを得ることがで
きるディジタル信号処理用の半導体集積回路を得ること
ができる。
もって、タップ係数の更新を毎回行う自動等化器と実質
的に同等の、タップ係数収束性能とサンプリングデータ
伝送路の特性の変動に対する追従特性とを得ることがで
きるディジタル信号処理用の半導体集積回路を得ること
ができる。
第１図は本発明に係る自動等化器の一実施例論理回路
図、 第２図は本発明に係る自動等化器の他の実施例論理回路
図、 第３図は本発明に係る自動等化器のさらに別の実施例論
理回路図、 第４図はタップ係数のトレーニング回数と誤差の関係を
示す説明図、 第５図は自動等化器をISDN用伝送装置におけるエコーキ
ャンセラに適用した場合の一例ブロック図、 第６図（Ａ）は自動等化器の入力信号の一例説明図、 第６図（Ｂ）は自動等化器の入力信号の別の一例を示す
説明図、 第６図（Ｃ）は第６図（Ｂ）の入力信号に対する各タッ
プ係数の値を示す説明図、 第７図は本実施例の自動等化器を実現するためのディジ
タル信号処理プロセッサの一例ブロック図である。 １……入力端子、２−i,20−ｉ……遅延素子、３−i,4
−i,5……乗算器、６−i,9−ｉ……減算器、７……加算
器、10,15,18……スイッチ回路、17−ｉ……比較回路。
Ci……タップ係数、200……データRAM。
図、 第２図は本発明に係る自動等化器の他の実施例論理回路
図、 第３図は本発明に係る自動等化器のさらに別の実施例論
理回路図、 第４図はタップ係数のトレーニング回数と誤差の関係を
示す説明図、 第５図は自動等化器をISDN用伝送装置におけるエコーキ
ャンセラに適用した場合の一例ブロック図、 第６図（Ａ）は自動等化器の入力信号の一例説明図、 第６図（Ｂ）は自動等化器の入力信号の別の一例を示す
説明図、 第６図（Ｃ）は第６図（Ｂ）の入力信号に対する各タッ
プ係数の値を示す説明図、 第７図は本実施例の自動等化器を実現するためのディジ
タル信号処理プロセッサの一例ブロック図である。 １……入力端子、２−i,20−ｉ……遅延素子、３−i,4
−i,5……乗算器、６−i,9−ｉ……減算器、７……加算
器、10,15,18……スイッチ回路、17−ｉ……比較回路。
Ci……タップ係数、200……データRAM。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−164538（ＪＰ，Ａ) 特開 昭60−206232（ＪＰ，Ａ) 特開 昭58−161415（ＪＰ，Ａ) 特開 昭60−74712（ＪＰ，Ａ) 特開 昭59−139717（ＪＰ，Ａ) 特開 昭61−164346（ＪＰ，Ａ) 実開 昭56−108622（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03H 15/00 H03H 17/02 601 H03H 17/06 635 H03H 21/00 H04B 3/06 ＪＩＣＳＴファイル（ＪＯＩＳ) 実用ファイル（ＰＡＴＯＬＩＳ) 特許ファイル（ＰＡＴＯＬＩＳ)
Claims (8)
- 【請求項１】連続する複数個の入力サンプル信号を得る
手段と、 上記複数個のサンプル信号にタップ係数を乗ずる手段
と、 上記タップ係数を乗じられた各サンプル信号を加算する
加算回路と、 上記加算回路出力から得られた信号により上記タップ係
数を制御する更新手段を有する自動等化器であって、 上記タップ係数の値の大きさに応じて、上記タップ係数
の更新頻度が変えられるものであり、 毎サンプリング周期毎に上記タップ係数が更新されるタ
ップと、２周期以上の所定サンプリング周期毎に上記タ
ップ係数が更新されるタップとを具備してなることを特
徴とする自動等化器。 - 【請求項２】連続する複数個の入力サンプル信号を得る
手段と、 上記複数個のサンプル信号にタップ係数を乗ずる手段
と、 上記タップ係数を乗じられた各サンプル信号を加算する
加算回路と、 上記加算回路出力から得られた信号により上記タップ係
数を制御する更新手段を有する自動等化器であって、 上記タップ係数の相対的な値の大きさにより該タップ係
数が更新される頻度は異なり、相対的に大きい該タップ
係数は毎サンプリング周期毎に更新され、相対的に小さ
い該タップ係数は２周期以上の所定サンプリング周期毎
に更新されることを特徴とする自動等化器。 - 【請求項３】連続する複数個の入力サンプル信号を得る
手段と、 上記複数個のサンプル信号にタップ係数を乗ずる手段
と、 上記タップ係数を乗じられた各サンプル信号を加算する
加算回路と、 上記加算回路出力から得られた信号により上記タップ係
数を制御する更新手段を有する自動等化器であって、 上記タップ係数の値の大きさに応じて、上記タップ係数
の更新頻度が相対的に高くされるタップのグループと低
くされるタップのグループとを有し、 上記１グループに含まれるタップの上記タップ係数は毎
サンプリング周期毎に更新され、上記第２グループに含
まれるタップの上記タップ係数は複数の所定サンプリン
グ周期毎に更新されることを特徴とする自動等化器。 - 【請求項４】前記タップのグループは、グループ毎にタ
ップ係数の更新頻度が変えられてなるものであることを
特徴とする請求項３に記載の自動等化器。 - 【請求項５】一のグループは各サンプリング周期毎にタ
ップ係数が更新され、他のグループはｍ（ｍ≧２）サン
プリング周期毎にタップ係数が更新され、その他のグル
ープはｎ（ｎ＞ｍ）サンプリング周期毎にタップ係数が
更新されるようにされてなることを特徴とする請求項４
に記載の自動等化器。 - 【請求項６】タップ係数の更新頻度が相対的に低くされ
る前記タップのグループは、サンプリング周期毎に同数
のタップを交互に係数更新するようにされてなることを
特徴とする請求項３に記載の自動等化器。 - 【請求項７】連続する複数個の入力サンプル信号を得る
手段と、 上記複数個のサンプル信号にタップ係数を乗ずる手段
と、 上記タップ係数を乗じられた各サンプル信号を加算する
加算回路と、 上記加算回路出力から得られた信号により上記タップ係
数を制御する更新手段を有する自動等化器であって、 上記タップ係数の絶対値の大きさを判断する比較手段を
有し、 上記タップ係数の絶対値が大きいと判定されたタップに
は、毎サンプリング周期毎に上記タップ係数を更新する
ための回路が接続され、上記タップ係数の絶対値が小さ
いと判定されたタップには、複数サンプリング周期毎に
上記タップ係数を更新するための回路が接続されること
を特徴とする自動等化器。 - 【請求項８】請求項１乃至７のいずれかに記載の自動等
化器を構成するディジタル信号処理部が１個の半導体基
板に形成されてなるものであることを特徴とする半導体
集積回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02122303A JP3135902B2 (ja) | 1990-05-11 | 1990-05-11 | 自動等化器及び半導体集積回路 |
| KR1019910006921A KR910021015A (ko) | 1990-05-11 | 1991-04-30 | 반도체집적회로 |
| EP91107546A EP0456242B1 (en) | 1990-05-11 | 1991-05-08 | Automatic equalizer and semiconductor integrated circuit containing such an equalizer |
| DE69112264T DE69112264T2 (de) | 1990-05-11 | 1991-05-08 | Automatischer Entzerrer und integrierte Halbleiterschaltung, die einen solchen Entzerrer enthält. |
| US07/697,669 US5327459A (en) | 1990-05-11 | 1991-05-09 | Semiconductor integrated circuit containing an automatic equalizer including a circuit for periodically updating a plurality of tap coefficients at varying frequencies |
| HK214296A HK214296A (en) | 1990-05-11 | 1996-12-12 | Automatic equalizer and semiconductor integrated circuit containing such an equalizer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02122303A JP3135902B2 (ja) | 1990-05-11 | 1990-05-11 | 自動等化器及び半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0418808A JPH0418808A (ja) | 1992-01-23 |
| JP3135902B2 true JP3135902B2 (ja) | 2001-02-19 |
Family
ID=14832621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02122303A Expired - Fee Related JP3135902B2 (ja) | 1990-05-11 | 1990-05-11 | 自動等化器及び半導体集積回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5327459A (ja) |
| EP (1) | EP0456242B1 (ja) |
| JP (1) | JP3135902B2 (ja) |
| KR (1) | KR910021015A (ja) |
| DE (1) | DE69112264T2 (ja) |
| HK (1) | HK214296A (ja) |
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| US5592403A (en) * | 1993-03-11 | 1997-01-07 | Monolith Technologies Corporation | Digital-to-analog converter including integral digital audio filter |
| US5535150A (en) * | 1993-04-20 | 1996-07-09 | Massachusetts Institute Of Technology | Single chip adaptive filter utilizing updatable weighting techniques |
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| JPH07123027A (ja) * | 1993-10-26 | 1995-05-12 | Fujitsu Ltd | ディジタル加入者線伝送装置 |
| US5471504A (en) * | 1994-04-14 | 1995-11-28 | Computer & Communication Research Laboratories | Bilinear decision feedback equalizer |
| JP2643852B2 (ja) * | 1994-08-31 | 1997-08-20 | 日本電気株式会社 | エコーキャンセラ |
| JP2806296B2 (ja) * | 1995-03-11 | 1998-09-30 | 日本電気株式会社 | 搬送波再生回路 |
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| US5933797A (en) * | 1997-02-28 | 1999-08-03 | Telefonaktiebolaget Lm Ericsson (Publ) | Adaptive dual filter echo cancellation |
| US6209014B1 (en) * | 1997-04-14 | 2001-03-27 | Lucent Technologies Inc. | Look-ahead LMS technique |
| US6113030A (en) * | 1997-11-17 | 2000-09-05 | Lord Corporation | Readily changeable isolator and method of assembly thereof |
| JP3033550B2 (ja) * | 1998-01-13 | 2000-04-17 | 三菱電機株式会社 | Ｓｃｓｉインタフェース接続装置、ｓｃｓｉコントローラ、ｓｃｓｉケーブル及びｓｃｓｉバックプレーン |
| US6526093B1 (en) * | 1999-03-04 | 2003-02-25 | Mitsubishi Electric Research Laboratories, Inc | Method and apparatus for equalizing a digital signal received via multiple transmission paths |
| FR2820258A1 (fr) * | 2001-01-30 | 2002-08-02 | Sagem | Procede d'adaptation de signaux numeriques echantillones et filtre pour la mise en oeuvre du procede |
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| US7257377B2 (en) | 2003-02-18 | 2007-08-14 | Qualcomm, Incorporated | Systems and methods for improving channel estimation |
| JP4770440B2 (ja) * | 2005-12-13 | 2011-09-14 | ソニー株式会社 | 信号処理装置、信号処理方法 |
| US20080080607A1 (en) * | 2006-09-29 | 2008-04-03 | Punit Shah | Dynamic equalizer algorithm in digital communication equipment for multipath compensation and interference cancellation |
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| JPS59139717A (ja) * | 1984-01-13 | 1984-08-10 | Hitachi Ltd | 自動等化器 |
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