JP3252297B2 - ディジタルフィルタ装置付波形データ出力装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、波形メモリに記憶され
た波形データを読み出すことにより楽音信号などを生成
するための波形データを出力する波形データ出力装置に
接続され、出力された波形データの音響特性を変化させ
るためのディジタルフィルタ装置に関する。

【０００２】

【従来の技術】近年、ディジタル方式の電子楽器におけ
るディジタルフィルタ処理は必要不可欠な技術となって
きており、音源システムにディジタルフィルタ装置（Ｄ
ＣＦ）を搭載することは一般的な技術となってきてい
る。

【０００３】しかし、ディジタルフィルタの実現におい
て、最も問題になることは、そのハードウエア規模が大
きくなってしまうことである。この問題は、ディジタル
フィルタ処理の演算精度に直接関わってくるものであ
り、ハードウエア規模を単純に小さくすれば良いもので
は決してない。ハードウエア規模を小さくすれば、演算
精度を犠牲にせざるを得ず、その結果、フィルタ演算誤
差によりノイズが増加してしまうからである。

【０００４】図１１に、従来のディジタルフィルタ装置
の一般的な構成を示す。波形信号入力に対して、乗算部
１００５〜１００７、加算部１１８０、１００９、及び
遅延部１０１０などの機能処理が実行されることによ
り、フィルタ出力が演算される。この場合、係数メモリ
１００１から、例えば３つのフィルタ係数がレジスタ１
００２〜１００４に読み出され、それらが乗算器１００
５〜１００７で演算途中の各信号に乗算される。

【０００５】電子楽器などにおけるディジタルフィルタ
処理においては、そのフィルタ特性が外部の特には図示
しないＣＰＵなどから制御できる必要があるため、係数
メモリ１００１には、外部から指示され得るフィルタ特
性の種類に応じたフィルタ係数の組が格納される。

【０００６】また、ディジタルフィルタ処理は、音源が
備えている発音ボイス数の分だけ独立に実行される必要
があるため、フィルタ係数の組も発音ボイス数分だけ独
立に設定され、係数メモリに格納される必要がある。

【０００７】

【発明が解決しようとする課題】ここで、ディジタルフ
ィルタ処理を高い演算精度で実行するためには、フィル
タ係数の語長を長くする必要がある。

【０００８】一般に、電子楽器におけるフィルタ係数の
語長は、１６ビット以上あれば問題ないとされており、
このような語長を有するフィルタ係数が、図１１の従来
例の場合、１発音ボイスにつき最低３つ、全発音ボイス
数が例えば３２ボイスであれば、全部で、最低でも１６
ビット×９６ワードの記憶容量を有する係数メモリ１０
０１が必要となる。

【０００９】従って、図１１に示される従来例では、デ
ィジタルフィルタの演算精度を確保するために、係数メ
モリ１００１のハードウエア規模が増大してしまうとい
う問題点を有している。

【００１０】本発明の課題は、演算精度を落とすことな
く、ディジタルフィルタ装置のハードウエア規模の抑制
を実現することにある。

【００１１】

【課題を解決するための手段】本発明の第１の態様は、
まず、波形データを記憶する手段であって、その一部の
記憶領域にディジタルフィルタ処理のための係数データ
が記憶される波形記憶手段を有する。

【００１２】次に、サンプリングタイミング毎に波形記
憶手段に記憶された所望の波形データを読み出すための
波形アドレスを生成する波形アドレス手段生成手段を有
する。また、サンプリングタイミング毎に波形記憶手段
に記憶された所望の係数データを読み出すための係数ア
ドレスを生成する係数アドレス生成手段を有する。

【００１３】更に、波形アドレス生成手段から出力され
る波形アドレスと、係数アドレス生成手段から出力され
る係数アドレスとを、順次交互に選択して波形記憶手段
に出力するアドレス選択手段を有する。

【００１４】加えて、波形記憶手段から読み出される係
数データに基づいて、波形記憶手段から出力される波形
データに対してディジタルフィルタ処理を実行するフィ
ルタ処理手段を有する。

【００１５】本発明の第２態様は、まず、第１態様と同
様の波形記憶手段、波形アドレス生成手段を有する。次
に、サンプリングタイミング毎に波形記憶手段に記憶さ
れた所望の係数データの組を読み出すための複数の係数
アドレスを生成する係数アドレス生成手段を有する。

【００１６】続いて、サンプリングタイミング毎に係数
補間用アドレスを生成する係数補間用アドレス生成手段
を有する。また、波形アドレス生成手段から出力される
波形アドレスと、係数アドレス生成手段から出力される
複数の係数アドレスとを、順次交互に選択し、波形記憶
手段に出力するアドレス選択手段を有する。

【００１７】更に、係数補間用アドレス生成手段から出
力される係数補間用アドレスに基づいて、波形記憶手段
から読み出される係数データの組に対して補間演算を実
行することにより、新たな係数データを生成する係数補
間演算手段を有する。

【００１８】そして、係数補間演算手段からの出力され
る新たな係数データに基づいて、波形記憶手段から出力
される波形データに対してディジタルフィルタ処理を実
行するフィルタ処理手段を有する。

【００１９】

【作用】本発明の第１の態様では、波形メモリは、大容
量の波形データを記憶するように設計されている関係か
ら、通常使用時に空き容量が生ずることが多いことを利
用し、波形メモリにディジタルフィルタ処理用の係数デ
ータを記憶するように構成される。

【００２０】これにより、ディジタルフィルタ処理部の
ハードウエア規模を、従来必要であった係数メモリの分
だけ縮小させることができ、ディジタルフィルタ処理部
を内蔵する電子楽器について、装置の小型化とコストの
低減を図ることができる。

【００２１】本発明の第２の態様では、第１の態様の作
用に加えて、係数データを補間演算によって算出するこ
とができるため、少ない係数データの組数で、より変化
幅の細かいフィルタ特性を実現することができる。

【００２２】

【実施例】以下、図面を参照しながら本発明の実施例に
つき詳細に説明する。 ＜第１の実施例＞図１は、本発明の第１の実施例の全体
構成図である。

【００２３】この実施例は、音源ＬＳＩ１０１がＲＯＭ
により構成される波形メモリ１０２をアクセスすること
により波形データを出力できるＰＣＭ方式の音源システ
ムに本発明を適用したものである。

【００２４】音源ＬＳＩ１０１において、アドレスカウ
ンタ部１０３は、特には図示しないＣＰＵからの指示に
基づいて、サンプリングタイミング毎に、波形メモリ１
０２から波形データを読み出すための波形アドレス（上
位アドレス）Ａa と、読み出された波形データを補間す
るための補間用アドレス（下位アドレス）Ａd を出力す
る。

【００２５】ここで、アドレスカウンタ部１０３は、特
には図示しないＣＰＵからの指示に基づいて、サンプリ
ングタイミング毎に、補間演算部１０７用に波形メモリ
１０２から２つの波形データの組が読み出されるよう
に、波形アドレスＡa として、それぞれ隣り合う２つの
アドレスの組（Ａa0、Ａa0＋１）、（Ａa1、Ａa1＋１）
などを、図２(a) に示されるにように、順次出力する。

【００２６】一方、ＤＣＦ（Digital Controlled Filte
r ）部１０８は、サンプリングタイミング毎に、波形メ
モリ１０２から係数データの組を読み出すための係数ア
ドレスＡk の組として、（Ａk0-a、Ａk0-b）、（Ａk1-
a、Ａk1-b）などを、図２(b)に示されるように、順次出
力する。

【００２７】アドレスセレクタ１０４は、アドレスカウ
ンタ部１０３から出力される波形アドレスＡa とＤＣＦ
部１０８から出力される係数アドレスＡk とを、図２
(c) に示されるように順次交互に選択し、アドレスレジ
スタ１０５に出力する。

【００２８】これにより、アドレスレジスタ１０５が上
述の各アドレスを取り込むタイミングで、アドレスバス
ＡＡの内容が図２(d) に示されるように確定する。これ
に対応して、波形メモリ１０２からデータバスＤＤに、
図２(e) に示されるタイミングで、波形データ又は係数
データが交互に出力される。

【００２９】データレジスタ１０６はこれらのデータを
順次保持し、そのタイミングで、データレジスタ出力Ｄ
Ｒとして、図２(f) に示されるように、波形データＷＤ
00、ＷＤ01、・・・及び係数データＫＤ0a、ＫＤ0b、・
・・が交互に出力される。

【００３０】波形データＷＤ00、ＷＤ01、・・・は、補
間演算部１０７に交互に取り込まれる。補間演算部１０
７は、これらの波形データとアドレスカウンタ部１０３
から出力される補間用アドレスＡd とに基づいて、周知
の補間演算を実行し、波形データ出力ＤＴを出力する。

【００３１】一方、係数データＫＤ0a、ＫＤ0b、・・・
は、ＤＣＦ部１０８に入力される。ＤＣＦ部１０８は、
これらの係数データに基づいて、波形データ出力ＤＴに
対してディジタルフィルタ処理を実行し、フィルタ出力
を出力する。

【００３２】図３は、図１のＤＣＦ部１０８の構成図で
ある。特性アドレスメモリ３０１、係数アドレスメモリ
３０２、アドレスレジスタ３０３、及び上位データ付加
回路３０４からなる部分は、図１の係数アドレスＡkを
生成するための回路部分である。

【００３３】ここで、図１の波形メモリ１０２のデータ
フォーマットを図４に示す。波形メモリ１０２における
アドレスビット数は２４ビット、データビット数は１６
ビットであるとする。

【００３４】図４に示されるように、係数データは波形
メモリ１０２のアドレス領域000000ｈ〜000FFFｈ
（“ｈ”は１６進数を表す）に記憶され、この領域がフ
ィルタ特性に応じて１６のグループに分割されている。
図４の例では、単純に周波数特性に応じてグループ分け
が行われているが、例えばグループ１はローパスフィル
タ特性、グループ２はハイパスフィルタ特性などという
ようにグループ分けされてもよい。

【００３５】そして、２４ビットのアドレスのうち、下
位８ビットで各グループ内の実際の係数データが指定さ
れ、次の４ビットでグループの指定が行われる。そのた
め、図３において、特には図示しないＣＰＵから、前者
の８ビットのデータが係数アドレスメモリ３０２に、後
者の４ビットのデータが特性アドレスメモリ３０１にそ
れぞれ設定される。

【００３６】また、本実施例においては、フィルタ演算
部３０７が２つの係数データＫＤaとＫＤb を使用する
ため、それらに対応する下位８ビットの２種類のアドレ
スデータが係数アドレスメモリ３０２に記憶される。

【００３７】特性アドレスメモリ３０１から図５(a) に
示されるタイミングで読み出される４ビットのアドレス
データと、係数アドレスメモリ３０２から図５(b) に示
されるタイミングで読み出される８ビットのアドレスデ
ータは、アドレスレジスタ３０３で１２ビットのアドレ
スデータにまとめられ、更に上位データ付加回路３０４
によって上位１２ビットに“０”が付加された後、図５
(c) に示されるタイミングで、係数アドレスＡk （図１
及び図２(b) 参照）として波形メモリ１０２に出力され
る。

【００３８】図１の波形メモリ１０２からデータレジス
タ１０６に読み出された２つの係数データの組ＫＤa 、
ＫＤb （図２(f) のＫＤ0a、ＫＤ0bに対応）は、図３の
第１係数データレジスタ３０５及び第２係数データレジ
スタ３０６に順次保持され、フィルタ演算部３０７に出
力される。

【００３９】フィルタ演算部３０７は、実際のディジタ
ルフィルタ処理を実行する部分であって、周知の構成と
して、図６に示されるように、乗算部６０１、６０２、
加算部６０３、及び遅延部６０４の機能を有し、波形デ
ータ出力ＤＴに対してディジタルフィルタ処理を実行
し、フィルタ出力を演算する。この場合、係数データ組
ＫＤa 、ＫＤb は、乗算部６０１、６０２で演算途中の
各信号に乗算される。なお、この部分は、実際には、Ｄ
ＳＰ（ディジタル信号処理プロセッサ）などによるファ
ームウエア処理として実現される。

【００４０】以上説明した第１の実施例により、波形メ
モリの一部をディジタルフィルタ処理用の係数メモリと
して使用することができるため、ディジタルフィルタ処
理部のハードウエア規模を係数メモリの分だけ縮小させ
ることができる。 ＜第２の実施例＞次に、本発明の第２の実施例について
説明する。

【００４１】まず、第２の実施例の全体構成は、第１の
実施例における図１の構成と同じである。第２の実施例
では、ＤＣＦ部１０８において、１つの係数データが、
波形メモリ１０２（図１）から読み出された２つの係数
データが補間されることにより得られることを特徴とす
る。

【００４２】そのために、第１の実施例では、アドレス
カウンタ部１０３（図１）が、サンプリングタイミング
毎に、図７(b) のＡk0-aとＡk0-a＋１、又はＡk0-bとＡ
k0-b＋１というように、１つの係数データに対応する係
数アドレスＡk とそれに＋１した係数アドレスＡk ＋１
を連続して出力する。

【００４３】これに対して、アドレスセレクタ１０４
（図１）は、図７(c) に示されるように、アドレスカウ
ンタ部１０３から図７(a) のタイミングで出力される波
形アドレスＡa を１個選択した後、ＤＣＦ部１０８から
図７(b) のタイミングで出力される係数アドレスＡk と
Ａk ＋１の２つの係数アドレスを選択し、その後、再び
波形アドレスを選択する。即ち、波形アドレスと係数ア
ドレスを、時間的に１：２の割合で選択する。

【００４４】これにより、アドレスレジスタ１０５（図
１）が上記各アドレスを取り込むタイミングで、アドレ
スバスＡＡの内容が図７(d) に示されるように確定す
る。これに対応して、波形メモリ１０２（図１）からデ
ータバスＤＤに、図７(e)に示されるように、１個の波
形データに続いて２個の係数データが出力される動作が
交互に繰り返される。

【００４５】データレジスタ１０６（図１）はこれらの
データを順次保持し、そのタイミングで、データレジス
タ出力ＤＲとして、図７(f) に示されるように、１つの
波形データＷＤ00、２つの係数データＫＤ0a-0、ＫＤ0a
-1、・・・という順で各データが出力される。

【００４６】波形データＷＤ00、ＷＤ01、・・・は、補
間演算部１０７に交互に取り込まれる。補間演算部１０
７は、これらの波形データとアドレスカウンタ部１０３
から出力される補間用アドレスＡd とに基づいて、周知
の補間演算を実行し、波形データ出力ＤＴを出力する。

【００４７】一方、係数データＫＤ0a-0、ＫＤ0a-1、Ｋ
Ｄ0b-0、ＫＤ0b-1・・・は、ＤＣＦ部１０８に入力され
る。ＤＣＦ部１０８は、係数データＫＤ0a-0とＫＤ0a-1
とから係数データＫＤ0aを補間演算により算出し、係数
データＫＤ0b-0とＫＤ0b-1とから係数データＫＤ0bを補
間演算により算出する。その後、これら補間により算出
された２つの係数データに基づいて、波形データ出力Ｄ
Ｔに対してディジタルフィルタ処理を実行し、フィルタ
出力を出力する。

【００４８】図８は、第２の実施例における図１のＤＣ
Ｆ部１０８の構成図である。まず、係数アドレス送出部
８０１において、上位アドレスＡk1を送出する部分は、
第１の実施例における図３の特性アドレスメモリ３０
１、係数アドレスメモリ３０２、アドレスレジスタ３０
３、及び上位データ付加回路３０４からなる部分と同様
の構成を有し、その機能も同じである。また、係数アド
レス送出部８０１において、下位アドレスＡk2を送出す
る部分は、例えば外部の特には図示しないＣＰＵからの
設定アドレス値を保持するメモリである。

【００４９】係数アドレス送出部８０１から出力された
アドレスは、アドレスレジスタ８０２に保持される。セ
レクタ８０４は、図９(b) に示されるように、アドレス
レジスタ８０２から図９(a) に示されるタイミングで出
力される上位アドレスＡk1をまず選択し、次に、インク
リメンタ８０３から得られるアドレスＡk1＋１を選択
し、それぞれアドレスレジスタ８０５に出力する。

【００５０】アドレスレジスタ８０５は、上述の各アド
レスを、図９(c) に示されるタイミングで、係数アドレ
スＡk としてアドレスバスＡＡ（図１）に出力する。こ
れらのアドレスに応じて、波形メモリ１０２を介してデ
ータレジスタ１０６（共に図１）には、図７(e) に示さ
れるタイミングで、係数データＫＤ0a-0、ＫＤ0a-1、Ｋ
Ｄ0b-0、ＫＤ0b-1・・・が、順次保持される。

【００５１】図８のＤＣＦ部１０８において、上述のデ
ータのうち、まず、係数データＫＤ0a-0が第１データレ
ジスタ８０６に、係数データＫＤ0a-1が第２データレジ
スタ８０７にそれぞれ格納される。そして、係数補間演
算部８０８は、アドレスレジスタ８０２に格納されてい
る下位アドレスＡk2に基づき、データレジスタ８０６、
８０７に格納された２つの係数データに対して周知の補
間演算を実行し、その結果得られる係数データＫＤ0aを
第１係数データレジスタ８０９に保持する。

【００５２】続いて、係数データＫＤ0b-0が第１データ
レジスタ８０６に、係数データＫＤ0b-1が第２データレ
ジスタ８０７にそれぞれ格納される。そして、係数補間
演算部８０８は、アドレスレジスタ８０２に格納されて
いる下位アドレスＡk2に基づいて、データレジスタ８０
６、８０７に格納された２つの係数データに対して周知
の補間演算を実行し、その結果得られる係数データＫＤ
0bを第２係数データレジスタ８１０に保持する。

【００５３】フィルタ演算部８１１は、第１の実施例に
おける図３のフィルタ演算部３０７と同じ構成であり、
係数データレジスタ８０９、８１０に保持された２つの
係数データに基づいて、波形データ出力ＤＴに対してデ
ィジタルフィルタ処理を実行し、フィルタ出力を演算す
る。

【００５４】以上説明した第２の実施例により、第１の
実施例の場合と同様、波形メモリの一部をディジタルフ
ィルタ処理用の係数メモリとして使用することができる
と共に、係数データを補間演算によって算出することが
できるため、少ない係数データの組数で、より変化幅の
細かいフィルタ特性を実現することができる。

【００５５】

【発明の効果】本発明の第１の態様によれば、波形メモ
リにディジタルフィルタ処理用の係数データを記憶する
ことによって、ディジタルフィルタ処理部のハードウエ
ア規模を、従来必要であった係数メモリの分だけ縮小さ
せることが可能となり、ディジタルフィルタ処理部を内
蔵する電子楽器について、装置の小型化とコストの低減
を図ることが可能となる。

【００５６】本発明の第２の態様によれば、第１の態様
の効果に加えて、係数データを補間演算によって算出す
ることができるため、少ない係数データの組数で、より
変化幅の細かいフィルタ特性を実現することが可能とな
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例の全体構成図である。

【図２】第１の実施例の動作タイミングチャートであ
る。

【図３】第１の実施例におけるＤＣＦ部の構成図であ
る。

【図４】波形メモリのデータフォーマット図である。

【図５】第１の実施例におけるＤＣＦ部の動作タイミン
グチャートである。

【図６】フィルタ演算部の機能構成図である。

【図７】第２の実施例の動作タイミングチャートであ
る。

【図８】第２の実施例におけるＤＣＦ部の構成図であ
る。

【図９】第２の実施例におけるＤＣＦ部の動作タイミン
グチャートである。

【図１０】従来例の構成図である。

【符号の説明】

１０１ 音源ＬＳＩ １０２ 波形メモリ １０３ アドレスカウンタ部 １０４ アドレスセレクタ １０５ アドレスレジスタ １０６ データレジスタ １０７ 補間演算部 １０８ ＤＣＦ部 ３０１ 特性アドレスメモリ ３０２ 係数アドレスメモリ ３０３ アドレスレジスタ ３０４ 上位データ付加回路 ３０５ 第１係数データレジスタ ３０６ 第２係数データレジスタ ３０７ フィルタ演算部 ６０１、６０２ 乗算部 ６０３ 加算部 ６０４ 遅延部 ８０１ 係数アドレス送出部 ８０２ アドレスレジスタ ８０３ インクリメンタ ８０４ セレクタ ８０５ アドレスレジスタ ８０６ 第１データレジスタ ８０７ 第２データレジスタ ８０８ 係数補間演算部 ８０９ 第１係数データレジスタ ８１０ 第２係数データレジスタ ８１１ フィルタ演算部

フロントページの続き (56)参考文献 特開 平３−221997（ＪＰ，Ａ) 特開 昭63−168695（ＪＰ，Ａ) 特開 昭62−121498（ＪＰ，Ａ) 特開 昭62−106498（ＪＰ，Ａ) 特開 平１−109399（ＪＰ，Ａ) 特開 平１−40994（ＪＰ，Ａ) 特開 平１−94393（ＪＰ，Ａ) 特開 平５−27768（ＪＰ，Ａ) 特開 平５−281973（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G10H 7/02 G10H 1/02 - 1/16

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 波形データを記憶する手段であって、そ
   の一部の記憶領域にディジタルフィルタ処理のための係
   数データが記憶される波形記憶手段と、サンプリングタイミング毎に 前記波形記憶手段に記憶さ
   れた所望の波形データを読み出すための波形アドレスを
   生成する波形アドレス手段生成手段と、サンプリングタイミング毎に 前記波形記憶手段に記憶さ
   れた所望の係数データを読み出すための係数アドレスを
   生成する係数アドレス生成手段と、 前記波形アドレス生成手段から出力される波形アドレス
   と、前記係数アドレス生成手段から出力される係数アド
   レスとを、順次交互に選択して前記波形記憶手段に出力
   するアドレス選択手段と、前記波形記憶手段から読み出される係数データに基づい
   て、前記波形記憶手段から出力される波形データに対し
   てディジタルフィルタ処理を実行するフィルタ処理手段
   と、 を有することを特徴とするディジタルフィルタ装置付波
   形データ出力装置。
2. 【請求項２】 波形データを記憶する手段であって、そ
   の一部の記憶領域にディジタルフィルタ処理のための係
   数データが記憶される波形記憶手段と、サンプリングタイミング毎に 前記波形記憶手段に記憶さ
   れた所望の波形データを読み出すための波形アドレスを
   生成する波形アドレス手段生成手段と、サンプリングタイミング毎に 前記波形記憶手段に記憶さ
   れた所望の係数データの組を読み出すための複数の係数
   アドレスを生成する係数アドレス生成手段と、サンプリングタイミング毎に 係数補間用アドレスを生成
   する係数補間用アドレス生成手段と、 前記波形アドレス生成手段から出力される波形アドレス
   と、前記係数アドレス生成手段から出力される複数の係
   数アドレスとを、順次交互に選択し、前記波形記憶手段
   に出力するアドレス選択手段と、前記係数補間用アドレス生成手段から出力される前記係
   数補間用アドレスに基づいて、前記波形記憶手段から読
   み出される係数データの組に対して補間演算を実行する
   ことにより、新たな係数データを生成する係数補間演算
   手段と、 該係数補間演算手段からの出力される新たな係数データ
   に基づいて、前記波形 記憶手段から出力される波形デー
   タに対してディジタルフィルタ処理を実行するフィルタ
   処理手段と、 を有することを特徴とするディジタルフィルタ装置付波
   形データ出力装置。