JP3178036B2

JP3178036B2 - 信号処理装置

Info

Publication number: JP3178036B2
Application number: JP30455491A
Authority: JP
Inventors: 沢耕太郎半; 田吾朗坂; 中喜久治田
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1990-11-20
Filing date: 1991-11-20
Publication date: 2001-06-18
Anticipated expiration: 2016-06-18
Also published as: JPH056183A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、信号処理装置に係り、
詳細には、各出力チャンネル毎に時分割で同一の処理を
繰り返して実行する信号処理装置に関する。

【０００２】

【従来の技術】近年、入力する信号に対しての予め定め
られたアルゴリズムに従って演算処理を行って出力する
信号処理装置が提案され、電子楽器の音源やエフェク
タ、さらにはオーディオシステムや通信機器まで幅広く
使われている。これらに使用される信号処理装置は大量
のデータを高速で演算する必要があり、演算処理も乗
算、加減算、指数変換等多種にわたり、入力する信号デ
ータのビット数も大きなものとなっている。このため、
この信号処理装置内に設けられた演算素子を前述の各演
算ごとに別個に設けることは効率的でない。そこで、信
号処理装置内の演算素子を、演算処理に合せて時分割で
行うことが考えられ、各演算素子を時分割で使用する際
に汎用性を持たせるために、信号処理装置内に記憶され
たマイクロプログラムに従って各演算素子を制御するよ
うにしている。

【０００３】

【発明が解決しようとする課題】ところが近年になって
電子楽器は楽音を複数同時に発生させるために、あるい
は通信機器においては同時に複数の相手と送受信するた
めに、いわゆる多チャンネル化されている。この多チャ
ンネル化に対応して信号処理装置は、まず各チャンネル
の信号を時分割で入力させ、この時分割で入力される信
号毎に順次演算処理を行って出力するようにしている。

【０００４】このように、多チャンネルの信号処理装置
においては、各チャンネル毎に演算処理を行うことにな
るために、ほとんど同一なプログラムがチャンネルの個
数分必要となり、信号処理装置内のプログラムを格納す
る記憶部が大きくなってしまう。

【０００５】また、この処理プログラムを１チャンネル
分をサブルーチンとして持ち、各チャンネル処理時にこ
のサブルーチンを呼び出す方法もあるが、この方法で
は、サブルーチンジャンプ命令によるプログラムカウン
タのスタック領域が必要となるし、また、ジャンプ命令
実行時間自身が他の演算実行時間を減少させてしまうと
いう問題点がある。

【０００６】そこで、本発明は、上記従来の課題を解決
しようとしたものであり、マイクロプログラムを記憶し
た記憶手段の使用効率を低下させることなく、かつ、演
算実行時間も減少させることなく、複数楽音チャンネル
分の演算制御を行なうことができる信号処理装置を提供
することを目的としている。

【０００７】

【課題を解決するための手段】本発明は、上記目的を達
成するために、複数楽音チャンネル分の演奏情報を入力
する演奏情報入力手段と、基準クロック信号を出力する
クロック発生手段と、１楽音チャンネル分の楽音生成の
ためのプログラムが記憶された記憶手段と、この記憶手
段に記憶されるプログラムを上記クロック発生手段から
のクロック信号をカウントしてその複数ビットのカウン
ト出力のうち下位ビット出力に基づいて順次読み出すと
ともに上位ビット出力にて楽音チャンネルを指定する読
出し手段と、この読出し手段にて読み出されたプログラ
ムにより各楽音チャンネル毎に上記演奏情報入力手段か
ら入力される演奏情報に基づいて楽音情報を生成すると
ともにこの読出し手段の上位ビット出力に基づいて上記
複数個の楽音チャンネルに生成された楽音情報を夫々割
り当てて出力する処理手段とを備えたことを特徴とす
る。

【０００８】また、本発明は、複数チャンネル分の楽音
情報を入力する楽音情報入力手段と、基準クロック信号
を出力するクロック発生手段と、１チャンネル分の楽音
処理のためのプログラムが記憶された記憶手段と、この
記憶手段に記憶されるプログラムを上記クロック発生手
段からのクロック信号をカウントしてその複数ビットの
カウントのうちの下位ビット出力に基づいて順次読み出
すとともに上位ビット出力にてチャンネルを指定する読
出し手段と、複数の楽音チャンネルを有しこの読出し手
段にて読み出されたプログラムにより上記楽音情報入力
手段から入力される楽音情報に基づいて楽音情報を処理
するとともにこの読み出し手段の上位ビット出力に基づ
いて上記複数個の楽音チャンネルに処理された楽音情報
を夫々割り当てて出力する処理手段と、を備えたことを
特徴とする。

【０００９】さらに本発明は、複数チャンネル分の情報
を入力する情報入力手段と、基準クロック信号を出力す
るクロック発生手段と、１チャンネル分の処理プログラ
ムが記憶された記憶手段と、この記憶手段に記憶される
処理プログラムを上記クロック発生手段からのクロック
信号をカウントしてその複数ビットのカウント出力のう
ちの下位ビット出力に基づいて順次読み出すとともに上
位ビット出力にてチャンネルを指定する読出し手段と、
複数のチャンネルを有し、この読出し手段にて読み出さ
れたプログラムに基づいて各チャンネル毎に上記情報入
力手段から入力される情報を処理するとともにこの読出
し手段の上位ビット出力に基づいて上記複数個のチャン
ネルに対応して処理された情報を夫々割り当てて出力す
る処理手段と、を備えたことを特徴とする。

【００１０】

【作用】この構成によれば、記憶手段には、１チャンネ
ル分の楽音生成又は情報処理のためのプログラムのみが
記憶されているものとすると、上位ビットと下位ビット
に区画された読み出し手段によってクロック信号をカウ
ントしてその複数ビットのカウント出力のうちの下位ビ
ット出力に基づいて記憶手段からマイクロプログラムが
順次読み出されるとともに上位ビット出力にてチャンネ
ルが指定され、この読み出し手段にて読み出されたプロ
グラムにより楽音情報あるいはプログラムに対応して処
理された情報を生成するとともにさらにカウントが行な
われるとこの読み出し手段の上位ビット出力が変化して
他のチャンネルが指定されることになり、これに基づい
て複数個のチャンネルに生成又は処理された情報が夫々
割り当てて出力される。

【００１１】従って、記憶手段に記憶された１チャンネ
ル分のマイクロプログラムによって複数チャンネル分の
演算制御が実行され、記憶手段に記憶されるマイクロプ
ログラム領域が小さくて済み、プログラムカウンタ及び
その周辺の論理回路等が不要になる。

【００１２】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１〜図５は本発明を楽音波形として８チャンネ
ルののこぎり波を発生する装置に適用した第１実施例を
示す図である。

【００１３】先ず、構成を説明する。図１は信号処理装
置１の全体構成を示す図である。この図において、１１
はクロックφを受けて動作するベーシックカウンタ（Ｂ
Ｃ）であり、ベーシックカウンタ（ＢＣ）１１はマイク
ロプログラムＲＯＭ１２に記憶されたプログラムデータ
を読み出すためのアドレスカウンタとなる下位ビットＢ
ＣL （ビット数は１）と並列動作可能なデータメモリＦ
ＲＡＭ１３、ＳＲＡＭ１４に記憶されたデータを読み出
すためのアドレスカウンタとなる上位ビットＢＬu （ビ
ット数は３）との２区画に分割されて構成されている。
マイクロプログラムＲＯＭ１２は後述する演算素子ＡＬ
Ｕ１９において実行される演算命令を記憶しており、マ
イクロプログラムＲＯＭ１２はベーシックカウンタ（Ｂ
Ｃ）の下位ビットＢＣL からアドレスデータが送出され
ると、そのアドレスデータに基づくオペレーションデー
タＯＰをＡＬＵ１９に出力するとともに、出力結果の転
送先を示すデータＷをインストラクションデコーダ（Ｄ
ＥＣ）１５に出力し、また、データメモリＦＲＡＭ１
３、ＳＲＡＭ１４に所定のデータを出力する。インスト
ラクションデコーダ（ＤＥＣ）１５にはマイクロプログ
ラムＲＯＭ１２からのデータＷが入力されるとともにク
ロックφ₃ （図５参照）、キャリーCarry が入力され、
デコーダ（ＤＥＣ）１５はこれらの信号をデコードして
タイミング信号ＣＬＫＯ、ＷＳとして出力する。インス
トラクションデコーダ（ＤＥＣ）１５の具体的な回路構
成は図２で述べる。上記ＦＲＡＭ１２の入力側にはＣＰ
Ｕからのセレクト信号によってアドレスを選択するアド
レスセレクタ１６が設けられており、ＦＲＡＭ１２には
このアドレスセレクタ１６を介して所定のＦＲＡＭアド
レスデータ、ベーシックカウンタ（ＢＣ）の上位ビット
ＢＣu 出力及びマイクロプログラムＲＯＭ１２出力が入
力されるとともに、アドレスＷＦ及びデータDataが入力
される。ＦＲＡＭ１３の出力ＯＵＴF はレジスタ１７を
介してＡＬＵ１９に入力され、ＳＲＡＭ１４の出力ＯＵ
ＴS はレジスタ１８を介してＡＬＵ１９に入力される。
上記レジスタ１７、１８はクロックφ₁ （図５参照）を
受けて動作する。ＡＬＵ１９はマイクロプログラムＲＯ
Ｍ１２からフェッチされたオペレーションデータＯＰに
従ってＦＲＡＭ１３からの出力ＯＵＴF 、ＳＲＡＭ１４
からの出力ＯＵＴS を基に演算処理しその演算出力をク
ロックφ₂ で動作するレジスタ２０を介して出力用レジ
スタ２１に出力するとともに、キャリーCarry 出力をレ
ジスタ２２に出力する。出力用レジスタ２１はクロック
（出力タイミング信号）ＣＬＫＯを受けて、レジスタ２
２はクロックφを受けて動作する。

【００１４】図２はインストラクションデコーダ（ＤＥ
Ｃ）１５の回路構成図である。この図において、インス
トラクションデコーダ（ＤＥＣ）１５は、ＡＮＤゲート
３１、３２、３３及びＯＲゲート３４からなり、ＡＮＤ
ゲート３１、３２、３３にはマイクロプログラムＲＯＭ
１２から出力結果の転送先を示すマイクロプログラムデ
ータＷの上位ビット、下位ビット（図３参照）及び図５
に示す３番目のクロックφ3 が入力されるとともに、更
にＡＮＤゲート３３にはレジスタ２２からのキャリーCa
rry 出力が入力されている。また、上記Ｗの上位ビット
はＡＮＤゲート３２に反転入力され、Ｗの下位ビットは
ＡＮＤゲート３１に反転入力されている。ＡＮＤゲート
３１からは上記出力用レジスタ２１を動作させる出力タ
イミング信号ＣＬＫＯ（図５参照）が出力され、ＡＮＤ
ゲート３２及びＡＮＤゲート３３のＯＲ論理をとるＯＲ
ゲート３４からはＳＲＡＭ１４に演算結果の書き込み動
作をさせる書き込みタイミング信号ＷＳが（図５参照）
出力される。

【００１５】次に、本実施例の動作を説明する。図３、
図４はマイクロプログラム命令を示す図であり、１ステ
ップの命令を示している。この図に示すように１命令は
データＲＡＭフェッチ（ステージ１）、演算出力フェッ
チ（ステージ２）、演算出力送出（ステージ３）の３ス
テージから形成されている。具体的には、データＲＡＭ
フェッチとして上位ビットからＦＲＡＭ１３のアドレス
Ｆ０〜Ｆ８（３ビット）、ＳＲＡＭ１４のアドレスＳ０
〜Ｓ８（３ビット）が形成される。また、演算出力フェ
ッチとしてＡＬＵ１９で実行させるオペレーション命令
ＯＰが形成され、００のときはＦＲＡＭ１３のアドレス
データとＳＲＡＭ１４のアドレスデータを加算するＦ＋
Ｓが，０１のときはＦＲＡＭ１３のデータからＳＲＡＭ
１４のデータを減算するＦ−Ｓが、１０のときはＦＲＡ
Ｍ１３のデータをそのまま出力し、１１のときはＳＲＡ
Ｍ１４のデータをそのまま出力する。また、演算出力送
出としてＡＬＵ１９で得られた演算結果の転送先が設定
され、００のときはＮｏオペレーション（何も実行しな
い）、０１のときはＳＲＡＭ１４に書き込み、１０のと
きは書き込みをＯＦＦ（すなわち、出力用レジスタ２１
に書き込み）、１１のときはキャリーCarry が１であれ
ばＳＲＡＭ１４に、０であればＦＲＡＭ１３に書き込み
を指示する。例えば、図４に示すように１ステップ目の
命令が“００００００００１０”のときはＡＬＵ１９の
オペレーションＯＰが００、出力結果の転送先Ｗが１０
であるからＦＲＡＭ１３とＳＲＡＭ１４の内容を加算し
たものを出力用レジスタ２１に転送し、２ステップ目の
命令が“０００００００００１”のときはＡＬＵ１９の
オペレーションＯＰが００、出力結果の転送先Ｗが０１
であるからＦＲＡＭ１３とＳＲＡＭ１４の内容を加算し
たものをＳＲＡＭ１４に転送することを表している。こ
れをインストラクションデコーダ（ＤＥＣ）１５側から
みると、図２に示すようにマイクロプログラムＲＯＭ１
２からの送出されたマイクロプログラム命令の転送先Ｗ
の上位ビット、下位ビットとも００のときにはＡＮＤゲ
ート３１、３２を両方共閉じてクロックＣＬＫＯは出力
されずノーオペレーションとなり、また、Ｗの上位ビッ
トが０、下位ビットが１のときはＡＮＤゲート３２のみ
開いてφ₃ によりＳＲＡＭ１４に書き込みタイミング信
号ＷＳが出力される。また、Ｗの上位ビットが１、下位
ビットが０のときはＡＮＤゲート３１のみが開いてφ₃
により出力用レジスタ２１に出力タイミング信号ＣＬＫ
Ｏが出力される。また、Ｗの上位ビット、下位ビットと
も１１のときにはＡＮＤゲート３３のみ開いてキャリー
Carry出力によりその出力が１の場合にＳＲＡＭ１４に
書き込みタイミング信号が出力される。

【００１６】また、楽音１チャンネル分に相当する１チ
ャンネルは図３に示した１ステップの命令２つの２ステ
ップで構成されており、その１ステップがＯＵＴ＝Ｆ０
＋Ｓ０、２ステップがＳ０＝Ｆ０＋Ｓ０である。

【００１７】図５はのこぎり波発生装置１のタイミング
チャートである。

【００１８】図５において、前述したように１チャンネ
ルは１ステップＯＵＴ＝Ｆ０＋Ｓ０と２ステップＳ０＝
Ｆ０＋Ｓ０により構成されていて、各ステップは同図に
示すクロックφ、φ₁ 、φ₂ 、φ₃ により動作する。す
なわち、１番目のクロックφ₁ ＝ＣＬＫＦＳでデータメ
モリＲＡＭ１３、ＳＲＡＭ１４からアドレスが読み出さ
れ、２番目のクロックφ₂ ＝ＣＬＫＯＰでＡＬＵ１９に
よる演算結果がレジスタ２０に格納される。また、３番
目のクロックφ₃ で図２に示したインストラクションデ
コーダ（ＤＥＣ）１５によりクロックＷＳ、クロックＣ
ＬＫＯが生成され、ＳＲＡＭ１４、出力用レジスタ２１
はこれを受けて演算結果をＳＲＡＭ１４に書き込む、あ
るいは出力ＯＵＴとして外部に出力する。この場合、Ｓ
ＲＡＭ１４に演算結果を書き込むための書き込みタイミ
ング信号ＷＳは２ステップ目のφ₃ で生成されて１チャ
ンネルの演算結果が求められる。このようにして、クロ
ックφ₁ 、φ₂ 、φ₃ の３つのサイクルで１ステップの
命令が終了し、次のステップはクロックφにより開始さ
れる。

【００１９】なお、図５中のベーシックカウンタ（Ｂ
Ｃ）として示される数字００、０１、・・・・は１６ビ
ット表現で表されたものであり、その上位ビットＢＣu
は８ビット表現、下位ビットＢＣL は２ビット表現で表
されている。

【００２０】次に、図５のタイミングチャートを参照し
ながら動作例を述べる。前述したように、１チャンネル
はステップ（２命令）で構成されマイクロプログラムの
１命令はデータＲＡＭフェッチ（ステップ１）、演算出
力フェッチ（ステップ２）、演算出力送出（ステップ
３）の３ステージから構成されている。

【００２１】《ステップ１（ＢＣL ＝０）》ベーシック
カウンタ（ＢＣ）１１の下位ビットＢＣL によりマイク
ロプログラムＲＯＭ１２がアドレス指定されてステップ
１の命令が読み出される（ＯＵＴ＝Ｆ０＋Ｓ０）。この
命令の意味は、ＦＲＡＭ１３のＦ０アドレスの内容とＳ
ＲＡＭ１４のＳ０アドレスの内容を加算して、その結果
を出力レジスタ２１に出力するということである。

【００２２】ステージ１：（データＲＡＭフェッチ）マイクロプログラムＲＯＭ１２から送出されたＦＲＡＭ
１３、ＳＲＡＭ１４のアドレスがそれぞれのＲＡＭ１
３、１４の下位アドレスとなる。上位アドレスには、Ｂ
Ｃu （最初は０）が入力されているので、ＲＡＭ１３，
１４の次段のレジスタ１７、１８には、それぞれ、Ｆ０（ＣＨ０）・・・・チャンネル０のＦ０の内容Ｓ０（ＣＨ０）・・・・チャンネル０のＳ０の内容がラッチされる。

【００２３】ステージ２：（演算出力フェッチ）マイクロプログラムＲＯＭ１２から送出されたマイクロ
プログラム命令のＯＰ部分により、ＡＬＵ１９の演算内
容が指定され（この場合は、加算命令）、出力結果Ｆ０
＋Ｓ０が、出力レジスタ２０にラッチされる。

【００２４】ステージ３：（演算出力送出）マイクロプログラムＲＯＭ１２のＷ部分により、演算結
果の送出先が決定され、送出先に対応したクロックＣＬ
ＫＯ又はＷＳデコーダ（ＤＥＣ）１５から送出され、演
算結果はこのステップ１では出力レジスタ２１にラッチ
される。

【００２５】《ステップ２（ＢＣL ＝１）》ステップ２
は前記ステップ１と同様であるが、命令の内容はＳ０：
＝Ｆ０＋Ｓ０である。この命令の意味はＦ０とＳ０の内
容を加算し、Ｓ０に書き込むということである。

【００２６】ステージ１、ステージ２は、前記ステップ
１と全く等しい動作を行なう。ステージ２においては、
前記ステップ１では出力レジスタ２１にデータが送出さ
れたが、ステップ２では、ＳＲＡＭ１４への書き込み信
号ＷＳが発生され、加算結果がＳ０に書き込まれる。

【００２７】以上のようにチャンネル０のタイミング
（ＢＣu ＝０）では、毎回、Ｓ０の内容がＦ０ずつ加算
された出力がＯＵＴに出力されるので、図５に示すよう
にＦ０の内容によりピッチの決まるのこぎり波が発生さ
れる。このようにしてチャンネル０の演算が終わるとＢ
Ｃu ＝１となってチャンネル１の演算が始まる。

【００２８】ここではデータビット上は４ビット（最大
値＝１６）であり、Ｆ０の内容に従ってチャンネル０で
は１つずつ加算され、チャンネル１では２つずつ加算さ
れ、チャンネル２では３つずつ加算され、以下同様にし
て７チャンネルでは８つずつ加算される。このようにし
てチャンネルが０以外の場合でも、マイクロプログラム
は共通であるから、それぞれのタイミングにおいてそれ
ぞれのＦ０に対応したピッチののこぎり波が発生するこ
ととなる。すなわち、各チャンネル毎に異なった内容を
Ｆ０に書き込むことによって、１チャンネル分のマイク
ロプログラムを使用するのみで各チャンネル毎にピッチ
の異なるのこぎり波を発生させることができる。

【００２９】図７は、本発明の第２実施例を示すもので
あり、入力する波形データを真空管アンプを介した場合
と同様な信号を得る、いわゆる効果付加装置に適用した
場合の実施例を示す全体構成図である。

【００３０】ここにおいて、図１から図６に示した第１
実施例と同一構成のものは同一番号を付して説明を省略
する。

【００３１】この図において特徴的なことは、乗算処理
を行うための乗算回路２５が設けられたことである。

【００３２】この乗算回路２５の出力はクロックφ₆ で
ラッチされる出力用レジスタ２６に供給され、この出力
用レジスタ２６の出力ＭＵＬは、レジスタ１８の出力と
ともにセレクタ２７を介してＡＬＵ１９の一方の入力に
入力される。

【００３３】一方乗算回路２５には、クロックφ₄ によ
ってその入力信号をラッチするレジスタ２８及びクロッ
クφ₅ によってその入力信号をラッチするレジスタ２９
からの出力が供給されている。このレジスタ２８にはセ
レクタ３０の出力が入力され、このセレクタ３０にはＦ
ＲＡＭ１３の出力ＯＵＴF 、ＳＲＡＭ１４の出力ＯＵＴ
S 及び出力用レジスタ２０の出力ＯＵＴA が入力されて
いる。また、レジスタ２９にはセレクタ３１の出力が入
力され、このセレクタ３１にはＦＲＡＭ１３の出力ＯＵ
ＴF 、ＳＲＡＭ１４の出力ＯＵＴS 及び出力用レジスタ
２６の出力ＭＵＬが入力されている。

【００３４】ここにおいて、セレクタ２７、３０及び３
１はマイクロプログラムＲＯＭ１２からのデータＷに基
づいて出力されるインストラクションデコーダ（ＤＥ
Ｃ）３２からの出力信号に基づいて入力されている信号
のいずれかひとつを選択して出力するように構成されて
いる。またレジスタ２８及び２９に供給されるクロック
φ4 、出力用レジスタ２６に供給されるクロックφ₅ も
インストラクションデコーダ（ＤＥＣ）３２からの出力
に基づいて発生される。またＡＬＵ１９は加減算の演算
の他に信号ＯＰによってレジスタ１８のデータをレジス
タ２０に出力するモードを有している。

【００３５】図８は、この信号処理装置で行なわれる１
チャンネル分の演算処理を演算記号を用いて表わした回
路図である。そして図９〜図１４はこの演算処理によっ
て発生する信号の波形図である。図９〜図１４に示す波
形信号（データ）の値は、例えば１６ビットのデータで
あるが、便宜上１０進値で表わし、ダイナミックレンジ
の上限、下限は夫々「＋１」、「−１」とする。

【００３６】図８のブロック図において、乗算器４０
は、デジタル化された１６ビットの入力信号ａ（上限が
「＋１」、下限が「−１」の波形信号ａ、）に「０．
５」を乗算する。これにより楽音信号ａの値（振幅）が
１／２に縮小されて、最大値が「＋０．５」、最小値が
「−０．５」となった波形信号ｂとなって出力される
（図９、図１０参照）。

【００３７】加算器４１は、乗算器４０から出力される
波形信号ｂに、ＦＲＡＭ１３から入力する所定のオフセ
ット値、例えば「０．５」を加える。これにより、上述
の振幅が１／２に縮小された波形信号ｂが、最大値「＋
１」、最小値「０」である「０」またはプラスの値のみ
を取る波形信号ｃとなって出力される。（図１０、図１
１参照）。

【００３８】乗算器４２は、加算器４１から出力される
波形信号ｃを２乗（入力データ×入力データ）し、演算
結果の上位１６ビットを出力する乗算器である。この２
乗演算処理により、上述のごとく波形信号ｃは「＋１」
〜「０」として全ての値が「０」またはプラスの値を取
るように変調されているため、波形データの値が２乗に
よって、「１」は「１」、「０」は「０」であるが、他
の値は「１」から離れて「０」に近づくに伴い、例えば
値「０．５」が値「０．２５」と変調されるように大幅
に小さくなっていく波形信号、すなわち、波形の前半は
上下に伸張し、後半が上下から圧縮された形の波形信号
ｄとなって出力される（図１１、図１２参照）。

【００３９】減算器４３は、乗算器４２から出力される
波形信号ｄに対して、ＦＲＡＭ１３から入力する所定の
オフセット値、例えば「０．５」を減算する。これによ
り、波形信号ｄは、前方凸部がプラス、後方凹部がマイ
ナスの波形信号ｅとなって出力される（図１２、図１３
参照）。上記のように、減算する際のオフセット値と、
加算する際のオフセット値とに同一の値を用いれば、上
記波形信号ｅが、この場合であれば、最大値が「＋０．
５」、最小値が「−０．５」となって、加算器４１で変
調される前の波形信号ｂの上限、下限と同じ値をとるよ
うになる。

【００４０】乗算器４４は、減算器４３から出力される
波形信号ｅに「２」を乗算する。これにより、上記波形
信号ｅは値が２倍となり、入力波形信号ａと同じダイナ
ミックレンジ「＋１」〜「−１」を有する波形信号ｆと
なって出力される（図１３、図１４参照）。

【００４１】上述のようにして、例えば図９に示す入力
正弦波形データが、図１４に示すように前半部が伸張し
た（ピッチに対して振幅比が大きい、すなわち鋭い曲線
を描く）形となり、後半部が圧縮された（ピッチに対し
て振幅比が小さい、すなわち緩やかな曲線を描く）形の
真空管効果が付加された波形データとなって出力され
る。

【００４２】図１５は、図７に示す構成によって図８に
示す演算処理を行なわせる場合のフローチャートであ
る。まず、ステップＳ１でＦＲＡＭ１３から係数（０．
５）を読み出してレジスタ２８にラッチするとともに、
ステップＳ２において、ＦＲＡＭ１３に記憶されている
入力波形データをレジスタ２９にラッチする。そしてこ
のレジスタ２８及び２９の内容を乗算回路２５で乗算し
てレジスタ２６にその結果をラッチする（ステップＳ
３）。これは図８の乗算器４０の動作に対応する。この
あと再びＦＲＡＭ１３からの係数（０．５）をレジスタ
１７にラッチし（ステップＳ４）、このレジスタ１７の
出力とセレクタ２７を介したレジスタ２６の出力とをＡ
ＬＵ１９で加算して、その結果をレジスタ２０にラッチ
する（ステップＳ５）。これは図８の加算器４１の動作
に対応する。

【００４３】このレジスタ２０の出力は、ＳＲＡＭ１４
にいったん記憶し（ステップＳ６）、次のステップＳ７
で再びこの出力値を読み出してレジスタ２８及び２９に
ラッチする。このレジスタ２８及び２９の出力は乗算回
路２５によって乗算され、その演算結果をレジスタ２６
にラッチする（ステップＳ８）。これは図８の乗算器４
２の動作に対応する。

【００４４】このあと再びＦＲＡＭ１３から係数（０．
５）を読み出してレジスタ１７にラッチする（ステップ
Ｓ９）。そして前述のレジスタ２６の内容からレジスタ
１７の内容をＡＬＵ１９によって減算し、その結果をレ
ジスタ２０にラッチする（ステップＳ１０）。これは図
８の減算器４３の動作に対応する。

【００４５】次にＦＲＡＭ１３から係数（２０）を読み
出してレジスタ２９に出力するとともに、レジスタ２０
の内容をレジスタ２８にラッチする（ステップＳ１
１）。そしてこのレジスタ２８及び２９の内容を乗算回
路２５によって乗算し、その乗算結果をレジスタ２６に
ラッチする（ステップＳ１２）。これは図８の乗算器４
４の動作に対応する。

【００４６】このレジスタ２６の内容はセレクタ２７及
びＡＬＵ１９を介してレジスタ２０にそのままラッチさ
れ（ステップＳ１３）、このレジスタ２０の内容はイン
ストラクションデコーダ（ＤＥＣ）３２のＣＬＫＯで出
力用レジスタ２１にラッチされて出力される（ステップ
Ｓ１４）。

【００４７】以上の動作により、１チャンネル分の波形
データの演算処理が行なわれ、この動作を各チャンネル
毎に行う。このときＦＲＡＭ１３から読み出される係数
は各チャンネル毎に予め指定された領域にあるものをベ
ーシックカウンタ（ＢＣ）１１の上位ビットとマイクロ
プログラムＲＯＭ１２からのデータによって選択された
ものとなる。

【００４８】このようにして、時分割で入力される多チ
ャンネルの波形データは、順次に演算処理されて出力す
るようになる。

【００４９】以上述べたように、第１及び第２実施例で
は１チャンネル分の処理プログラムが記憶された信号処
理装置１２と、このＲＯＭ１２に記憶されるマイクロプ
ログラムをクロック信号φをカウントしてその複数ビッ
トのカウント出力のうちの下位ビットＢＣL 出力に基づ
いて順次読み出すとともに上位ビットＢＣu 出力にてチ
ャンネルを指定するベーシックカウンタ（ＢＣ）１１と
を設けている。すなわち、上記実施例では、制御の流れ
を形成するという意味でのプログラムの記憶カウンタは
削除し、一定のスピードでカウントアップするベーシッ
クカウンタ（ＢＣ）１１により、マイクロプログラムを
順次読み出すこととしている。そして、ベーシックカウ
ンタ（ＢＣ）１１にて読み出されたマイクロプログラム
により入力された信号データに基づいて処理を行うとと
もにベーシックカウンタ（ＢＣ）１１の上位ビットＢＣ
u 出力に基づいて複数個のチャンネルに処理された信号
データを夫々割り当てて出力するようにしているので、
１チャンネル分のマイクロプログラムによって複数チャ
ンネル分の演算制御を行なうことが可能になり、マイク
ロプログラム領域の記憶が小さくて済み、プログラムカ
ウンタ及びその周辺の論理を不用にすることができる。
その結果、ＬＳＩ設計を容易化することができ、ＬＳＩ
をより集積化することができる。

【００５０】なお、第１実施例では本発明に係る信号処
理装置を楽音波形としてののこぎり波を発生する装置に
適用した例であり、第２実施例では入力信号に効果を付
与するエフェクタに適用した例であるが、もちろんこれ
には限定されない。上述した信号処理が実現されるもの
であればのこぎり波発生装置以外のすべての信号処理装
置、例えば、電子楽器の音源やさらに別の効果を付与す
るエフェクタ、オーディオシステム等、さらには時分割
でデータを送る通信機器においても適用可能であること
は言うまでもない。

【００５１】また、本実施例ではチャンネルが８の装置
に適用した例であるが、他のチャンネル数でもよいこと
は勿論である。

【００５２】また、上記信号処理装置１１内部のデコー
ダ１５、演算機器やレジスタ等の部材の数、種類などは
前述した実施例に限られるものではないことは言うまで
もない。

【００５３】

【発明の効果】請求項１記載の発明によれば、記憶手段
には１楽音チャンネル分の楽音生成用のプログラムのみ
が記憶され、このプログラムを読み出し手段の下位ビッ
トの出力に基づいて読み出し、上位ビットで楽音チャン
ネルが指定することにより、複数個の楽音チャンネルに
演奏情報に基づいた夫々楽音情報が生成できる。このた
め従来のようにチャンネル個数分のプログラムが必要な
くなり、プログラム記憶領域が小さくて済み、かつ周辺
の論理回路が不要となる。

【００５４】また請求項２記載の発明も同様に、複数の
楽音チャンネルに夫々楽音情報を生成するためのプログ
ラムが１チャンネル分だけ第１の記憶手段に記憶されて
いるだけでよく、プログラム記憶領域が小さくて済み、
周辺の論理回路も不要となる。

【００５５】さらに請求項３記載の発明も同様に、複数
のチャンネルに処理情報を生成するためのプログラムが
１チャンネル分だけ記憶されているだけでよく、プログ
ラム記憶領域が少なくて済み、かつ周辺の論理回路も不
要になる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係る信号処理装置の全体
構成図。

【図２】図１のデコーダの回路構成図。

【図３】マイクロプログラム命令１ステップの形態を示
す命令形態図。

【図４】マイクロプログラムの命令の例を示す説明図。

【図５】図１の信号処理装置の動作を示すタイミングチ
ャート図。

【図６】図１の信号処理装置の出力形態図。

【図７】本発明の第２実施例に係る信号処理装置の全体
構成図。

【図８】図７の信号処理装置の動作を演算素子を用いて
表した場合のブロック図。

【図９】図８のブロック図の信号波形図。

【図１０】図８のブロック図の信号波形図。

【図１１】図８のブロック図の信号波形図。

【図１２】図８のブロック図の信号波形図。

【図１３】図８のブロック図の信号波形図。

【図１４】図８のブロック図の信号波形図。

【図１５】図８の処理動作を行なわせるためのフローチ
ャート図。

【符号の説明】

１１・・・ベーシックカウンタ１２・・・マイクロプログラムＲＯＭ１３・・・ＦＲＡＭ１４・・・ＳＲＡＭ１５・・・インストラクションデコーダ１９・・・ＡＬＵ２５・・・ＡＬＵ３２・・・インストラクションデコーダ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G10H 1/00 - 7/12

Claims

(57)【特許請求の範囲】

【請求項１】複数楽音チャンネル分の演奏情報を入力す
る演奏情報入力手段と、基準クロック信号を出力するク
ロック発生手段と、１楽音チャンネル分の楽音生成のた
めのプログラムが記憶された記憶手段と、この記憶手段
に記憶されるプログラムを上記クロック発生手段からの
クロック信号をカウントしてその複数ビットのカウント
出力のうちの下位ビット出力に基づいて順次読み出すと
ともに上位ビット出力にて楽音チャンネルを指定する読
出し手段と、複数の楽音チャンネルを有し、この読出し
手段にて読み出されたプログラムにより各楽音チャンネ
ル毎に上記演奏情報入力手段から入力される演奏情報に
基づいて楽音情報を生成するとともにこの読み出し手段
の上位ビット出力に基づいて上記複数個の楽音チャンネ
ルに生成された楽音情報を夫々割り当てて出力する処理
手段と、を有する信号処理装置。
【請求項２】上記処理手段は、上記演奏情報を一時記憶
するとともに、上記読出し手段の上位ビット出力と上記
記憶手段からのプログラムに基づいて所望の演奏情報を
出力する第１の記憶手段と、第２の記憶手段と、上記プ
ログラムに基づいて第１の記憶手段からの演奏情報と上
記第２の記憶手段に記憶された内容とを演算する演算手
段と、この演算手段からの演算結果と上記プログラムと
に基づいて、この演算結果をそのまま外部に出力させる
かあるいは上記第２の記憶手段に記憶させるかを切り替
える切替え手段と、を有する請求項１記載の信号処理装
置。
【請求項３】複数チャンネル分の楽音情報を入力する楽
音情報入力手段と、基準クロック信号を出力するクロッ
ク発生手段と、１チャンネル分の楽音処理のためのプロ
グラムが記憶された記憶手段と、この記憶手段に記憶さ
れるプログラムを上記クロック発生手段からのクロック
信号をカウントしてその複数ビットのカウント出力のう
ちの下位ビット出力に基づいて順次読み出すとともに上
位ビット出力にてチャンネルを指定する読出し手段と、
複数のチャンネルを有し、この読出し手段にて読み出さ
れたプログラムにより各チャンネル毎に上記楽音情報入
力手段から入力される楽音情報に基づいて楽音情報を処
理するとともにこの読み出し手段の上位ビット出力に基
づいて上記複数個のチャンネルに処理された楽音情報を
夫々割り当てて出力する処理手段と、を有する信号処理
装置。
【請求項４】上記処理手段は、上記演奏情報を一時記憶
するとともに、上記読出し手段の上位ビット出力と上記
記憶手段からのプログラムに基づいて所望の演奏情報を
出力する第１の記憶手段と、第２の記憶手段と、上記プ
ログラムに基づいて上記第１の記憶手段からの演奏情報
と上記第２の記憶手段に記憶された内容とを演算する演
算手段と、この演算手段からの演算結果と上記プログラ
ムに基づいて、この演算結果をそのまま外部に出力させ
るかあるいは上記第２の記憶手段に記憶させるかを切り
替える切替え手段と、を有する請求項３記載の信号処理
装置。
【請求項５】複数チャンネル分の情報を入力する情報入
力手段と、基準クロック信号を出力するクロック発生手
段と、１チャンネル分の処理プログラムが記憶された記
憶手段と、この記憶手段に記憶される処理プログラムを
上記クロック発生手段からのクロック信号をカウントし
てその複数ビットのカウント出力のうちの下位ビット出
力に基づいて順次読み出すとともに上位ビット出力にて
チャンネルを指定する読出し手段と、複数のチャンネル
を有し、この読出し手段にて読み出されたプログラムに
基づいて各チャンネル毎に上記情報入力手段から入力さ
れる情報を処理するとともにこの読み出し手段の上位ビ
ット出力に基づいて上記複数個のチャンネルに対応して
処理された情報を夫々割り当てて出力する処理手段と、
を有する信号処理装置。
【請求項６】上記処理手段は、上記入力された情報を一
時記憶するとともに、上記読出し手段の上位ビット出力
と上記記憶手段からのプログラムに基づいて所望の情報
を出力する第１の記憶手段と、第２の記憶手段と、上記
プログラムに基づいて上記第１の記憶手段からの情報と
上記第２の記憶手段に記憶された内容とを演算する演算
手段と、この演算手段からの演算結果と上記プログラム
とに基づいて、この演算結果をそのまま外部に出力させ
るかあるいは上記第２の記憶手段に記憶させるかを切り
替える切替え手段と、を有する請求項５記載の信号処理
装置。