JPH03204695A

JPH03204695A - 楽音合成装置

Info

Publication number: JPH03204695A
Application number: JP2000070A
Authority: JP
Inventors: Satoshi Miyata; 宮田　悟志; Eisaku Okamoto; 岡本　栄作; Yasunao Abe; 阿部　泰直
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1990-01-05
Filing date: 1990-01-05
Publication date: 1991-09-06
Anticipated expiration: 2012-04-30
Also published as: JP2605903B2; US5200565A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、電子楽器等に使用する楽音合成装置に関す
る。

［従来技術］従来、電子楽器に使用する音源システムにおいては、マ
イクロコンピュータ等（以下、ＣＰＵという）で制御さ
れる種々の楽音合成装置あるいは回路が用いられている
が、その代表的な方式としては、大きく分けて ■すべての楽音制御パラメータをＣＰＵから与える方式
。換言すれば、各種楽音パラメータがＣＰＵ中心で管理
される方式、 ■ＣＰＵは楽音のピッチの指定や、楽音の発生開始と終
了など、リアルタイムな演奏などの指示を与えるのみで
、楽音の性質を決めるようなパラメータは、楽音信号発
生部（音源）側に接続されたパラメータメモリ（楽音メ
モリ）にあり、その読出し管理は音源側で行なう方式、などがある。■の方式によれば、ＣＰＵおよびソフトウ
ェアで楽音パラメータに各種演算処理を加えたりしなが
らの楽音制御が容易で、自由度の高い楽音発生システム
の構成が可能である。また、■の方式によれば、現実の
ＣＰＵの能力に見合ったシステムを組むことができ、製
作コストを抑えることも容易である。

［発明が解決しようとする課題］しかしながら、上記■の方式を用いた場合、自由度が高
い反面、ＣＰＵの処理速度、音源とｃｐＵの同期化など
がネックになり、製作コストが非常に高価なものになり
易いという問題がある。また、上記■の方式においては
、楽音パラメータ設定の自由度が低いという問題がある
。

この発明の目的は、このような従来技術の問題点に鑑み
、ＣＰＵに過度の負担がかからず、かつ自由度の高い楽
音合成装置を提供することにある。

［課題を解決するための手段］上記目的を達成するためこの発明の楽音合成装置は、主
に楽音の性質を決めるようなパラメータを記憶する手段
と、楽音のピッチ、発生開始および終了を含む主にリア
ルタイムな楽音情報を出力するとともに前記記憶手段に
アクセス可能な情報処理手段と、前記記憶手段をアクセ
スし、それによって得られた情報および情報処理手段の
出力に基づき楽音信号を発生する手段と、前記情報処理
手段の指令に基づき前記記憶手段に対するアクセスを情
報処理手段からのアクセスに一時的に切り換える手段と
、前記情報処理手段の出力に基づき前記情報処理手段に
よる前記記憶手段へのアクセス時のアドレスを設定する
手段と、前記情報処理手段の出力に基づき、前記アドレ
ス設定手段によって設定されたアドレス値を、所定値だ
けインクリメントする手段とを備える。

前記アドレス設定手段は読出しアドレスと書込みアドレ
スを独立に設定するものであり、前記イクリメント手段
は前記アドレス設定手段によって設定された読出しアド
レス値と書込みアドレス値を独立にインクリメントする
ものであることが好ましい。

［作用コこの構成において、マイクロコンピュータ等の情報処理
手段（以下、車にｃｐｕという）は操作されたキーボー
ド等に基つき、リアルタイムにピッチやリズム等の楽音
パラメータを生成して楽音発生手段に出力し、そして楽
音発生手段はそのＣＰＵからの出力と記憶手段から読出
したデータとに基づいて楽音信号を生成し出力するが、
記憶手段に対するアクセスをＣＰＵ側に切換えることが
可能であるため、ＣＰＵは必要に応じて記憶手段をアク
セスして、楽音の性質を決めるようなデータを読み込み
、これに適宜加工を加えて再度記憶手段へ書き込みある
いは楽音信号発生手段へ出力し、これによって自由度の
高い楽音信号の発生が行なわれる。

また、記憶手段に記憶されている波形や楽音パラメータ
へのアクセスに際しては、隣接するデータ、すなわち連
続したアドレスにあるデータを順次読み出す場合が多い
のであるが、そのようなデータを扱う場合は、まず先頭
アドレスをアドレス設定手段によって設定し、以後は、
このアドレス値を情報処理手段の指示に基づき所要回数
インクリメントしながら読み書きする。これにより、ビ
ット長の多いアドレスデータをアクセスの度に更新して
与えるような面倒な操作なしに、連続したアドレスのデ
ータの読み書きが行なわれる。したがって、ＣＰＵに過
度の負担がかからず、処理時間の点における悪影響なく
ｃｐｕからのアクセスが行なわれる。

また、ＣＰＵからのアクセス時の読出しアドレスと書込
みアドレスを独立に設定しインクリメントできるように
したため、楽音波形データなど連続的に順次読み書きす
ることの多いデータのアクセスも敏速に行なわれる。

［実施例コ以下、図面を用いてこの発明の詳細な説明する。

第１図は、この発明の一実施例に係る楽音合成装置の回
路図である。

同図において、１は主に楽音の性質を決めるような波形
や楽音パラメータを記憶している楽音メモリ、２は楽音
のピッチ、発生開始および終了を含む主にリアルタイム
な楽音情報を出力するＣＰＵ、３は楽音メモリ１および
ＣＰＵ２の出力に基づき楽音信号を発生する楽音波形発
生部である。

本実施例においては楽音メモリ１のデータは８ビツト、
アドレスは２４ビツトの構成である。

ＣＰＵ２のデータバスは８ビツト、アドレスバスは１６
ビツト構成である。

ＬＴｌはＣＰＬＪ２から書き込まれたデータを一時言己
憶するラッチ、ＬＴ２はＣＰＵ２がアクセスするアドレ
スの下位４ビツトを一時記憶するラッチ、ＬＴ３はＣＰ
Ｕ２の指示によって楽音メモリ１から読み出されたデー
タを一時記憶するラッチ、ＬＴ４はＣＰＵ２が楽音メモ
リ１に書き込むデータをラッチＬＴＩから改めて取り込
むラッチ、ＬＴ５はＣＰＵ２が楽音メモリ１に対してア
クセスするモードを指定するビットをラッチＬＴ１から
取り込むラッチである。ラッチＬＴ５の出力信号である
ＭＯＤＥは、論理１のときＣＰＵ２からの楽音メモリ１
に対するアクセス指示を示す。この間、楽音波形発生部
３は楽音メモリ１に対するアクセスを休止する。

ＤＬＩ〜ＤＬ３はＣＰＵ２が楽音メモリ１をアクセスす
る際のアドレスのそれぞれ上位、中位、下位の８ビツト
を設定するためのラッチである。

それぞれ２段データラッチ構成となっており、読出しア
ドレスと書込みアドレスを独立に設定・記憶する。第２
図または第３図のタイミングチャートで示すように、そ
れぞれタイミング信号φ、でデータを取り込み、φ、で
データ（ＭＡＤＯ〜ＭＡＤ２３）を出力する。また、同
図に示すように、本装置は時分割多重で４チヤンネルを
処理する構成となっており、偶数チャンネルスロットで
読出しアドレス、奇数チャンネルスロットで書込みアド
レスが記憶・設定されるように動作する。

ＨＡＩ〜ＨＡ３はハーフアダー　５ＥＬＩ〜５ＥＬ３は
ラッチＬＴＩを介してＣＰＵ２からのアドレスデータを
取り込み、あるいはラッチＤＬ１〜ＤＬ３に設定された
アドレスデータをインクリメントするために取り込むセ
レクタである。

ラッチＤＬＩ〜ＤＬ３は、５ＥＬＩ〜５ＥＬ３が取り込
んだＣＰＵ２からのアドレスデータを、それぞれハーフ
アダーＨＡＩ〜ＨＡ３を介して所定のタイミングで受は
取り、またこのアドレスデータはＣＰＵ２からの指示に
基づき、セレクタ５ＥＬＩ〜５ＥＬ３およびハーフアダ
ーＨＡＩ〜ＨＡ３を介して所定のタイミングでインクリ
メントされる。

４は、ラッチＬＴ２にラッチされたＣＰＵ２からの下位
４ビツトのアクセスアドレスをデコードして、コマンド
信号ＤＥＣＯ〜ＤＥＣＦを生成するデコーダである。ま
た、アドレスデコーダ１７は、ＣＰＵ２からの上位１２
ビツトをデコードする機能を持ち、本実施例では上位１
２ビツトが＄ＦＯＯの時、デコード出力が論理１になる
ものである。すなわち、デコーダ４は＄ＦＯＯＸをデコ
ードするものであり、したがって、本装置はＣＰＵ２の
アドレス空間のうち、＄ＦＯＯＯ〜＄ＦＯＯＦ番地まで
を占有する（＄”は１６進数であることを示す。以下、
１６進数は“＄パを接頭辞にして表記する）。

５は、基本システムクロックφ（基本的には、φ２の倍
速クロック）に基づき、必要な各種クロックを出力する
タイミング発生部である。上述のように、床装置は時分
割多重で４チヤンネルを処理する、４チャンネル発音構
成をとるが、各チャンネルスロットは８タイムスロツト
ＴＳＯ〜ＴＳ８で構成される。タイミング発生部５は、
第２図および第３図に示すような、内部基本クロックφ
イ、タイムスロット４で論理１になるクロックφＡ　（
ラッチＤＬＩ〜ＤＬ３に対するデータ取込み指示）、タ
イムスロット０で論理１になるクロックφＢ　（ラッチ
ＤＬＩ〜ＤＬ３に対するデータ出力指示）、奇数チャン
ネルスロットで論理１になるタイミング信号ＭＱ３、お
よびタイムスロット５〜６の期間において、論理１にな
る信号Ｔを生成する。

ＤＩＦＩはＣＰＵ２からのアクセスに応じてラッチＬＴ
Ｉにラッチされたデータを、ラッチＬＴ４、ＬＴ５など
の内部ラッチへ転送するタイミングパルスＷＥを生成す
るタイミング発生回路、ＤＩＦ２はパルスＷＥが発生し
た後、ラッチＬＴ４のデータを楽音メモリ１へ書き込む
タイミングや、ラッチＤＬＩ〜ＤＬ３に設定されるアド
レスデータのインクリメントを指示するパルス信号ＷＥ
Ｄを生成するタイミング発生回路である。信号ＷＥおよ
びＷＥＤは、ある偶数チャンネルスロットにおいてＣＰ
Ｕ２からのアクセスがあった場合には、次の奇数および
偶数チャンネルスロットにおいて論理１となる。一方、
ある奇数チャンネルスロットにおいてＣＰＵ２からアク
セスがあった場合には次の偶数および奇数チャンネルス
ロットにおいて論理１となる。ＤＩＦ３はＣＰＵ２から
の、楽音メモリ１からデータを読み出す旨の要求（デコ
ーダ４の出力ＤＥＣＣ）に応じて、楽音メモリ１から読
み出されてきたデータをラッチＬＴ３にラッチするタイ
ミング信号ＤＬを生成するタイミング発生回路である。

その他、装置内で生成される信号としては、楽音メモリ
１への書込み信号ＭＷＲ，楽音メモリ１への読出し信号
ＭＲＤ　（信号ＭＷＲの反転信号）、楽音波形発生部３
からの楽音メモリ１に対するアドレス信号ＷＡＤＯＮＷ
ＡＤ２３、楽音メモリ１から楽音波形発生部３またはＣ
ＰＵ２へのデータ信号ＭＤＯ〜ＭＤ７および、ＣＰＵ２
からの楽音メモリ１に対するアクセスアドレス信号ＭＡ
ＤＯ〜ＭＡＤ２３がある。上記各信号のタイミンクチャ
ートは第２図および第３図に示すとおりである。

６はＣＰＵ２が出力する楽音パラメータをラッチＬＴ１
を介して記憶するレジスタ群である。楽音波形発生部３
はレジスタ群６を介してＣＰＵ２からリアルタイムな楽
音情報などを得る。

ＢＵＦＩ〜ＢＵＦ６はゲート回路、ＡＮＤはアンド回路
、ＯＲはオア回路、ＩＮＶはインバータ回路である。

第４図は、ＣＰＵ２から楽音メモリ１ヘデータを書き込
む動作を示すフローチャート、第５図は楽音メモリ１か
らＣＰＵ２ヘデータを読み出す動作を示すフローチャー
トである。

第２図および第４図を参照してＣＰＵ２から楽音メモリ
１ヘアドレスＡ（上位から、Ａ２、Ａ　＋　、Ａ　ｏの
８ビット×３桁とする）からＮバイトの一定データＤを
書き込む例を説明する。

まず、ステップ２０１において、ＣＰＵ２は＄ＦＯＯ９
番地にデータ＄０４を書き込む。このとき、まずＣＰＵ
２からの書込信号に応じてデータ＄０４がＣＰＵ２から
ラッチＬＴＩに取り込まれる。また、ラッチＬＴ２には
アドレスデータの下位４ビツトが取り込まれ、これは、
デコーダ４によってデコードされ、信号ＤＥＣ９が論理
１となる。また、タイミング発生回路ＤＩＦＩはＣＰＵ
２からの書き込み信号ＷＲに応じて、信号φ８のタイミ
ングで信号ＷＥを立ち上げる。これにより、ラッチＬＴ
５にはラッチＬＴＩの第２ビツトが取り込まれ、その出
力であるＭＯＤＥが論理１となり、これによって、ＣＰ
Ｕ２からの楽音メモリ１へのアクセスモードとなり、ゲ
ートＢＵＦ３が開く。一方、ゲートＢＵＦ４は閉じて、
楽音波形発生部３のアドレス出力ＷＡＤＯ〜２３は、楽
音メモリ１から切り離される。

次に、ステップ２０２〜２０４において、楽音メモリ１
に対する書込みアドレスＡ（先頭アドレス）を設定する
。

まず、ステップ２０２において、ＣＰＵ２は＄Ｆ００３
番地にアドレスＡの最上位の８ビツトデータＡ２を書き
込む。これによって、ラッチＬＴ１にデータＡ２が取り
込まれ、ラッチＬＴ２には＄３が取り込まれ、デコーダ
４の出力ＤＥＣ３が論理１となる。そして、信号ＭＱ３
およびＷＥのタイミングで、データＡ２はラッチＬＴＩ
からセレクタ５ＥＬＩへ転送され、さらに信号φ。のタ
イミングでハーフアダーＨＡＩを経てラッチＤＬ１に取
り込まれる。

この後、ステップ２０３および２０４において＄ＦＯＯ
４番地にＡ、を、＄ＦＯＯ５番地にＡｏを書き込むこと
によって、同様に、ラッチＤＬ２およびＤＬ３にＡ１お
よびＡ。が取り込まれ、これによってアドレスＡが設定
される。なお、Ａ２〜Ａ、の取込みはこの順で行なわな
くてもよい。

次に−、ステップ２０５において、ＣＰＵ２は＄ＦＯＯ
Ａ番地にデータＤのうち初めの１バイト分を書ぎ込む。

このデータはまず、ラッチＬＴＩに取り込まれ、信号Ｗ
ＥのタイミングでラッチＬＴ４に取り込まれる。

次に、ステップ２０６において、ＣＰＵ２は＄ＦＯＯＢ
番地を書込みアクセスする。このとき、書き込むデータ
は何でもよく、空データを書き込むような動作になる。

これによって、デコーダ４の出力ＤＥＣＢは論理１とな
り、また、信号φＢのタイミングで信号ＷＥＤが立上が
る。したがりて、信号Ｍ　Ｑ　３が論理１である奇数チ
ャンネルスロットにおいて信号Ｔのタイミングで書込み
信号ＭＷＲが論理１となりて、ゲートＢＵＦ２およびＢ
ＵＦ５が開き、ラッチＬＴ４のデータが楽音メモリ１の
Ａ番地に書き込まれる。一方、信号ＷＥＤの立上がりに
よってハーフアダーＨＡ３のキャリーインが論理１とな
るので、次の奇数チャンネルスロットにおいては、ラッ
チＤＬＩ〜ＤＬ３に設定されたアドレスＡは、タイミン
グφＢでセレクタ５ＥＬＬ〜５ＥＬ３に出力され、タイ
ミングφ４でふたたびラッチＤＬＩ〜ＤＬ３に取り込ま
れる際に°゛１”が加算される。

次に、ステップ２０７において、ＮバイトのデータＤが
すべて書き込まれたか否かを判定する。

すべてが書き込まれていないと判定された場合は、ステ
ップ２０５へ戻り、データＤのうち次の１バイト分のデ
ータを同様にしてラッチＬＴ４に記憶させ、これをステ
ップ２０６において同様にして楽音メモリ１に書き込む
。このとき、ラッチＤＬＩ〜ＤＬ３に記憶されているア
ドレス値は、前回の書込みアドレス値に１”を加算した
値となっているので、例えば前回の書込みアドレスがＡ
番地であればＡ＋１番地に書込みが行なわれる。

このようにして、Ｎ回書込みを行なってＮバイトのデー
タＤの書込みがすべて終了したと判定されたら、ステッ
プ２０８へ進み、ＣＰＵ２は＄Ｆ００９番地に＄００を
書き込む。これによって、ラッチＬＴ５に“０”が取り
込まれ、モード信号ＭＯＤＥが論理０にリセットされて
、楽音波形発生部３によるアクセスモードへ移行する。

次に、第３図および第５図を参照し、楽音メモリ１のＡ
番地からＮバイトのデータをＣＰＵＺ側へ読み出す動作
を説明する。

まず、ステップ３０１において、ＣＰＵ２は上述と同様
に＄ＦＯＯ９番地に＄０４を書き込んでＣＰＵ２からの
アクセスモードとする。

次に、ステップ３０２〜３０４において、楽音メモリ１
に対する読出しアドレスＡを設定する。

この場合、アドレスＡを構成する８ビットデータＡ２．
Ａ、およびＡ。は、それぞれ＄ＦＯＯ６番地、＄ＦＯＯ
７番地および＄ＦＯＯ８番地に書き込まれ、信号ＭＱ３
の反転信号のタイミングでラッチＤＬＩ〜ＤＬ３に取り
込まれる。

次に、ステップ３０５において、ＣＰＵ２は＄ＦＯＯＣ
番地に対し書込みアクセスを行なう。これにより、信号
φＢのタイミングで信号ＷＥが立上がるとともに次の偶
数チャンネルスロットすなわち信号ＭＱ３が論理０にお
いてタイミング発生回路ＤＩＦ３がタイミング信号ＤＬ
を出力し、また、このとき読出し信号ＭＲＤが論理１で
あり、かつしたがってゲートＢＵＦ６が開いているため
、楽音メモリ１のアドレスＡの内容がラッチＬＴ３に取
り込まれる。一方、信号ＷＥＤが立上がって信号ＭＱ３
が論理Ｏとなることにより、ハーフアダーＨＡ３のキャ
リーインが論理１となるため、上述と同様に次の偶数チ
ャンネルスロットにおいては、ＤＬＩ〜ＤＬ３のアドレ
スデータに“′１゛°が加算される。

次に、ステップ３０６において、ＣＰＵ２は＄ＦＯＯＡ
番地を読み取る。これにより、ゲートＢＵＦＩが開いて
、ラッチＬＴ３の内容がＣＰＵ２に読出され記憶される
。

次に、ステップ３０８においては、楽音メモリ１からの
読出しがＮ回行なわれたか否かを判定し、行なわれてい
ない場合はステップ３０５に戻って楽音メモリ１の次の
アドレスの読出しが行なわれる。

このようにして、Ｎ回の読出しが終了してＮバイトのデ
ータがすべて読み出されたら、ステップ３０９において
上述と同様にしてモード信号をリセットして、楽音波形
発生部３によるアクセスモートへ戻る。

なお、上述においては、時分割多重で複数チャンネルを
処理する場合について述べたが、本発明は、時分割処理
をするか否かにかかわらず、また、処理チャンネル数に
かかわらず実施することができる。また、データのビッ
ト数やアドレス空間の規模にも関係な〈実施することが
できる。

また、各部のタイミングのとり方や与え方は、上述実施
例に限定されるものではない。例えば、楽音メモリに対
するアドレスのインクリメントとデータの書込み指示を
独立化してもよい。また、上述においてはある番地（＄
ＦＯＯＣ）をＣＰＵが書込みアクセスすると、楽音メモ
リからの読出しデータの転送と、楽音メモリに対するア
ドレスのインクリメントが行なわれるようになりている
が、ＣＰＵが読出しアクセスすることによって、それら
が行なわれるようにしてもよい。さらに、上述において
は、楽音メモリから読み出してラッチＬＴ３に取り込ん
だデータは、ｃｐｕが＄ＦＯＯＡをアクセスして読み出
すようにしているが、このとき同時に楽音メモリに対す
るアドレス値を、インクリメントするようにしてもよい
。

また、本実施例において、信号ＭＯＤＥによって、直接
楽音メモリ１へのアドレス信号路を切り離し制御するよ
うにしたが、楽音波形発生部の発音状態等を確認した上
で切換えるようにしてもよい。例えば、強制ダンプ処理
等により、全ての発音を終了させてからアドレス信号路
が切換わるようにするなどしてもよい。

［発明の効果］以上説明したようにこの発明によれば、アクセスモード
の切換え手段を設けるようにしたため、通常の動作は楽
音波形発生手段が楽音メモリをアクセスし、必要時には
ＣＰＵが自由に楽音メモリをアクセスすることができる
ので、ＣＰＵに負担がかからない安価な構成で、自由度
の高い楽音合成を行なうことができる。

また、例えばアドレス設定手段におけるアドレスデータ
用のラッチを２段構成とすることにより、読み書きそれ
ぞれのアドレスを独立に設定し、さらにそれぞれのアド
レスを独立してインクリメントするようにしたため、楽
音波形データなどのように、連続して順次読み書きする
場合が多いデータのアクセスも敏速に行なうことができ
る。

従って、比較的簡単な構成で、楽音パラメータ編集や波
形の演算加工処理が行なえる、自由度の高い楽音合成装
置が得られる。

【図面の簡単な説明】

第１図は、この発明の一実施例に係る楽音合成装置の回
路図、第２図は、第１図の装置においてＣＰＵからのアクセス
モードにおいてＣＰＵからの書込み指示があった場合の
各信号のタイミングを示すタイミングチャート、第３図は、第１図の装置においてＣＰＵからのアクセス
モードにおいてＣＰＵからの読出し指示があった場合の
各信号のタイミングを示すタイミングチャート、第４図は、第１図の装置においてＣＰＵから楽音メモリ
へデータを書き込む動作を示すフローチャート、そして第５図は、第１図の装置において楽音メモリからＣＰＵ
ヘデータを読み出す動作を示すフローチャートである。１；楽音メモリ、２：ＣＰＵ、３：楽音波形発生部、４
：デコーダ、５：タイミング発生部、６：楽音パラメー
タレジスタ群、７：デコーダ、ＬＴ１〜ＬＴ５：ラッチ
、ＤＬＩ〜ＤＬ３　：　２段データラッチ、ＨＡＩ〜Ｈ
Ａ３：ハーフアダー、５ＥＬＩ〜５ＥＬ３　：セレクタ
、ＤＩＦＩ〜ＤＩＦ６：タイミング発生回路、ＢＵＦＩ
〜ＢＵＦ６　：ゲート。

Claims

【特許請求の範囲】１、主に楽音の性質を決めるようなパラメータを記憶す
る手段と、楽音のピッチ、発生開始および終了を含む主にリアルタ
イムな楽音情報を出力するとともに前記記憶手段にアク
セス可能な情報処理手段と、前記記憶手段をアクセスし
、それによって得られた情報および情報処理手段の出力
に基づき楽音信号を発生する手段と、前記情報処理手段の指令に基づき前記記憶手段に対する
アクセスを情報処理手段からのアクセスに一時的に切り
換える手段と、前記情報処理手段の出力に基づき前記情報処理手段によ
る前記記憶手段へのアクセス時のアドレスを設定する手
段と、前記情報処理手段の出力に基づき、前記アドレス設定手
段によって設定されたアドレス値を、所定値だけインク
リメントする手段とを具備することを特徴とする楽音合成装置。２、前記アドレス設定手段は読出しアドレスと書込みア
ドレスを独立に設定するものであり、前記イクリメント
手段は前記アドレス設定手段によって設定された読出し
アドレス値と書込みアドレス値を独立にインクリメント
するものである、請求項１記載の楽音合成装置。