JPH1063481A - データ処理装置の記憶装置 - Google Patents
データ処理装置の記憶装置Info
- Publication number
- JPH1063481A JPH1063481A JP8238557A JP23855796A JPH1063481A JP H1063481 A JPH1063481 A JP H1063481A JP 8238557 A JP8238557 A JP 8238557A JP 23855796 A JP23855796 A JP 23855796A JP H1063481 A JPH1063481 A JP H1063481A
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Abstract
(57)【要約】
【課題】ビット演算機能をもたないＣＰＵでも、短時間
でＣＰＵの処理が行えるデータ処理装置の記憶装置を提
供することにある。 【解決手段】データ転送する時は第一の選択入力を有効
にして高速に転送を行い、ビット演算処理する時は第二
の選択入力を有効にして高速にビット演算処理を行い、
汎用のＣＰＵを性能以上に働かせるよう構成したもので
ある。
でＣＰＵの処理が行えるデータ処理装置の記憶装置を提
供することにある。 【解決手段】データ転送する時は第一の選択入力を有効
にして高速に転送を行い、ビット演算処理する時は第二
の選択入力を有効にして高速にビット演算処理を行い、
汎用のＣＰＵを性能以上に働かせるよう構成したもので
ある。
Description
【０００１】
【発明の属する技術分野】本発明は、データ処理装置の
記憶装置に関するものである。
記憶装置に関するものである。
【０００２】
【従来の技術】従来、ビット処理機能を持たないＣＰＵ
においては、バイトまたは、ワードの論理演算命令を組
合わせてビット処理機能を実現している。
においては、バイトまたは、ワードの論理演算命令を組
合わせてビット処理機能を実現している。
【０００３】
【発明が解決しようとする課題】しかしながら、これに
は次のような欠点があった。すなわち、バイトまたはワ
ードの複数の論理演算命令を組合わせてビット処理をす
るため、ＣＰＵの処理に時間がかかった。本発明は上述
した点に鑑みて創案されたもので、その目的とするとこ
ろは、これらの欠点を解決し、短時間でＣＰＵの処理が
行えるデータ処理装置の記憶装置を提供することにあ
る。
は次のような欠点があった。すなわち、バイトまたはワ
ードの複数の論理演算命令を組合わせてビット処理をす
るため、ＣＰＵの処理に時間がかかった。本発明は上述
した点に鑑みて創案されたもので、その目的とするとこ
ろは、これらの欠点を解決し、短時間でＣＰＵの処理が
行えるデータ処理装置の記憶装置を提供することにあ
る。
【０００４】
【課題を解決するための手段】つまり、その目的を達成
するための手段は、ｍ個のアドレス入力と、ｎを自然数
として２のｎ乗とするｐ個のデータ入力と、ｐ個のデー
タ出力と、第一の選択入力と、第二の選択入力と、書込
みタイミング入力と、読取りタイミング入力を有し、ア
ドレス入力ｊを１からｍとして、このｍ個のアドレス入
力を入力とし、前記第一の選択入力が有効な時、各ｊ番
目のアドレス入力を各ｊ番目の変換アドレス出力として
記憶部に出力し、前記第二の選択入力が有効な時、各ｊ
番目のアドレス入力を各ｊ−ｎ番目の変換アドレス出力
として前記記憶部に出力すると共に、残りの変換アドレ
ス出力に固定値としての０又は１を出力するアドレス変
換部と、ｐ個の変換データ出力を具備し、ｋを自然数と
して１からｐとして、前記ｐ個のデータ入力を入力とす
る。
するための手段は、ｍ個のアドレス入力と、ｎを自然数
として２のｎ乗とするｐ個のデータ入力と、ｐ個のデー
タ出力と、第一の選択入力と、第二の選択入力と、書込
みタイミング入力と、読取りタイミング入力を有し、ア
ドレス入力ｊを１からｍとして、このｍ個のアドレス入
力を入力とし、前記第一の選択入力が有効な時、各ｊ番
目のアドレス入力を各ｊ番目の変換アドレス出力として
記憶部に出力し、前記第二の選択入力が有効な時、各ｊ
番目のアドレス入力を各ｊ−ｎ番目の変換アドレス出力
として前記記憶部に出力すると共に、残りの変換アドレ
ス出力に固定値としての０又は１を出力するアドレス変
換部と、ｐ個の変換データ出力を具備し、ｋを自然数と
して１からｐとして、前記ｐ個のデータ入力を入力とす
る。
【０００５】そして、前記第一の選択入力が有効な時、
各ｋ番目のデータ入力を各ｋ番目の変換データ出力とし
て前記記憶部に出力し、前記第二の選択入力が有効な
時、ｌを１からＰのいずれかの自然数として予め定めら
れたｌ番目のデータ入力を全ての変換データ出力として
前記記憶部に出力する入力データ変換部と、前記ｋを１
からｐとして前記書込みタイミング入力と前記アドレス
入力の一番目からアドレス入力のｎ番目を入力とし、前
記第一の選択入力が有効な時、かつ前記書込みタイミン
グ入力が有効な時、全ての書込みタイミング出力を出力
する。
各ｋ番目のデータ入力を各ｋ番目の変換データ出力とし
て前記記憶部に出力し、前記第二の選択入力が有効な
時、ｌを１からＰのいずれかの自然数として予め定めら
れたｌ番目のデータ入力を全ての変換データ出力として
前記記憶部に出力する入力データ変換部と、前記ｋを１
からｐとして前記書込みタイミング入力と前記アドレス
入力の一番目からアドレス入力のｎ番目を入力とし、前
記第一の選択入力が有効な時、かつ前記書込みタイミン
グ入力が有効な時、全ての書込みタイミング出力を出力
する。
【０００６】前記第二の選択入力が有効な時、かつ前記
書込みタイミング入力が有効な時、前記アドレス入力の
一番目からアドレス入力のｎ番目の組合わせで選択され
るｑを自然数としたｑ番目の書込みタイミング出力のみ
を記憶部に出力する前記ｐ個の書込みタイミング出力を
有する記憶選択部と、ｍ個のアドレス信号入力と、１個
の入力データ信号入力と、１個の書込みタイミング信号
入力と、１個の記憶データ出力と、１ビット×（２のｍ
乗）個の記憶要素を一組とする記憶単位をｐ個組合わ
せ、前記ｋを１からｐとして前記ｍ個の変換アドレス出
力をアドレス信号とし、前記ｐ個の変換データ出力を入
力データ信号として、前記ｐ個の書込みタイミング出力
を書込みタイミング信号として入力する。
書込みタイミング入力が有効な時、前記アドレス入力の
一番目からアドレス入力のｎ番目の組合わせで選択され
るｑを自然数としたｑ番目の書込みタイミング出力のみ
を記憶部に出力する前記ｐ個の書込みタイミング出力を
有する記憶選択部と、ｍ個のアドレス信号入力と、１個
の入力データ信号入力と、１個の書込みタイミング信号
入力と、１個の記憶データ出力と、１ビット×（２のｍ
乗）個の記憶要素を一組とする記憶単位をｐ個組合わ
せ、前記ｋを１からｐとして前記ｍ個の変換アドレス出
力をアドレス信号とし、前記ｐ個の変換データ出力を入
力データ信号として、前記ｐ個の書込みタイミング出力
を書込みタイミング信号として入力する。
【０００７】前記書込みタイミング出力が有効な時、前
記記憶単位の前記変換アドレス出力で選択される記憶要
素に、前記変換データ出力を書込み、前記記憶単位の前
記変換アドレス出力で選択される記憶要素の記憶データ
を記憶データ出力に出力する記憶部と、前記ｋを１から
ｐとして前記ｐ個の記憶データ出力を入力とし、前記第
一の選択入力が有効な時、かつ前記読取りタイミング入
力が有効な時、前記記憶データ出力を前記データ出力に
出力し、前記第二の選択入力が有効な時、かつ前記読取
りタイミング入力が有効な時、前記アドレス入力の一番
目から、アドレス入力のｎ番目の組合わせで選択される
前記ｑ番目の記憶データ出力を全てのデータ出力に出力
するｐ個のデータ出力を有する出力データ変換部とで構
成されたものである。
記記憶単位の前記変換アドレス出力で選択される記憶要
素に、前記変換データ出力を書込み、前記記憶単位の前
記変換アドレス出力で選択される記憶要素の記憶データ
を記憶データ出力に出力する記憶部と、前記ｋを１から
ｐとして前記ｐ個の記憶データ出力を入力とし、前記第
一の選択入力が有効な時、かつ前記読取りタイミング入
力が有効な時、前記記憶データ出力を前記データ出力に
出力し、前記第二の選択入力が有効な時、かつ前記読取
りタイミング入力が有効な時、前記アドレス入力の一番
目から、アドレス入力のｎ番目の組合わせで選択される
前記ｑ番目の記憶データ出力を全てのデータ出力に出力
するｐ個のデータ出力を有する出力データ変換部とで構
成されたものである。
【０００８】その作用は、通常、第一の選択入力を有効
にして、バイトまたはワード単位のアクセスを行い、デ
ータの読み書きを高速に行う。ビット演算を行う時は、
第二の選択入力を有効にして、ビットデータをバイトま
たはワードに拡張してＣＰＵに読込み、バイトまたはワ
ードの論理演算命令を直接使用し、結果をメモリの任意
のビットに書き込むことができるので、ビット処理機能
を持たないＣＰＵにおいても、ビットの論理演算を極め
て高速に実行することができる。
にして、バイトまたはワード単位のアクセスを行い、デ
ータの読み書きを高速に行う。ビット演算を行う時は、
第二の選択入力を有効にして、ビットデータをバイトま
たはワードに拡張してＣＰＵに読込み、バイトまたはワ
ードの論理演算命令を直接使用し、結果をメモリの任意
のビットに書き込むことができるので、ビット処理機能
を持たないＣＰＵにおいても、ビットの論理演算を極め
て高速に実行することができる。
【０００９】
【発明の実施の形態】以下、本発明の一実施例を図面に
基づいて詳述する。図１は本発明の一実施例を示すブロ
ック図、図２は図１の本発明のアドレス入力ｍ＝８，ｎ
＝３の場合の実施例について説明する説明図であり、以
下に図２を参照して本発明の詳細を説明する。図２にお
いて、アドレス変換部１には、８本のアドレス入力A1〜
A8と、第一の選択入力B1、第二の選択入力B2が外部より
接続される。また、アドレス変換部１から８本の変換ア
ドレス出力a11 〜a81 が記憶部２に接続される。そし
て、第一の選択入力B1が有効な時は、８本のアドレス入
力A1〜A8がそのまま８本の変換アドレス出力a11 〜a81
に出力される。第二の選択入力B2が有効な時は、アドレ
ス入力を下位方向に３ビットシフトして５本の変換アド
レス出力に出力する。変換アドレス出力の上位３ビット
には、固定値として０を出力するものとする。
基づいて詳述する。図１は本発明の一実施例を示すブロ
ック図、図２は図１の本発明のアドレス入力ｍ＝８，ｎ
＝３の場合の実施例について説明する説明図であり、以
下に図２を参照して本発明の詳細を説明する。図２にお
いて、アドレス変換部１には、８本のアドレス入力A1〜
A8と、第一の選択入力B1、第二の選択入力B2が外部より
接続される。また、アドレス変換部１から８本の変換ア
ドレス出力a11 〜a81 が記憶部２に接続される。そし
て、第一の選択入力B1が有効な時は、８本のアドレス入
力A1〜A8がそのまま８本の変換アドレス出力a11 〜a81
に出力される。第二の選択入力B2が有効な時は、アドレ
ス入力を下位方向に３ビットシフトして５本の変換アド
レス出力に出力する。変換アドレス出力の上位３ビット
には、固定値として０を出力するものとする。
【００１０】入力データ変換部３には、８本のデータ入
力dI1 〜dI8 と、第一の選択入力B3、第二の選択入力B4
が外部より接続される。また、入力データ変換部３から
８本の変換データ出力d11 〜d81 が記憶部２に接続され
る。第一の選択入力B3が有効な時は、８本のデータ入力
DI1 〜DI8 がそのまま８本の変換データ出力d11 〜d81
に出力される。第二の選択入力B4が有効な時は、最下位
のデータ入力を８本全ての変換データ出力に出力する。
力dI1 〜dI8 と、第一の選択入力B3、第二の選択入力B4
が外部より接続される。また、入力データ変換部３から
８本の変換データ出力d11 〜d81 が記憶部２に接続され
る。第一の選択入力B3が有効な時は、８本のデータ入力
DI1 〜DI8 がそのまま８本の変換データ出力d11 〜d81
に出力される。第二の選択入力B4が有効な時は、最下位
のデータ入力を８本全ての変換データ出力に出力する。
【００１１】記憶選択部４には、アドレス入力の下位３
本A1,A2,A3と、書込みタイミング入力C1、第一の選択入
力B5、第二の選択入力B6が外部より接続される。また、
記憶選択部４から、８本の書込みタイミング出力c11 〜
c81 が記憶部２に接続される。第一の選択入力B5が有効
な時、書込みタイミング入力C1が有効なら、８本全ての
書込みタイミング出力c11 〜c81 を有効にする。第二の
選択入力B6が有効な時、書込みタイミング入力C1が有効
なら、アドレス入力の下位３本をデコードして選択され
る、１本の書込みタイミング出力のみを有効にして、記
憶部２に１ビットのみの書込み動作を行わせる。
本A1,A2,A3と、書込みタイミング入力C1、第一の選択入
力B5、第二の選択入力B6が外部より接続される。また、
記憶選択部４から、８本の書込みタイミング出力c11 〜
c81 が記憶部２に接続される。第一の選択入力B5が有効
な時、書込みタイミング入力C1が有効なら、８本全ての
書込みタイミング出力c11 〜c81 を有効にする。第二の
選択入力B6が有効な時、書込みタイミング入力C1が有効
なら、アドレス入力の下位３本をデコードして選択され
る、１本の書込みタイミング出力のみを有効にして、記
憶部２に１ビットのみの書込み動作を行わせる。
【００１２】記憶部２には、８本の変換アドレス出力a1
1 〜a81 が、アドレス変換部１より接続され、８本の変
換データ出力d11 〜d81 が、入力データ変換部３より接
続され、８本の書込みタイミング出力c11 〜c81 が記憶
選択部４より接続される。また、記憶部２から、８本の
記憶データ出力e11 〜e81 が出力データ変換部５に接続
される。記憶部２は、１ビット幅、２５６ビットの記憶
単位E1〜E8の８組で構成され、それぞれの記憶単位が独
立したビット入力、書込み信号入力、ビット出力を持
ち、それぞれが、８本の変換データ出力d11 〜d81 、８
本の書込みタイミング出力c11 〜c81 、８本の記憶デー
タ出力e11 〜e81 に接続している。８本の変換アドレス
出力a11 〜a81 は、８組の記憶単位に並列に接続され
る。
1 〜a81 が、アドレス変換部１より接続され、８本の変
換データ出力d11 〜d81 が、入力データ変換部３より接
続され、８本の書込みタイミング出力c11 〜c81 が記憶
選択部４より接続される。また、記憶部２から、８本の
記憶データ出力e11 〜e81 が出力データ変換部５に接続
される。記憶部２は、１ビット幅、２５６ビットの記憶
単位E1〜E8の８組で構成され、それぞれの記憶単位が独
立したビット入力、書込み信号入力、ビット出力を持
ち、それぞれが、８本の変換データ出力d11 〜d81 、８
本の書込みタイミング出力c11 〜c81 、８本の記憶デー
タ出力e11 〜e81 に接続している。８本の変換アドレス
出力a11 〜a81 は、８組の記憶単位に並列に接続され
る。
【００１３】第一の選択入力B5が有効な時は、書込みタ
イミング入力C1が有効であれば、外部から接続されてい
る８本のアドレス入力A1〜A8と、８本のデータ入力DI1
〜DI8 がそのまま記憶部２に入力され、さらに、８本の
書込みタイミング出力c11 〜c81 が全て有効になるの
で、記憶部２は通常のメモリとしてデータが書込まれ
る。第二の選択入力B6が有効な時は、書込みタイミング
入力C1が有効であれば、データ入力の最下位ビットが、
アドレス入力下位３本をデコードして選択される記憶単
位に書込まれる。
イミング入力C1が有効であれば、外部から接続されてい
る８本のアドレス入力A1〜A8と、８本のデータ入力DI1
〜DI8 がそのまま記憶部２に入力され、さらに、８本の
書込みタイミング出力c11 〜c81 が全て有効になるの
で、記憶部２は通常のメモリとしてデータが書込まれ
る。第二の選択入力B6が有効な時は、書込みタイミング
入力C1が有効であれば、データ入力の最下位ビットが、
アドレス入力下位３本をデコードして選択される記憶単
位に書込まれる。
【００１４】出力データ変換部５には、アドレス入力の
下位３本A1,A2,A3と、読取りタイミング入力F1、第一の
選択入力B7、第二の選択入力B8が外部より接続され、８
本の記憶データ出力e11 〜e81 が記憶部２より接続され
る。また、出力データ変換部５から、８本のデータ出力
d01 〜d08 が外部に接続される。第一の選択入力B7が有
効な時、読取りタイミング入力F1が有効なら、８本の記
憶データ出力e11 〜e81 がそのまま８本のデータ出力d0
1 〜d08 に出力される。第二の選択入力B8が有効な時、
読取りタイミング入力F1が有効なら、アドレス入力の下
位３本をデコードして選択される、１本の記憶データ出
力を８本全てのデータ出力に出力して、ビットをバイト
に拡張したデータをＣＰＵに送る。本発明は以上のよう
な構成で、データ転送する時は第一の選択入力を有効に
して高速に転送を行い、ビット演算処理する時は第二の
選択入力を有効にして高速にビット演算処理を行い、汎
用のＣＰＵを性能以上に働かせることができる。
下位３本A1,A2,A3と、読取りタイミング入力F1、第一の
選択入力B7、第二の選択入力B8が外部より接続され、８
本の記憶データ出力e11 〜e81 が記憶部２より接続され
る。また、出力データ変換部５から、８本のデータ出力
d01 〜d08 が外部に接続される。第一の選択入力B7が有
効な時、読取りタイミング入力F1が有効なら、８本の記
憶データ出力e11 〜e81 がそのまま８本のデータ出力d0
1 〜d08 に出力される。第二の選択入力B8が有効な時、
読取りタイミング入力F1が有効なら、アドレス入力の下
位３本をデコードして選択される、１本の記憶データ出
力を８本全てのデータ出力に出力して、ビットをバイト
に拡張したデータをＣＰＵに送る。本発明は以上のよう
な構成で、データ転送する時は第一の選択入力を有効に
して高速に転送を行い、ビット演算処理する時は第二の
選択入力を有効にして高速にビット演算処理を行い、汎
用のＣＰＵを性能以上に働かせることができる。
【００１５】
【発明の効果】以上説明したように本発明によれば、第
二の選択入力を有効にするとビットデータがバイトまた
はワードに拡張されてＣＰＵに読込まれ、また、任意の
ビットのみを書き換えることができるので、ビット処理
機能を持たないＣＰＵにおいても、極めて高速のビット
演算処理を実現できる。
二の選択入力を有効にするとビットデータがバイトまた
はワードに拡張されてＣＰＵに読込まれ、また、任意の
ビットのみを書き換えることができるので、ビット処理
機能を持たないＣＰＵにおいても、極めて高速のビット
演算処理を実現できる。
【図１】本発明の一実施例を示すブロック図である。
【図２】本発明の一実施例を示す説明図である。
１ アドレス変換部 ２ 記憶部 ３ 入力データ変換部 ４ 記憶選択部 ５ 出力データ変換部
Claims (1)
- 【請求項１】 ｍ個のアドレス入力と、ｎを自然数とし
て２のｎ乗とするｐ個のデータ入力と、ｐ個のデータ出
力と、第一の選択入力と、第二の選択入力と、書込みタ
イミング入力と、読取りタイミング入力を有し、アドレ
ス入力ｊを１からｍとして、このｍ個のアドレス入力を
入力とし、前記第一の選択入力が有効な時、各ｊ番目の
アドレス入力を各ｊ番目の変換アドレス出力として記憶
部に出力し、前記第二の選択入力が有効な時、各ｊ番目
のアドレス入力を各ｊ−ｎ番目の変換アドレス出力とし
て前記記憶部に出力すると共に、残りの変換アドレス出
力に固定値としての０又は１を出力するアドレス変換部
と、ｐ個の変換データ出力を具備し、ｋを自然数として
１からｐとして、前記ｐ個のデータ入力を入力とし、前
記第一の選択入力が有効な時、各ｋ番目のデータ入力を
各ｋ番目の変換データ出力として前記記憶部に出力し、
前記第二の選択入力が有効な時、ｌを１からＰのいずれ
かの自然数として予め定められたｌ番目のデータ入力を
全ての変換データ出力として前記記憶部に出力する入力
データ変換部と、前記ｋを１からｐとして前記書込みタ
イミング入力と前記アドレス入力の一番目からアドレス
入力のｎ番目を入力とし、前記第一の選択入力が有効な
時、かつ前記書込みタイミング入力が有効な時、全ての
書込みタイミング出力を出力し、前記第二の選択入力が
有効な時、かつ前記書込みタイミング入力が有効な時、
前記アドレス入力の一番目からアドレス入力のｎ番目の
組合わせで選択されるｑを自然数としたｑ番目の書込み
タイミング出力のみを記憶部に出力する前記ｐ個の書込
みタイミング出力を有する記憶選択部と、ｍ個のアドレ
ス信号入力と、１個の入力データ信号入力と、１個の書
込みタイミング信号入力と、１個の記憶データ出力と、
１ビット×（２のｍ乗）個の記憶要素を一組とする記憶
単位をｐ個組合わせ、前記ｋを１からｐとして前記ｍ個
の変換アドレス出力をアドレス信号とし、前記ｐ個の変
換データ出力を入力データ信号として、前記ｐ個の書込
みタイミング出力を書込みタイミング信号として入力
し、前記書込みタイミング出力が有効な時、前記記憶単
位の前記変換アドレス出力で選択される記憶要素に、前
記変換データ出力を書込み、前記記憶単位の前記変換ア
ドレス出力で選択される記憶要素の記憶データを記憶デ
ータ出力に出力する記憶部と、前記ｋを１からｐとして
前記ｐ個の記憶データ出力を入力とし、前記第一の選択
入力が有効な時、かつ前記読取りタイミング入力が有効
な時、前記記憶データ出力を前記データ出力に出力し、
前記第二の選択入力が有効な時、かつ前記読取りタイミ
ング入力が有効な時、前記アドレス入力の一番目から、
アドレス入力のｎ番目の組合わせで選択される前記ｑ番
目の記憶データ出力を全てのデータ出力に出力するｐ個
のデータ出力を有する出力データ変換部とで構成された
ことを特徴とするデータ処理装置の記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8238557A JPH1063481A (ja) | 1996-08-21 | 1996-08-21 | データ処理装置の記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8238557A JPH1063481A (ja) | 1996-08-21 | 1996-08-21 | データ処理装置の記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1063481A true JPH1063481A (ja) | 1998-03-06 |
Family
ID=17032016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8238557A Pending JPH1063481A (ja) | 1996-08-21 | 1996-08-21 | データ処理装置の記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1063481A (ja) |
-
1996
- 1996-08-21 JP JP8238557A patent/JPH1063481A/ja active Pending
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