JPH07219843A - メモリバンク切換え装置 - Google Patents
メモリバンク切換え装置Info
- Publication number
- JPH07219843A JPH07219843A JP1448394A JP1448394A JPH07219843A JP H07219843 A JPH07219843 A JP H07219843A JP 1448394 A JP1448394 A JP 1448394A JP 1448394 A JP1448394 A JP 1448394A JP H07219843 A JPH07219843 A JP H07219843A
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- Japan
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- bank
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- memory
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Abstract
(57)【要約】
【目的】本発明は、少ないアドレス信号数で大きなメモ
リ領域をアクセスする際のメモリバンク切換え装置にお
いて、バンクレジスタに格納される上位アドレスをデー
タバスを使用せずに書換え、データアクセスの高速化を
目的とする。 【構成】ＣＰＵ１１のアドレスバスＡ0 〜Ａ15を介して
出力されるアドレス信号によりアドレス指定可能な領域
「００００H 番地〜ＦＦＦＦH 番地」の複数倍のメモリ
領域１２ａ，１２ｂ，…を有するＲＯＭ１２に対し、そ
のＲＯＭ１２の各メモリ領域１２ａ，１２ｂ，…をアッ
プ／ダウンカウント機能を有するバンクレジスタ１３に
セットされる上位アドレス「Ｆ０H ，Ｆ１H ，…」によ
って選択指定し、例えばアクセス対象となるメモリ領域
を１２ａから１２ｂに切換える際には、ＣＰＵ１１から
のアップカウント制御信号により前記バンクレジスタ１
３内の上位アドレスを「Ｆ０H 」から「Ｆ１H 」に書換
える構成とする。
リ領域をアクセスする際のメモリバンク切換え装置にお
いて、バンクレジスタに格納される上位アドレスをデー
タバスを使用せずに書換え、データアクセスの高速化を
目的とする。 【構成】ＣＰＵ１１のアドレスバスＡ0 〜Ａ15を介して
出力されるアドレス信号によりアドレス指定可能な領域
「００００H 番地〜ＦＦＦＦH 番地」の複数倍のメモリ
領域１２ａ，１２ｂ，…を有するＲＯＭ１２に対し、そ
のＲＯＭ１２の各メモリ領域１２ａ，１２ｂ，…をアッ
プ／ダウンカウント機能を有するバンクレジスタ１３に
セットされる上位アドレス「Ｆ０H ，Ｆ１H ，…」によ
って選択指定し、例えばアクセス対象となるメモリ領域
を１２ａから１２ｂに切換える際には、ＣＰＵ１１から
のアップカウント制御信号により前記バンクレジスタ１
３内の上位アドレスを「Ｆ０H 」から「Ｆ１H 」に書換
える構成とする。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＰＵからの少ないア
ドレス信号数で大きなメモリ領域をアクセスする際に利
用されるメモリバンク切換え装置に関する。
ドレス信号数で大きなメモリ領域をアクセスする際に利
用されるメモリバンク切換え装置に関する。
【０００２】
【従来の技術】一般に、電子手帳等のデータ記憶装置に
おいて、その記憶容量の増大化により、該記憶領域のア
クセスに必要なアドレス数に比べて、ＣＰＵからのアド
レス信号出力数が少ない場合、バンクレジスタと称する
レジスタに、前記ＣＰＵからのアドレス信号に組合され
る上位アドレスを記憶させ、記憶領域の全体をアクセス
可能にするアドレス生成方式が実用されている。
おいて、その記憶容量の増大化により、該記憶領域のア
クセスに必要なアドレス数に比べて、ＣＰＵからのアド
レス信号出力数が少ない場合、バンクレジスタと称する
レジスタに、前記ＣＰＵからのアドレス信号に組合され
る上位アドレスを記憶させ、記憶領域の全体をアクセス
可能にするアドレス生成方式が実用されている。
【０００３】すなわち、前記バンクレジスタは、ＣＰＵ
のデータバスに接続され、その上位アドレスの更新に際
しては、ＣＰＵによりバンクレジスタのデータ書換えを
行なうもので、つまり、ＣＰＵからのアドレス信号数に
対応するメモリ領域が複数領域確保されている場合に
は、その個々のメモリ領域は前記バンクレジスタに格納
される上位アドレスの書換えにより順次選択指定され
る。
のデータバスに接続され、その上位アドレスの更新に際
しては、ＣＰＵによりバンクレジスタのデータ書換えを
行なうもので、つまり、ＣＰＵからのアドレス信号数に
対応するメモリ領域が複数領域確保されている場合に
は、その個々のメモリ領域は前記バンクレジスタに格納
される上位アドレスの書換えにより順次選択指定され
る。
【０００４】
【発明が解決しようとする課題】しかしながら、前記バ
ンクレジスタに格納される上位アドレスをＣＰＵにより
データとして書換え、大容量の記憶領域を順次アクセス
するようにした従来のアドレス生成方式では、上位アド
レスの書換えに際し、実際のデータアクセスを中断しな
ければならず、該データアクセスの高速化が妨げられる
問題がある。
ンクレジスタに格納される上位アドレスをＣＰＵにより
データとして書換え、大容量の記憶領域を順次アクセス
するようにした従来のアドレス生成方式では、上位アド
レスの書換えに際し、実際のデータアクセスを中断しな
ければならず、該データアクセスの高速化が妨げられる
問題がある。
【０００５】本発明は前記課題に鑑みなされたもので、
バンクレジスタに格納される上位アドレスをデータバス
を使用せずに書換え、データアクセスの高速化が可能に
なるメモリバンク切換え装置を提供することを目的とす
る。
バンクレジスタに格納される上位アドレスをデータバス
を使用せずに書換え、データアクセスの高速化が可能に
なるメモリバンク切換え装置を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】すなわち、請求項１に係
わるメモリバンク切換え装置は、複数のメモリバンクで
構成される記憶手段と、この記憶手段のバンクを指定す
るアドレスデータを発生するアップカウンタと、上記記
憶手段の１つのバンクから次のバンクへアクセスを変更
する際に、上記アップカウンタにカウントアップ信号を
送出する制御手段とを備えて構成したものである。
わるメモリバンク切換え装置は、複数のメモリバンクで
構成される記憶手段と、この記憶手段のバンクを指定す
るアドレスデータを発生するアップカウンタと、上記記
憶手段の１つのバンクから次のバンクへアクセスを変更
する際に、上記アップカウンタにカウントアップ信号を
送出する制御手段とを備えて構成したものである。
【０００７】また、請求項２に係わるメモリバンク切換
え装置は、複数のメモリバンクで構成される記憶手段
と、この記憶手段のバンクを指定するアドレスデータを
発生するアップ／ダウンカウンタと、上記記憶手段のア
クセスするバンクを変更する際に、上記アップ／ダウン
カウンタにアップ／ダウン信号を送出する制御手段とを
備えて構成したものである。
え装置は、複数のメモリバンクで構成される記憶手段
と、この記憶手段のバンクを指定するアドレスデータを
発生するアップ／ダウンカウンタと、上記記憶手段のア
クセスするバンクを変更する際に、上記アップ／ダウン
カウンタにアップ／ダウン信号を送出する制御手段とを
備えて構成したものである。
【０００８】また、請求項３に係わるメモリアドレス装
置は、所定ビット数のアドレスデータを出力するＣＰＵ
と、このＣＰＵからのアドレスデータに複数ビットの上
位アドレスデータを加えたアドレスデータによりアドレ
スされるメモリと、上記ＣＰＵからの信号によりカウン
トアップし、カウントデータを上記上位アドレスデータ
として出力するアップカウント機能を有するカウンタと
を備えて構成したものである。
置は、所定ビット数のアドレスデータを出力するＣＰＵ
と、このＣＰＵからのアドレスデータに複数ビットの上
位アドレスデータを加えたアドレスデータによりアドレ
スされるメモリと、上記ＣＰＵからの信号によりカウン
トアップし、カウントデータを上記上位アドレスデータ
として出力するアップカウント機能を有するカウンタと
を備えて構成したものである。
【０００９】また、請求項４に係わるメモリアドレス装
置は、所定ビット数のアドレスデータを出力するＣＰＵ
と、このＣＰＵからのアドレスデータに複数ビットの上
位アドレスデータを加えたアドレスデータによりアドレ
スされるメモリと、上記ＣＰＵによりカウントのアップ
ダウンが制御され、カウントデータを上記上位アドレス
データとして出力するアップダウンカウント機能を有す
るカウンタとを備えて構成したものである。
置は、所定ビット数のアドレスデータを出力するＣＰＵ
と、このＣＰＵからのアドレスデータに複数ビットの上
位アドレスデータを加えたアドレスデータによりアドレ
スされるメモリと、上記ＣＰＵによりカウントのアップ
ダウンが制御され、カウントデータを上記上位アドレス
データとして出力するアップダウンカウント機能を有す
るカウンタとを備えて構成したものである。
【００１０】
【作用】つまり、バンクレジスタに格納される上位アド
レスがＣＰＵによるアップ／ダウン制御により書換えら
れ、この上位アドレスとＣＰＵのアドレスバスを介して
出力されるアドレス信号との組合せにより、全メモリ領
域に対するアクセスが行なえることになる。
レスがＣＰＵによるアップ／ダウン制御により書換えら
れ、この上位アドレスとＣＰＵのアドレスバスを介して
出力されるアドレス信号との組合せにより、全メモリ領
域に対するアクセスが行なえることになる。
【００１１】
【実施例】以下図面により本発明の一実施例について説
明する。図１は本発明のメモリバンク切換え装置を搭載
したデータアクセス装置の回路構成を示すブロック図で
ある。
明する。図１は本発明のメモリバンク切換え装置を搭載
したデータアクセス装置の回路構成を示すブロック図で
ある。
【００１２】このデータアクセス装置は、ＣＰＵ１１か
らＲＯＭ１２に対しデータ読出し制御を行なうもので、
該ＣＰＵ１１は１６ビットのアドレスバスＡ0 〜Ａ15、
及び８ビットのデータバスＤ0 〜Ｄ7 を有すると共に、
バンクレジスタ１３に対するＬＯＡＤ（ロード），ＣＬ
Ｋ（クロック），Ｕ／Ｄ（アップダウン）の各制御端子
が備えられる。
らＲＯＭ１２に対しデータ読出し制御を行なうもので、
該ＣＰＵ１１は１６ビットのアドレスバスＡ0 〜Ａ15、
及び８ビットのデータバスＤ0 〜Ｄ7 を有すると共に、
バンクレジスタ１３に対するＬＯＡＤ（ロード），ＣＬ
Ｋ（クロック），Ｕ／Ｄ（アップダウン）の各制御端子
が備えられる。
【００１３】前記ＲＯＭ１２は、ＣＰＵ１１のアドレス
バスＡ0 〜Ａ15から出力される１６ビットのアドレス信
号により「００００H 番地〜ＦＦＦＦH 番地」でそれぞ
れアドレスされる複数のメモリ領域（バンク）１２ａ，
１２ｂ，…を連続的に有するもので、この複数のメモリ
領域１２ａ，１２ｂ，…は、それぞれ前記バンクレジス
タ１３から８ビットのアドレスバスＡ16〜Ａ23を介して
指定される上位アドレス「Ｆ０H 〜ＦＦH 」に応じて選
択指定される。
バスＡ0 〜Ａ15から出力される１６ビットのアドレス信
号により「００００H 番地〜ＦＦＦＦH 番地」でそれぞ
れアドレスされる複数のメモリ領域（バンク）１２ａ，
１２ｂ，…を連続的に有するもので、この複数のメモリ
領域１２ａ，１２ｂ，…は、それぞれ前記バンクレジス
タ１３から８ビットのアドレスバスＡ16〜Ａ23を介して
指定される上位アドレス「Ｆ０H 〜ＦＦH 」に応じて選
択指定される。
【００１４】つまり、前記ＲＯＭ１２は、前記バンクレ
ジスタ１３により指定される上位アドレス（Ａ16〜Ａ2
3）とＣＰＵ１１により指定される下位アドレス（Ａ0
〜Ａ15）との組合せにより、その全メモリ領域に渡るデ
ータアクセスが行なわれる。
ジスタ１３により指定される上位アドレス（Ａ16〜Ａ2
3）とＣＰＵ１１により指定される下位アドレス（Ａ0
〜Ａ15）との組合せにより、その全メモリ領域に渡るデ
ータアクセスが行なわれる。
【００１５】ここで、前記バンクレジスタ１３は、デー
タロード機能と共に、アップ／ダウンカウント機能を有
しているカウンタで構成するのが好ましい。一方、前記
バンクレジスタ１３には、ＣＰＵ１１からのデータバス
Ｄ0 〜Ｄ7が接続される。
タロード機能と共に、アップ／ダウンカウント機能を有
しているカウンタで構成するのが好ましい。一方、前記
バンクレジスタ１３には、ＣＰＵ１１からのデータバス
Ｄ0 〜Ｄ7が接続される。
【００１６】ここで、ＲＯＭ１２に記憶されているデー
タの読出し開始に際し、例えばその先頭のメモリ領域１
２ａから読出しを行なう場合には、前記バンクレジスタ
１３に対し、ＣＰＵ１１からデータバスＤ0 〜Ｄ7 を介
して上位アドレス「Ｆ０H 」が予め書込まれる。
タの読出し開始に際し、例えばその先頭のメモリ領域１
２ａから読出しを行なう場合には、前記バンクレジスタ
１３に対し、ＣＰＵ１１からデータバスＤ0 〜Ｄ7 を介
して上位アドレス「Ｆ０H 」が予め書込まれる。
【００１７】そして、前記ＲＯＭ１２の読出し対象メモ
リ領域を１２ａ→１２ｂ→…と順次切換える場合には、
バンクレジスタ１３に記憶されている上位アドレス「Ｆ
０H」は、ＣＰＵ１１からのアップ／ダウン制御信号
（Ｕ／Ｄ）により順次「Ｆ０H」→「Ｆ１H 」→…とカ
ウントアップされて切換えられる。
リ領域を１２ａ→１２ｂ→…と順次切換える場合には、
バンクレジスタ１３に記憶されている上位アドレス「Ｆ
０H」は、ＣＰＵ１１からのアップ／ダウン制御信号
（Ｕ／Ｄ）により順次「Ｆ０H」→「Ｆ１H 」→…とカ
ウントアップされて切換えられる。
【００１８】次に、前記構成によるメモリバンク切換え
装置を搭載したデータアクセス装置におけるバンクアド
レス切換え動作について説明する。図２は前記メモリバ
ンク切換え装置を搭載したデータアクセス装置のバンク
アドレス切換え処理を示すフローチャートである。
装置を搭載したデータアクセス装置におけるバンクアド
レス切換え動作について説明する。図２は前記メモリバ
ンク切換え装置を搭載したデータアクセス装置のバンク
アドレス切換え処理を示すフローチャートである。
【００１９】この場合、ＲＯＭ１２のメモリ領域１２ａ
における最終番地のデータとメモリ領域１２ｂにおける
先頭番地のデータとを連続して読出す際のバンクアドレ
ス切換え処理について説明する。
における最終番地のデータとメモリ領域１２ｂにおける
先頭番地のデータとを連続して読出す際のバンクアドレ
ス切換え処理について説明する。
【００２０】すなわち、まず、ＣＰＵ１１内部のＡレジ
スタ１１ａに対して、上位アドレス「Ｆ０H 」がセット
され、このＣＰＵ１１のＡレジスタ１１ａにセットされ
た上位アドレス「Ｆ０H 」は、データバスＤ0 〜Ｄ7 を
介してバンクレジスタ１３に書込まれる（ステップＳ
１，Ｓ２）。
スタ１１ａに対して、上位アドレス「Ｆ０H 」がセット
され、このＣＰＵ１１のＡレジスタ１１ａにセットされ
た上位アドレス「Ｆ０H 」は、データバスＤ0 〜Ｄ7 を
介してバンクレジスタ１３に書込まれる（ステップＳ
１，Ｓ２）。
【００２１】ここで、ＣＰＵ１１からアドレスバスＡ0
〜Ａ15を介し「ＦＦＦＦH 番地」が、指定されること
で、ＲＯＭ１２に対する上位アドレス（Ａ16〜Ａ23）と
下位アドレス（Ａ0 〜Ａ15）との組合せは「Ｆ０ＦＦＦ
ＦH 番地」として指定されるもので、これにより、ＲＯ
Ｍ１２のメモリ領域１２ａにおける最終番地の記憶デー
タがデータバスＤ0 〜Ｄ7 を介してＣＰＵ１１に読出さ
れ、そのＢレジスタ１１ｂに書込まれる（ステップＳ
３）。
〜Ａ15を介し「ＦＦＦＦH 番地」が、指定されること
で、ＲＯＭ１２に対する上位アドレス（Ａ16〜Ａ23）と
下位アドレス（Ａ0 〜Ａ15）との組合せは「Ｆ０ＦＦＦ
ＦH 番地」として指定されるもので、これにより、ＲＯ
Ｍ１２のメモリ領域１２ａにおける最終番地の記憶デー
タがデータバスＤ0 〜Ｄ7 を介してＣＰＵ１１に読出さ
れ、そのＢレジスタ１１ｂに書込まれる（ステップＳ
３）。
【００２２】すると、ＣＰＵ１１からバンクレジスタ１
３に対するカウントアップ制御信号により、該バンクレ
ジスタ１３に記憶されている上位アドレス「Ｆ０H 」が
「Ｆ１H 」に書換えられる（ステップＳ４）。
３に対するカウントアップ制御信号により、該バンクレ
ジスタ１３に記憶されている上位アドレス「Ｆ０H 」が
「Ｆ１H 」に書換えられる（ステップＳ４）。
【００２３】これと共に、ＣＰＵ１１からアドレスバス
Ａ0 〜Ａ15を介し「００００H 番地」が指定されること
で、ＲＯＭ１２に対する上位アドレス（Ａ16〜Ａ23）と
下位アドレス（Ａ0 〜Ａ15）との組合せは「Ｆ１０００
０H 番地」として指定されるもので、これにより、ＲＯ
Ｍ１２のメモリ領域１２ｂにおける先頭番地の記憶デー
タがデータバスＤ0 〜Ｄ7 を介してＣＰＵ１１に読出さ
れ、そのＣレジスタ１１ｃに書込まれる（ステップＳ
５）。
Ａ0 〜Ａ15を介し「００００H 番地」が指定されること
で、ＲＯＭ１２に対する上位アドレス（Ａ16〜Ａ23）と
下位アドレス（Ａ0 〜Ａ15）との組合せは「Ｆ１０００
０H 番地」として指定されるもので、これにより、ＲＯ
Ｍ１２のメモリ領域１２ｂにおける先頭番地の記憶デー
タがデータバスＤ0 〜Ｄ7 を介してＣＰＵ１１に読出さ
れ、そのＣレジスタ１１ｃに書込まれる（ステップＳ
５）。
【００２４】したがって、前記構成のメモリバンク切換
え装置を搭載したデータアクセス装置によれば、ＣＰＵ
１１のアドレスバスＡ0 〜Ａ15を介して出力されるアド
レス信号によりアドレス指定可能な領域「００００H 番
地〜ＦＦＦＦH 番地」の複数倍のメモリ領域１２ａ，１
２ｂ，…を有するＲＯＭ１２に対し、そのＲＯＭ１２の
各メモリ領域１２ａ，１２ｂ，…をアップ／ダウンカウ
ント機能を有するバンクレジスタ１３にセットされる上
位アドレス「Ｆ０H ，Ｆ１H ，…」によって選択指定
し、例えばアクセス対象となるメモリ領域を１２ａから
１２ｂに切換える際には、ＣＰＵ１１からのアップカウ
ント制御信号により前記バンクレジスタ１３内の上位ア
ドレスを「Ｆ０H 」から「Ｆ１H 」に書換えるようにし
たので、前記バンクレジスタ１３の書換えによりデータ
バスＤ0 〜Ｄ7 が占有されることはなく、ＲＯＭ１２と
のデータアクセス処理が中断されるのを防止できるよう
になる。
え装置を搭載したデータアクセス装置によれば、ＣＰＵ
１１のアドレスバスＡ0 〜Ａ15を介して出力されるアド
レス信号によりアドレス指定可能な領域「００００H 番
地〜ＦＦＦＦH 番地」の複数倍のメモリ領域１２ａ，１
２ｂ，…を有するＲＯＭ１２に対し、そのＲＯＭ１２の
各メモリ領域１２ａ，１２ｂ，…をアップ／ダウンカウ
ント機能を有するバンクレジスタ１３にセットされる上
位アドレス「Ｆ０H ，Ｆ１H ，…」によって選択指定
し、例えばアクセス対象となるメモリ領域を１２ａから
１２ｂに切換える際には、ＣＰＵ１１からのアップカウ
ント制御信号により前記バンクレジスタ１３内の上位ア
ドレスを「Ｆ０H 」から「Ｆ１H 」に書換えるようにし
たので、前記バンクレジスタ１３の書換えによりデータ
バスＤ0 〜Ｄ7 が占有されることはなく、ＲＯＭ１２と
のデータアクセス処理が中断されるのを防止できるよう
になる。
【００２５】なお、上記は２つのバンクに跨がる連続デ
ータを読出す場合を説明したが、現アドレスと異なるバ
ンクに対してのアドレスに変更する場合でも、バンクレ
ジスタ１３にアップ指令，ダウン指令を与えることで処
理できることになる。
ータを読出す場合を説明したが、現アドレスと異なるバ
ンクに対してのアドレスに変更する場合でも、バンクレ
ジスタ１３にアップ指令，ダウン指令を与えることで処
理できることになる。
【００２６】
【発明の効果】以上のように本発明によれば、バンクレ
ジスタに格納される上位アドレスがＣＰＵによるアップ
／ダウン制御により書換えられ、この上位アドレスとＣ
ＰＵのアドレスバスを介して出力されるアドレス信号と
の組合せにより、全メモリ領域に対するアクセスが行な
えるようになる。よって、バンクレジスタに格納される
上位アドレスをデータバスを使用せずに書換え、データ
アクセスの高速化が可能になる。
ジスタに格納される上位アドレスがＣＰＵによるアップ
／ダウン制御により書換えられ、この上位アドレスとＣ
ＰＵのアドレスバスを介して出力されるアドレス信号と
の組合せにより、全メモリ領域に対するアクセスが行な
えるようになる。よって、バンクレジスタに格納される
上位アドレスをデータバスを使用せずに書換え、データ
アクセスの高速化が可能になる。
【図１】本発明の一実施例に係わるメモリバンク切換え
装置を搭載したデータアクセス装置の回路構成を示すブ
ロック図。
装置を搭載したデータアクセス装置の回路構成を示すブ
ロック図。
【図２】前記メモリバンク切換え装置を搭載したデータ
アクセス装置のバンクアドレス切換え処理を示すフロー
チャート。
アクセス装置のバンクアドレス切換え処理を示すフロー
チャート。
１１…ＣＰＵ、１１ａ…Ａレジスタ、１１ｂ…Ｂレジス
タ、１１ｃ…Ｃレジスタ、１２…ＲＯＭ、１２ａ，１２
ｂ，…メモリ領域、１３…バンクレジスタ、Ａ16〜Ａ23
…上位アドレスバス、Ａ0 〜Ａ15…下位アドレスバス、
Ｄ0 〜Ｄ7 …データバス。
タ、１１ｃ…Ｃレジスタ、１２…ＲＯＭ、１２ａ，１２
ｂ，…メモリ領域、１３…バンクレジスタ、Ａ16〜Ａ23
…上位アドレスバス、Ａ0 〜Ａ15…下位アドレスバス、
Ｄ0 〜Ｄ7 …データバス。
Claims (4)
- 【請求項１】 複数のメモリバンクで構成される記憶手
段と、 この記憶手段のバンクを指定するアドレスデータを発生
するアップカウンタと、 上記記憶手段の１つのバンクから次のバンクへアクセス
を変更する際に、上記アップカウンタにカウントアップ
信号を送出する制御手段と、を具備したことを特徴とす
るメモリバンク切換え装置。 - 【請求項２】 複数のメモリバンクで構成される記憶手
段と、 この記憶手段のバンクを指定するアドレスデータを発生
するアップ／ダウンカウンタと、 上記記憶手段のアクセスするバンクを変更する際に、上
記アップ／ダウンカウンタにアップ／ダウン信号を送出
する制御手段と、を具備したことを特徴とするメモリバ
ンク切換え装置。 - 【請求項３】 所定ビット数のアドレスデータを出力す
るＣＰＵと、 このＣＰＵからのアドレスデータに複数ビットの上位ア
ドレスデータを加えたアドレスデータによりアドレスさ
れるメモリと、 上記ＣＰＵからの信号によりカウントアップし、カウン
トデータを上記上位アドレスデータとして出力するアッ
プカウント機能を有するカウンタと、を具備したことを
特徴とするメモリアドレス装置。 - 【請求項４】 所定ビット数のアドレスデータを出力す
るＣＰＵと、 このＣＰＵからのアドレスデータに複数ビットの上位ア
ドレスデータを加えたアドレスデータによりアドレスさ
れるメモリと、 上記ＣＰＵによりカウントのアップダウンが制御され、
カウントデータを上記上位アドレスデータとして出力す
るアップダウンカウント機能を有するカウンタと、を具
備したことを特徴とするメモリアドレス装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1448394A JPH07219843A (ja) | 1994-02-08 | 1994-02-08 | メモリバンク切換え装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1448394A JPH07219843A (ja) | 1994-02-08 | 1994-02-08 | メモリバンク切換え装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07219843A true JPH07219843A (ja) | 1995-08-18 |
Family
ID=11862307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1448394A Pending JPH07219843A (ja) | 1994-02-08 | 1994-02-08 | メモリバンク切換え装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07219843A (ja) |
-
1994
- 1994-02-08 JP JP1448394A patent/JPH07219843A/ja active Pending
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