JPH06214878A - メモリアクセス制御装置 - Google Patents
メモリアクセス制御装置Info
- Publication number
- JPH06214878A JPH06214878A JP577793A JP577793A JPH06214878A JP H06214878 A JPH06214878 A JP H06214878A JP 577793 A JP577793 A JP 577793A JP 577793 A JP577793 A JP 577793A JP H06214878 A JPH06214878 A JP H06214878A
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- Japan
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- bit
- memory
- address
- address information
- cpu
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- Pending
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Abstract
(57)【要約】
【目的】本発明は、ＣＰＵ等を何等変更することなしに
メモリの任意のビットのみを操作する。 【構成】ＣＰＵ(1) からアドレス情報が発せられると、
アクセス制御回路(5) によりアドレス情報の下位ビット
Ａo 〜Ａ7 に基づいて各ビットメモリ（mo〜m7)に記憶
されたデータうち所望のビットをアクセス可能とする。
メモリの任意のビットのみを操作する。 【構成】ＣＰＵ(1) からアドレス情報が発せられると、
アクセス制御回路(5) によりアドレス情報の下位ビット
Ａo 〜Ａ7 に基づいて各ビットメモリ（mo〜m7)に記憶
されたデータうち所望のビットをアクセス可能とする。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータにおける
データ記憶に用いられるメモリへのアクセスを行うメモ
リアクセス制御装置に関する。
データ記憶に用いられるメモリへのアクセスを行うメモ
リアクセス制御装置に関する。
【０００２】
【従来の技術】コンピュータにおけるＣＰＵやＤＭＡコ
ントローラ等は、メモリへデータ転送するが、このデー
タ転送は最小でもバイト単位で行われる。例えば、デー
タは、１バイト（８ビット）で形成されてメモリに記憶
され、このメモリに対するアクセスは、８ビット単位で
書き込み及び読み出しが行われている。
ントローラ等は、メモリへデータ転送するが、このデー
タ転送は最小でもバイト単位で行われる。例えば、デー
タは、１バイト（８ビット）で形成されてメモリに記憶
され、このメモリに対するアクセスは、８ビット単位で
書き込み及び読み出しが行われている。
【０００３】このようなデータのアクセス方式では、メ
モリの任意のビットを操作するのが非常に面倒となる。
例えば、８ビットのデータ「１１０１００１１」の各ビ
ットにおいて各制御要素の状態を識別する場合、ある制
御要素が変化して、例えば異常が発生したとき、所定の
ビットを「１」から「０」、又は「０」から「１」に変
える必要が生じる。しかしながら、このような場合、メ
モリに対してバイト単位でアクセスする方式では、ビッ
ト単位で操作するのが困難である。
モリの任意のビットを操作するのが非常に面倒となる。
例えば、８ビットのデータ「１１０１００１１」の各ビ
ットにおいて各制御要素の状態を識別する場合、ある制
御要素が変化して、例えば異常が発生したとき、所定の
ビットを「１」から「０」、又は「０」から「１」に変
える必要が生じる。しかしながら、このような場合、メ
モリに対してバイト単位でアクセスする方式では、ビッ
ト単位で操作するのが困難である。
【０００４】又、ビットマスク方式のディスプレイを制
御等する場合、ビット単位でメモリ操作することが頻繁
に行われるが、このメモリアクセス方式は、ＣＰＵによ
り一旦メモリからデータを読み込んだ後、１ビット単位
等での論理演算を実行し、再度メモリへの書き込みを行
うものとなっている。このため、このメモリアクセス方
式では、その操作に手間がかかる。一方、ＤＭＡコント
ローラは、一般的に論理演算機能を持たないので、ＤＭ
Ａコントローラによりビット単位でのデータアクセスは
困難である。
御等する場合、ビット単位でメモリ操作することが頻繁
に行われるが、このメモリアクセス方式は、ＣＰＵによ
り一旦メモリからデータを読み込んだ後、１ビット単位
等での論理演算を実行し、再度メモリへの書き込みを行
うものとなっている。このため、このメモリアクセス方
式では、その操作に手間がかかる。一方、ＤＭＡコント
ローラは、一般的に論理演算機能を持たないので、ＤＭ
Ａコントローラによりビット単位でのデータアクセスは
困難である。
【０００５】
【発明が解決しようとする課題】以上のようにメモリに
記憶されたデータに対してビット単位で操作するのが困
難であり、又、ビットマスク方式のディスプレイを制御
等では、その操作に手間がかかる。そこで本発明は、Ｃ
ＰＵ等を何等変更することなしにメモリの任意のビット
のみを操作できるメモリアクセス制御装置を提供するこ
とを目的とする。
記憶されたデータに対してビット単位で操作するのが困
難であり、又、ビットマスク方式のディスプレイを制御
等では、その操作に手間がかかる。そこで本発明は、Ｃ
ＰＵ等を何等変更することなしにメモリの任意のビット
のみを操作できるメモリアクセス制御装置を提供するこ
とを目的とする。
【０００６】
【課題を解決するための手段】本発明は、メモリに記憶
された所定ビットのデータをアクセスするメモリアクセ
ス制御装置において、ＣＰＵ等から発せられたアドレス
情報に基づいてメモリに記憶されたデータうち所望のビ
ットをアクセス可能とするビット選択手段を備えて上記
目的を達成しようとするメモリアクセス制御装置であ
る。
された所定ビットのデータをアクセスするメモリアクセ
ス制御装置において、ＣＰＵ等から発せられたアドレス
情報に基づいてメモリに記憶されたデータうち所望のビ
ットをアクセス可能とするビット選択手段を備えて上記
目的を達成しようとするメモリアクセス制御装置であ
る。
【０００７】
【作用】このような手段を備えたことにより、ＣＰＵ等
からアドレス情報が発せられると、ビット選択手段はこ
のアドレス情報に基づいてメモリに記憶されたデータう
ち所望のビットをアクセス可能とする。
からアドレス情報が発せられると、ビット選択手段はこ
のアドレス情報に基づいてメモリに記憶されたデータう
ち所望のビットをアクセス可能とする。
【０００８】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。図１はメモリアクセス制御装置の全体構
成図である。ＣＰＵ１には、アドレスバス２及びデータ
バス３を介してメモリ４が接続されている。
して説明する。図１はメモリアクセス制御装置の全体構
成図である。ＣＰＵ１には、アドレスバス２及びデータ
バス３を介してメモリ４が接続されている。
【０００９】又、ＣＰＵ１には、アドレスバス２を介し
てアクセス制御回路５が接続されている。このアクセス
制御回路５は、ビット選択手段としての機能を有するも
ので、ＣＰＵ１から発せられたアドレス情報に基づいて
メモリ４に記憶されたデータうち所望のビットをアクセ
ス可能とする機能を有するものである。
てアクセス制御回路５が接続されている。このアクセス
制御回路５は、ビット選択手段としての機能を有するも
ので、ＣＰＵ１から発せられたアドレス情報に基づいて
メモリ４に記憶されたデータうち所望のビットをアクセ
ス可能とする機能を有するものである。
【００１０】このアクセス制御回路５の具体的な構成を
図２に示す。この場合、メモリ４は、１バイト（８ビッ
ト）のデータを記憶するために各ビットメモリｍ0 〜ｍ
7 が形成されている。
図２に示す。この場合、メモリ４は、１バイト（８ビッ
ト）のデータを記憶するために各ビットメモリｍ0 〜ｍ
7 が形成されている。
【００１１】又、アドレスバス２は、ビットＡo 〜Ａｎ
から成り、このうち下位ビットＡo〜Ａ7 により８ビッ
トのデータの各ビットのアドレスを示し、又上位ビット
Ａ8〜Ａｎにより各ビットメモリｍ0 〜ｍ7 をアクセス
するアドレスを示している。
から成り、このうち下位ビットＡo〜Ａ7 により８ビッ
トのデータの各ビットのアドレスを示し、又上位ビット
Ａ8〜Ａｎにより各ビットメモリｍ0 〜ｍ7 をアクセス
するアドレスを示している。
【００１２】アクセス制御回路５は、アドレスデコーダ
６を有し、このアドレスデコーダ６の出力端子に各アン
ドゲートａ0 〜ａ7 の一入力端子が接続されている。こ
のアドレスデコーダ６は、アドレス情報の上位ビットＡ
8 〜Ａｎを受けて、各ビットメモリｍ0 〜ｍ7 をアクセ
スするアドレスであれば、ハイレベル信号「１」を出力
し、これらビットメモリｍ0 〜ｍ7 をアクセスするアド
レスでなければローレベル信号「０」を出力する機能を
有している。又、各アンドゲートａ0 〜ａ7 の各他入力
端子には、アドレス情報の下位ビットＡo 〜Ａ7 がそれ
ぞれ接続されている。そして、各アンドゲートａ0 〜ａ
7 の各出力端子が、各ビットメモリｍ0 〜ｍ7 にそれぞ
れ接続されている。次に上記の如く構成された装置の作
用について説明する。
６を有し、このアドレスデコーダ６の出力端子に各アン
ドゲートａ0 〜ａ7 の一入力端子が接続されている。こ
のアドレスデコーダ６は、アドレス情報の上位ビットＡ
8 〜Ａｎを受けて、各ビットメモリｍ0 〜ｍ7 をアクセ
スするアドレスであれば、ハイレベル信号「１」を出力
し、これらビットメモリｍ0 〜ｍ7 をアクセスするアド
レスでなければローレベル信号「０」を出力する機能を
有している。又、各アンドゲートａ0 〜ａ7 の各他入力
端子には、アドレス情報の下位ビットＡo 〜Ａ7 がそれ
ぞれ接続されている。そして、各アンドゲートａ0 〜ａ
7 の各出力端子が、各ビットメモリｍ0 〜ｍ7 にそれぞ
れ接続されている。次に上記の如く構成された装置の作
用について説明する。
【００１３】各ビットメモリｍ0 〜ｍ7 には、８ビット
Ｄo 〜Ｄ7 としてデータが記憶されている。このデータ
の各ビットＤo 〜Ｄ7 は、各制御要素の状態の識別を示
している。
Ｄo 〜Ｄ7 としてデータが記憶されている。このデータ
の各ビットＤo 〜Ｄ7 は、各制御要素の状態の識別を示
している。
【００１４】この状態に、ある制御要素が変化して、例
えば異常が発生したとき、所定のビット、例えばビット
Ｄo を「１」から「０」、又は「０」から「１」に変え
る必要が生じる。
えば異常が発生したとき、所定のビット、例えばビット
Ｄo を「１」から「０」、又は「０」から「１」に変え
る必要が生じる。
【００１５】この場合、ＣＰＵ１は、アドレスバス２に
対してビットＡo 〜Ａｎのアドレス情報を発し、このと
き上位ビットＡ8 〜Ａｎを各ビットメモリｍ0 〜ｍ7 を
選択するアドレスとし、かつ下位ビットＡo 〜Ａ7 によ
りビットメモリｍo を選択するアドレス「１０００００
００」を発する。このアドレス情報のうち上位ビットＡ
8 〜Ａｎはアドレスデコーダ６に入力し、下位ビットＡ
o 〜Ａ7 は各アンドゲートａ0 〜ａ7 に入力する。アド
レスデコーダ６は、上位ビットＡ8 〜Ａｎを受けて、各
ビットメモリｍ0〜ｍ7 をアクセスするアドレスであれ
ば、ハイレベル信号「１」を出力する。
対してビットＡo 〜Ａｎのアドレス情報を発し、このと
き上位ビットＡ8 〜Ａｎを各ビットメモリｍ0 〜ｍ7 を
選択するアドレスとし、かつ下位ビットＡo 〜Ａ7 によ
りビットメモリｍo を選択するアドレス「１０００００
００」を発する。このアドレス情報のうち上位ビットＡ
8 〜Ａｎはアドレスデコーダ６に入力し、下位ビットＡ
o 〜Ａ7 は各アンドゲートａ0 〜ａ7 に入力する。アド
レスデコーダ６は、上位ビットＡ8 〜Ａｎを受けて、各
ビットメモリｍ0〜ｍ7 をアクセスするアドレスであれ
ば、ハイレベル信号「１」を出力する。
【００１６】これにより、各アンドゲートａ0 〜ａ7 に
は、アドレスデコーダ６からのハイレベル信号「１」が
ゲート信号として入力し、これら各アンドゲートａ0 〜
ａ7から下位ビットＡo 〜Ａ7 の信号がメモリ選択信号
として出力される。
は、アドレスデコーダ６からのハイレベル信号「１」が
ゲート信号として入力し、これら各アンドゲートａ0 〜
ａ7から下位ビットＡo 〜Ａ7 の信号がメモリ選択信号
として出力される。
【００１７】この場合、アドレス情報の下位ビットＡo
〜Ａ7 は上記の如く「１０００００００」であるので、
ビットメモリｍo のみにハイレベル信号「１」が与えら
れる。従って、各ビットメモリｍ0 〜ｍ7 のうちビット
メモリｍo のみアクセス可能な状態となる。この状態
に、ＣＰＵ１は、データバス３を通してビットメモリｍ
o のデータを「１」から「０」、又は「０」から「１」
に書き換える。
〜Ａ7 は上記の如く「１０００００００」であるので、
ビットメモリｍo のみにハイレベル信号「１」が与えら
れる。従って、各ビットメモリｍ0 〜ｍ7 のうちビット
メモリｍo のみアクセス可能な状態となる。この状態
に、ＣＰＵ１は、データバス３を通してビットメモリｍ
o のデータを「１」から「０」、又は「０」から「１」
に書き換える。
【００１８】なお、各ビットメモリｍ0 〜ｍ7 のうち各
ビットメモリｍo 、ａ2 をアクセイ可能とするには、Ｃ
ＰＵ１はアドレス情報の下位アドレスを「１０１０００
００」として発することになる。又、８ビットＤo 〜Ｄ
7 のデータをアクセスする場合、ＣＰＵ１はアドレス情
報の下位アドレスを「１１１１１１１１」として発する
ことになる。
ビットメモリｍo 、ａ2 をアクセイ可能とするには、Ｃ
ＰＵ１はアドレス情報の下位アドレスを「１０１０００
００」として発することになる。又、８ビットＤo 〜Ｄ
7 のデータをアクセスする場合、ＣＰＵ１はアドレス情
報の下位アドレスを「１１１１１１１１」として発する
ことになる。
【００１９】このように上記一実施例においては、ＣＰ
Ｕ１からアドレス情報が発せられると、アクセス制御回
路５によりアドレス情報の下位ビットＡo 〜Ａ7 に基づ
いて各ビットメモリｍ0 〜ｍ7 に記憶されたデータうち
所望のビットをアクセス可能としたので、ＣＰＵ１によ
り各ビット単位でのメモリ操作が簡単にでき、任意のビ
ットのデータを変更できる。これにより、ビット単位で
メモリ操作が頻繁に行われるシステム、例えば、各制御
要素の状態を識別するに、ある制御要素が変化して所定
のビットを「１」から「０」、又は「０」から「１」に
変える場合、又、ビットマスク方式のディスプレイを制
御等する場合に適用すれば、大幅な性能の改善ができ
る。なお、本発明は上記一実施例に限定されるものでな
くその要旨を変更しない範囲で変形してもよい。例え
ば、８ビットのデータに適用するだけでなく、データの
ビット形成に限定されるものではない。又、メモリ選択
信号を下位ビットＡo 〜Ａ7 に基づいて作成するのでな
く、上位ビットや中間のビットを用いて作成してもよ
い。又、ＣＰＵ１に限らず、ＤＭＡコントローラを用い
たシステムにも適用できる。
Ｕ１からアドレス情報が発せられると、アクセス制御回
路５によりアドレス情報の下位ビットＡo 〜Ａ7 に基づ
いて各ビットメモリｍ0 〜ｍ7 に記憶されたデータうち
所望のビットをアクセス可能としたので、ＣＰＵ１によ
り各ビット単位でのメモリ操作が簡単にでき、任意のビ
ットのデータを変更できる。これにより、ビット単位で
メモリ操作が頻繁に行われるシステム、例えば、各制御
要素の状態を識別するに、ある制御要素が変化して所定
のビットを「１」から「０」、又は「０」から「１」に
変える場合、又、ビットマスク方式のディスプレイを制
御等する場合に適用すれば、大幅な性能の改善ができ
る。なお、本発明は上記一実施例に限定されるものでな
くその要旨を変更しない範囲で変形してもよい。例え
ば、８ビットのデータに適用するだけでなく、データの
ビット形成に限定されるものではない。又、メモリ選択
信号を下位ビットＡo 〜Ａ7 に基づいて作成するのでな
く、上位ビットや中間のビットを用いて作成してもよ
い。又、ＣＰＵ１に限らず、ＤＭＡコントローラを用い
たシステムにも適用できる。
【００２０】
【発明の効果】以上詳記したように本発明によれば、Ｃ
ＰＵ等を何等変更することなしにメモリの任意のビット
のみを操作できるメモリアクセス制御装置を提供でき
る。
ＰＵ等を何等変更することなしにメモリの任意のビット
のみを操作できるメモリアクセス制御装置を提供でき
る。
【図１】本発明に係わるメモリアクセス制御装置の一実
施例を示す構成図。
施例を示す構成図。
【図２】同装置におけるアクセス制御回路の具体的な構
成図。
成図。
１…ＣＰＵ、２…アドレスバス、３…データバス、４…
メモリ、５…アクセス制御回路、６…アドレスデコー
ダ、ｍ0 〜ｍ7 …ビットメモリ、ａ0 〜ａ7 …アンドゲ
ート。
メモリ、５…アクセス制御回路、６…アドレスデコー
ダ、ｍ0 〜ｍ7 …ビットメモリ、ａ0 〜ａ7 …アンドゲ
ート。
Claims (1)
- 【請求項１】 メモリに記憶された所定ビットのデータ
をアクセスするメモリアクセス制御装置において、 ＣＰＵ等から発せられたアドレス情報に基づいて前記メ
モリに記憶されたデータうち所望のビットをアクセス可
能とするビット選択手段を備えたことを特徴とするメモ
リアクセス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP577793A JPH06214878A (ja) | 1993-01-18 | 1993-01-18 | メモリアクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP577793A JPH06214878A (ja) | 1993-01-18 | 1993-01-18 | メモリアクセス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06214878A true JPH06214878A (ja) | 1994-08-05 |
Family
ID=11620550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP577793A Pending JPH06214878A (ja) | 1993-01-18 | 1993-01-18 | メモリアクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06214878A (ja) |
-
1993
- 1993-01-18 JP JP577793A patent/JPH06214878A/ja active Pending
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