JPH05257798A - メモリー制御回路 - Google Patents
メモリー制御回路Info
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- JPH05257798A JPH05257798A JP4053270A JP5327092A JPH05257798A JP H05257798 A JPH05257798 A JP H05257798A JP 4053270 A JP4053270 A JP 4053270A JP 5327092 A JP5327092 A JP 5327092A JP H05257798 A JPH05257798 A JP H05257798A
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- JP
- Japan
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- address
- signal
- gate
- ram
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Abstract
(57)【要約】
【目的】大容量メモリーを、そのメモリーを構成するＲ
ＡＭの最小構成容量のアドレス範囲を書き込み動作する
ことで、メモリー全体に一定データの書き込みを短時間
で、しかも安価に実現する。 【構成】ＲＡＭの上位アドレスから、ブロック毎の選択
を行うアドレスデコーダに制御用レジスタ、又はブロッ
ク選択アドレスの更に上位アドレスを入力して、ＭＰＵ
より１つのアドレスに対し１つのワードを選択するアド
レス範囲と、ＲＡＭの最小構成容量のアドレス範囲を認
識可能な構成とする。
ＡＭの最小構成容量のアドレス範囲を書き込み動作する
ことで、メモリー全体に一定データの書き込みを短時間
で、しかも安価に実現する。 【構成】ＲＡＭの上位アドレスから、ブロック毎の選択
を行うアドレスデコーダに制御用レジスタ、又はブロッ
ク選択アドレスの更に上位アドレスを入力して、ＭＰＵ
より１つのアドレスに対し１つのワードを選択するアド
レス範囲と、ＲＡＭの最小構成容量のアドレス範囲を認
識可能な構成とする。
Description
【０００１】
【産業上の利用分野】本発明は、画像処理やグラフィッ
ク処理用のコンピュータシステムのメモリーに於いて、
特にＣＲＴディスプレイ等表示装置の表示用メモリーに
一定データを高速で書き込むメモリー制御回路に関す
る。
ク処理用のコンピュータシステムのメモリーに於いて、
特にＣＲＴディスプレイ等表示装置の表示用メモリーに
一定データを高速で書き込むメモリー制御回路に関す
る。
【０００２】
【従来の技術】ＭＰＵは記憶部に対し２進数のコード信
号であるアドレス信号を出力し、更にデータの書き込
み、又は読みだしのいずれかを示すデータ方向信号、及
び書き込み時は書き込みデータを出力する。
号であるアドレス信号を出力し、更にデータの書き込
み、又は読みだしのいずれかを示すデータ方向信号、及
び書き込み時は書き込みデータを出力する。
【０００３】一方、記憶部はＲＡＭとアドレスデコーダ
等から構成されＲＡＭはその素子の持つ記憶容量が同時
に書き込み、又は読みだし可能なデータのビット数
（Ｂ）とアドレス数（Ａ）の積で表される、又ＭＰＵの
一度に扱うデータの語長のビット数（Ｄ）より Ｂ×Ｎ＝Ｄ …（１） となり、この時のＮが記憶部の並列動作させるＲＡＭの
最小構成素子数であり、Ａは最小構成時のアドレス範囲
となる。したがってＮ個単位にＲＡＭを増やすことによ
り、記憶部の容量を増やすこととなる。
等から構成されＲＡＭはその素子の持つ記憶容量が同時
に書き込み、又は読みだし可能なデータのビット数
（Ｂ）とアドレス数（Ａ）の積で表される、又ＭＰＵの
一度に扱うデータの語長のビット数（Ｄ）より Ｂ×Ｎ＝Ｄ …（１） となり、この時のＮが記憶部の並列動作させるＲＡＭの
最小構成素子数であり、Ａは最小構成時のアドレス範囲
となる。したがってＮ個単位にＲＡＭを増やすことによ
り、記憶部の容量を増やすこととなる。
【０００４】一方、Ｎの整数倍に構成されたＲＡＭをＭ
ＰＵより出力されるアドレス信号に対応させるのがアド
レスデコーダであり、一般的にＲＡＭ１個のアドレス範
囲より上位にあるアドレス信号をデコードして、Ｎ個単
位毎に配置されたＲＡＭのいずれか１つを選択するよう
に動作させＲＡＭ１個のアドレス範囲のアドレス信号は
直接全てのＲＡＭに接続する。これにより記憶部はＭＰ
Ｕより出力される１つのアドレス信号に対し常に１つの
番地が選択されるよう構成されている。
ＰＵより出力されるアドレス信号に対応させるのがアド
レスデコーダであり、一般的にＲＡＭ１個のアドレス範
囲より上位にあるアドレス信号をデコードして、Ｎ個単
位毎に配置されたＲＡＭのいずれか１つを選択するよう
に動作させＲＡＭ１個のアドレス範囲のアドレス信号は
直接全てのＲＡＭに接続する。これにより記憶部はＭＰ
Ｕより出力される１つのアドレス信号に対し常に１つの
番地が選択されるよう構成されている。
【０００５】
【発明が解決しようとする課題】前記の如く記憶部は、
ＭＰＵからの１アドレス信号に対し常にただ１つのワー
ド単位のＲＡＭを選択するよう動作し、データ方向信号
によりＲＡＭにＭＰＵよりデータを書き込み動作、又は
ＲＡＭのデータをＭＰＵに読みだし動作を行う。近年、
画像処理やグラフィック処理等の記憶部の容量は表示装
置の高精細化，高機能化に伴い、年々増大する傾向にあ
る。それに従って、表示の切り換え時の時間や装置の電
源投入時の記憶部に対するＲＡＭのデータ初期化時間
は、記憶部の容量に比例し遅くなり、応答時間が問題と
なっている。本発明は上記のように、大容量化する記憶
部をＲＡＭの最小構成容量のアドレス範囲を書き込み動
作することで、記憶部全体に一定データの書き込みを短
時間で実現することにある。
ＭＰＵからの１アドレス信号に対し常にただ１つのワー
ド単位のＲＡＭを選択するよう動作し、データ方向信号
によりＲＡＭにＭＰＵよりデータを書き込み動作、又は
ＲＡＭのデータをＭＰＵに読みだし動作を行う。近年、
画像処理やグラフィック処理等の記憶部の容量は表示装
置の高精細化，高機能化に伴い、年々増大する傾向にあ
る。それに従って、表示の切り換え時の時間や装置の電
源投入時の記憶部に対するＲＡＭのデータ初期化時間
は、記憶部の容量に比例し遅くなり、応答時間が問題と
なっている。本発明は上記のように、大容量化する記憶
部をＲＡＭの最小構成容量のアドレス範囲を書き込み動
作することで、記憶部全体に一定データの書き込みを短
時間で実現することにある。
【０００６】
【課題を解決するための手段】本発明は、記憶部のアド
レスデコーダを１つのアドレスに対し１つのワードが対
応するアドレス範囲と、ＲＡＭの最小構成アドレス範囲
の２つのアドレス範囲をＭＰＵから認識できる様な構成
とする。ＲＡＭの最小構成アドレス範囲は、前記の通り
ＲＡＭ全体を通常の１つのアドレスに１つのワードが対
応するアドレス範囲の、整数分の１であることはすでに
承知の事である、このＲＡＭの最小構成アドレス範囲の
１つのアドレスにＭＰＵよりデータ書き込み動作を行う
と記憶部内の全てのＲＡＭの各々１つのアドレスに同一
データが書き込めるようアドレスデコーダを動作させる
ことで実現される。２つのアドレス範囲をＭＰＵが認識
する手段として、アドレスデコーダ内に制御用レジスタ
を設け、この制御用レジスタにＭＰＵよりデータを設定
することで２つのアドレス範囲を切り換える方法と、Ｍ
ＰＵより出力されるアドレス範囲の中に前記２つのアド
レス範囲を設け、それぞれの動作をアドレスデコーダに
より判別する方法がある。
レスデコーダを１つのアドレスに対し１つのワードが対
応するアドレス範囲と、ＲＡＭの最小構成アドレス範囲
の２つのアドレス範囲をＭＰＵから認識できる様な構成
とする。ＲＡＭの最小構成アドレス範囲は、前記の通り
ＲＡＭ全体を通常の１つのアドレスに１つのワードが対
応するアドレス範囲の、整数分の１であることはすでに
承知の事である、このＲＡＭの最小構成アドレス範囲の
１つのアドレスにＭＰＵよりデータ書き込み動作を行う
と記憶部内の全てのＲＡＭの各々１つのアドレスに同一
データが書き込めるようアドレスデコーダを動作させる
ことで実現される。２つのアドレス範囲をＭＰＵが認識
する手段として、アドレスデコーダ内に制御用レジスタ
を設け、この制御用レジスタにＭＰＵよりデータを設定
することで２つのアドレス範囲を切り換える方法と、Ｍ
ＰＵより出力されるアドレス範囲の中に前記２つのアド
レス範囲を設け、それぞれの動作をアドレスデコーダに
より判別する方法がある。
【０００７】
【作用】すなわち、記憶部全体の大容量のＲＡＭのデー
タを初期化することは全てのＲＡＭに一定データを書き
込む動作が必要である。本発明は、アドレスデコーダ内
に制御用レジスタを設けるか、直接ＭＰＵからのアドレ
ス範囲に初期化用のアドレス範囲を設けＭＰＵより出力
される１つのアドレスに対し、記憶部のＲＡＭ全体をＲ
ＡＭの最小構成単位に分割されたすべてのＲＡＭにＭＰ
Ｕより出力されたデータを書き込む動作をすることで、
同時に複数のＲＡＭにデータの書き込みが行われＲＡＭ
の最小構成アドレス範囲を全て一様に書き込み動作すれ
ばＲＡＭ全体を一定データで初期化されることとなる。
タを初期化することは全てのＲＡＭに一定データを書き
込む動作が必要である。本発明は、アドレスデコーダ内
に制御用レジスタを設けるか、直接ＭＰＵからのアドレ
ス範囲に初期化用のアドレス範囲を設けＭＰＵより出力
される１つのアドレスに対し、記憶部のＲＡＭ全体をＲ
ＡＭの最小構成単位に分割されたすべてのＲＡＭにＭＰ
Ｕより出力されたデータを書き込む動作をすることで、
同時に複数のＲＡＭにデータの書き込みが行われＲＡＭ
の最小構成アドレス範囲を全て一様に書き込み動作すれ
ばＲＡＭ全体を一定データで初期化されることとなる。
【０００８】
【実施例】以下、本発明によるメモリー制御回路につい
て図１から図５を用いて説明する。本実施例は４ビット
×1048576 ワード構成の４メガビットダイナミックラン
ダムアクセスメモリー（以下４ＭＤＲＡＭと称す）を用
いて、１６ビット／ワード構成でメモリー容量4194304
ワードのメモリー用のメモリー制御回路である。
て図１から図５を用いて説明する。本実施例は４ビット
×1048576 ワード構成の４メガビットダイナミックラン
ダムアクセスメモリー（以下４ＭＤＲＡＭと称す）を用
いて、１６ビット／ワード構成でメモリー容量4194304
ワードのメモリー用のメモリー制御回路である。
【０００９】はじめに本実施例のブロック図を図５に示
す。4MDRAMは前記の通り４×1048576 ワード構成のもの
を使用しており１６ビット／ワードとするには４個を並
列接続させる構成となり、これが最小構成単位となる、
この時のメモリー容量は1048576 ワードである、これは
本図の１５：ＲＡＭ００，１６：ＲＡＭ０１，１７：Ｒ
ＡＭ０２，１８：ＲＡＭ０３が相当するものである。従
って4194304 ワードのメモリー容量を実現するには、前
記４個の4MDRAMを４ブロック構成とすれば良いことであ
り、前記１５，１６，１７，１８、及び１９：ＲＡＭ１
０，２０：ＲＡＭ１１，２１：ＲＡＭ１２，２２：ＲＡ
Ｍ１３，２３：ＲＡＭ２０，２４：ＲＡＭ２１，２５：
ＲＡＭ２２，２６：ＲＡＭ２３，２７：ＲＡＭ３０，２
８：ＲＡＭ３１，２９：ＲＡＭ３２，３０：ＲＡＭ３３
の１６個となる。一般にＤＲＡＭは、素子の信号ピン数
を削減し実装面積を小さくする目的からアドレス信号を
ローアドレスとカラムアドレスに分割して指定する方式
が用いられており、4MDRAMの４×1048576ワード構成は1
048576通りのアドレス表現を２進数で行うために２０本
のアドレス信号が必要であり、これを１０本の信号線を
用いて前記ローアドレスとカラムアドレスに分割して指
定する。このアドレスを指定する為にＡ１９からＡ０の
アドレス線を、Ａ１９からＡ１０とＡ９からＡ０に分割
する必要がありこの動作をするのが３２：アドレス切り
換え器である。更にＡ１９からＡ０のアドレス信号をど
のブロックの4MDRAMに指定するかを決定するのが、３
１：アドレスデコーダでありローアドレスを指定するロ
ーアドレスストローブ信号（以下ＲＡＳ信号と称す）
と、カラムアドレスを指定するカラムアドレスストロー
ブ信号（以下ＣＡＳ信号と称す）及び4MDRAMに直接接続
されるアドレス信号の上位アドレスから、それぞれブロ
ック単位の4MDRAMにＲＡＳ信号及びＣＡＳ信号を出力す
るものであり、ＲＡＳ信号，ＣＡＳ信号の両方の信号が
アクティブになったブロックの4MDRAMのみがＡ１９から
Ａ０で指定されたアドレスが選択されるものである、こ
の部分については後ほど詳細に説明する。３３：データ
方向判別器はリード／ライト信号より4MDRAMに対しデー
タ読みだし又はデータ書き込み動作をすると共に３４：
データバッファの方向切り換え動作を行う。このように
一連の連続したアドレス上に各ブロック及び各4MDRAMが
整然と配列され、１つのアドレスに対し１つのワードが
対応するものである。
す。4MDRAMは前記の通り４×1048576 ワード構成のもの
を使用しており１６ビット／ワードとするには４個を並
列接続させる構成となり、これが最小構成単位となる、
この時のメモリー容量は1048576 ワードである、これは
本図の１５：ＲＡＭ００，１６：ＲＡＭ０１，１７：Ｒ
ＡＭ０２，１８：ＲＡＭ０３が相当するものである。従
って4194304 ワードのメモリー容量を実現するには、前
記４個の4MDRAMを４ブロック構成とすれば良いことであ
り、前記１５，１６，１７，１８、及び１９：ＲＡＭ１
０，２０：ＲＡＭ１１，２１：ＲＡＭ１２，２２：ＲＡ
Ｍ１３，２３：ＲＡＭ２０，２４：ＲＡＭ２１，２５：
ＲＡＭ２２，２６：ＲＡＭ２３，２７：ＲＡＭ３０，２
８：ＲＡＭ３１，２９：ＲＡＭ３２，３０：ＲＡＭ３３
の１６個となる。一般にＤＲＡＭは、素子の信号ピン数
を削減し実装面積を小さくする目的からアドレス信号を
ローアドレスとカラムアドレスに分割して指定する方式
が用いられており、4MDRAMの４×1048576ワード構成は1
048576通りのアドレス表現を２進数で行うために２０本
のアドレス信号が必要であり、これを１０本の信号線を
用いて前記ローアドレスとカラムアドレスに分割して指
定する。このアドレスを指定する為にＡ１９からＡ０の
アドレス線を、Ａ１９からＡ１０とＡ９からＡ０に分割
する必要がありこの動作をするのが３２：アドレス切り
換え器である。更にＡ１９からＡ０のアドレス信号をど
のブロックの4MDRAMに指定するかを決定するのが、３
１：アドレスデコーダでありローアドレスを指定するロ
ーアドレスストローブ信号（以下ＲＡＳ信号と称す）
と、カラムアドレスを指定するカラムアドレスストロー
ブ信号（以下ＣＡＳ信号と称す）及び4MDRAMに直接接続
されるアドレス信号の上位アドレスから、それぞれブロ
ック単位の4MDRAMにＲＡＳ信号及びＣＡＳ信号を出力す
るものであり、ＲＡＳ信号，ＣＡＳ信号の両方の信号が
アクティブになったブロックの4MDRAMのみがＡ１９から
Ａ０で指定されたアドレスが選択されるものである、こ
の部分については後ほど詳細に説明する。３３：データ
方向判別器はリード／ライト信号より4MDRAMに対しデー
タ読みだし又はデータ書き込み動作をすると共に３４：
データバッファの方向切り換え動作を行う。このように
一連の連続したアドレス上に各ブロック及び各4MDRAMが
整然と配列され、１つのアドレスに対し１つのワードが
対応するものである。
【００１０】次に図１，図２を用いて本発明のメモリー
制御動作を説明する。図１は１：制御用レジスタを備え
たアドレスデコーダ回路であり制御用レジスタの出力が
LOWの時１つのアドレスに１つのワードが対応する動作
である。4MDRAMの上位アドレスであるＡ２０信号がＬＯ
Ｗの時、５：ＮＯＴゲート出力がＨＩＧＨ、１０：ＯＲ
ゲート出力がＨＩＧＨとなり３：ＮＯＴゲートをとおし
てアクティブHIGHとなるＣＡＳ信号が１４：ＮＡＮＤゲ
ートによってＣＡＳ０信号がアクティブLOWとなる。Ａ
２０信号がＨＩＧＨの時は９：ＯＲゲート出力がＨＩＧ
Ｈとなり、１３：ＮＡＮＤゲートによってＣＡＳ１信号
がアクティブＬＯＷとなる。又、Ａ２１がＬＯＷの時、
４：ＮＯＴゲート出力がＨＩＧＨとなり８：ＯＲゲート
がＨＩＧＨになり２：ＮＯＴゲートをとおしてアクティ
ブＨＩＧＨとなったＲＡＳ信号と１２：ＮＡＮＤゲート
によってＲＡＳ０がアクティブＬＯＷとなる。Ａ21がＨ
ＩＧＨの時、７：ＯＲゲート出力がＨＩＧＨとなり１
１：ＮＡＮＤゲートによってＲＡＳ１信号がアクティブ
ＬＯＷとなる。このようにＡ２０，Ａ２１，ＲＡＳ及び
ＣＡＳ信号によってＣＡＳ０，ＣＡＳ１，ＲＡＳ０，Ｒ
ＡＳ１のアドレスストローブ信号が作られる。制御用レ
ジスタの出力がＨＩＧＨの時は、７，８，９，１０のＯ
Ｒゲート全ての出力がＨＩＧＨとなりＡ２０，Ａ２１信
号とは無条件に、ＣＡＳ信号がアクティブＬＯＷになる
と１３，１４のＮＡＮＤゲート出力が同時にＬＯＷとな
り、ＣＡＳ０及びＣＡＳ１がアクティブＬＯＷになる、
又ＲＡＳ信号がアクティブＬＯＷになると１１，１２の
ＮＡＮＤゲート出力が同時にＬＯＷとなり、ＲＡＳ０及
びＲＡＳ１がアクティブＬＯＷとなる。この状態で書き
込み動作を行うと、4MDRAMに直接接続されるＡ１９から
Ａ０のアドレス信号が４ブロック全ての4MDRAMに指定さ
れ、そのアドレスにデータが書き込まれることになる。
従って、Ａ１９からＡ０のアドレス範囲を全て一様に変
化させ同一データの書き込みを行うことで、４ブロック
全ての4MDRAMに同一データを書き込むことができる。
制御動作を説明する。図１は１：制御用レジスタを備え
たアドレスデコーダ回路であり制御用レジスタの出力が
LOWの時１つのアドレスに１つのワードが対応する動作
である。4MDRAMの上位アドレスであるＡ２０信号がＬＯ
Ｗの時、５：ＮＯＴゲート出力がＨＩＧＨ、１０：ＯＲ
ゲート出力がＨＩＧＨとなり３：ＮＯＴゲートをとおし
てアクティブHIGHとなるＣＡＳ信号が１４：ＮＡＮＤゲ
ートによってＣＡＳ０信号がアクティブLOWとなる。Ａ
２０信号がＨＩＧＨの時は９：ＯＲゲート出力がＨＩＧ
Ｈとなり、１３：ＮＡＮＤゲートによってＣＡＳ１信号
がアクティブＬＯＷとなる。又、Ａ２１がＬＯＷの時、
４：ＮＯＴゲート出力がＨＩＧＨとなり８：ＯＲゲート
がＨＩＧＨになり２：ＮＯＴゲートをとおしてアクティ
ブＨＩＧＨとなったＲＡＳ信号と１２：ＮＡＮＤゲート
によってＲＡＳ０がアクティブＬＯＷとなる。Ａ21がＨ
ＩＧＨの時、７：ＯＲゲート出力がＨＩＧＨとなり１
１：ＮＡＮＤゲートによってＲＡＳ１信号がアクティブ
ＬＯＷとなる。このようにＡ２０，Ａ２１，ＲＡＳ及び
ＣＡＳ信号によってＣＡＳ０，ＣＡＳ１，ＲＡＳ０，Ｒ
ＡＳ１のアドレスストローブ信号が作られる。制御用レ
ジスタの出力がＨＩＧＨの時は、７，８，９，１０のＯ
Ｒゲート全ての出力がＨＩＧＨとなりＡ２０，Ａ２１信
号とは無条件に、ＣＡＳ信号がアクティブＬＯＷになる
と１３，１４のＮＡＮＤゲート出力が同時にＬＯＷとな
り、ＣＡＳ０及びＣＡＳ１がアクティブＬＯＷになる、
又ＲＡＳ信号がアクティブＬＯＷになると１１，１２の
ＮＡＮＤゲート出力が同時にＬＯＷとなり、ＲＡＳ０及
びＲＡＳ１がアクティブＬＯＷとなる。この状態で書き
込み動作を行うと、4MDRAMに直接接続されるＡ１９から
Ａ０のアドレス信号が４ブロック全ての4MDRAMに指定さ
れ、そのアドレスにデータが書き込まれることになる。
従って、Ａ１９からＡ０のアドレス範囲を全て一様に変
化させ同一データの書き込みを行うことで、４ブロック
全ての4MDRAMに同一データを書き込むことができる。
【００１１】この時のアドレスマップを図２に示す。制
御用レジスタがＬＯＷでＲＡＳ０，ＣＡＳ０が共にアク
ティブＬＯＷの時のアドレス範囲は１６進数で０からFF
FFFとなり図５の１５，１６，１７，１８が相当する。
ＲＡＳ０，ＣＡＳ１がアクティブＬＯＷの時のアドレス
範囲は１６進数で100000から1FFFFFとなり図５の１９，
２０，２１，２２が相当する。ＲＡＳ１，ＣＡＳ０がア
クティブＬＯＷの時のアドレス範囲は１６進数で200000
から2FFFFFとなり図５の２３，２４，２５，２６が相当
する。ＲＡＳ１，ＣＡＳ１がアクティブＬＯＷの時のア
ドレス範囲は１６進数で300000から3FFFFFとなり図５の
２７，２８，２９，３０が相当する。制御用レジスタの
出力がＨＩＧＨの時は４ブロック全ての4MDRAMが選択さ
れるので、例えばアドレス範囲が１６進数で０からＦＦ
ＦＦＦを指定すればＲＡＳ１，ＲＡＳ０，ＣＡＳ１，Ｃ
ＡＳ０がアクティブＬＯＷとなり図５の１５から３０の
１６個全てが相当する。このアドレス範囲は前記に限ら
ずどのブロックの範囲でもＡ１９からＡ０のアドレス信
号が全て一様に変化させればかまわない。DRAMのリフレ
ッシュ動作について本実施例では、ＲＡＳオンリーリフ
レッシュ方式を採用しており、図１に於いてリフレッシ
ュ動作時ＲＥＦ信号が６：ＮＯＴゲートによりアクティ
ブＨＩＧＨとなり７，８のＯＲゲート出力が無条件でＨ
ＩＧＨとなりＲＡＳ信号がアクティブになり１１，１２
のＮＡＮＤゲートによりＲＡＳ１，ＲＡＳ０が同時にア
クティブとなり4MDRAMに直接接続されているローアドレ
スにより指定されたローアドレス空間のリフレッシュ動
作が行われる。
御用レジスタがＬＯＷでＲＡＳ０，ＣＡＳ０が共にアク
ティブＬＯＷの時のアドレス範囲は１６進数で０からFF
FFFとなり図５の１５，１６，１７，１８が相当する。
ＲＡＳ０，ＣＡＳ１がアクティブＬＯＷの時のアドレス
範囲は１６進数で100000から1FFFFFとなり図５の１９，
２０，２１，２２が相当する。ＲＡＳ１，ＣＡＳ０がア
クティブＬＯＷの時のアドレス範囲は１６進数で200000
から2FFFFFとなり図５の２３，２４，２５，２６が相当
する。ＲＡＳ１，ＣＡＳ１がアクティブＬＯＷの時のア
ドレス範囲は１６進数で300000から3FFFFFとなり図５の
２７，２８，２９，３０が相当する。制御用レジスタの
出力がＨＩＧＨの時は４ブロック全ての4MDRAMが選択さ
れるので、例えばアドレス範囲が１６進数で０からＦＦ
ＦＦＦを指定すればＲＡＳ１，ＲＡＳ０，ＣＡＳ１，Ｃ
ＡＳ０がアクティブＬＯＷとなり図５の１５から３０の
１６個全てが相当する。このアドレス範囲は前記に限ら
ずどのブロックの範囲でもＡ１９からＡ０のアドレス信
号が全て一様に変化させればかまわない。DRAMのリフレ
ッシュ動作について本実施例では、ＲＡＳオンリーリフ
レッシュ方式を採用しており、図１に於いてリフレッシ
ュ動作時ＲＥＦ信号が６：ＮＯＴゲートによりアクティ
ブＨＩＧＨとなり７，８のＯＲゲート出力が無条件でＨ
ＩＧＨとなりＲＡＳ信号がアクティブになり１１，１２
のＮＡＮＤゲートによりＲＡＳ１，ＲＡＳ０が同時にア
クティブとなり4MDRAMに直接接続されているローアドレ
スにより指定されたローアドレス空間のリフレッシュ動
作が行われる。
【００１２】次に、前記制御用レジスタの代わりに通常
使用するアドレス範囲より上位アドレスを用いた実施例
を図３，図４を用いて説明する。図３に於いて制御用レ
ジスタの代わりにＡ２２のアドレス信号を使用し、Ａ２
２信号がＬＯＷの時は、前記図１の制御用レジスタ出力
がＬＯＷの時と同一動作となりＡ２０，Ａ２１のアドレ
ス信号に対応しＲＡＳ信号からＲＡＳ０又はＲＡＳ１の
いずれか一方がアクティブＬＯＷとなり、ＣＡＳ信号か
らＣＡＳ０又はＣＡＳ１のいずれか一方がアクティブＬ
ＯＷとなり、１つのアドレスに対し１つのワードが選択
される動作となる。Ａ２２信号がＨＩＧＨの時は、前記
図１の制御用レジスタ出力がＨＩＧＨの時と同一動作と
なりＡ２０，Ａ２１とは無条件に、ＲＡＳ０，ＲＡＳ
１，CAS0，ＣＡＳ１信号が同時にアクティブＬＯＷとな
り、4MDRAMに直接接続されたＡ１９からＡ０のアドレス
信号が全ての4MDRAMに指定される動作となる。この回路
によるアドレスマップを図４に示す。Ａ２２信号がＬＯ
Ｗのときは１６進数で０から3FFFFFのアドレス範囲に４
ブロックの4MDRAMが配置され、図２の制御用レジスタ出
力がＬＯＷの時のアドレスマップと同一となる。Ａ２２
信号がＨＩＧＨの時は１６進数で400000から4FFFFFのア
ドレス範囲に４ブロックのＤＲＡＭが全て選択される配
置になる、又このアドレス範囲は前記に限らずＡ２２が
ＨＩＧＨであれば良いわけで１６進数で400000から7FFF
FFのアドレス範囲の中で連続して1048576 ワードのアド
レス空間を使用すれば良い。このようにＡ２２アドレス
信号を使用した場合も同一データをメモリー全空間に書
き込む動作に於いて１６進数で400000から4FFFFFまでの
アドレス空間を1048576回の書き込み動作で4194304ワー
ドの書き込み動作が行われることになり、１６進数で０
から3FFFFFまでを一様に書き込み動作をした時に対し４
倍の高速化ができる。
使用するアドレス範囲より上位アドレスを用いた実施例
を図３，図４を用いて説明する。図３に於いて制御用レ
ジスタの代わりにＡ２２のアドレス信号を使用し、Ａ２
２信号がＬＯＷの時は、前記図１の制御用レジスタ出力
がＬＯＷの時と同一動作となりＡ２０，Ａ２１のアドレ
ス信号に対応しＲＡＳ信号からＲＡＳ０又はＲＡＳ１の
いずれか一方がアクティブＬＯＷとなり、ＣＡＳ信号か
らＣＡＳ０又はＣＡＳ１のいずれか一方がアクティブＬ
ＯＷとなり、１つのアドレスに対し１つのワードが選択
される動作となる。Ａ２２信号がＨＩＧＨの時は、前記
図１の制御用レジスタ出力がＨＩＧＨの時と同一動作と
なりＡ２０，Ａ２１とは無条件に、ＲＡＳ０，ＲＡＳ
１，CAS0，ＣＡＳ１信号が同時にアクティブＬＯＷとな
り、4MDRAMに直接接続されたＡ１９からＡ０のアドレス
信号が全ての4MDRAMに指定される動作となる。この回路
によるアドレスマップを図４に示す。Ａ２２信号がＬＯ
Ｗのときは１６進数で０から3FFFFFのアドレス範囲に４
ブロックの4MDRAMが配置され、図２の制御用レジスタ出
力がＬＯＷの時のアドレスマップと同一となる。Ａ２２
信号がＨＩＧＨの時は１６進数で400000から4FFFFFのア
ドレス範囲に４ブロックのＤＲＡＭが全て選択される配
置になる、又このアドレス範囲は前記に限らずＡ２２が
ＨＩＧＨであれば良いわけで１６進数で400000から7FFF
FFのアドレス範囲の中で連続して1048576 ワードのアド
レス空間を使用すれば良い。このようにＡ２２アドレス
信号を使用した場合も同一データをメモリー全空間に書
き込む動作に於いて１６進数で400000から4FFFFFまでの
アドレス空間を1048576回の書き込み動作で4194304ワー
ドの書き込み動作が行われることになり、１６進数で０
から3FFFFFまでを一様に書き込み動作をした時に対し４
倍の高速化ができる。
【００１３】
【発明の効果】本発明によれば、ＲＡＭを使用したメモ
リーに於いてＭＰＵより指定された１つのアドレスに対
して１つのワードが選択される通常のアドレス範囲とＲ
ＡＭの最小構成容量のアドレス範囲を持つようにしたこ
とにより、メモリーに一定データを書き込む動作時、Ｒ
ＡＭの最小構成容量のアドレス範囲を全て一様に書き込
みを行えば全てのＲＡＭに同一データを書き込んだ動作
と同じ結果になり、画像処理やグラフィック処理等のコ
ンピュータシステムの表示の切り換え時に表示メモリー
のクリア時間や、装置の電源投入時のメモリー初期化時
間を大幅に短縮することができる。
リーに於いてＭＰＵより指定された１つのアドレスに対
して１つのワードが選択される通常のアドレス範囲とＲ
ＡＭの最小構成容量のアドレス範囲を持つようにしたこ
とにより、メモリーに一定データを書き込む動作時、Ｒ
ＡＭの最小構成容量のアドレス範囲を全て一様に書き込
みを行えば全てのＲＡＭに同一データを書き込んだ動作
と同じ結果になり、画像処理やグラフィック処理等のコ
ンピュータシステムの表示の切り換え時に表示メモリー
のクリア時間や、装置の電源投入時のメモリー初期化時
間を大幅に短縮することができる。
【図１】制御用レジスタを備えたメモリー制御回路図で
ある。
ある。
【図２】制御用レジスタを用いたメモリーマップを示す
図である。
図である。
【図３】Ａ２２アドレス信号を用いたメモリー制御回路
図である。
図である。
【図４】Ａ２２アドレス信号を用いたメモリーマップを
示す図である。
示す図である。
【図５】メモリーブロック図である。
１…制御用レジスタ、２…ＮＯＴゲート、３…ＮＯＴゲ
ート、４…ＮＯＴゲート、５…ＮＯＴゲート、６…ＮＯ
Ｔゲート、７…ＯＲゲート、８…ＯＲゲート、９…ＯＲ
ゲート、１０…ＯＲゲート、１１…ＮＡＮＤゲート、１
２…ＮＡＮＤゲート、１３…ＮＡＮＤゲート、１５…Ｒ
ＡＭ００、１６…ＲＡＭ０１、１７…ＲＡＭ０２、１８
…ＲＡＭ０３、１９…ＲＡＭ１０、２０…ＲＡＭ１１、
２１…ＲＡＭ１２、２２…ＲＡＭ１３、２３…ＲＡＭ２
０、２４…ＲＡＭ２１、２５…ＲＡＭ２２、２６…ＲＡ
Ｍ２３、２７…ＲＡＭ３０、２８…ＲＡＭ３１、２９…
ＲＡＭ３２、３０…ＲＡＭ３３。
ート、４…ＮＯＴゲート、５…ＮＯＴゲート、６…ＮＯ
Ｔゲート、７…ＯＲゲート、８…ＯＲゲート、９…ＯＲ
ゲート、１０…ＯＲゲート、１１…ＮＡＮＤゲート、１
２…ＮＡＮＤゲート、１３…ＮＡＮＤゲート、１５…Ｒ
ＡＭ００、１６…ＲＡＭ０１、１７…ＲＡＭ０２、１８
…ＲＡＭ０３、１９…ＲＡＭ１０、２０…ＲＡＭ１１、
２１…ＲＡＭ１２、２２…ＲＡＭ１３、２３…ＲＡＭ２
０、２４…ＲＡＭ２１、２５…ＲＡＭ２２、２６…ＲＡ
Ｍ２３、２７…ＲＡＭ３０、２８…ＲＡＭ３１、２９…
ＲＡＭ３２、３０…ＲＡＭ３３。
Claims (1)
- 【請求項１】マイクロプロセシングユニット（以下ＭＰ
Ｕと称す）の記憶部として、複数の随時読みだし書き込
み可能なＩＣメモリー（以下ＲＡＭと称す）と前記ＭＰ
Ｕより出力される記憶部の番地を選択するコード信号
（以下アドレスと称す）を、複数のＲＡＭに前記ＭＰＵ
の１度に扱うことのできる語長（以下ワードと称す）単
位に１つのアドレスに対しただ１つのワードを選択する
制御回路（以下アドレスデコーダと称す）よりなるメモ
リ回路において、前記１つのアドレスに対し１つのワー
ド選択動作と記憶部を構成するＲＡＭ１個のアドレス範
囲を全て一様に書き込み動作を行うことにより、前記複
数のＲＡＭ全てに一定データを書き込む動作を備えたこ
とを特徴とするメモリー制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4053270A JPH05257798A (ja) | 1992-03-12 | 1992-03-12 | メモリー制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4053270A JPH05257798A (ja) | 1992-03-12 | 1992-03-12 | メモリー制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05257798A true JPH05257798A (ja) | 1993-10-08 |
Family
ID=12938062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4053270A Pending JPH05257798A (ja) | 1992-03-12 | 1992-03-12 | メモリー制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05257798A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007012190A (ja) * | 2005-06-30 | 2007-01-18 | Seiko Epson Corp | 集積回路装置及び電子機器 |
-
1992
- 1992-03-12 JP JP4053270A patent/JPH05257798A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007012190A (ja) * | 2005-06-30 | 2007-01-18 | Seiko Epson Corp | 集積回路装置及び電子機器 |
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