JPS6143362A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPS6143362A JPS6143362A JP59165265A JP16526584A JPS6143362A JP S6143362 A JPS6143362 A JP S6143362A JP 59165265 A JP59165265 A JP 59165265A JP 16526584 A JP16526584 A JP 16526584A JP S6143362 A JPS6143362 A JP S6143362A
- Authority
- JP
- Japan
- Prior art keywords
- address
- decoder
- circuit
- register
- addresses
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はメモリやレジスタ等の記憶回路を有する集積回
路装置に関し、とくに複数のワードから成り互いに物理
的に離れた位置に配される、たとえば大規模集積回路（
以下、ＬＳＩという。）の中に分散して用いられる記憶
回路を有するデータ処理装置に関する。
路装置に関し、とくに複数のワードから成り互いに物理
的に離れた位置に配される、たとえば大規模集積回路（
以下、ＬＳＩという。）の中に分散して用いられる記憶
回路を有するデータ処理装置に関する。
（従来技術）
従来、１個又は複数個のメモリ・セルを含むメモリブロ
ックの中から１ワ一ド分のデータをアクセスする場合、
デコーダ回路が用いられる。デコーダ回路はアドレス手
段に接続され、アドレス手段からのアドレスをデコード
してどのワードが読取シ又は書込のために選択されるべ
きかを決定する。デコーダは多数のワードから単一のワ
ードを個々に選択する機能を有していなければならない
。
ックの中から１ワ一ド分のデータをアクセスする場合、
デコーダ回路が用いられる。デコーダ回路はアドレス手
段に接続され、アドレス手段からのアドレスをデコード
してどのワードが読取シ又は書込のために選択されるべ
きかを決定する。デコーダは多数のワードから単一のワ
ードを個々に選択する機能を有していなければならない
。
例えば、互いに独立な８本のアドレス線を用いる場合、
２５６ワードの中から任意の１ワードを選択する様にデ
コーダを用いることが出来る。
２５６ワードの中から任意の１ワードを選択する様にデ
コーダを用いることが出来る。
しかしこれら選択されるべきワードがＬＳＩチップ上で
物理的に離れた位置に配置されている場合、全てのワー
ドを個々に選択するのに必要な制御線は２５６本必要で
ある。マイクロプログラムで制御されるプロセッサにお
いては読出し専用メモリ（ＲＯＭ）や読出しおよび書込
みメモリ（ＲＡＭ）と同様に他の多数のレジスタ群が用
いシれている。これらレジスタは多数のワードを含み、
ＲＯＭ−？ＲＡＭと同様にマイクロプログラムの中で決
められたアドレス空間の一部がその選択用として割り当
てられている。マイクロプログラム中のレジスタ選択用
のアドレスをデコードすることによって、該当する一個
のレジスタが選択するように構成されている。さらにか
かるレジスタ群は目的に応じて任意の位置に配置される
ことが多い。
物理的に離れた位置に配置されている場合、全てのワー
ドを個々に選択するのに必要な制御線は２５６本必要で
ある。マイクロプログラムで制御されるプロセッサにお
いては読出し専用メモリ（ＲＯＭ）や読出しおよび書込
みメモリ（ＲＡＭ）と同様に他の多数のレジスタ群が用
いシれている。これらレジスタは多数のワードを含み、
ＲＯＭ−？ＲＡＭと同様にマイクロプログラムの中で決
められたアドレス空間の一部がその選択用として割り当
てられている。マイクロプログラム中のレジスタ選択用
のアドレスをデコードすることによって、該当する一個
のレジスタが選択するように構成されている。さらにか
かるレジスタ群は目的に応じて任意の位置に配置される
ことが多い。
２５６個のレジスタを８本のアドレスで選択する場合、
デコーダ手段は２５６本のレジスタ選択制御線を使って
所望のレジスタをセレクトするように動作する。しかし
上記デコーダ手段をマイクロプログラムの解読手段とし
てチップ上の１ケ所に集中して形成すると、２５６本の
制御線（以後、マイクロ・コードと呼ぶ）は物理的に分
散した位置にある２５６ケのレジスタの各々と結ばれな
ければならない。特に、プロセッサが１つのＬＳＩチッ
プで構成される場合、これら配線の占める領域は模大で
配線効率の低下から素子密度が低下するという欠点をも
たらす。
デコーダ手段は２５６本のレジスタ選択制御線を使って
所望のレジスタをセレクトするように動作する。しかし
上記デコーダ手段をマイクロプログラムの解読手段とし
てチップ上の１ケ所に集中して形成すると、２５６本の
制御線（以後、マイクロ・コードと呼ぶ）は物理的に分
散した位置にある２５６ケのレジスタの各々と結ばれな
ければならない。特に、プロセッサが１つのＬＳＩチッ
プで構成される場合、これら配線の占める領域は模大で
配線効率の低下から素子密度が低下するという欠点をも
たらす。
（発明の目的）
本発明はかかるレジスタ選択用の配線の鴬を減少させる
ことを目的とする。すなわち、多数のマイクロ・コード
群が長い距離にわたって配置されることを避け、しかも
デコーダを少ない素子で構成するによって簡素化するこ
とを目的とする。
ことを目的とする。すなわち、多数のマイクロ・コード
群が長い距離にわたって配置されることを避け、しかも
デコーダを少ない素子で構成するによって簡素化するこ
とを目的とする。
（発明の構成）
本発明の年４１回路装置はアドレス手段に接続さレタア
ドレス修飾手段と、このアドレス修飾手段に接続された
デコーダ手段とを有することを特徴とする。好ましくは
デコーダ手段は選択すべきレジスタの近傍に位置させる
のがよい。
ドレス修飾手段と、このアドレス修飾手段に接続された
デコーダ手段とを有することを特徴とする。好ましくは
デコーダ手段は選択すべきレジスタの近傍に位置させる
のがよい。
（実施例の説明）
次に本発明の一実施例を図面を参照して説明する。本実
施例は相互に依存性のない４本のアドレス線で１６本の
レジスタ群を選択する例を示す。
施例は相互に依存性のない４本のアドレス線で１６本の
レジスタ群を選択する例を示す。
従来の構成であれば □ Ｈ、、、ｐ Ｈアドレスに対
応する１６本のレジスタ群に対し一ケ所に集中的に設け
られた単一のデコーダを４本のアドレスを出力するアド
レス回路に接続し、デコーディングすることによって１
６個のレジスタ選択制御信号を生成し、これを対応する
レジスタにそれぞれ接続された１６本の信号線を通して
供給するようにしていた。第１図はかかる従来の一般的
構成を図示するものでＡＯ〜Ａ３の４本の相互に依存し
ない独立なアドレスをアドレス発生回路（図示せず）か
らうけとシ、アドレスに対応する１６本の選択信号線０
−Ｆ のうちの１つをアクティブするデコーダ１０を有
する。１６本のレジスタａ択制御線（マイクロ・コード
線）は１６個のレジスタ群とそれぞれ接続されている。
応する１６本のレジスタ群に対し一ケ所に集中的に設け
られた単一のデコーダを４本のアドレスを出力するアド
レス回路に接続し、デコーディングすることによって１
６個のレジスタ選択制御信号を生成し、これを対応する
レジスタにそれぞれ接続された１６本の信号線を通して
供給するようにしていた。第１図はかかる従来の一般的
構成を図示するものでＡＯ〜Ａ３の４本の相互に依存し
ない独立なアドレスをアドレス発生回路（図示せず）か
らうけとシ、アドレスに対応する１６本の選択信号線０
−Ｆ のうちの１つをアクティブするデコーダ１０を有
する。１６本のレジスタａ択制御線（マイクロ・コード
線）は１６個のレジスタ群とそれぞれ接続されている。
レジスタ群は８ビツトのデータバスに共通ＫＪＩｊ、続
され、選択された該当レジスタがアクティブになりデー
・夕の読出し或いは書込みといった動作を実行する。°
第２図は第１図のデコーダ１０の詳細な回路図である。
され、選択された該当レジスタがアクティブになりデー
・夕の読出し或いは書込みといった動作を実行する。°
第２図は第１図のデコーダ１０の詳細な回路図である。
図から明らかなようにＡＯ−Ａ３のアドレスからＯ−Ｆ
の；８択信号（マイクロ・コード）を生成する正論
理の回路である。
の；８択信号（マイクロ・コード）を生成する正論
理の回路である。
第３図は本を明の一実施例を示したブロック図で、ＡＯ
〜Ａ３の相互に依存しない独立なアドレスをアドレス発
生回路からうけるアドレス修飾回路２０とを有する。ア
ドレス修飾回路２０は入力したアドレスＡＯＮＡ３の一
部つま、９ＡＯ〜Ａ２について相互に真偽の関係のらる
ＡＯとＡＯ，人１とＡ１及びＡ２とＡ２の組を生成し、
Ａ３とあわせて計７ピツトの信号を出力する。かかる７
ビツトの出力信号のうち、４ビツトが選され、デコーダ
回路群２１，２２，２３及び２４の夫々に図の如く接続
される。かかるデコーダ回路２１〜２４は４個のレジス
タ群（０〜３）と１対１に対応してそれぞれの近傍に配
置されている。第３図の回路は第１図と同様正論理で記
述されておシ、アドレスに従って１個のレジスタだけが
論理１１″でアクティブとなる。第１のデコーダ手段は
かくの如く、分割された状態で配置される。
〜Ａ３の相互に依存しない独立なアドレスをアドレス発
生回路からうけるアドレス修飾回路２０とを有する。ア
ドレス修飾回路２０は入力したアドレスＡＯＮＡ３の一
部つま、９ＡＯ〜Ａ２について相互に真偽の関係のらる
ＡＯとＡＯ，人１とＡ１及びＡ２とＡ２の組を生成し、
Ａ３とあわせて計７ピツトの信号を出力する。かかる７
ビツトの出力信号のうち、４ビツトが選され、デコーダ
回路群２１，２２，２３及び２４の夫々に図の如く接続
される。かかるデコーダ回路２１〜２４は４個のレジス
タ群（０〜３）と１対１に対応してそれぞれの近傍に配
置されている。第３図の回路は第１図と同様正論理で記
述されておシ、アドレスに従って１個のレジスタだけが
論理１１″でアクティブとなる。第１のデコーダ手段は
かくの如く、分割された状態で配置される。
さらにデコーダ２７を有し、これはＡＩ、Ａ２゜Ａ３の
情報を１本の信号にエンコードするために設けられてい
る。この出力はレジスタＥ、Ｆを選択するデコーダ２５
．２６の入力端に共通に供給されている。
情報を１本の信号にエンコードするために設けられてい
る。この出力はレジスタＥ、Ｆを選択するデコーダ２５
．２６の入力端に共通に供給されている。
第４図は本発明の第２の実施例である。４ビツトの相互
に依存しない独立なアドレスをアドレス発生回路からう
けるアドレス修飾手段３０は互いに真偽の関係にある８
ビツトのアドレスを生成する。これらは、８ビツトのデ
ータ嗜バス３２と切換回路３１を介して接続される。切
換回路３１は時分割にアドレスをバス３２にのせる。す
なわちここではデータバス３２がアドレス転送用として
共用されている。デコーダ手段３３〜３３“は第３図と
同様で各レジスタ３５〜３８に対して分割して配置され
ている。この結果は１ビツトのラッチ回路３４〜３４”
にアドレス−ラッチ・イネーブル（ＡＬＥ）信号３６で
制御されてラッチされる。
に依存しない独立なアドレスをアドレス発生回路からう
けるアドレス修飾手段３０は互いに真偽の関係にある８
ビツトのアドレスを生成する。これらは、８ビツトのデ
ータ嗜バス３２と切換回路３１を介して接続される。切
換回路３１は時分割にアドレスをバス３２にのせる。す
なわちここではデータバス３２がアドレス転送用として
共用されている。デコーダ手段３３〜３３“は第３図と
同様で各レジスタ３５〜３８に対して分割して配置され
ている。この結果は１ビツトのラッチ回路３４〜３４”
にアドレス−ラッチ・イネーブル（ＡＬＥ）信号３６で
制御されてラッチされる。
上記ラッチ内容によってどれか１個の対応するレジスタ
が選択される。
が選択される。
（発明の効果）
以上説明したように本発明によればアドレス修飾手段を
設けてデコーダを分割してレジスタの近傍に配置するこ
とにより、レジスタ選択制＠線（マイクロ・コード線）
の本数およびそれらの占める総面積を著しく削減するこ
とが出来る。さらに相互に独立なアドレスに対し、それ
らの一部或いは全部を真偽の組になるような組合せをア
ドレス修飾手段で作成することで、分割されたデコーダ
の構成が１７１ｆｆ索化される効果がある。とくにＬＳ
Ｉチップ上では、素子占有面積より、むしろ配線面積の
はうが素子密度に対して支配的な仁とから配線数および
配線面積が少なくてよい本発明はとくに有効である。
設けてデコーダを分割してレジスタの近傍に配置するこ
とにより、レジスタ選択制＠線（マイクロ・コード線）
の本数およびそれらの占める総面積を著しく削減するこ
とが出来る。さらに相互に独立なアドレスに対し、それ
らの一部或いは全部を真偽の組になるような組合せをア
ドレス修飾手段で作成することで、分割されたデコーダ
の構成が１７１ｆｆ索化される効果がある。とくにＬＳ
Ｉチップ上では、素子占有面積より、むしろ配線面積の
はうが素子密度に対して支配的な仁とから配線数および
配線面積が少なくてよい本発明はとくに有効である。
本発明の基本的構成要素は相互に依存しない独立なアド
レス組の一部或いは全部について真偽の組を生成するア
ドレス修飾手段と、これらの線と接続される分割された
デコード手段である。更にこれらデコードされた信号を
ラッチするラッチ手段、上記修飾アドレスを時分割でデ
ータバスに介する手段（例えばマルチプレクサ）を含ん
でもよいＱ
レス組の一部或いは全部について真偽の組を生成するア
ドレス修飾手段と、これらの線と接続される分割された
デコード手段である。更にこれらデコードされた信号を
ラッチするラッチ手段、上記修飾アドレスを時分割でデ
ータバスに介する手段（例えばマルチプレクサ）を含ん
でもよいＱ
第１図は従来のレジスタ、アドレスデコーダ。
マイクロ・コードの関係を示すブロック図である。
１０・・・・・・アドレスデコーダ、
第２図はアドレス拳デコーダの一例で相互に依存しない
独立なＡＯ，Ａｌ、Ａ２．及びＡ３の４本のアドレスか
ら１６本レジスタを選別する０〜ＦＨアドレスに相当す
るマイクロ−コードを生成する正論理で記述された論理
回路図である。 第３図は本発明の一実施例を示す回路図である。 ２０・・・・・・アドレス修飾手段、２１〜２４・・・
・・・分割されたデコーダ％ ２７・・・・・・Ａ１−
Ａ３の情報をエンコードするゲート、２５，２６・・・
・・・デコーダ、２８゜２９・・・・・・インバータ、 第４図は本発明の第２の実施例を示すブロック図である
。
独立なＡＯ，Ａｌ、Ａ２．及びＡ３の４本のアドレスか
ら１６本レジスタを選別する０〜ＦＨアドレスに相当す
るマイクロ−コードを生成する正論理で記述された論理
回路図である。 第３図は本発明の一実施例を示す回路図である。 ２０・・・・・・アドレス修飾手段、２１〜２４・・・
・・・分割されたデコーダ％ ２７・・・・・・Ａ１−
Ａ３の情報をエンコードするゲート、２５，２６・・・
・・・デコーダ、２８゜２９・・・・・・インバータ、 第４図は本発明の第２の実施例を示すブロック図である
。
Claims (1)
- アドレス発生回路から発生される相互に依存性のない
アドレスをうけてその少なくとも一部のアドレスに対す
る真補信号を作成するアドレス修飾回路と、該アドレス
修飾回路から出力される信号群の中から所定の信号をう
け、これをデコードするデコーダ回路とを有し、該デコ
ーダ回路を選択すべきメモリあるいはレジスタの位置に
対応して分散配置したことを特徴とする集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59165265A JPS6143362A (ja) | 1984-08-07 | 1984-08-07 | 集積回路装置 |
| US06/763,189 US4809229A (en) | 1984-08-07 | 1985-08-07 | Data processing integrated circuit with improved decoder arrangement |
| EP85109946A EP0171078A3 (en) | 1984-08-07 | 1985-08-07 | Data processing device on ic ship |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59165265A JPS6143362A (ja) | 1984-08-07 | 1984-08-07 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6143362A true JPS6143362A (ja) | 1986-03-01 |
| JPH0585997B2 JPH0585997B2 (ja) | 1993-12-09 |
Family
ID=15809041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59165265A Granted JPS6143362A (ja) | 1984-08-07 | 1984-08-07 | 集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4809229A (ja) |
| EP (1) | EP0171078A3 (ja) |
| JP (1) | JPS6143362A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3208590B2 (ja) * | 1992-02-28 | 2001-09-17 | ソニー株式会社 | シリアル制御装置 |
| US5999477A (en) * | 1998-06-23 | 1999-12-07 | Vanguard International Semiconductor Corporation | Distributed array activation arrangement |
| JP4326226B2 (ja) * | 2003-01-20 | 2009-09-02 | Ｏｋｉセミコンダクタ株式会社 | 半導体集積回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51128234A (en) * | 1975-04-30 | 1976-11-09 | Toshiba Corp | Mos-type semi-conductor memory |
| JPS58164089A (ja) * | 1982-03-23 | 1983-09-28 | Toshiba Corp | 論理回路 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4443864A (en) * | 1979-10-09 | 1984-04-17 | Texas Instruments Incorporated | Memory system for microprocessor with multiplexed address/data bus |
| JPS5928560Y2 (ja) * | 1979-11-13 | 1984-08-17 | 富士通株式会社 | 冗長ビットを有する記憶装置 |
| JPS5951075B2 (ja) * | 1980-03-31 | 1984-12-12 | 富士通株式会社 | 半導体記憶装置 |
| JPS5766587A (en) * | 1980-10-09 | 1982-04-22 | Fujitsu Ltd | Static semiconductor storage device |
| JPS58147884A (ja) * | 1982-02-26 | 1983-09-02 | Toshiba Corp | ダイナミック型半導体記憶装置 |
| US4449207A (en) * | 1982-04-29 | 1984-05-15 | Intel Corporation | Byte-wide dynamic RAM with multiplexed internal buses |
| US4566082A (en) * | 1983-03-23 | 1986-01-21 | Tektronix, Inc. | Memory pack addressing system |
| DE3319980A1 (de) * | 1983-06-01 | 1984-12-06 | Siemens AG, 1000 Berlin und 8000 München | Integrierbares busorientiertes uebertragungssystem |
-
1984
- 1984-08-07 JP JP59165265A patent/JPS6143362A/ja active Granted
-
1985
- 1985-08-07 US US06/763,189 patent/US4809229A/en not_active Expired - Lifetime
- 1985-08-07 EP EP85109946A patent/EP0171078A3/en not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51128234A (en) * | 1975-04-30 | 1976-11-09 | Toshiba Corp | Mos-type semi-conductor memory |
| JPS58164089A (ja) * | 1982-03-23 | 1983-09-28 | Toshiba Corp | 論理回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0171078A3 (en) | 1989-08-30 |
| JPH0585997B2 (ja) | 1993-12-09 |
| US4809229A (en) | 1989-02-28 |
| EP0171078A2 (en) | 1986-02-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4740916A (en) | Reconfigurable contiguous address space memory system including serially connected variable capacity memory modules and a split address bus | |
| AU640813B2 (en) | A data processing system including a memory controller for direct or interleave memory accessing | |
| US4744025A (en) | Arrangement for expanding memory capacity | |
| JPH0420492B2 (ja) | ||
| GB1580415A (en) | Random access memory | |
| US4763302A (en) | Alternatively addressed semiconductor memory array | |
| JPH0887876A (ja) | Ｎａｎｄ形フラッシュメモリｉｃカード | |
| JP2646972B2 (ja) | 多ビットメモリ | |
| US4800535A (en) | Interleaved memory addressing system and method using a parity signal | |
| JPS6276092A (ja) | 半導体記憶装置 | |
| JPS5843832B2 (ja) | メモリ装置 | |
| JPS6143362A (ja) | 集積回路装置 | |
| CA1183275A (en) | Byte addressable memory for variable length instructions and data | |
| JPH0612608B2 (ja) | 半導体記憶装置 | |
| US6320814B1 (en) | Semiconductor device | |
| JP2974071B2 (ja) | メモリｉｃ | |
| JPH0279294A (ja) | データ長変更可能メモリ | |
| JP3183167B2 (ja) | 半導体記憶装置 | |
| US20030009642A1 (en) | Data storing circuit and data processing apparatus | |
| JP2747944B2 (ja) | 半導体記憶装置 | |
| JPH03129542A (ja) | 半導体記憶装置 | |
| JPS623505B2 (ja) | ||
| JPS6040115B2 (ja) | バブルメモリのバンクスイツチ方式 | |
| JP3251265B2 (ja) | メモリ出力制御回路 | |
| JP2693629B2 (ja) | レジスタファイル |