JP3208590B2 - シリアル制御装置 - Google Patents
シリアル制御装置Info
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- JP3208590B2 JP3208590B2 JP04364992A JP4364992A JP3208590B2 JP 3208590 B2 JP3208590 B2 JP 3208590B2 JP 04364992 A JP04364992 A JP 04364992A JP 4364992 A JP4364992 A JP 4364992A JP 3208590 B2 JP3208590 B2 JP 3208590B2
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- serial
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0653—Configuration or reconfiguration with centralised address assignment
- G06F12/0661—Configuration or reconfiguration with centralised address assignment and decentralised selection
Description
【０００１】
【産業上の利用分野】この発明は、ビデオ編集装置など
に適用して好適なシリアル制御装置に関する。
に適用して好適なシリアル制御装置に関する。
【０００２】
【従来の技術】ビデオ編集装置などでは基準信号発生回
路用基板を始めとしてミキサ回路用基板、入力回路用基
板などの複数のカード基板をマザーボードに装着し、全
体として効率よく複数のカード基板を実装できるように
している。
路用基板を始めとしてミキサ回路用基板、入力回路用基
板などの複数のカード基板をマザーボードに装着し、全
体として効率よく複数のカード基板を実装できるように
している。
【０００３】マザーボードに実装された複数のカード基
板はマザーボード上に搭載された制御用ＣＰＵによって
その全体の管理、制御が行なわれ、そのために使用され
る制御信号はシリアル方式である。そのため、図３に示
すようにマザーボード２上のＣＰＵ５と複数のカード基
板３（３Ａ，３Ｂ，・・・３Ｎ）は共通バス６によって
相互が連結され、ＣＰＵ５からのシリアル制御信号によ
って全てのカード基板３Ａ，３Ｂ，・・・３Ｎを制御し
ている。
板はマザーボード上に搭載された制御用ＣＰＵによって
その全体の管理、制御が行なわれ、そのために使用され
る制御信号はシリアル方式である。そのため、図３に示
すようにマザーボード２上のＣＰＵ５と複数のカード基
板３（３Ａ，３Ｂ，・・・３Ｎ）は共通バス６によって
相互が連結され、ＣＰＵ５からのシリアル制御信号によ
って全てのカード基板３Ａ，３Ｂ，・・・３Ｎを制御し
ている。
【０００４】カード基板３Ａ，３Ｂ，・・・３Ｎには単
一のＩＣ（集積回路）が搭載されることもあるが、通常
は同一機能若しくはそれぞれ異なった機能をもつ複数の
ＩＣが搭載されることが多い。シリアル制御方式では特
定のカード基板を制御する他に、選択されたそのカード
基板に搭載された特定のＩＣが同じシリアル制御信号に
よって制御される。そのためこのようなカード基板は図
４に示すように構成される場合が多い。
一のＩＣ（集積回路）が搭載されることもあるが、通常
は同一機能若しくはそれぞれ異なった機能をもつ複数の
ＩＣが搭載されることが多い。シリアル制御方式では特
定のカード基板を制御する他に、選択されたそのカード
基板に搭載された特定のＩＣが同じシリアル制御信号に
よって制御される。そのためこのようなカード基板は図
４に示すように構成される場合が多い。
【０００５】カード基板３Ａ，３Ｂ，・・・３Ｎには搭
載されるＩＣの種類や機能が相違するだけでその基本構
成は同一である。カード基板３Ａのみその基本構成を例
示すると、これは図４のようになる。
載されるＩＣの種類や機能が相違するだけでその基本構
成は同一である。カード基板３Ａのみその基本構成を例
示すると、これは図４のようになる。
【０００６】図４の例は、Ｍ個のＩＣ１１Ａ〜１１Ｍ
（Ｍは任意の整数）がカード基板３Ａ上に搭載され、ま
たこれらを制御するためのシリアルインタフェース１２
が搭載されている。シリアルインタフェース１２はアド
レスデータＡＤＤのシリアル・パラレル変換器１４とそ
のアドレスデコーダ１５とで構成され、アドレスデコー
ダ１５からは特定のＩＣを選択するためにＩＣ１１Ａ，
１１Ｂ，・・・１１Ｍに対するチップセレクト信号ＣＳ
１，ＣＳ２，・・・ＣＳｍが出力される。
（Ｍは任意の整数）がカード基板３Ａ上に搭載され、ま
たこれらを制御するためのシリアルインタフェース１２
が搭載されている。シリアルインタフェース１２はアド
レスデータＡＤＤのシリアル・パラレル変換器１４とそ
のアドレスデコーダ１５とで構成され、アドレスデコー
ダ１５からは特定のＩＣを選択するためにＩＣ１１Ａ，
１１Ｂ，・・・１１Ｍに対するチップセレクト信号ＣＳ
１，ＣＳ２，・・・ＣＳｍが出力される。
【０００７】アドレスデコーダ１５からはさらにＩＣ１
１Ａ，１１Ｂ，・・・１１Ｍ内に設けられた単一若しく
は複数のレジスタ（図示はしない）に所定のデータを書
き込む書き込みデータＷＤＡＴＡと、これらレジスタか
らの読み出しデータＲＤＡＴＡを制御するための書き込
みおよび読み出し制御信号が生成されてこれがデータ制
御回路１３に供給される。
１Ａ，１１Ｂ，・・・１１Ｍ内に設けられた単一若しく
は複数のレジスタ（図示はしない）に所定のデータを書
き込む書き込みデータＷＤＡＴＡと、これらレジスタか
らの読み出しデータＲＤＡＴＡを制御するための書き込
みおよび読み出し制御信号が生成されてこれがデータ制
御回路１３に供給される。
【０００８】カード基板３Ａがマザーボード２に装着さ
れると、カード基板３Ａに取り付けられたコネクタ１８
とマザーボード２に取り付けられたコネクタ１９とが接
続される。コネクタ１９にはそのカード基板特有の接続
パターンが形成されており、本例では５つのコネクタ端
子がその接続パターンにしたがって電源またはアースラ
インに接続される。この装着によって各カード基板番号
（スロットル番号）に対応した識別コード（スロットル
アドレス）SLOTADDが生成される。スロットルアドレスS
LOTADDはアドレスデコーダ１５に供給される。
れると、カード基板３Ａに取り付けられたコネクタ１８
とマザーボード２に取り付けられたコネクタ１９とが接
続される。コネクタ１９にはそのカード基板特有の接続
パターンが形成されており、本例では５つのコネクタ端
子がその接続パターンにしたがって電源またはアースラ
インに接続される。この装着によって各カード基板番号
（スロットル番号）に対応した識別コード（スロットル
アドレス）SLOTADDが生成される。スロットルアドレスS
LOTADDはアドレスデコーダ１５に供給される。
【０００９】マザーボード２とカード基板３Ａとの間は
共通バス６（図３）によって結ばれ、１７ａ〜１７ｄは
カード基板３Ａ側の入力端子を示す。マザーボード２側
から図５に示すようにクロック信号ＣＫに同期してアド
レスデータＡＤＤ（同図Ａ，Ｂ）が入力されると、この
シリアルアドレスデータＡＤＤがシリアル・パラレル変
換器１４に取り込まれてパラレルデータに変換され、こ
れがアドレスデコーダ１５に供給される。
共通バス６（図３）によって結ばれ、１７ａ〜１７ｄは
カード基板３Ａ側の入力端子を示す。マザーボード２側
から図５に示すようにクロック信号ＣＫに同期してアド
レスデータＡＤＤ（同図Ａ，Ｂ）が入力されると、この
シリアルアドレスデータＡＤＤがシリアル・パラレル変
換器１４に取り込まれてパラレルデータに変換され、こ
れがアドレスデコーダ１５に供給される。
【００１０】アドレスデコーダ１５ではアドレスデータ
ＡＤＤの先頭５ビットのスロットルアドレスＡＤＳと、
カード基板３Ａ側のスロットルアドレスSLOTADDとの比
較が行なわれ、両者が一致しときには当該カード基板３
Ａが指定されたものとして、スロットルアドレスＡＤＳ
に続くアドレスデータＡＤＤの解析が行なわれる。
ＡＤＤの先頭５ビットのスロットルアドレスＡＤＳと、
カード基板３Ａ側のスロットルアドレスSLOTADDとの比
較が行なわれ、両者が一致しときには当該カード基板３
Ａが指定されたものとして、スロットルアドレスＡＤＳ
に続くアドレスデータＡＤＤの解析が行なわれる。
【００１１】アドレスデータＡＤＤの解析に当たっては
アドレスデータＡＤＤの末端に割り当てられたパリティ
符号Ｐに基づいて入力アドレスデータＡＤＤのデータ誤
りが検出され、誤りが検出されないとき若しくは誤り訂
正処理が終了した段階で、ＩＣアドレスデータＩＣＡＤ
で指定されたＩＣがアクセスされる。ＩＣのアクセスは
チップセレクト信号ＣＳｉ（ｉ＝１〜ｍ）によって行な
われる。チップセレクト信号ＣＳｉは全てアドレスデコ
ーダ１５内で生成されることから、ＩＣの搭載個数に応
じたｍ本のチップセレクト信号ラインが設けられる。
アドレスデータＡＤＤの末端に割り当てられたパリティ
符号Ｐに基づいて入力アドレスデータＡＤＤのデータ誤
りが検出され、誤りが検出されないとき若しくは誤り訂
正処理が終了した段階で、ＩＣアドレスデータＩＣＡＤ
で指定されたＩＣがアクセスされる。ＩＣのアクセスは
チップセレクト信号ＣＳｉ（ｉ＝１〜ｍ）によって行な
われる。チップセレクト信号ＣＳｉは全てアドレスデコ
ーダ１５内で生成されることから、ＩＣの搭載個数に応
じたｍ本のチップセレクト信号ラインが設けられる。
【００１２】ＩＣが指定されると次はそれぞれのＩＣ内
に設けられた単一若しくは複数のレジスタ（図示はしな
い）に対するデータの書き込みが行なわれる。レジスタ
アドレスＲＥＧＡＤで指定された領域に所定のデータが
書き込まれる。データの読み出しも同じようにレジスタ
あるいはＩＣが指定され、指定されたレジスタの内容か
若しくはＩＣの内容が読み出されて出力される。
に設けられた単一若しくは複数のレジスタ（図示はしな
い）に対するデータの書き込みが行なわれる。レジスタ
アドレスＲＥＧＡＤで指定された領域に所定のデータが
書き込まれる。データの読み出しも同じようにレジスタ
あるいはＩＣが指定され、指定されたレジスタの内容か
若しくはＩＣの内容が読み出されて出力される。
【００１３】
【発明が解決しようとする課題】ところで、図４のよう
にカード基板を構成した場合には、アドレスデコーダ１
５でカード基板に搭載されたＩＣを選択指定しているの
で、カード基板に搭載されるＩＣの個数に比例してアド
レスデコーダ１５からのチップセレクト信号用ラインが
増えてしまう。その結果、搭載されるＩＣの個数が多い
ときにはカード基板の規模が大きくなってしまう。
にカード基板を構成した場合には、アドレスデコーダ１
５でカード基板に搭載されたＩＣを選択指定しているの
で、カード基板に搭載されるＩＣの個数に比例してアド
レスデコーダ１５からのチップセレクト信号用ラインが
増えてしまう。その結果、搭載されるＩＣの個数が多い
ときにはカード基板の規模が大きくなってしまう。
【００１４】そこで、この発明はこのような従来の課題
を解決したものであって、搭載されるＩＣの個数が増え
てもカード基板の規模が増大しないようにしたシリアル
制御装置を提案するものである。
を解決したものであって、搭載されるＩＣの個数が増え
てもカード基板の規模が増大しないようにしたシリアル
制御装置を提案するものである。
【００１５】
【課題を解決するための手段】上述の課題を解決するた
め、この発明においては、複数のＩＣが搭載された複数
のカード基板と、それぞれのカード基板に搭載された複
数のＩＣをコントロールするＣＰＵとを有し、上記カー
ド基板にはカード自体を識別するための基板一致検出手
段が設けられると共に、上記複数のＩＣのそれぞれを識
別するＩＣ一致検出手段がそれぞれのＩＣ内に組み込ま
れ、上記ＣＰＵからは基板指定用の識別信号とＩＣ指定
用の識別信号とを含むシリアル識別信号が送出され、こ
のシリアル識別信号と上記各一致検出手段とによって特
定のカード基板内の特定のＩＣが選択されるようになさ
れたことを特徴とするものである。
め、この発明においては、複数のＩＣが搭載された複数
のカード基板と、それぞれのカード基板に搭載された複
数のＩＣをコントロールするＣＰＵとを有し、上記カー
ド基板にはカード自体を識別するための基板一致検出手
段が設けられると共に、上記複数のＩＣのそれぞれを識
別するＩＣ一致検出手段がそれぞれのＩＣ内に組み込ま
れ、上記ＣＰＵからは基板指定用の識別信号とＩＣ指定
用の識別信号とを含むシリアル識別信号が送出され、こ
のシリアル識別信号と上記各一致検出手段とによって特
定のカード基板内の特定のＩＣが選択されるようになさ
れたことを特徴とするものである。
【００１６】
【作用】図１において、スロットルアドレスＡＤＳとSL
OTADとが一致すると、アドレスデコーダ１５からは全て
のＩＣ１１Ａ〜１１Ｍに対してチップセレクト信号ＣＳ
が送られる。スロットルアドレスＡＤＳに続くＩＣアド
レスＩＣＡＤは各ＩＣ１１Ａ〜１１Ｍに対して共通に供
給され、ＩＣ内部でＩＣアドレスの一致、不一致が検出
される。
OTADとが一致すると、アドレスデコーダ１５からは全て
のＩＣ１１Ａ〜１１Ｍに対してチップセレクト信号ＣＳ
が送られる。スロットルアドレスＡＤＳに続くＩＣアド
レスＩＣＡＤは各ＩＣ１１Ａ〜１１Ｍに対して共通に供
給され、ＩＣ内部でＩＣアドレスの一致、不一致が検出
される。
【００１７】個々のＩＣ１１Ａ〜１１Ｍには、専用のア
ドレスICADDｉ（ｉ＝１〜ｍ）が与えられているので、
入力したＩＣアドレスＩＣＡＤとの照合がそれぞれのＩ
Ｃ１１Ａ〜１１Ｍ内で行なわれ、一致したＩＣのみ能動
状態となり次の処理が実行される。このように、ＩＣア
ドレスに関してはＩＣ内部に用意された専用のＩＣアド
レスICADDとの照合が行なわれるから、アドレスデコー
ダ１５から出力されるチップセレクト信号ＣＳのライン
は１本でよく、チップセレクト信号ＣＳ用のラインはカ
ード基板３Ａ〜３Ｍのそれぞれに搭載されるＩＣの個数
には依存しない。
ドレスICADDｉ（ｉ＝１〜ｍ）が与えられているので、
入力したＩＣアドレスＩＣＡＤとの照合がそれぞれのＩ
Ｃ１１Ａ〜１１Ｍ内で行なわれ、一致したＩＣのみ能動
状態となり次の処理が実行される。このように、ＩＣア
ドレスに関してはＩＣ内部に用意された専用のＩＣアド
レスICADDとの照合が行なわれるから、アドレスデコー
ダ１５から出力されるチップセレクト信号ＣＳのライン
は１本でよく、チップセレクト信号ＣＳ用のラインはカ
ード基板３Ａ〜３Ｍのそれぞれに搭載されるＩＣの個数
には依存しない。
【００１８】
【実施例】続いて、この発明に係るシリアル制御装置の
一例を多数のカード基板を用いた編集装置などの電子機
器に適用した場合につき、図面を参照して詳細に説明す
る。
一例を多数のカード基板を用いた編集装置などの電子機
器に適用した場合につき、図面を参照して詳細に説明す
る。
【００１９】この発明においても、図３に示すようにＣ
ＰＵ５が搭載されたマザーボード２に複数のカード基板
３Ａ〜３Ｍが着脱自在に取り付けられ、カード基板３Ａ
〜３Ｍのそれぞれには複数のＩＣが搭載されている。そ
して、シリアル伝送されるアドレスデータＡＤＤによっ
てカード基板、ＩＣ、ＩＣ内のレジスタの順で、順次選
択指定される。
ＰＵ５が搭載されたマザーボード２に複数のカード基板
３Ａ〜３Ｍが着脱自在に取り付けられ、カード基板３Ａ
〜３Ｍのそれぞれには複数のＩＣが搭載されている。そ
して、シリアル伝送されるアドレスデータＡＤＤによっ
てカード基板、ＩＣ、ＩＣ内のレジスタの順で、順次選
択指定される。
【００２０】カード基板３Ａ〜３Ｍ自体の選択はそれぞ
れに設けられたシリアルインタフェース１２によって基
板アドレスを照合することによって特定のカード基板が
選択される。選択されたカード基板にあって、その内部
に搭載された複数のＩＣのうちの特定のＩＣの選択はそ
のＩＣに入力するＩＣアドレスを照合することによって
行われる。
れに設けられたシリアルインタフェース１２によって基
板アドレスを照合することによって特定のカード基板が
選択される。選択されたカード基板にあって、その内部
に搭載された複数のＩＣのうちの特定のＩＣの選択はそ
のＩＣに入力するＩＣアドレスを照合することによって
行われる。
【００２１】そのため、後述するシリアルインタフェー
ス１２はカード基板を識別するための基板一致検出手段
として機能し、シリアルインタフェース２０Ａ，・・・
はＩＣを識別するためのＩＣ一致検出手段として機能す
る。
ス１２はカード基板を識別するための基板一致検出手段
として機能し、シリアルインタフェース２０Ａ，・・・
はＩＣを識別するためのＩＣ一致検出手段として機能す
る。
【００２２】カード基板３Ａ〜３Ｍ内の基本的な構成は
同一であるので、カード基板３Ａを例示して説明する。
図１はこのカード基板３Ａの具体的な構成を示す。その
基本構成は図４の従来構成と同様であるが、アドレスデ
コーダ１５からは単一のチップセレクト信号ＣＳが出力
され、カード基板３Ａに搭載された複数のＩＣ１１Ａ〜
１１Ｍに共通に供給される。
同一であるので、カード基板３Ａを例示して説明する。
図１はこのカード基板３Ａの具体的な構成を示す。その
基本構成は図４の従来構成と同様であるが、アドレスデ
コーダ１５からは単一のチップセレクト信号ＣＳが出力
され、カード基板３Ａに搭載された複数のＩＣ１１Ａ〜
１１Ｍに共通に供給される。
【００２３】ＩＣ１１Ａ〜１１Ｍのそれぞれには、ＩＣ
専用のアドレスＩＣＡＤＤｉ（ｉ＝１〜ｍ）が与えられ
ている。専用のＩＣアドレスＩＣＡＤＤｉはカード基板
に与えるアドレスSLOTADDと同じように、専用端子２１
Ａに特定のアドレス指定パターンの情報が入力するよう
になされている。
専用のアドレスＩＣＡＤＤｉ（ｉ＝１〜ｍ）が与えられ
ている。専用のＩＣアドレスＩＣＡＤＤｉはカード基板
に与えるアドレスSLOTADDと同じように、専用端子２１
Ａに特定のアドレス指定パターンの情報が入力するよう
になされている。
【００２４】ＩＣ１１Ａ〜１１Ｍにはそれぞれシリアル
インタフェース（ＳＩＦ）２０Ａが設けられ、ここで自
己が指定されたかどうかの判断が行われる。シリアルイ
ンタフェース２０Ａはカード基板３Ａ用のシリアルイン
タフェース１２とほぼ同じように構成されている。図２
を参照してその詳細を説明する。
インタフェース（ＳＩＦ）２０Ａが設けられ、ここで自
己が指定されたかどうかの判断が行われる。シリアルイ
ンタフェース２０Ａはカード基板３Ａ用のシリアルイン
タフェース１２とほぼ同じように構成されている。図２
を参照してその詳細を説明する。
【００２５】図２はそのＩＣ１１Ａがトランスバーサル
フィルタとして構成されたカード基板３Ａに適用した場
合であって、トランスバーサルフィルタはその本体２２
と係数設定回路２３とで構成され、トランスバーサルフ
ィルタ本体２２は周知のように複数の単位遅延素子と、
それぞれの遅延出力を係数ｋと乗算する複数の乗算器
と、それらの乗算出力を加算する加算器とで構成され
る。単位遅延素子、乗算器、加算器は何れも図示してい
ない。
フィルタとして構成されたカード基板３Ａに適用した場
合であって、トランスバーサルフィルタはその本体２２
と係数設定回路２３とで構成され、トランスバーサルフ
ィルタ本体２２は周知のように複数の単位遅延素子と、
それぞれの遅延出力を係数ｋと乗算する複数の乗算器
と、それらの乗算出力を加算する加算器とで構成され
る。単位遅延素子、乗算器、加算器は何れも図示してい
ない。
【００２６】係数設定回路２３には乗算器の個数だけ係
数設定用のレジスタ２４Ａ〜２４Ｎ（Ｎは整数）が設け
られ、それぞれのレジスタ２４Ａ〜２４Ｎにプリセット
された係数ｋが乗算器に供給される。トランスバーサル
フィルタのフィルタ特性は単位遅延素子の個数や乗算係
数ｋの値などによって任意に設定できる。その使用目的
に応じてレジスタ２４Ａ〜２４Ｎに対するプリセット値
が設定される。このプリセット値の設定がシリアルイン
タフェース２０Ａを介して行われる。
数設定用のレジスタ２４Ａ〜２４Ｎ（Ｎは整数）が設け
られ、それぞれのレジスタ２４Ａ〜２４Ｎにプリセット
された係数ｋが乗算器に供給される。トランスバーサル
フィルタのフィルタ特性は単位遅延素子の個数や乗算係
数ｋの値などによって任意に設定できる。その使用目的
に応じてレジスタ２４Ａ〜２４Ｎに対するプリセット値
が設定される。このプリセット値の設定がシリアルイン
タフェース２０Ａを介して行われる。
【００２７】シリアルインタフェース２０Ａは図２のよ
うにアドレスの比較器３１を有し、そのＩＣ特有なアド
レスＩＣＡＤＤ１が端子２１Ａを介して供給される。端
子１７ａに入力したＩＣ指定用のアドレス（ＩＣアドレ
ス）ＩＣＡＤはシリアル・パラレル変換器３２でパラレ
ルデータに変換されたのちアドレス比較器３１に供給さ
れて両者の比較が行われる。
うにアドレスの比較器３１を有し、そのＩＣ特有なアド
レスＩＣＡＤＤ１が端子２１Ａを介して供給される。端
子１７ａに入力したＩＣ指定用のアドレス（ＩＣアドレ
ス）ＩＣＡＤはシリアル・パラレル変換器３２でパラレ
ルデータに変換されたのちアドレス比較器３１に供給さ
れて両者の比較が行われる。
【００２８】予め設定されたＩＣアドレスＩＣＡＤＤ１
と入力アドレスＩＣＡＤが一致したときには自己のＩＣ
１１Ａが指定されたものとして、レジスタアドレス用デ
コーダ３３がイネーブル状態となり、ＩＣアドレスＩＣ
ＡＤに続くレジスタアドレスＲＥＧＡＤが同じくパラレ
ル変換されてレジスタ用デコーダ３３に入力する。不一
致のときにはデコーダ３３はイネーブル状態には至らな
いので、その場合にはデコード処理はなされない。
と入力アドレスＩＣＡＤが一致したときには自己のＩＣ
１１Ａが指定されたものとして、レジスタアドレス用デ
コーダ３３がイネーブル状態となり、ＩＣアドレスＩＣ
ＡＤに続くレジスタアドレスＲＥＧＡＤが同じくパラレ
ル変換されてレジスタ用デコーダ３３に入力する。不一
致のときにはデコーダ３３はイネーブル状態には至らな
いので、その場合にはデコード処理はなされない。
【００２９】デコーダ３３でデコード処理されたレジス
タアドレスによって係数設定回路２３に設けられた係数
設定用レジスタ２４Ａ〜２４Ｎの指定が行われ、対応す
るレジスタのみイネーブルとなる。
タアドレスによって係数設定回路２３に設けられた係数
設定用レジスタ２４Ａ〜２４Ｎの指定が行われ、対応す
るレジスタのみイネーブルとなる。
【００３０】これと同時にアドレス比較器３１の出力で
シリアル・パラレル変換器３４がイネーブル状態とな
り、端子１７ｃを介して供給された書き込みデータＷＤ
ＡＴＡがパラレルデータに変換されて複数のレジスタ２
４Ａ〜２４Ｎに共通に供給される。
シリアル・パラレル変換器３４がイネーブル状態とな
り、端子１７ｃを介して供給された書き込みデータＷＤ
ＡＴＡがパラレルデータに変換されて複数のレジスタ２
４Ａ〜２４Ｎに共通に供給される。
【００３１】図５の例では、指定できるレジスタは１個
であるので、複数のレジスタ２４Ａ〜２４Ｎのうちの特
定のレジスタがデコーダ３３より指定され、変換器３４
からクロック信号ＣＫに同期して出力された書き込みデ
ータＷＤＡＴＡによってレジスタのデータが書き換えら
れる。複数のレジスタに対してデータの更新を行うとき
には、この図５の処理が繰り返される。
であるので、複数のレジスタ２４Ａ〜２４Ｎのうちの特
定のレジスタがデコーダ３３より指定され、変換器３４
からクロック信号ＣＫに同期して出力された書き込みデ
ータＷＤＡＴＡによってレジスタのデータが書き換えら
れる。複数のレジスタに対してデータの更新を行うとき
には、この図５の処理が繰り返される。
【００３２】ＩＣとして例えば可変遅延素子が使用され
ているときには、その可変遅延量がレジスタによって設
定される。そのため、この場合にはトランスバーサルフ
ィルタ本体２２が可変遅延素子本体となり、係数設定回
路２３が単一のレジスタ（可変遅延量設定用レジスタ）
で構成されることになる。
ているときには、その可変遅延量がレジスタによって設
定される。そのため、この場合にはトランスバーサルフ
ィルタ本体２２が可変遅延素子本体となり、係数設定回
路２３が単一のレジスタ（可変遅延量設定用レジスタ）
で構成されることになる。
【００３３】
【発明の効果】以上のように、この発明に係るシリアル
制御回路では、カード基板にはカード自体を識別するた
めの基板一致検出手段が設けられると共に、複数のＩＣ
のそれぞれを識別するＩＣ一致検出手段がそれぞれのＩ
Ｃ内に組み込まれ、ＣＰＵから送出されたシリアル識別
信号と各一致検出手段とによって特定のカード基板内の
特定のＩＣが選択されるようになされたことを特徴とす
るものである。
制御回路では、カード基板にはカード自体を識別するた
めの基板一致検出手段が設けられると共に、複数のＩＣ
のそれぞれを識別するＩＣ一致検出手段がそれぞれのＩ
Ｃ内に組み込まれ、ＣＰＵから送出されたシリアル識別
信号と各一致検出手段とによって特定のカード基板内の
特定のＩＣが選択されるようになされたことを特徴とす
るものである。
【００３４】これによれば、ＩＣアドレスに関してはＩ
Ｃ内部に用意された専用のＩＣアドレスとの照合が行な
われるから、カード基板用に設けられたアドレスデコー
ダから出力されるチップセレクト信号のラインは１本で
よい。つまり、チップセレクト信号用のラインはカード
基板のそれぞれに搭載されるＩＣの個数には全く依存し
ないので、それだけカード基板の回路規模を縮小できる
特徴を有する。
Ｃ内部に用意された専用のＩＣアドレスとの照合が行な
われるから、カード基板用に設けられたアドレスデコー
ダから出力されるチップセレクト信号のラインは１本で
よい。つまり、チップセレクト信号用のラインはカード
基板のそれぞれに搭載されるＩＣの個数には全く依存し
ないので、それだけカード基板の回路規模を縮小できる
特徴を有する。
【図１】この発明に係るシリアル制御回路の一例を示す
カード基板の接続図である。
カード基板の接続図である。
【図２】カード基板の具体例を示す接続図である。
【図３】編集装置の系統図である。
【図４】カード基板の具体例を示す接続図である。
【図５】その動作説明に供する波形図である。
２ マザーボード ３（３Ａ〜３Ｍ） カード基板 ５ ＣＰＵ １１Ａ〜１１Ｎ ＩＣ １２ シリアルインタフェース ２０Ａ〜２０Ｎ シリアルインタフェース ２１Ａ〜２１Ｎ ＩＣアドレスの入力端子 ２２ トランスバーサルフィルタ本体 ２３ 係数設定回路 ３１ アドレス比較器 ３３ アドレスデコーダ ３２，３４ シリアル・パラレル変換器
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 5/222 - 5/257
Claims (1)
- 【請求項１】 複数のＩＣが搭載された複数のカード基
板と、それぞれのカード基板に搭載された複数のＩＣを
コントロールするＣＰＵとを有し、 上記カード基板にはカード自体を識別するための基板一
致検出手段が設けられると共に、上記複数のＩＣのそれ
ぞれを識別するＩＣ一致検出手段がそれぞれのＩＣ内に
組み込まれ、 上記ＣＰＵからは基板指定用の識別信号とＩＣ指定用の
識別信号とを含むシリアル識別信号が送出され、このシ
リアル識別信号と上記各一致検出手段とによって特定の
カード基板内の特定のＩＣが選択されるようになされた
ことを特徴とするシリアル制御装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04364992A JP3208590B2 (ja) | 1992-02-28 | 1992-02-28 | シリアル制御装置 |
| US08/021,676 US5568647A (en) | 1992-02-28 | 1993-02-24 | Serial control apparatus with a single chip select signal |
| GB9303724A GB2264576B (en) | 1992-02-28 | 1993-02-24 | Serial control apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04364992A JP3208590B2 (ja) | 1992-02-28 | 1992-02-28 | シリアル制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05284390A JPH05284390A (ja) | 1993-10-29 |
| JP3208590B2 true JP3208590B2 (ja) | 2001-09-17 |
Family
ID=12669717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04364992A Expired - Lifetime JP3208590B2 (ja) | 1992-02-28 | 1992-02-28 | シリアル制御装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5568647A (ja) |
| JP (1) | JP3208590B2 (ja) |
| GB (1) | GB2264576B (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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| DE19645054C2 (de) * | 1996-10-31 | 1999-11-25 | Sgs Thomson Microelectronics | Vorrichtung und Verfahren zur Selektion von Adressenwörtern |
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| US6609169B1 (en) | 1999-06-14 | 2003-08-19 | Jay Powell | Solid-state audio-video playback system |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1992
- 1992-02-28 JP JP04364992A patent/JP3208590B2/ja not_active Expired - Lifetime
-
1993
- 1993-02-24 GB GB9303724A patent/GB2264576B/en not_active Expired - Fee Related
- 1993-02-24 US US08/021,676 patent/US5568647A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| GB9303724D0 (en) | 1993-04-14 |
| GB2264576B (en) | 1995-07-05 |
| JPH05284390A (ja) | 1993-10-29 |
| US5568647A (en) | 1996-10-22 |
| GB2264576A (en) | 1993-09-01 |
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