JPH02165245A - ウェイト数の自動設定方法 - Google Patents
ウェイト数の自動設定方法Info
- Publication number
- JPH02165245A JPH02165245A JP31983788A JP31983788A JPH02165245A JP H02165245 A JPH02165245 A JP H02165245A JP 31983788 A JP31983788 A JP 31983788A JP 31983788 A JP31983788 A JP 31983788A JP H02165245 A JPH02165245 A JP H02165245A
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- 238000000034 method Methods 0.000 title claims abstract description 8
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明はクロック周期などにより定まる単位アクセス時
間に、設定されたウェイト（Ｗａｉｔ）数を乗じてなる
アクセス時間で、低速の外部メモリや入出力インタフェ
ース等の被アクセス装置をアクセスし得るようにした高
速のコンピュータ装置（マイコンシステム、■チップＣ
ＰＵを含む）における、 所要のウェイト数を自動的に設定するための方法に関す
る。
間に、設定されたウェイト（Ｗａｉｔ）数を乗じてなる
アクセス時間で、低速の外部メモリや入出力インタフェ
ース等の被アクセス装置をアクセスし得るようにした高
速のコンピュータ装置（マイコンシステム、■チップＣ
ＰＵを含む）における、 所要のウェイト数を自動的に設定するための方法に関す
る。
高速のコンピュータ装置が低速の被アクセス装置にアク
セスできるようにするには、従来、システムの設計時に
おいて、被アクセス装置としての各外部メモリや入出力
インタフェースに適当なウェイト数を推定しておき、各
々に対して専用のウェイト回路を設けるのが通例である
。
セスできるようにするには、従来、システムの設計時に
おいて、被アクセス装置としての各外部メモリや入出力
インタフェースに適当なウェイト数を推定しておき、各
々に対して専用のウェイト回路を設けるのが通例である
。
しかし上述のような方法には以下のような問題がある。
（１）各々個別のウェイト数回路を設けなくてはならず
、プリント板上の実装面積が多く必要となる。 また当然コスト高となる。 （２）設計時のウェイト数の推定がプリント板上の配線
長や容量によっては外れる場合がある。 （３）アクセス速度の遅いメモリや入出力インタフェー
スに部品変更等を行った場合、ウェイト回路を作り直す
ことになる。 そこで本発明は設定されたウェイト数に比例したアクセ
ス時間で外部メモリ等にアクセスできるコンピュータ装
置（例えばインテル社のＣＰＵ８０１８８型）を用い、
システムの立上げ時に予め自動的に所要のウェイト数を
設定し得る方法を提供することにより、前記の問題を解
消することを課題とする。
、プリント板上の実装面積が多く必要となる。 また当然コスト高となる。 （２）設計時のウェイト数の推定がプリント板上の配線
長や容量によっては外れる場合がある。 （３）アクセス速度の遅いメモリや入出力インタフェー
スに部品変更等を行った場合、ウェイト回路を作り直す
ことになる。 そこで本発明は設定されたウェイト数に比例したアクセ
ス時間で外部メモリ等にアクセスできるコンピュータ装
置（例えばインテル社のＣＰＵ８０１８８型）を用い、
システムの立上げ時に予め自動的に所要のウェイト数を
設定し得る方法を提供することにより、前記の問題を解
消することを課題とする。
前記の課題を解決するために本発明の方法は、「（クロ
ック周期などにより定まる）所定の単位アクセス時間に
、設定されたウェイト数を乗じてなるアクセス時間でメ
モリ等の被アクセス装置にアクセスし得るコンピュータ
装置において、予め前記ウェイト数を０に仮設定して所
定のパターンデータを前記の被アクセス装置に書込んだ
のち、この書込みデータを読出し、さらにこの読出され
たデータが前記のパターンデータに一致するか否かを判
別し、 一致しないときは前記ウェイト数をインクリメントして
前記と同様な書込み、読出し、およびデータの一致判別
を行うことを繰返し、 前記のデータの一致が判別されたとき、当該のウェイト
数を正規のウェイト数として設定するように」するもの
とする。
ック周期などにより定まる）所定の単位アクセス時間に
、設定されたウェイト数を乗じてなるアクセス時間でメ
モリ等の被アクセス装置にアクセスし得るコンピュータ
装置において、予め前記ウェイト数を０に仮設定して所
定のパターンデータを前記の被アクセス装置に書込んだ
のち、この書込みデータを読出し、さらにこの読出され
たデータが前記のパターンデータに一致するか否かを判
別し、 一致しないときは前記ウェイト数をインクリメントして
前記と同様な書込み、読出し、およびデータの一致判別
を行うことを繰返し、 前記のデータの一致が判別されたとき、当該のウェイト
数を正規のウェイト数として設定するように」するもの
とする。
設定ウェイト数を０から順次インクリメントしながら、
この各ウェイト数ごとに被アクセス装置としての低速の
外部メモリ等に所定のパターンデータを書込んだのち、
これを読出すことを繰返し、正しくこの書込みと読出し
ができたときのウェイト数を正規のウェイト数として登
録設定する。
この各ウェイト数ごとに被アクセス装置としての低速の
外部メモリ等に所定のパターンデータを書込んだのち、
これを読出すことを繰返し、正しくこの書込みと読出し
ができたときのウェイト数を正規のウェイト数として登
録設定する。
第１図は本発明の一実施例としてのＣＰＵの要部動作を
示すフローチャートで、この処理は正しいウェイト数を
自動的に登録設定するために、システムの立上り時に予
め実行される準備動作を示す。この例では使用され名ｃ
ｐｕは例えばインテル社８０１８８型であるものとする
。同図を説明すると、まず内部メモリ等の高速アクセス
可能なメモリに予め書込まれたチエツクパターン（即ち
チエツク用のパターンデータ）を読込み（ステップ１）
、ウェイト数を“０″に仮設定する（ステップ２）。 次に外部メモリ（この場合メモリ１とする）に前記のチ
エツクパターンを書込み（ステップ３）、次にこのメモ
リ１からいま書込んだデータを読出しくステップ４）、
この読出されたデータが前記のチエツクパターンと一致
するか否かを判別する（ステップ５）。ここで一致しな
い場合は（分岐Ｎ）、現に仮設定されているウェイト数
に対応するアクセス時間では正しくメモリ１へのアクセ
スができない訳であるからウェイト数をインクリメント
しくステップ６）、再びステップ３に戻って前記の手順
を繰返す。 前記ステップ５でメモリ１から読出したデータがチエツ
クパターンと一致した場合は（分岐Ｙ）、現に設定され
ているウェイト数に対応するアクセス時間で正しくメモ
リｌをアクセスできた訳であるから、このウェイト数を
所定のメモリ（この場合ウェイト数メモリと呼ぶ）へ正
規のものとして登録設定する（ステップ７）。 なお以上の動作を実際にＣＰＵに行わせるために注意す
べきこととしては、第１図の動作を行うためのプログラ
ムＲＯＭ、チエツクパターンを格納するデータＲＯＭが
外付けであると、フェッチサイクル自体が動作しない可
能性があることである。従って本発明ではこれらのＲＯ
ＭをＣＰＵ内蔵とし、さらにＣＰＵ自体にウェイト数の
設定可能なものを使用するものである。
示すフローチャートで、この処理は正しいウェイト数を
自動的に登録設定するために、システムの立上り時に予
め実行される準備動作を示す。この例では使用され名ｃ
ｐｕは例えばインテル社８０１８８型であるものとする
。同図を説明すると、まず内部メモリ等の高速アクセス
可能なメモリに予め書込まれたチエツクパターン（即ち
チエツク用のパターンデータ）を読込み（ステップ１）
、ウェイト数を“０″に仮設定する（ステップ２）。 次に外部メモリ（この場合メモリ１とする）に前記のチ
エツクパターンを書込み（ステップ３）、次にこのメモ
リ１からいま書込んだデータを読出しくステップ４）、
この読出されたデータが前記のチエツクパターンと一致
するか否かを判別する（ステップ５）。ここで一致しな
い場合は（分岐Ｎ）、現に仮設定されているウェイト数
に対応するアクセス時間では正しくメモリ１へのアクセ
スができない訳であるからウェイト数をインクリメント
しくステップ６）、再びステップ３に戻って前記の手順
を繰返す。 前記ステップ５でメモリ１から読出したデータがチエツ
クパターンと一致した場合は（分岐Ｙ）、現に設定され
ているウェイト数に対応するアクセス時間で正しくメモ
リｌをアクセスできた訳であるから、このウェイト数を
所定のメモリ（この場合ウェイト数メモリと呼ぶ）へ正
規のものとして登録設定する（ステップ７）。 なお以上の動作を実際にＣＰＵに行わせるために注意す
べきこととしては、第１図の動作を行うためのプログラ
ムＲＯＭ、チエツクパターンを格納するデータＲＯＭが
外付けであると、フェッチサイクル自体が動作しない可
能性があることである。従って本発明ではこれらのＲＯ
ＭをＣＰＵ内蔵とし、さらにＣＰＵ自体にウェイト数の
設定可能なものを使用するものである。
本発明によればウェイト数を設定し得るＣＰＵを用い、
システムの立上げ時に予めウェイト数を０から順次イン
クリメントしながら、この各ウエイト数ごとに対象の外
部メモリが正しくアクセスできるか否かを判別し、正し
くアクセスできたときのウェイト数を登録設定して正常
の動作に用いるようにしたので、システムの設計時に特
に外部メモリや人出力インタフェースのアクセス速度に
顧慮する必要がなく、また部品等の変更に対してもこの
システムが充分なフレキシビリティを持つようにするこ
とができる。
システムの立上げ時に予めウェイト数を０から順次イン
クリメントしながら、この各ウエイト数ごとに対象の外
部メモリが正しくアクセスできるか否かを判別し、正し
くアクセスできたときのウェイト数を登録設定して正常
の動作に用いるようにしたので、システムの設計時に特
に外部メモリや人出力インタフェースのアクセス速度に
顧慮する必要がなく、また部品等の変更に対してもこの
システムが充分なフレキシビリティを持つようにするこ
とができる。
第１図は本発明の一実施例としてのＣＰＵの要部動作を
示すフローチャートである。
示すフローチャートである。
Claims (1)
- 【特許請求の範囲】 １）所定の単位アクセス時間に、設定されたウェイト数
を乗じてなるアクセス時間でメモリ等の被アクセス装置
にアクセスし得るコンピュータ装置において、 予め前記ウェイト数を０に仮設定して所定のパターンデ
ータを前記の被アクセス装置に書込んだのち、この書込
みデータを読出し、さらにこの読出されたデータが前記
のパターンデータに一致するか否かを判別し、 一致しないときは前記ウェイト数をインクリメントして
前記と同様な書込み、読出し、およびデータの一致判別
を行うことを繰返し、 前記のデータの一致が判別されたとき、当該のウェイト
数を正規のウェイト数として設定するようにしたことを
特徴とするウェイト数の自動設定方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31983788A JPH02165245A (ja) | 1988-12-19 | 1988-12-19 | ウェイト数の自動設定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31983788A JPH02165245A (ja) | 1988-12-19 | 1988-12-19 | ウェイト数の自動設定方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02165245A true JPH02165245A (ja) | 1990-06-26 |
Family
ID=18114770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31983788A Pending JPH02165245A (ja) | 1988-12-19 | 1988-12-19 | ウェイト数の自動設定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02165245A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04225443A (ja) * | 1990-12-27 | 1992-08-14 | Nec Commun Syst Ltd | バスアクセス制御方式 |
-
1988
- 1988-12-19 JP JP31983788A patent/JPH02165245A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04225443A (ja) * | 1990-12-27 | 1992-08-14 | Nec Commun Syst Ltd | バスアクセス制御方式 |
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