KR20030035079A

KR20030035079A - 디바이스 컨트롤 시스템

Info

Publication number: KR20030035079A
Application number: KR1020010066956A
Authority: KR
Inventors: 강인용
Original assignee: 엘지전자 주식회사
Priority date: 2001-10-30
Filing date: 2001-10-30
Publication date: 2003-05-09

Abstract

본 발명은 SBEM(Serial Bus Extend Module)을 사용하여 CPU 제어부를 둘 수 없는 보드의 디바이스들을 컨트롤 할 수 있는 디바이스 컨트롤 시스템을 개시한다. 개시된 본 발명은 다수개의 병렬 디바이스 컨트롤 신호를 발생하는 CPU와, 상기 CPU에서 발생하는 병렬 디바이스 컨트롤 신호를 직렬 컨트롤 신호로 변환하는 SBEMC부를 포함하는 CPU 보드; 상기 CPU 보드와 전기적으로 연결되어 있고, 상기 SBEMC부에서 발생하는 직렬 컨트롤 신호를 인가 받아 각각의 디바이스들에게 컨트롤 신호를 전송하는 SBEMD부와, 상기 SBEMD부로부터 나오는 컨트롤 신호에의하여 컨트롤될 다수개의 디바이스 칩을 포함하는 외부 보드로 구성된 것을 특징으로 한다.

Description

디바이스 컨트롤 시스템{DEVICE CONTROL SYSTEM}

본 발명은 컨트롤 시스템에 관한 것으로, 보다 구체적으로는 CPU 제어부와 통신 컨트롤러 대신 디바이스 칩들에게 컨트롤 신호를 인가할 수 있는 SBEM(Serial Bus Extend Module)을 배치하여 보드 내의 하드웨어 구성을 간단히하고, 쉽게 디바이스 컨트롤을 확장할 수 있는 디바이스 컨트롤 시스템에 관한 것이다.

도 1은 종래 기술에 따른 디바이스 컨트롤 시스템을 도시한 블럭도이다.

도 1에 도시된 바와 같이, CPU 보드(10)는 외부 보드(20)에 배치된 디바이스 칩들(11, 12)을 제어하기위하여 병렬 컨트롤 신호를 발생하는 CPU부(1)와, 상기 병렬 컨트롤 신호를 직렬 컨트롤 신호로 변환한 다음, 상기 외부 보드(20)로 전송하는 통신 컨트롤러(3)로 구성되어 있다.

또한, 상기 외부 보드(20)는 상기 통신 컨트롤러(3)로 부터 전송되는 직렬 컨트롤 신호를 수신하여 다시 병렬 컨트롤 신호로 변환하는 통신 컨트롤러(5)와, 상기 통신 컨트롤러(5)로부터 병렬 컨트롤 신호를 인가 받아 직렬 컨트롤 신호로 변환한 다음, 각각의 디바이스 칩들(11, 12)에 전송하는 마이크로 컨트롤러(7)와 상기 마이크로 컨트롤러(7)와 연결된 다수개의 디바이스 칩(11, 12))으로 구성되어 있다.

이러한, 구조를 갖는 디바이스 컨트롤 시스템은 다음과 같이 동작된다.

먼저, 상기 CPU 보드(10) 내의 CPU부(1)에서 상기 외부 보드(20)에 배치된 다수개의 디바이스들(11, 12)을 컨트롤하기 위하여 병렬 컨트롤 신호를 발생한다. 이렇게 발생된 병렬 컨트롤 신호는 상기 통신 컨트롤러(3)에서 직렬 컨트롤 신호로 변환되어 상기 외부 보드(20) 내의 통신 컨트롤러(5)에 전송된다. 직렬 컨트롤 신호를 인가 받은 상기 외부 보드(20)의 통신 컨트롤러(5)는 다시 병렬 컨트롤 신호로 변환한 다음, 이를 마이크로 컨트롤러(7)로 전송한다. 상기 마이크로 컨트롤러(7)는 병렬 컨트롤 신호들을 분석하여 어느 신호가 각각의 디바이스 칩(11, 12)의 컨트롤 신호인가를 선택하고 이를 인가하여 컨트롤 한다.

그러나, 상기와 같은 구조를 갖는 컨트롤 시스템은 CPU 내장 보드와 디바이스 칩 내장 보드에 모두 통신 컨트롤러를 필요로할 뿐만 아니라, 디바이스 칩들에 컨트롤 신호를 적절히 전송하기 위하여 추가적으로 마이크로 컨트롤러를 디바이스 칩 보드에 배치하여야 하므로 시스템 구성이 복잡하고, 제조 단가가 비싼 단점이 있다.

또한, 상기 외부 보드에 배치된 마이크로 컨트롤러는 확장성에 한계가 있으므로 여러개의 디바이스 칩들에 컨트롤 신호를 전송하기에는 어려움이 많다.

즉, 컨트롤 디바이스 칩들이 증가하게 되면, 새로운 마이크로 컨트롤러를 제작하여 교환 배치하여야하고, 자체적으로 업그레이드 하여 확장하는데 매우 제한적이다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위하여 안출된 것으로서, 다수개의 디바이스들을 컨트롤하기 위한 컨트롤 신호를 인가하는 컨트롤러와 제어부 대신 PLD(Programmable Logic Device) 또는 FPGA(Field Programmable Gate Array) 등으로 구성된 SBEM을 사용하여, 하드웨어적인 구성의 단순화와 용이한 컨트롤 기능의 확장을 할 수 있는 디바이스 컨트롤 시스템을 제공함에 그 목적이 있다.

도 1은 종래 기술에 따른 디바이스 컨트롤 시스템을 도시한 블럭도.

도 2는 본 발명에 따른 디바이스 컨트롤 시스템을 도시한 블럭도.

도 3은 본 발명에 따른 CPU 보드에서 외부 보드로 전송되는 신호들을 나타낸 도면.

도 4는 본 발명에 따른 SBEMC부의 내부를 도시한 블럭도.

도 5는 본 발명에 따른 SBEMC부에서 헤더 비트를 포맷시킨 시리얼 데이터를 도시한 도면.

도 6은 본 발명에 따른 SBEMD부의 내부를 도시한 블럭도.

*도면의 주요 부분에 대한 부호의 설명*

30: CPU 보드 31: CPU부

33: SBEMC부 35: SBEMD부

X₁.....X_n: 디바이스 칩

상기한 목적을 달성하기 위한, 본 발명에 따른 디바이스 컨트롤 시스템은,

다수개의 병렬 디바이스 컨트롤 신호를 발생하는 CPU와, 상기 CPU에서 발생하는 병렬 디바이스 컨트롤 신호를 직렬 컨트롤 신호로 변환하는 SBEMC부를 포함하는 CPU 보드;

상기 CPU 보드와 전기적으로 연결되어 있고, 상기 SBEMC부에서 발생하는 직렬 컨트롤 신호를 인가 받아 각각의 디바이스들에게 컨트롤 신호를 전송하는 SBEMD부와, 상기 SBEMD부로부터 나오는 컨트롤 신호에의하여 컨트롤될 다수개의 디바이스 칩을 포함하는 외부 보드로 구성된 것을 특징으로 한다.

여기서, 상기 SBEMC부는 상기 CPU에서 발생되는 병렬 컨트롤 신호를 직렬 컨트롤 신호로 변환하는 변환부와, 변환된 직렬 컨트롤 신호의 각각에 어드레스 디코딩을 하는 헤더 인코더부와, 어드레스 디코딩된 직렬 컨트롤 신호를 상기 외부 보드로 전송하기 위한 트랜시버부를 포함하고, 상기 헤더 인코더는 상기 변환된 직렬 컨트롤 신호의 각각에 해당 디바이스 칩을 지시하는 헤더 비트를 생성하며, 상기 SBEMD부는 상기 SBEMC부로부터 전송되는 직렬 컨트롤 신호를 수신하는 수신부와 수신된 직렬 컨트롤 신호에서부터 헤더 비트를 제거하는 헤더 인코더부와 상기 헤더 비트가 제거된 직렬 컨트롤 신호를 해당 디바이스 칩들에게 인가하는 다수개의 트랜시버부를 포함하는 것을 특징으로 한다.

또한, 상기 CPU 보드의 SBEMC부로부터 상기 외부 보드의 SBEMD부로 전송되는직렬 컨트롤 신호는 클럭, 프레임 및 데이터(컨트롤) 신호와 함께 전송되는 것을 특징으로 한다.

본 발명에 의하면, 디바이스 칩들 컨트롤하기 위하여 컨트롤 신호를 인가하는 제어부와 컨트롤러를 생략하고, PLD와 FPGA로 구성된 모듈을 배치하여 보드내의 하드웨어적 구성을 단순화하고, 컨트롤 디바이스 칩을 용이하게 확장할 수 있는 이점이 있다.

이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시 예를 자세히 설명하도록 한다.

도 2는 본 발명에 따른 디바이스 컨트롤 시스템을 도시한 블럭도이다.

도 2에 도시된 바와 같이, 디바이스 컨트롤 시스템은 외부 보드(50)에 배치된 각각의 전자 디바이스들(X₁...X_n)를 제어하기위한 컨트롤 신호를 발생하는 CPU 보드(30)와 상기 CPU 보드(30)와 접속되어 있는 외부 보드(50)로 구분된다. 상기 CPU 보드(30)는 병렬 컨트롤 신호를 발생하는 CPU부(31)와 상기 CPU부(31)에서 발생하는 병렬 컨트롤 신호를 직렬 컨트롤 신호로 변환하는 SBEMC(Serial Bus Extend Module to CPU: 이하 SBEMC라 한다)부(33)로 구성되어 있다.

상기 외부 보드(50)는 상기 CPU 보드(30) 내의 SBEMC부(33)로부터 발생하는 클럭, 프레임 및 컨트롤 신호를 인가 받아 여러개의 디바이스 칩들(X₁...X_n)에 컨트롤 신호를 인가하는 SBEMD(Serial Bus Module to Device chip: 이하 SBEMD라 한다)부(35)로 구성되어 있다.

상기와 같은 구조를 갖는 디바이스 컨트롤 시스템은 다음과 같이 동작한다.

먼저, 상기 CPU 보드(30) 내에 있는 CPU부(31)는 상기 외부 보드(50)에 배치된 다수개의 디바이스들(X₁...X_n)을 제어하기 위하여 병렬 컨트롤 신호를 발생한다. 상기 CPU부(31)에서 발생된 병렬 컨트롤 신호는 SBEMC부(33)로 인가되어 직렬 컨트롤 신호로 변환된다. 그런 다음, 변화된 직렬 컨트롤(데이터) 신호는 클럭 신호 및 프레임 신호와 함께 상기 외부 보드(50)에 배치된 SBEMD부(35)에 인가된다.

또한, 상기 SBEMD부(50)에서는 수신된 직렬 컨트롤 신호를 각각의 디바이스 칩들(X₁...X_n)에 전송하여 다수개의 디바이스 칩(X₁...X_n)을 제어한다.

상기 SBEMC부(33)와 SBEMD부(35)는 FPGA(Field Programmable Gate Array: 이하 FPGA라 한다) 또는 PLD(Programmable Logic Device: 이하 PLD라 한다)로 구현이 가능한데, 병렬 컨트롤 신호를 직렬 컨트롤 신호로 변환하고, 헤더 인코더에 의하여 각각의 직렬 컨트롤 신호를 어드레싱하는 등 컨트롤 신호를 조절할 수 있도록 프로그램되어 있다.

도 3은 본 발명에 따른 CPU 보드에서 외부 보드로 전송되는 신호들을 나타낸 도면이다.

도 3에 도시된 바와 같이, 상기 CPU 보드(30)의 SBEMC부(33)에서는 상기 CPU부(31)에서 발생한 병렬 컨트롤 신호를 직렬 컨트롤 신호로 변환한 다음, 직렬 컨트롤 신호(데이터 신호)를 데이터 핀, 클럭 핀 및 프레임을 사용하여 상기 외부 보드(50)의 SBEMD부(35)로 전송한다.

상기 클럭 핀에서는 신호 동기화를 위하여 일정 주기를 갖는 클럭 신호가 상기 SBEMD부에 전송되고, 동시에 상기 프레임에서는 직렬 컨트롤 신호의 유효부분의 시작점과 끝점을 구분하는 신호가 뜬다. 상기 프레임 신호의 시작점과 끝점 사이에는 유효한 직렬 컨트롤 신호가 존재하여 상기 클럭 신호의 동기화 때 상기 SBEMD부로 전송된다.

도 4는 본 발명에 따른 SBEMC부의 내부를 도시한 블럭도이다.

도 4에 도시된 바와 같이, 상기 CPU 보드(30) 내의 CPU부(31)에서 발생되는 병렬 데이터 신호는 상기 SBEMC부(33)의 시리얼 변환부(41)로 인가되어 직렬 데이터 신호로 변환된다. 변환된 상기 직렬 데이터 신호는 헤더 인코더부(43)에서 어드레스 디코딩(adressing decording) 작업을 거친 다음, 트랜시버부(45)에서 인터페이스를 통하여 상기 SBEMD부(45)로 전송한다.

도 5는 본 발명에 따른 SBEMC부에서 헤더 비트를 포맷시킨 시리얼 데이터를 도시한 도면이다.

도 5에 도시된 바와 같이, 상기 도 4에서 설명한 직렬 데이터 신호 변환한 후, 상기 헤더 인코더부(43)에서 어드레스 디코딩한 직렬 데이터 신호를 나타낸 것이다.

상기 CPU부에서 발생한 다수개의 디바이스 칩 제어 신호들을 직렬로 변환한 후, 각각의 신호들이 어느 디바이스를 제어하는 신호인지 주소를 정해주기 위해, 데이터 신호 각각에 헤더 비트를 코드화 한다. 상기 헤더 비트는 직렬 데이터 신호들의 맨 앞 부분에 코딩(cording)되어, 상기 외부 보드의 SBEMD부에서 직렬 데이터신호를 인가 받을때 각각의 신호들이 어느 디바이스를 제어하는 신호인지 구분할 수 있도록 한다.

상기 직렬 데이터 신호에 코딩할 헤더 비트의 비트 수는 제어할 디바이스들의 개수에 따라 N ≤2ⁿ의 식으로 표현된다. (N은 디바이스 칩들의 개서, n은 헤더 비트수)

도 6은 본 발명에 따른 SBEMD부의 내부를 도시한 블럭도이다.

도 6에 도시된 바와 같이, 상기 CPU 보드(30) 내의 상기 SBEMC부(33)로부터 발생된 직렬 데이터 신호를 상기 외부 보드(50) 내의 SBEMD부(35)의 수신부(51)에서 수신한 다음, 헤더 인코더부(52)로 전송된 다음, 상기 SBEMC부(35)의 헤더 인코더부(52)에는 직렬 데이터 신호로부터 코딩된 헤더 비트들을 제거한다.

상기 헤더 비트가 제거된 각각의 직렬 데이터 신호는 헤터 비트에의해 선택된 디바이스들을 컨트롤하기 위하여 각각의 트랜시버부들(Y₁....Y_n)에 인가된다. 상기 트랜시버부(Y₁....Y_n)는 디바이스 칩들에게 상기 CPU에서 발생한 컨트롤 신호를 인가하여 컨트롤 한다.

이상에서 자세히 설명된 바와 같이, 본 발명은 다수개의 디바이스 칩들 컨트롤하기 위하여 사용된 통신 컨트롤러와 마이크로 컨트롤러 대신 PLD 또는 FPGA로 프로그램된 SBEM을 사용하여 컨트롤 시스템의 하드웨어적인 구조를 단순화한 효과가 있다.

또한, SBEM에 의한 컨트롤 시스템은 컨트롤하고자하는 디바이스 칩들의 개수를 확장하기에 용이하므로 많은 디바이스 칩들을 시스템의 구성부 교환 없이 할 수 있는 이점이 있다.

본 발명은 상기한 실시 예에 한정되지 않고, 이하 청구 범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims

다수개의 병렬 디바이스 컨트롤 신호를 발생하는 CPU와, 상기 CPU에서 발생하는 병렬 디바이스 컨트롤 신호를 직렬 컨트롤 신호로 변환하는 SBEMC부를 포함하는 CPU 보드;

상기 CPU 보드와 전기적으로 연결되어 있고, 상기 SBEMC부에서 발생하는 직렬 컨트롤 신호를 인가 받아 각각의 디바이스들에게 컨트롤 신호를 전송하는 SBEMD부와, 상기 SBEMD부로부터 나오는 컨트롤 신호에의하여 컨트롤될 다수개의 디바이스 칩을 포함하는 외부 보드로 구성된 것을 특징으로 하는 디바이스 컨트롤 시스템.
제 1 항에 있어서,

상기 SBEMC부는 상기 CPU에서 발생되는 병렬 컨트롤 신호를 직렬 컨트롤 신호로 변환하는 변환부와, 변환된 직렬 컨트롤 신호의 각각에 어드레스 디코딩을 하는 헤더 인코더부와, 어드레스 디코딩된 직렬 컨트롤 신호를 상기 외부 보드로 전송하기 위한 트랜시버부를 포함하는 것을 특징으로 하는 디바이스 컨트롤 시스템.
제 2 항에 있어서,

상기 헤더 인코더는 상기 변환된 직렬 컨트롤 신호의 각각에 해당 디바이스 칩을 지시하는 헤더 비트를 생성하는 것을 특징으로 하는 디바이스 컨트롤 시스템.
제 1 항에 있어서,

상기 SBEMD부는 상기 SBEMC부로부터 전송되는 질렬 컨트롤 신호를 수신하는 수신부와 수신된 직렬 컨트롤 신호에서부터 헤더 비트를 제거하는 헤더 인코더부와 상기 헤더 비트가 제거된 직렬 컨트롤 신호를 각각의 디바이스 칩에 인가하는 다수개의 트랜시버부를 포함하는 것을 특징으로 하는 디바이스 컨트롤 시스템.
제 1 항에 있어서,

상기 CPU 보드의 SBEMC부로부터 상기 외부 보드의 SBEMD부로 전송되는 직렬 컨트롤 신호는 클럭, 프레임 및 데이터 신호와 함께 전송되는 것을 특징으로 하는 디바이스 컨트롤 시스템.