CN115328431A - 高速音频和控制集成总线及装置 - Google Patents
高速音频和控制集成总线及装置 Download PDFInfo
- Publication number
- CN115328431A CN115328431A CN202210699466.XA CN202210699466A CN115328431A CN 115328431 A CN115328431 A CN 115328431A CN 202210699466 A CN202210699466 A CN 202210699466A CN 115328431 A CN115328431 A CN 115328431A
- Authority
- CN
- China
- Prior art keywords
- module
- bit
- data
- control
- audio
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/16—Sound input; Sound output
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
- G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
- G06F13/4295—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using an embedded synchronisation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Health & Medical Sciences (AREA)
- Audiology, Speech & Language Pathology (AREA)
- General Health & Medical Sciences (AREA)
- Human Computer Interaction (AREA)
- Small-Scale Networks (AREA)
- Information Transfer Systems (AREA)
Abstract
本发明提供了一种高速音频和控制集成总线及装置，包括：SCLK:用于提供通讯的时钟；STX:用于从设备向主设备发送数据；SRX：用于从设备接收主设备的数据。所述主设备通过总线连接一个或两个从设备。本发明仅通过了三根总线端口实现了主设备和多个从设备之间实现了音频数据的传输，寄存器的控制，数据帧同步技术。从而降低了系统板级的布线难度，降低了通讯故障，节省了系统的成本。
Description
技术领域
本发明涉及语音电子传输技术领域，具体地，涉及一种高速音频和控制集成总线及装置。
背景技术
在所有的音频芯片类芯片中，语音的通讯主要使用PCM通讯接口，涉及帧同步信号FSYNC，语音传输时钟信号PCLK，语音输入信号DRX，语音输出信号DTX；而有关寄存器的控制信号使用SPI协议，设计片选信号CS，控制传输时钟信号SCK，控制输入信号SDI，控制输出信号SDO。两种接口的工作需要8个引脚，使得芯片的面积的性能降低，在日常的使用中，PCB板上的信号的干扰增多，使得可靠性进一步降低，时常会出现吱吱音。
美国德州仪器公司的TLV320AIC3263音频芯片，采用了PCM语音接口和SPI控制接口，使得芯片的整体引脚达到81个，在实际的产品封装的过程中，芯片焊接过程中，都会由于芯片的引脚过多导致可靠性的问题。
发明内容
针对现有技术中的缺陷，本发明的目的是提供一种高速音频和控制集成总线及装置。
根据本发明提供的一种高速音频和控制集成总线，包括：
SCLK:用于提供通讯的时钟；
STX:用于从设备向主设备发送数据；
SRX：用于从设备接收主设备的数据；
所述主设备通过总线连接一个或两个从设备。
优选地，所述总线的空闲状态电位为：SCLK处于高电平状态，STX处于高电平状态，SRX处于低电平状态。
优选地，所述总线通讯频率包括4.096MHz和8.192MHz，其中，4.096MHz的SCLK通讯速率支持一般音质的音频通讯，8.192MHz的SCLK通讯速率支持高清音质的音频通讯。
优选地，所述总线支持音频通信帧同步，所述音频通信帧同步技术为每125us的时间间隔，主设备会在STX端口发送一个SCLK周期的下拉，发送一个SCLK周期的高电平，用以分离帧同步和通讯数据。
优选地，所述总线上发送的数据包括：
读写控制协议：6比特的控制位，14比特的地址位，10比特的数据长度位，多个比特的数据位；
音频数据传输协议：6比特的控制位，8比特的音频数据位或者16比特的音频数据位。
优选地，所述6比特的控制位包括：
读写控制比特：1‘b0表示写操作，1’b1表示读操作；
寄存器块比特：1’b0表示寄存器操作，1’b1表示内存块操作；
语音操作比特：1’b0表示控制操作，1’b1表示语音操作；
设备选择比特：1’b0表示选择从第一设备,1’b1表示选择第二从设备；
突发模式比特：2‘b00表示单字节数据操作，2‘b01表示双字节数据操作，2‘b10表示定长数据操作，2‘b11保留位。
优选地，所述16比特的音频数据位包括：
连续音频数据模式：8比特的音频数据后紧接着8比特的音频数据；
离散音频数据模式：8比特的音频数据之后是若干的空闲状态，之后再有8比特的音频数据。
优选地，所述14比特的地址位包括：
1比特的通道选择：1‘b0表示选择通道0，1’b1表示选择通道1；
13比特的地址：表示寻址空间为从0到8191。
根据本发明提供的一种高速音频和控制集成总线设备，包括晶体管S1，上拉电阻rtx，第一缓冲器，第二缓冲器，SGEN模块，SENC模块，SDEC模块，VENG模块以及CHAN模块；
所述晶体管S1的栅极连接STX，晶体管S1的源极接地，晶体管S1的漏极分别连接上拉电阻rtx和第一缓冲器的输入端，第一缓冲器的输出端连接SGEN模块，所述SGEN模块分别连接第一缓冲器的控制端和第二缓冲器的控制端，且SGEN模块连接SCLK，第二缓冲器的输入端连接晶体管S1的栅极，第二缓冲期的输出端连接SENC模块；
所述SDEC模块连接SRX，SDEC模块分别连接CHAN模块以及VENG模块，CHAN模块和VENG模块均与SENC模块连接；
所述SGEN模块为串行控制器，控制接受帧同步信号的产生时间；
所述SENC模块为串行编码器，将要发送给主设备的控制数据和语音数据按照HVCI协议进行编码；
所述CHAN模块为控制寄存器；
所述SDEC为串行解码器，对接受到的串行数据进行HVCI协议格式的解压。
优选地，所述CHAN模块包括CHAN_A模块和CHAN_B模块，所述CHAN_A模块和CHAN_B模块分别连接SDEC模块和SENC模块，所述CHAN_A模块是通道A的控制寄存器，所述CHAN_B模块是通道B的控制寄存器。
与现有技术相比，本发明具有如下的有益效果：
1、本发明提供了一种减少和外部通讯，控制的所需引脚的方案，在语音通话方面，可以提高通讯语音的质量；在控制速度方面，可以提高控制数据的带宽。
2、本发明在芯片成本方面，具有显著的经济效益，通过STX的帧同步技术，可以减少独立的帧同步信号引脚，使用16比特离散音频传输模式，可以支持立体声语音数据传输。使用16比特连续音频传输模式，可以支持超保真语音数据传输。
3、本发明支持2个从设备的方案，可以将SCLK的通讯频率从4.096MHz提升至8.192MHz，从而保证单个从设备的通讯的数据速率不变。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1为本发明高速音频和控制集成总线结构图；
图2为含有HVCI总线协议状态从设备的内部模块图；
图3为本发明实施例中一对缓冲器示意图；
图4为本发明HVCI总线的写控制协议图；
图5为本发明HVCI总线的读控制协议图；
图6为本发明HVCI总线的8比特音频数据位传输图；
图7为本发明HVCI总线的16比特连续音频数据位传输图；
图8为本发明HVCI总线的16比特离散音频数据位传输图。
具体实施方式
下面结合具体实施例对本发明进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本发明，但不以任何形式限制本发明。应当指出的是，对本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变化和改进。这些都属于本发明的保护范围。
本发明实现了一种高速音频和控制集成的总线(Highspeed Voice andCommunication Integrated Bus,HVCI总线)，参照图1所示，HVCI总线包含用于提供通讯时钟的SCLK，从设备向主设备发送数据的STX，以及从设备接收主设备数据的SRX。通过HVCI总线，可以实现单个或两个从设备和主设备的连接。仅通过三根总线端口实现了主设备和多个从设备之间实现了音频数据的传输、寄存器的控制以及数据帧同步技术，从而降低了系统板级的布线难度，降低了通讯故障，节省了系统的成本。
HVCI总线所支持的通讯速率包括4.096MHz和8.192MHz，其中，4.096MHz的SCLK通讯速率支持一般音质的音频通讯，8.192MHz的SCLK通讯速率支持高清音质的音频通讯。
HVCI总线所支持的空闲状态为：SCLK处于高电平状态，STX处于高电平状态，SRX处于低电平状态。
HVCI总线所支持的音频通讯帧同步技术为：每125us的时间间隔，主设备会在STX端口发送一个SCLK周期的下拉，发送一个SCLK周期的高电平，用以分离帧同步和通讯数据。
HVCI总线上发送的数据包括：读写控制协议：6比特的控制位，14比特的地址位，10比特的数据长度位，若干比特的数据位。音频数据传输协议：6比特的控制位，8比特的音频数据位或者16比特的音频数据位。对于4.096MHz的SCLK，一个帧内可以发送控制数据位，最多480比特；对于8.192MHz的SCLK，一个帧内可以发送控制数据位，最多992比特。
其中，6比特的控制位包括：读写控制比特(RW)：1‘b0表示写操作，1’b1表示读操作；寄存器块比特(RegBlock)：1’b0表示寄存器操作，1’b1表示内存块操作；语音操作比特(VO)：1’b0表示控制操作，1’b1表示语音操作；设备选择比特(DS)：1’b0表示选择从第一设备,1’b1表示选择第二从设备；突发模式比特(BM)：2‘b00表示单字节数据操作，2‘b01表示双字节数据操作，2‘b10表示定长数据操作，2‘b11保留位。
16比特的音频数据位包括：连续音频数据模式：8比特的音频数据后紧接着8比特的音频数据；离散音频数据模式：8比特的音频数据之后是若干的空闲状态，之后再有8比特的音频数据。
14比特的地址位包括：1比特的通道选择(CH)：1‘b0表示选择通道0，1’b1表示选择通道1；13比特的地址(Addr)：表示寻址空间为从0到8191。
本发明还公开了一种支持HVCI总线协议的装置，参照图2和图3所示，该装置的结构如下所示。
包括晶体管S1，上拉电阻rtx，第一缓冲器，第二缓冲器，SGEN模块，SENC模块，SDEC模块，VENG模块以及CHAN_A模块；
所述晶体管S1的栅极连接STX，晶体管S1的源极接地，晶体管S1的漏极分别连接上拉电阻rtx和第一缓冲器的输入端，第一缓冲器的输出端连接SGEN模块，所述SGEN模块分别连接第一缓冲器的控制端和第二缓冲器的控制端，且SGEN模块连接SCLK，第二缓冲器的输入端连接晶体管S1的栅极，第二缓冲期的输出端连接SENC模块；
所述SDEC模块连接SRX，SDEC模块分别连接CHAN_A模块以及VENG模块，CHAN_A模块和VENG模块均与SENC模块连接；
所述SGEN模块为串行控制器，控制接受帧同步信号的产生时间；
所述SENC模块为串行编码器，将要发送给主设备的控制数据和语音数据按照HVCI协议进行编码；
所述CHAN_A模块为通道A的控制寄存器；
所述SDEC为串行解码器，对接受到的串行数据进行HVCI协议格式的解压。
还包括CHAN_B模块，所述CHAN_B模块分别连接SDEC模块和SENC模块，所述CHAN_B模块是通道B的控制寄存器。
在上述装置中，帧同步技术通过NMOS管S1和内部上拉电阻rtx,一对带控制端口的缓冲器实现。缓冲器的控制端口信号SENB是通过模块SGEN产生。在初始的芯片上电的情况下，SGEN模块的状态为准备接收状态，SENB信号是高电平，iSTX信号是反相跟随STX端口的信号。检测到帧同步信号，在SCLK的下一个周期，SGEN模块的状态为已接收状态，SENB信号为低电平，iSTX为高阻。在125us之后，SGEN模块的状态为准备接收状态，SENB信号为高电平。如果检测到STX的下拉信号，帧同步检测成功，否则帧同步检测失败。将设置SGEN模块中对应的状态寄存器FRAME_SYNC_Status的值。
和SRX引脚相连的是SDEC模块，将串行总线上的报文进行解析，得到对应的控制内容。如果是VO比特为1‘b1，那么SDEC模块输出的数据，将会送达VENG，用于对音频数据进行处理。如果VO比特为1‘b0，那么SDEC模块输出的数据，根据地址位的通道选择比特，将数据发送给CHAN_A模块(CH＝＝1‘b0)，或者发送给CHAN_B模块(CH＝＝1‘b1)，这两者都是存有寄存器控制的模块。同时，CHAN_A,CHAN_B和VENG模块的数据可以通过模块SENC编码之后发送给主设备。
装置所致支持的HVCI总线写控制协议如图4，控制位为6’b10_0010，地址位为14‘b00_0000_1000，数据长度位为10‘b00_0001_0000,则表示后续的数据对控制寄存器从地址8开始的寄存器执行定长数据写操作，数据长度为16字节。读控制协议如果图5，控制位为6‘b00_0010，地址位为14‘b00_0000_1000，数据长度位为10‘b00_0001_0000，则表示后续的数据对控制寄存器从地址8开始的寄存器执行定长数据读操作，数据长度为16字节。
装置所致支持的HVCI总线接收音频数据如图6，控制位为6’b10_1000，则表示从设备1将会接收后续单字节的音频数据。16比特连续音频数据传输如果图7，控制位为6‘b10_1001，则表示从设备1将会接收后续双字节的音频数据。内部寄存器RXSTART则表示音频数据是离散还是连续。如果RXSTART等于0,则表示连续音频数据传输，如图7。如果RXSTART等于8，则表示离散音频数据传输，如果图8，表示音频数据间隔8个SCLK的周期。
该装置可用于含有HVCI总线协议状态从设备，该装置的SCLK、STX、SRX端口与主设备上的GPIO接口连接。
以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变化或修改，这并不影响本发明的实质内容。在不冲突的情况下，本申请的实施例和实施例中的特征可以任意相互组合。
Claims (10)
1.一种高速音频和控制集成总线，其特征在于，包括：
SCLK:用于提供通讯的时钟；
STX:用于从设备向主设备发送数据；
SRX：用于从设备接收主设备的数据；
所述主设备通过总线连接一个或两个从设备。
2.根据权利要求1所述的高速音频和控制集成总线，其特征在于：所述总线的空闲状态电位为：SCLK处于高电平状态，STX处于高电平状态，SRX处于低电平状态。
3.根据权利要求1所述的高速音频和控制集成总线，其特征在于：所述总线通讯频率包括4.096MHz和8.192MHz，其中，4.096MHz的SCLK通讯速率支持一般音质的音频通讯，8.192MHz的SCLK通讯速率支持高清音质的音频通讯。
4.根据权利要求1所述的高速音频和控制集成总线，其特征在于：所述总线支持音频通信帧同步，所述音频通信帧同步技术为每125us的时间间隔，主设备会在STX端口发送一个SCLK周期的下拉，发送一个SCLK周期的高电平，用以分离帧同步和通讯数据。
5.根据权利要求1所述的高速音频和控制集成总线，其特征在于：所述总线上发送的数据包括：
读写控制协议：6比特的控制位，14比特的地址位，10比特的数据长度位，多个比特的数据位；
音频数据传输协议：6比特的控制位，8比特的音频数据位或者16比特的音频数据位。
6.根据权利要求5所述的高速音频和控制集成总线，其特征在于：所述6比特的控制位包括：
读写控制比特：1‘b0表示写操作，1’b1表示读操作；
寄存器块比特：1’b0表示寄存器操作，1’b1表示内存块操作；
语音操作比特：1’b0表示控制操作，1’b1表示语音操作；
设备选择比特：1’b0表示选择从第一设备,1’b1表示选择第二从设备；
突发模式比特：2‘b00表示单字节数据操作，2‘b01表示双字节数据操作，2‘b10表示定长数据操作，2‘b11保留位。
7.根据权利要求5所述的高速音频和控制集成总线，其特征在于：所述16比特的音频数据位包括：
连续音频数据模式：8比特的音频数据后紧接着8比特的音频数据；
离散音频数据模式：8比特的音频数据之后是若干的空闲状态，之后再有8比特的音频数据。
8.根据权利要求5所述的高速音频和控制集成总线，其特征在于：所述14比特的地址位包括：
1比特的通道选择：1‘b0表示选择通道0，1’b1表示选择通道1；
13比特的地址：表示寻址空间为从0到8191。
9.一种高速音频和控制集成总线设备，基于权利要求1-8任一项所述的高速音频和控制集成总线，其特征在于，包括晶体管S1，上拉电阻rtx，第一缓冲器，第二缓冲器，SGEN模块，SENC模块，SDEC模块，VENG模块以及CHAN模块；
所述晶体管S1的栅极连接STX，晶体管S1的源极接地，晶体管S1的漏极分别连接上拉电阻rtx和第一缓冲器的输入端，第一缓冲器的输出端连接SGEN模块，所述SGEN模块分别连接第一缓冲器的控制端和第二缓冲器的控制端，且SGEN模块连接SCLK，第二缓冲器的输入端连接晶体管S1的栅极，第二缓冲期的输出端连接SENC模块；
所述SDEC模块连接SRX，SDEC模块分别连接CHAN模块以及VENG模块，CHAN模块和VENG模块均与SENC模块连接；
所述SGEN模块为串行控制器，控制接受帧同步信号的产生时间；
所述SENC模块为串行编码器，将要发送给主设备的控制数据和语音数据按照HVCI协议进行编码；
所述CHAN模块为控制寄存器；
所述SDEC为串行解码器，对接受到的串行数据进行HVCI协议格式的解压。
10.根据权利要求9所述的高速音频和控制集成总线设备，其特征在于：所述CHAN模块包括CHAN_A模块和CHAN_B模块，所述CHAN_A模块和CHAN_B模块分别连接SDEC模块和SENC模块，所述CHAN_A模块是通道A的控制寄存器，所述CHAN_B模块是通道B的控制寄存器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210699466.XA CN115328431A (zh) | 2022-06-20 | 2022-06-20 | 高速音频和控制集成总线及装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210699466.XA CN115328431A (zh) | 2022-06-20 | 2022-06-20 | 高速音频和控制集成总线及装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN115328431A true CN115328431A (zh) | 2022-11-11 |
Family
ID=83916093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210699466.XA Pending CN115328431A (zh) | 2022-06-20 | 2022-06-20 | 高速音频和控制集成总线及装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN115328431A (zh) |
-
2022
- 2022-06-20 CN CN202210699466.XA patent/CN115328431A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7013359B1 (en) | High speed memory interface system and method | |
| EP1825382B1 (en) | Low protocol, high speed serial transfer for intra-board or inter-board data communication | |
| EP1816570A3 (en) | Integrated circuit I/O using a high performance bus interface | |
| JPH01241935A (ja) | 同期フォーマッタ | |
| US20100064083A1 (en) | Communications device without passive pullup components | |
| US6772251B1 (en) | Bit interleaved data serial interface | |
| CN109947677B (zh) | 支持乱序功能的axi总线位宽转换装置及数据传输方法 | |
| KR19990063291A (ko) | 동기 데이터 버스를 통해 비동기 데이터 스트림을 전송하는 방법, 및 그 방법을 실행하는 회로 장치 | |
| US7391788B2 (en) | Method and system for a three conductor transceiver bus | |
| CN115328431A (zh) | 高速音频和控制集成总线及装置 | |
| CN116049054B (zh) | 一种spi从设备在跨时钟域中的数据读写方法及系统 | |
| JP2001298494A (ja) | データ・リンクとのインターフェースを制御するコントローラと方法 | |
| CN113722261A (zh) | Spi扩展片选数目和增强读写响应时间灵活性的方法 | |
| CN101141473B (zh) | 物理层与媒体访问控制层之间的复用传输装置与方法 | |
| EP1337924B1 (en) | Serial compressed bus interface having a reduced pin count | |
| CN110825684A (zh) | 串行端口接口整合输出系统 | |
| CN106791547B (zh) | 一种基于fpga的便携式hdmi视频采集设备和方法 | |
| KR100208371B1 (ko) | 데이터전송 프레임의 포맷과 전송장치 및 그 송신제어방법 | |
| CN114338949B (zh) | 接收卡装置及显示设备 | |
| KR0178588B1 (ko) | I2c 프로토콜 통신 장치 | |
| KR0136514B1 (ko) | 공통선 신호장치의 속도정합장치 | |
| KR100306299B1 (ko) | 칩들간의 데이터통신장치 | |
| JP3769538B2 (ja) | Ａｔｍセル送受信制御方式及びその方法並びに移動通信基地局装置 | |
| CN115835108A (zh) | 一种单通道模式i2s接口mems麦克风单差分总线传输方法 | |
| KR19980026617A (ko) | 직렬 데이터 통신 시스템 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |