KR0136514B1 - 공통선 신호장치의 속도정합장치 - Google Patents
공통선 신호장치의 속도정합장치Info
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Abstract
본 발명은 2.048Mbps 속도의 RS-449 레벨 데이타를 TTL(Transistor Transistor Logic) 레벨 데이타로 변환시키거나 TTL 레벨 데이타를 RS-449 레벨 데이타로 변환시켜주는 타임 스위치 정합수단(1); 상기 타임 스위치 정합수단(1)에 연결되어 2.048Mbps 속도의 데이타를 64Kbps 혹은 56Kbps 속도의 데이타로 변환시키거나 그 역 기능을 수행하는 속도 정합수단(2); 상기 속도 정합수단(2)과 신호단말장치 간의 신호를 버퍼링하는 신호단말 정합수단(3)을 구비하는 것을 특징으로 하여, 전자교환기의 공통선 신호장치에서 타임 스위치와 신호 단말장치와의 신호 데이타 링크의 접속이 용이하고 프로세서의 제어에 의해 다양한 응용을 할수 있는 공통선 신호장치의 속도정합장치에 관한 것이다.
Description
제 1 도는 본 발명에 따른 속도정합장치의 블럭 구성도,
제 2 도는 제 1 도의 타임 스위치 정합부의 세부 구성도,
제 3 도는 제 1 도의 신호단말 정합부의 세부 구성도,
* 도면의 주요부분에 대한 부호의 설명
1:타임 스위치 정합부2:속도 정합부
3:신호단말 정합부
본 발명은 공통선 신호장치의 속도정합장치에 관한 것으로, 특히 전자 교환기 공통선 신호장치에서 신호 단말 관리장치에 구현되는 속도정합장치에 관한 것이다.
일반적으로, 공통선 신호장치에서는 신호 단말장치간의 신호 데이타 링크의 접속이 중요하다.
종래의 공통선 신호장치의 속도정합장치는 다수의 TTL(Transistor Transistor Logic) 소자를 이용하여 보드 레벨로 구성하였고, 일정 단위의 타임 슬롯별로 신호 단말장치와 정합이 용이하지 않은 문제점이 있었다.
따라서, 본 발명은 공통선 신호장치와 신호 단말장치간의 신호 데이타 링크의 접속을 용이하게 하고, 프로세서의 제어에 의해 다양한 응용을 할 수 있는 속도정합장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 타임 스위치로부터 수신된 데이타와 신호를 신호변환하여 출력하거나, 수신된 데이타를 역신호변환하여 상기 타임 스위치로 출력하는 타임 스위치 정합 수단; 상기 타임 스위치 정합 수단으로부터 수신된 데이타를 프로세서의 제어를 받아 속도변환하여 데이타를 송신하거나, 수신된 데이타를 역속도변환하여 상기 타임 스위치 정합 수단에 출력하는 속도 정합 수단; 및 상기 속도 정합 수단의 출력 데이타를 버퍼링하여 신호 단말장치로 출력하거나, 신호 단말장치로부터 입력된 데이타를 버퍼링하여 상기 속도 정합 수단으로 출력하는 신호단말 정합 수단을 구비하는 것을 특징으로 한다.
이하, 첨부된 도면 제 1 도 내지 제 3 도를 참조하여 본 발명의 일실시예를 상세히 설명하면 다음과 같다.
제 1 도는 본 발명의 일실시예에 따른 속도정합장치의 블럭 구성도이며, 제 2 도는 제 1 도의 타임 스위치 정합부의 세부 구성도이고, 제 3 도는 제 1 도의 신호단말 정합부의 세부 구성도이다.
먼저, 본 발명은 제 1 도에 도시된 바와 같이 타임 스위치 정합부(1), 속도 정합부(2), 신호단말 정합부(3)를 구비한다.
타임 스위치 정합부(1)에서는 타임 스위치로 부터 RS-449 레벨 신호(RXD+, RXD-, FS+, FS-, CLK+, CLK-)를 입력받아서 TTL(Transistor Transistor Logic) 레벨 신호(FS, CLK, RXD)로 변환하여 속도 정합부(2)의 각 속도 정합기(2-1 내지 2-4)에게 공통으로 출력한다.
또한 타임 스위치 정합부(1)는 각 속도 정합기(2-1 내지 2-4)로 부터 TTL 레벨 신호의 송신 데이타(TXD)와 타임슬롯 가능 신호(/TSEN1-4)를 수신하여 타임슬롯 가능 신호가 활성화된 속도 정합기의 송신 데이타(TXD)만을 RS-449 레벨 신호의 송신 데이타(TXD+, TXD-)로 변환하여 타임 스위치로 출력한다.
타임 스위치 정합부(1)의 동작을 제 2 도를 참조하여 보다 상세히 설명한다.
제 2(a) 도와 같이 RS-449 레벨 신호를 TTL 레벨 신호로 변환하는 RS-449/TTL 데이타 변환칩(μA96175)을 이용하여 타임 스위치로 부터 RS-449 레벨 신호의 수신 데이타(RXD+, RXD-), 프레임 동기신호(FS+, FS-), 클럭 신호(CLK+, CLK-)를 입력받아 TTL 레벨 신호로 변환하여 프레임 동기신호(FS)와 클럭 신호(CLK), 수신 데이타(RXD)를 속도 정합부(2)의 각 속도 정합기(2-1 내지 2-4)에 공통으로 출력한다.
또한, 각 속도 정합기(2-1 내지 2-4)에서 출력된 송신 데이타(TXD)는 제 2(b) 도에 도시된 바와 같이 공통으로 묶여서 3단자 버퍼(74LS125)에 입력된다.
즉, 상기 3단자 버퍼(74LS125)는 각 속도 정합기(2-1 내지 2-4)로부터 타임슬롯 가능 신호(/TSEN1-4)를 입력받아 타임슬롯 가능 신호가 활성화된 속도 정합기의 출력 송신 데이타(TXD)만을 TTL/RS-449 데이타 변환칩(μA96174)에 입력한다.
TTL/RS-449 데이타 변환칩(μA96174)은 상기 3단자 버퍼(74LS125)의 송신 데이타(TXD)를 RS-449 신호 레벨로 변환하여 변환된 송신 데이타(TXD+, TXD-)를 타임 스위치로 출력한다.
본 발명에서는 4개의 속도 정합기(2-1 내지 2-4)를 사용하기 위해 한 프레임 주기를 4등분한 타임슬롯 가능 신호(/TSEN1-4)의 제어에 의해 동작하도록 구성한다.
타임슬롯 가능 신호1(/TSEN1)은 제1 속도 정합기(2-1)에서, 타임슬롯 가능 신호2(/TSEN2)는 제2 속도 정합기(2-2)에서, 타임슬롯 가능 신호3(TSEN3)은 제3 속도 정합기(2-3)에서, 타임슬롯 가능 신호4(/TSEN4)는 제4 속도 정합기(2-4)에서 각각 출력되고, 상기 각 속도 정합기(2-1 내지 2-4)에서 출력되는 타임슬롯 가능 신호들은 프로세서의 제어에 의해 출력된다.
신호단말 정합부(3)에서는 상기 속도 정합부(2)로부터 출력되는 송신데이타와 송수신 클럭을 버퍼링하여 신호 단말장치로 출력하고, 신호 단말장치로부터 입력되는 수신 데이타를 버퍼링하여 속도 정합부(2)에 출력하는 기능을 수행한다.
본 발명에 이용되는 송수신 클럭은 타임 스위치 정합부(1)를 통해 타임 스위치로부터 입력된 클럭 신호 2.048Mbps를 각 속도 정합기(2-1 내지 2-4)에서 분주한 64Kbps 또는 56Kbps 클럭 신호이며, 상기 64Kbps 또는 56Kbps 클럭 신호의 선택은 각 속도 정합기(2-1 내지 2-4)에서 프로세서의 제어에 의해 수행된다.
한 개의 속도 정합기는 8개의 타임슬롯을 수용하므로 신호 단말장치로 부터의 송수신 데이타도 8개의 신호 링크 단위로 속도 정합기(2-1 내지 2-4)와 연결된다.
제 3 도에 도시된 바와 같이 신호단말 정합부(3)는 데이타를 버퍼링하는 칩(74F2444)을 8개 신호 단위로 1개씩 사용하여 상기 칩(74F2444) 3개가 한 개의 속도 정합기와 연결되도록 하였으며 모두 12개의 칩을 사용하여 각각의 신호를 버퍼링 하도록 하였다.
신호단말 정합부(3)는 3개의 데이타 버퍼(74F2444)를 하나의 단위로하여 제1 속도 정합기(2-1)와는 SRXD0-7, STXD0-7, SCLK0-7 신호가 연결 제2 속도 정합기(2-2)와는 SRXD8-15, STXD8-15, SCLK8-15 신호가 연결된다.
또한, 제3 속도 정합기(2-3)와는 SRXD16-23, STXD16-23, SCLK16-23 신호가 연결되고, 제4 속도 정합기(2-4)와는 SRXD24-31, STXD24-31, SCLK24-31 신호가 각각 연결된다.
속도 정합부(2)는 속도 정합기 4개(2-1 내지 2-4)로 구성되며, 속도 정합기는 ED8902C 칩을 이용하여 구성된다.
속도 정합부(2)는 타임 스위치에서 신호 단말장치로 데이타를 송신하는 경우 타임 스위치 정합부(1)에서 수신 데이타(RXD), 클럭 신호(CLK), 프레임 동기신호(FS)를 입력받아 송신 클럭 신호를 변환하여 신호단말 정합부(3)로 출력한다.
또한, 신호 단말장치에서 타임 스위치로 데이타를 송신하는 경우 신호 단말 정합부(3)로부터 데이타(SRXD0-31)를 수신하여 클럭 신호를 변환하여 타임 슬롯 가능 신호(/TSEN1-4)와 함께 송신 데이타(TXD)를 타임 스위치 정합부(1)로 출력하며, 각 속도 정합기(2-1 내지 2-4)는 프로세서의 제어 신호에 위해 제어되어 동작한다.
각 속도 정합기(2-1 내지 2-4)를 제어하기 위한 프로세서의 제어 신호를 살펴보면, 제 1 도의 A(1-3)는 어드레스 신호로서 속도 정합기(2-1 내지 2-4) 내부의 레지스터를 선택하는데 사용되며, 각 속도 정합기(2-1 내지 2-4)에 입력된다.
D(0-7)은 데이타 신호로서 속도 정합기(2-1 내지 2-4)를 제어하기 위해 내부 레지스터에 데이타를 써 넣거나 각 속도 정합기(2-1 내지 2-4)의 상태를 알기 위해 레지스터 내부의 데이타를 읽을때 사용되며, 각 속도 정합기(2-1 내지 2-4)에 입출력된다.
/DS 신호는 현재 데이타 버스의 데이타가 유효함을 알리는 데이타 스트로브 신호로서, 프로세서가 속도 정합기(2-1 내지 2-4)에 데이타를 써넣거나 속도 정합기(2-1 내지 2-4)로부터 데이타를 읽어 낼 때 발생되어 각 속도 정합기(2-1 내지 2-4)에 입력된다.
/RW 신호는 읽기/쓰기 제어 신호로서 프로세서가 속도 정합기(2-1 내지 2-4)에서 데이타를 읽을 때는 프로세서에서 액티브 하이로 출력되고, 속도 정합기(2-1 내지 2-4)에 데이타를 쓸 때는 액티브 로우로 출력되어 각 속도 정합기(2-1 내지 2-4)에 입력된다.
/DTACK 신호는 데이타 전송 확인 신호로서 프로세서가 속도 정합기(2-1 내지 2-4)에 데이타를 써 넣거나 읽어갈 때 쓰기나 읽기 동작이 완료되었음을 알리기 위해 각 속도 정합기(2-1 내지 2-4)에서 출력되어 프로세서에 입력된다.
/RESET 신호는 속도 정합기(2-1 내지 2-4)를 초기화 시키기 위하여 프로세서에서 출력되는 신호로서 각 속도 정합기(2-1 내지 2-4)에 입력된다.
/RASEL1-4 신호는 프로세서가 4개의 속도 정합기(2-1 내지 2-4)를 각각 구분하여 선택하기 위한 신호로서 /RASEL1 신호는 제1 속도 정합기(2-1)에, /RASEL2 신호는 제2 속도 정합기(2-2)에, /RASEL3 신호는 제3 속도 정합기(2-3)에, /RASEL4 신호는 제4 속도 정합기(2-4)에 각각 입력된다.
/RAINT1-4 신호는 각각의 속도 정합기(2-1 내지 2-4)에서 프로세서로 인터럽트를 걸기 위한 신호로서 /RAINT1 신호는 제1 속도 정합기(2-1)에서, /RAINT2 신호는 제2 속도 정합기(2-2)에서, /RAINT3 신호는 제3 속도 정합기(2-3)에서, /RAINT4 신호는 제4 속도 정합기(2-4)에서 각각 발생되어 프로세서에 입력된다. 인터럽트의 발생은 타임 스위치 정합부(1)로 부터 프레임 동기신호(FS) 또는 클럭 신호(CLK)가 일정 시간 동안 입력되지 않으면 각 속도 정합기(2-1 내지 2-4)에서 발생된다.
따라서, 본 발명은 속도 정합기 4개(2-1 내지 2-4)를 사용하여 32개의 타임 슬롯을 처리할 수 있으며, 신호 단말장치와는 32개의 신호 링크와 접속된다.
즉, 본 발명은 공통선 신호장치에서 레벨 2 프로토콜 처리가 끝난 공통선 신호 데이타를 타임 스위치를 통해서 송수신할 때 필요한 하드웨어 장치로서 신호 단말장치로부터 64Kbps 또는 56Kbps의 데이타를 받아서 속도 정합부(2)에 있는 각 속도 정합기(2-1 내지 2-4)를 통해서 속도를 2.048Mbps로 변환한 후, 타임 스위치 정합부(1)에서 신호 레벨을 맞추어서 타임 스위치로 송신한다.
그리고, 타임 스위치로 부터 수신한 2.048Mbps 신호 데이타를 타임 스위치 정합부(1)에서 신호 레벨을 맞추고, 각 속도 정합기(2-1 내지 2-4)를 통해 64Kbps 또는 56Kbps로 속도를 변환한 후 신호 단말장치로 송신한다.
상기와 같이 이루어지는 본 발명은 전자교환기의 공통선 신호장치에서 타임 스위치와 신호 단말장치와의 신호 데이타 링크의 접속이 용이하고, 프로세서의 제어에 의해 다양한 응용을 할 수 있는 효과가 있다.
Claims (5)
- 타임 스위치로부터 수신된 데이타와 신호를 신호변환하여 출력하거나, 수신된 데이타를 역신호변환하여 상기 타임 스위치로 출력하는 타임 스위치 정합 수단(1); 상기 타임 스위치 정합 수단(1)으로부터 수신된 데이타를 프로세서의 제어를 받아 속도변환하여 데이타를 송신하거나, 수신된 데이타를 역속도변환하여 상기 타임 스위치 정합 수단(1)에 출력하는 속도 정합 수단(2); 및 상기 속도 정합 수단(2)의 출력 데이타를 버퍼링하여 신호 단말장치로 출력하거나, 신호 단말장치로부터 입력된 데이타를 버퍼링하여 상기 속도 정합 수단(2)으로 출력하는 신호단말 정합 수단(3)을 구비하는 것을 특징으로 하는 공통선 신호장치의 속도정합장치.
- 제 1 항에 있어서, 상기 신호단말 정합 수단(3)은, 입·출력되는 각 신호를 8개의 신호 단위로 버퍼링하도록 하여 다수개의 버퍼로 구성되는 것을 특징으로 하는 공통선 신호장치의 속도정합장치.
- 제 1 항에 있어서, 상기 속도 정합 수단(2)은, 다수개의 속도 정합기(2-1 내지 2-4)를 사용하여 하나의 속도 정합기는 8개의 타임 슬롯을 수용하도록 구성한 것을 특징으로 하는 공통선 신호장치의 속도정합장치.
- 제 1 항에 있어서, 상기 타임 스위치 정합 수단(1)은, 타임 스위치로부터 입력된 RS-449 레벨 신호의 수신 데이타(RXD+, RXD-), 프레임 동기신호(FS+, FS-), 클럭 신호(CLK+, CLK-)를 TTL(Transistor Transistor Logic) 레벨 신호로 변환하여 프레임 동기신호(FS)와 클럭 신호(CLK), 수신 데이타(RXD)를 상기 속도 정합 수단(2)으로 출력하고, 상기 속도 정합 수단(2)으로부터 송신 데이타(TXD)와 타임슬롯 가능 신호(/TSEN1-4)를 입력받아 타임슬롯 가능 신호가 활성화된 속도 정합기의 송신 데이타(TXD)만을 RS-449 신호 레벨로 변환하여 타임 스위치로 출력하는 것을 특징으로 하는 공통선 신호장치의 속도정합장치.
- 제 1 항에 있어서, 상기 속도 정합 수단(2)은, 상기 타임 스위치 정합 수단(1)으로부터 입력된 클럭 2.048Mbps 신호를 프로세서의 제어에 의해 클럭 64Kbps 또는 56Kbps 신호로 속도변환하여 입력된 데이타를 상기 신호단말 정합 수단(3)으로 출력하고, 상기 신호단말 정합 수단(3)의 데이타를 클럭 64Kbps 또는 56Kbps 신호로 수신하여 클럭 2.048Mbps 신호로 변환하여 상기 타임 스위치 정합 수단(1)에 출력하도록 구성한 것을 특징으로 하는 공통선 신호장치의 속도정합장치.
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Cited By (1)
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