KR19990063291A - 동기 데이터 버스를 통해 비동기 데이터 스트림을 전송하는 방법, 및 그 방법을 실행하는 회로 장치 - Google Patents

동기 데이터 버스를 통해 비동기 데이터 스트림을 전송하는 방법, 및 그 방법을 실행하는 회로 장치 Download PDF

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Abstract

본 발명은 시간 다중으로 데이터 프레임을 전송하기 위해 배치되는 동기 데이터 버스를 통해, 유효 데이터를 포함하는 비동기 데이터 스트림을 전송하는 방법및 그 방법을 수행하기 위한 회로 장치에 관한 것이다. 본 발명은, 상기 비동기 데이터 스트림이 컨버터 회로에 의해 동기의 연속 데이터 스트림으로 변환되고, 데이터 프레임내에 선택 가능한 수의 저장 위치가 상기 비동기 데이터 스트림의 유용 데이터용으로 제공되고, 변수의 유용 데이터가 상기 컨버터 회로에 의해 상기 비동기 데이터 스트림의 속도에 따라 개별 데이터 프레임에 할당될 수 있고, 상기 데이터 프레임내의 소정 위치에서 매번 상기 컨버터 회로를 통해 프로토콜 데이터가 상기 개별 데이터 프레임에 할당되고, 프로토콜 데이터는 관련 데이터 프레임에 포함된 유용 데이터의 수에 관한 정보를 포함하는 것을 특징으로 하고 있다.

Description

동기 데이터 버스를 통해 비동기 데이터 스트림을 전송하는 방법, 및 그 방법을 실행하는 회로 장치
본 발명은 시간 다중으로 데이터 프레임을 전송하기 위해 배치되는 동기 데이터 버스를 통해, 유효 데이터를 포함하는 비동기 데이터 스트림을 전송하는 방법및 그 방법을 수행하기 위한 회로 장치에 관한 것이다.
이러한 유형의 방법은 예를 들어 아담 오스본 저 Einfuhrung in die Mikrocomputer-Technik, 5-34페이지에 개시되어 있다, 공지 방법은 동기 데이터 전송에 비동기 데이터 스트림의 상이한 속도를 맞추도록 동기화 특성을 이용한다. 비동기 데이터 송신기가 전송용으로 이용 가능한 데이터를 더 갖지 않을 때, 데이터 스트림은 전송을 위해 다음의 유효 메시지가 준비되기까지 동기화 특성으로 채워진다. 이러한 동기 직렬 데이터 전송을 위해 데이터 송신기의 마이크로프로세서는 연속으로 동기화 특성을 발생해야만 하고 데이터 수신기의 마이크로프로세서는 수신된 데이터를 연속으로 판독하고 동기화 특성을 번역 처리해야만 한다. 따라서, 이러한 유형의 방법은 데이터 송신기와 데이터 수신기의 마이크로프로세서의 높은 계산 능력을 필요로 한다.
본 발명의 목적은 설명된 유형의 상이한 방법을 제공하고, 데이터 송신기와 데이터 수신기의 마이크로프로세서의 낮은 계산 능력을 필요로 하는 방법을 수행하기 위한 회로 장치를 제공하는데 있다.
상기 목적은 본 발명에 따른 방법에 의해 성취되는데, 본 발명에서는, 비동기 데이터 스트림이 컨버터 회로에 의해 동기의 연속 데이터 스트림으로 변환되고, 데이터 프레임내의 선택 가능한 수의 저장 위치가 비동기 데이터 스트림의 유용 데이터용으로 제공되고, 변수의 유용 데이터가 컨버터 회로에 의해 비동기 데이터 스트림의 속도에 따라 개별 데이터 프레임에 할당될 수 있고, 데이터 프레임내의 소정 위치에서 매번 컨버터 회로를 통해 프로토콜 데이터가 개별 데이터 프레임에 할당되고, 여기서, 프로토콜 데이터는 관련 데이터 프레임에 포함된 유용 데이터의 수에 관한 정보를 포함한다.
비동기 데이터 스트림의 유용 데이터는 컨버터 회로에 의해 동기의 연속 데이터의 데이터 프레임에 배열된다. 개별 데이터 프레임내의 비동기 데이터 스트림의 유용 데이터에 제공된 기억 장소의 수는 컨버터 회로가 사용되는 특정 응용예에 따라 바뀔 수 있다. 동기 데이터 버스의 용량의 매우 작은 부분만이 비동기 데이터 스트림의 유용 데이터용으로 이용될 수 있지만, 비동기 데이터 버스의 총 용량은 비동기 데이터의 유용 데이터에 이용될 수도 있다. 관련 응용예와 관련하여 비동기 데이터 스트림의 유용 데이터용 개별 데이터 스트림에 제공된 기억 장소의 수는 컨버터 회로에 의해 탄력적으로 조정할 수 있다. 데이터 스트림은 고정 데이터 용량을 가지며 동기 데이터 버스를 통해 시간 다중으로 연속으로 전송된다.
시간 단위마다 컨버터 회로에 인가된 비동기 유용 데이터의 양은 비동기 데이터 스트림의 속도에 따라 변화한다. 컨버터 회로는 예를 들어 FIFO에 의해 비동기 데이트 스트림과 동기 데이터 스트림의 일시적인 감결합을 제공한다. FIFO는 선입 선출(First In-First Out)의 시프트 레지스터이다.
비동기 데이트 스트림의 충분한 양의 유용 데이터가 컨버터 회로에 존재하는 한, 비동기 데이트 스트림용으로 데이터 프레임내에 제공된 기억 장소에는 유용 데이터가 채워진다. 유용 데이터의 수가 관련 데이터 프레임내에 제공된 기억 장소의 수보다 작으면, 비동기 데이트 스트림용으로 필요로 하지 않지만 제공된 기억 위치에는 컨버터 회로에 의해서 0 등의 한정할 수 있는 값으로 채워진다. 유용 데이터가 주어진 경우에 존재하지 않으면, 모든 기억 장소에는 예를 들어 0이 채워진다. 데이터 프레임에 할당된 유효 데이터의 각각의 수는 컨버터 회로에 의해 카운트되고 소정의 위치에서 프로토콜 데이터로서 관련 데이터 프레임에 부가된다. 따라서, 이 프로토콜 데이터를 통해서, 각 데이터 프레임은 관련 데이터 프레임에 존재하는 비동기 데이트 스트림의 유효한 유용 데이터의 수와 관한 정보를 포함한다. 도한, 비동기 데이트 스트림용으로 데이터 프레임에 제공된 기억 장소의 위치도 미리 결정되기 때문에, 관련 데이터 프레임내의 유효한 유용 데이터는 프로토콜 데이터로서 명백하게 간주될 수 있다. 수신기는 공지의 선택된 전송 포맷만을 알 필요가 있다. 즉, 수신기는 비동기 데이트 스트림의 유용 데이터용으로 제공된 기억 장소의 위치와 수를 알고 있어야 하고, 프로토콜 데이터가 데이터 스트림내에 위치하는 곳을 알고 있어야만 한다. 이러한 정보를 이용하여, 수신기는 또 다른 처리를 위해 관련 데이터 프레임으로부터 유효한 유용 데이터를 골라낸다.
비동기 데이터를 동기 데이터로 변환하는 것과 전송된 동기 데이터를 비동기 데이터로 재변환하는 것은 각각의 컨버터 회로를 통해 실행된다. 따라서, 비동기 유용 데이터를 발생하는 송신기의 마이크로프로세서와 비동기 유용 데이터를 처리하는 수신기의 마이크로프로세서는 변환에 의해 부담이 주어지지 않는다.
상기 방법의 눈에 띄는 변형례는 청구항 2에 개시되어 있다. 이 변형례는 수신기가 상이한 카테고리의 유용 데이터를 프로토콜 데이터에 기초하여 분류할 수 있는 이점을 제공한다. 예를 들어, 유용 데이터는 정보 데이터와 제어 데이터로서 분류될 수 있다. 제어 데이터는 예를 들어, 영상 데이터를 전송하는 경우에 라인의 시작이나 라인의 끝을 특징 짓는 데이터로서 이해된다. 그 경우에 정보 데이터는 영상 데이터 자체이다.
청구항 3에 개시된 방법의 변형례는 중간 동기 버스 시스템을 통해 2개의 컴퓨터 시스템간에 비동기 컴퓨터 데이터를 전송할 수 있게 한다. 제1 및 제2 컨버터 회로는 가급적 동일한 구성을 가지며 각각의 수신기 유닛과 각각의 송신기 유닛을 가진다. 이는 2개의 마이크로프로세서간의 양방향 데이터 전송을 가능케 한다. 제1 및 제2 컨버터 회로가 비동기 및 동기 데이터 스트림간의 변환 및 동기 및 비동기 데이트 스트림간의 변환을 각각 수행하기 때문에, 변환 때문에 제1 및 제2 마이크로프로세서의 계산 능력이 요구되지 않을 것이다. 이는 작은 계산 능력을 갖는 마이크로프로세서에 의해 그러한 방법도 수행될 수 있도록 프로세서의 능력을 절약할 수 있다.
청구항 4의 유리한 실시예에 따르면, 동기 버스는 연속의 I2-S 버스이다. I2-S 버스는 장치 내부의 개별 집적 회로간에 디지털화된 오디오 신호를 전송하기 위해 주로 사용된다. I2-S 버스의 개별 데이터 프레임은 예를 들어 32 비트의 좌측 데이터 서브 프레임과 32비트의 우측 데이터 서버 프레임으로 세분된 64 비트를 포함한다.
비동기 데이터 스트림을 동기의 연속 데이터 스트림으로 변환시키기 위해 컨버터 회로가 제공되고, 데이터 프레임내의 선택 가능한 수의 저장 위치가 비동기 데이터 스트림의 유용 데이터용에 컨버터 회로에 의해 할당될 수 있고, 변수의 유용 데이터가 컨버터 회로에 의해 비동기 데이터 스트림의 속도에 따라 개별 데이터 프레임에 할당될 수 있고, 데이터 프레임내의 소정 위치에서 매번 컨버터 회로를 통해 프로토콜 데이터가 개별 데이터 프레임에 할당될 수 있고, 여기서, 프로토콜 데이터는 관련 데이터 프레임에 포함된 유용 데이터의 수에 관한 정보를 포함하는, 회로 장치에 관한 본 발명의 목적이 달성된다.
도 1은 비동기 유효 데이터 스트림을 발생하는 제1 마이크로프로세서, 상기 비동기 유효 데이터 스트림을 동기 데이터 스트림으로 변환하는 제1 컨버터 회로, 상기 동기 데이터 스트림 전송용 동기 데이터 버스, 상기 비동기 데이터 스트림을 동기 데이터 스트림으로 변환하는 제2 컨버터 회로, 재변환된 비동기 데이터 스트림을 처리하는 제2 마이크로프로세서를 포함하는 양방향 전송 시스템을 도시한 도면.
도 2는 I2-S 버스의 64-비트 데이터를 도시한 도면.
도 3은 도 1의 제1 마이크로프로세서와 제2 마이크로프로세서간의 데이터 전송을 위해 도 2에 따라 I2-S 버스의 데이터 프레임의 기억 용량을 이용하기 위한 4개의 가능성을 설명하는 표.
도 4a는 5개의 유효 데이터 워드를 포함하는, 도 3의 표의 라인(63)에 따른 데이터 프레임을 도시한 도면.
도 4b는 2개의 유효 데이터 워드를 포함하는, 도 3의 표의 라인(63)에 따른 데이터 프레임을 도시한 도면.
도 4c는 도 4a의 데이터 프레임에 할당된 프로토콜 워드를 도시한 도면.
도 4d는 도 4b의 데이터 프레임에 할당된 프로토콜 워드를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명*
1 : 제1 마이크로컴퓨터 시스템 2 : 제2 마이크로컴퓨터 시스템
3 : 제1 마이크로프로세서 4 : 제2 마이크로프로세서
5 : 제1 컨버터 회로 6 : 제2 컨버터 회로
30 : 광학 버스 시스템
이하 도 1 내지 도 4를 참조하여 본 발명의 개략적 실시예를 상세히 설명한다.
도 1은 제1 마이크로컴퓨터 시스템(1)과 제2 마이크로컴퓨터 시스템(2)를 포함하는 야방향 전송 시스템을 도시하고 있다. 제1 마이크로컴퓨터 시스템(1)은 제1 마이크로프로세서(3)를 포함하고 제2 마이크로컴퓨터(2)는 제2 마이크로프로세서(4)를 포함한다. 제1 마이크로컴퓨터 시스템(1)은 제1 컨버터 회로(5)를 포함하고 제2 마이크로컴퓨터 시스템(2)은 제2 컨버터 회로(6)를 포함한다. 제1 컨버터 회로(5)는 제1 송신기 FIFO(7), 제1 수신기 FIFO(8), 제1 송신기 소자(9), 제1 수신기 소자(10), 제1 구성 소자(11), 제1 제어 소자(12), 제1 바이패스 소자(13)를 포함한다. 제2 컨버터 회로(6)는 제2 송신기 FIFO(14), 제2 수신기 FIFO(15), 제2 송신기 소자(16), 제2 수신기 소자(17), 제2 구성 소자(18), 제2 제어 소자(19), 제2 바이패스 소자(20)를 포함한다. 제1 마이크로프로세서(3)는 8비트 병렬 데이터 버스 리드선(12)을 통해 제1 송신기 FIFO(7), 제1 수신기 FIFO(8), 제1 구성 소자(11), 제1 제어 소자(12), 제1 바이패스 소자(13)에 접속되어 있다. 제1 송신기 FIFO(7)의 출력은 9비트 병렬 데이터 리드선(22)을 통해 제1 송신기 소자(9)에 연결된다. 제1 수신기 소자(10)는 9비트 병렬 데이터 리드선을 통해 제1 수신기 FIFO(8)에 연결된다. 제1 구성 소자(11), 제1 제어 소자(12), 제1 바이패스 소자(13)는 제어 리드선(24)을 통해 제1 송신기 소자(9), 제1 수신기 소자(10)에 서로 연결된다.
제2 마이크로프로세서(4)는 8비트 데이터 리드선(25)을 통해 제2 송신기 FIFO(14)의 입력과, 제2 수신기 FIFO(15)의 출력, 제2 구성 소자(18), 제2 제어 소자(19), 제2 바이패스 소자(20)에 연결된다.
제2 송신기 FIFO(14)의 출력은 9비트 병렬 데이터 리드선(26)을 통해 제2 송신기 소자(16)에 연결된다. 제2 수신기 소자(17)는 9비트 병렬 데이터 리드선(27)을 통해 제2 수신기 FIFO(15)에 연결된다. 제2 구성 소자(18), 제2 제어 소자(19), 제2 바이패스 소자(20)와, 제2 송신기 소자(16), 제2 수신기 소자(17)는 제어 리드선(28)을 통해 서로 연결된다.
제1 인터페이스(31)와 제2 인터페이스(32)를 포함하는, D2-B 버스 등의 광학 버스 시스템(30)이 제공된다. 제1 인터페이스(31)와 제2 인터페이스(32)는 I2-S 포맷의 전기 데이터를 광학 버스 시스템(30)의 포맷의 광학 데이터로 변한하는데 사용된다. I2-S는 디지털 오디오 신호용 전송 버스이며, 3개의 리드선을 갖는 직렬 버스로 이루어지며, 1개의 리드선은 시간 다중으로 2개의 데이터 채널용으로 제공된다.
광학 버스 시스템(30)은 루프형 시스템으로 구성되며, 거기에는 각종 전자 매체 구성 요소가 접속되어 있다. 광학 버스(30)에 접속될 수 있는 구성 요소로는 CD 플레이어, 전화기, 네비게이션 시스템, 전력 증폭기, 디스플레이, 무선 조종 유닛 등이 있다.
제1 인터페이스(31)와 제2 인터페이스(32)는 광학 버스 시스템(30)의 섹션(33)을 통해 서로 연결되어 있다. 제1 인터페이스(31)는 I2-S 리드선(35)을 통해 마이크로컴퓨터 시스템(1)에 연결되고 I2-S 리드선(34)을 통해 제1 마이크로컴퓨터 시스템(1)의 제1 송신기 소자(9)에 연결된다. 광학 버스 시스템(30)의 제2 인터페이스(32)는 I2-S 리드선(36)을 통해 제2 마이크로컴퓨터 시스템(2)의 제2 수신기 소자(17)에 연결되고 I2-S 리드선(37)을 통해 제2 마이크로컴퓨터 시스템(2)의 제2 송신기 소자(16)에 연결된다.
제1 마이크로컴퓨터 시스템(1)은 예를 들어 디스플레이에 네비게이션 데이터를 전송하는 매체의 네비게이션 시스템의 네비게이션 컴퓨터이다. 디스플레이는 마이크로컴퓨터 시스템(2)에 의해서 표시된다. 마이크로컴퓨터 시스템(1)의 네비게이션 데이터는 비동기적이며, 큰 대역폭으로 발생된다. 그러나 광학 버스 시스템(30) 단지 직렬의 연속적인 동기 데이터 전송용으로 적합하다. 전기 장치에 접속하기 이해서, I2-S 표준에 따른 전기 데이터를 광학 버스 시스템(30)의 광학 데이터로 변환시키는 제1 인터페이스(31) 및 제2 인터페이스(32)가 제공된다.
이제, 제1 마이크로컴퓨터 시스템(1)으로부터 제2 마이크로컴퓨터 시스템(2)으로 네비게이션 데이터를 전송하는 것에 기초하여 본 발명에 따른 방법을 상세히 설명한다. 제1 마이크로프로세서(3)는 8비트 데이터 리드선(21)을 통해 제1 송신기 FIFO(7)에 비동기 네비게이션 데이터를 인가한다. 제1 송신기 FIFO(7)는 9비트의 폭을 가지며, 제1 마이크로컴퓨터 시스템(1)과 광학 버스 시스템(30)간의 일시적인 감결합을 위해 사용된다. 8비트 데이터 리드선(21)은 제1 송신기 FIFO(7)의 제1의 8 입력에 직접 접속된다. 제1 송신기 FIFO(7)의 제9 입력은 어드레스 디코더(40)의 출력에 접속된다. 8비트 데이터 워드를 제1 송신기 FIFO(7)에 기록하기 위해 유저에 의해 사용된 어드레스에 따라, 부가적인 제9 비트가 이 데이터 워드에 적용된다. 제9 비트의 상태는 상기 어드레스에 의존한다. 이와 같이 유저는 데이터 워드들을 2개의 카테고리, 예를 들어 데이터 블록의 시작 및 끝을 구분하는 제어 데이터와 상기 데이터 블록에 포함된 정보 데이터로 세분하는 가능성을 갖는다. 유사하게, 제2 마이크로컴퓨터 시스템(2)의 8비트 데이터 리드선은 제2 송신기 FIFO(14)의 제1의 8입력에 직접 접속되고, 제2 송신기 FIFO(14)의 제9 입력은 어드레스 디코더(41)의 출력에 접속된다.
제1 송신기 FIFO(7)의 직렬 데이터는 병렬-직렬 시프트 레지스터(도시 안됨)에 의해 병렬 데이터를 직렬 데이터 스트림으로 변환시키는 제1 송신기 소자(9)에 인가된다. 이제 이 변환을 도 2 내지 도 4를 참조하여 상세히 설명한다.
도 2는 I2-S 표준에 따라 형성된 64비트 데이터 프레임(50)을 도시하고 있다. I2-S 데이터 프레임(50)은 좌측 채널(51)과 우측 채널(52)로 세분된다. 좌측 채널(51)은 제1 데이터 워드(53), 제2 데이터 워드(54), 제3 데이터 워드(55), 제4 데이터 워드(56)로로 세분된다. 우측 채널(52)은 제5 데이터 워드(57), 제6 데이터 워드(58), 제7 데이터 워드(59), 제8 데이터 워드(60)로 세분된다. 데이터 워드(53 내지 60) 각각은 1바이트를 포함한다.
도 3은 도 1에 따른 제1 마이크로컴퓨터(1)와 2 마이크로컴퓨터(2)간의 데이터 전송을 위해 데이터 프레임(50)을 이용하기 위한 4개의 가능성을 설명하는 표이다. 데이터 프레임(50)의 8개의 데이터 워드(53 내지 60)가 매번 도시되어 있고, 데이터 워드(53 내지 60)는 마이크로컴퓨터 시스템(1)과 마이크로컴퓨터 시스템(2)간의 데이터 전송을 위한 상이한 방법을 위해 매번 사용된다. 제1 데이터 워드(53)는 제1 마이크로컴퓨터 시스템(1)이나 제2 마이크로컴퓨터 시스템(2)의 유용 데이터(N)를 위해 사용되고, 제5 데이터 워드(57)는 프로토콜 데이터를 포함하는 프로토콜 워드(P)이다.
도 3의 표의 라인(62)을 따른 예에서는, 제1 데이터 워드(53), 제2 데이터 워드(54), 제5 데이터 워드(57), 제6 데이터 워드(58)는 제1 마이크로컴퓨터 시스템(1)과 제2 마이크로컴퓨터 시스템(2)간의 전송을 위해 이용될 수 있다. 제1 데이터 워드(53), 제2 데이터 워드(54), 제5 데이터 워드(57)는 유용 데이터(N)의 전송을 위해 이용될 수 있고, 반면, 제6 데이터 워드(58)는 프로토콜 데이터를 포함하는 프로토콜 워드(P)이다.
도 3의 표의 라인(63)을 따른 예에서는, 제1 데이터 워드(53), 제2 데이터 워드(54), 제3 데이터 워드(55), 제5 데이터 워드(57), 제6 데이터 워드(58), 제7 데이터 워드(59)는 제1 마이크로컴퓨터 시스템(1)과 제2 마이크로컴퓨터 시스템(2)간의 데이터 전송을 위해 이용될 수 있다. 제1 데이터 워드(53), 제2 데이터 워드(54), 제3 데이터 워드(55), 제5 데이터 워드(57), 제6 데이터 워드(58)는 유용 데이터(N)의 전송을 위한 것이며, 반면 제7 데이터 워드(59)는 프로토콜 데이터를 포함하는 프로토콜 워드(P)이다.
라인(64)에 따른 예에서는, I2-S 데이터 프레임(50)의 전체 용량, 즉 모든 데이터 워드(53 내지 60)는 제1 마이크로컴퓨터 시스템(1)과 제2 마이크로컴퓨터 시스템(2)간의 데이터 전송을 위해 이용될 수 있다. 데이터 워드(53 내지 59)는 유용 데이터(N)의 전송용으로 이용될 수 있는 반면, 제8 데이터 워드(60)는 프로토콜 데이터를 포함하는 프로토콜 워드(P)이다.
프로토콜 워드(P)는 유용 데이터를 갖는 유효 데이터 워드들이 데이터 프레임에 얼마나 많이 존재하는지를 매번 수신기에 통지한다. 또한, 프로토콜 워드는 유용 데이터가 정보 데이터나 제어 데이터와 관계가 있는지 여부를 알 수 있는 정보를 포함한다. 프로토콜 워드는 각 데이터 프레임(50)에 존재하고 관련 데이터 프레임내에 특히 존재하는 데이터 워드에 관한 정보에만 관계한다.
도 3의 라인(61)에 따른 예에서는, 데이터 프레임의 데이터 워드(54, 55, 56, 58, 59, 60)가 광학 버스 시스템(30)의 다른 구성 성분간의 전송을 위해 사용될 수 있다. 라인(62)에 따른 예에서는, 데이터 워드(55, 56, 59, 60)가 광학 버스 시스템(30)의 다른 구성 성분간의 데이터 전송을 위해 사용될 수 있다. 라인(63)에 따른 예에서는, 단지 제4 데이터 워드(56)와 제8 데이터 워드(60)만이 광학 버스 시스템(30)의 다른 버스 성분간의 데이터 전송을 위해 사용될 수 있다.
제1 마이크로컴퓨터 시스템(1)과 제2 마이크로컴퓨터 시스템(2)간의 전송을 위한 개별 데이터 프레임(50)내의 이용 가능한 데이터 워드의 수는 제1 컨버터 회로95)의 제1 구성 소자(11)이나 제2 컨버터 회로(6)의 제2 구성 소자(18)에 의해 응용예의 관계로서 바뀔 수 있다. 바람직하게도, 이 조정은 관련 응용예를 위해 고정되며, 회로의 동작 동안 더 이상 바뀌지 않는다. 그러나, 동작시에, 제1 마이크로컴퓨터 시스템(1)과 제2 마이크로컴퓨터 시스템(2)간의 데이터 전송을 위해 이용할 수 있는 데이터 워드의 수를 바꾸는 것도 가능하다.
제1 컨버터 회로(5)와 제2 컨버터 회로(6)의 개별 기록 및 판독 동작은 제1 제어 소자(12)와 제2 제어 소자(19)에 의해 각각 제어될 수 있다. 제1 제어 소자(12)와 제2 제어 소자(19)는 제1 마이크로컴퓨터 시스템(1)과 제2 마이크로컴퓨터 시스템(2)간의 데이터 전송 상태에 관한 정보를 제1 마이크로컴퓨터 시스템(1)과 제2 마이크로컴퓨터 시스템(2)에 공급하는 레지스터를 포함한다. 더 빠른 우선 순위를 갖는 바이패스 데이터는 제1 바이패스 소자(13)와 제2 바이패스 소자(20)에 의해 우선적으로 전송될 수 있다. 제1 바이패스 소자(13)와 제2 바이패스 소자(20)는 우선 순위 데이터를 송신 및 수신하는 바이패스 레지스터(도시 안됨)를 포함한다. 이 우선 순위 데이터는 제1 송신기 FIFO(7), 제2 송신기 FIFO(14), 제1 수신기 FIFO(8), 제2 수신기 FIFO(15)를 바이패스(bypass)할 때 제1 송신기 소자(9), 제2 송신기 소자(16), 제1 수신기 소자(10), 제2 수신기 소자(17)에 각각 직접 인가된다.
프로토콜 워드는 제1 송신기 소자(9)와 제2 송신기 소자(16)에 의해 형성된다. 이를 위해서, 제1 송신기 소자(9)는 유용 데이터를 포함하는 유효 데이터 바이트의 수를 카운터 회로(도시 안됨)를 사용하여 카운트하고, 상기 카운트된 수는 관련 데이터 프레임(50)에 삽입된다. 프로토콜 워드(P)의 총 8비트 중 3개 비트는 상기 목적을 위해 이용될 수 있다. 프로토콜 워드의 다른 비트는 전송의 자동 중단을 위한 스톱(stop) 비트로서 이용된다. 스톱 비트는 예를 들어, 동시에 전송된 데이터를 매우 빨리 처리할 수 없다는 것을 수신기가 송신기에 통지하는 방법으로 사용될 수 있다. 스톱 비트가 설정되면, 그 후에 송신기는 송신 중지를 삽입할 수 있다. 프로토콜 워드(P)의 나머지 4개 비트는 유용 데이터(N)를 포함하는 데이터 워드들을 정보 데이터와 제어 데이터로서 분류하기 위해 사용된다. 제어 데이터는 영상 데이터를 전송하는 경우에 라인의 시작 및 끝을 특징 짓는 데이터를 의미하는 것으로 이해된다. 정보 데이터는 영상 데이터 자체를 의미하는 것으로 이해된다.
제1 컨버터 회로(5)에 의해 형성된 데이터 스트림은 직렬 전기 데이터를 직렬 광학 데이터로 변환시키는 제1 인터페이스(31)에 I2-S 리드선(35)을 통해 인가된다. 이어서, 직렬 데이터는 이 데이터를 전기 직렬 신호로 다시 변환시키는 제2 인터페이스(32)에 광학 버스 시스템(30)이 섹션(33)을 통해 인가된다. 그 후 직렬 전기 신호는 I2-S 리드선(36)을 통해 제2 컨버터 회로(6)의 제2 수신기 소자(7)에 인가된다.
직렬 I2-S 데이터를 비동기, 병렬 데이터로 재변환하는 것이 제2 컨버터 회로(6)에 의해 실행된다. 직렬 I2-S 데이터 스트림의 전부의 데이터 프레임(50)을 수신한 후에, 얼마나 많은 유용 데이터(N)와 어떤 유형의 유용 데이터(N)가 관련 데이터 프레임에 포함되는지를 결정하도록 프로토콜 워드(P)가 평가된다. 제1 마이크로컴퓨터 시스템(1)과 제2 마이크로컴퓨터 시스템(2)간의 전송을 위한 개별 데이터 프레임(50)내에 이용 가능한 선택된 데이터 용량에 따라 동일 위치에 프로토콜 워드가 항상 놓이기 때문에, 스위칭 가능한 레지스터 등의 제2 수신기 소자(17)에 의해, 개별 I2-S 데이터 프레임(50)의 나머지 데이터 바이트들로부터 프로토콜 워드(P)가 매우 간단히 분리될 수 있다. 관련 프로토콜 워드(P)의 정보를 이용하여, 제2 수신기 소자(17)는 직렬-병렬 시프트 레지스터(도시 안됨)를 통해, 개별 데이터 프레임(50)의 데이터 바이트를 병렬 데이터로 다시 변환시키며, 이 병렬 데이터는 제2 수신기 FIFO(15)에 인가된다. 그 후, 제2 마이크로프로세서(4)는 이 데이터를 8비트 데이터 리드선(25)을 통해 판독하고 처리한다.
이하, 도 4a 내지 도 4d를 참조하여, 제1 송신기 소자(9) 및 제2 송신기 소자(16)에 의한 개별 데이터 프레임(50)과 프로토콜 워드(P)의 정보를 상세히 설명한다.
도 4a 내지 도 4d의 예는, 도 1의 제1 마이크로프로세서(3)에 의해 제1 송신기 FIFO(7)에 전송되고, 제1 송신기 소자(9)에 의해 직렬의 동기의 연속 데이터 스트림으로 변환되는 7개의 유용 데이터 워드(N1, N2, N3, N4, N5, N6, N7)가 존재하는 것에 기초한다.
제1 컨버터 회로(5)와 제2 컨버터 회로(6)는 도 3의 라인(63)의 예에 따라 조정된다. 제1 데이터 워드(53), 제2 데이터 워드(54), 제3 데이터 워드(55), 제5 데이터 워드(57), 제6 데이터 워드(58), 제7 데이터 워드(59)는 제1 마이크로컴퓨터 시스템(1)과 제2 마이크로컴퓨터 시스템(2)간의 데이터 전송에 이용될 수 있다.
도 4a는 제1 송신기 소자(9)에 의해 형성된 제1 데이터 프레임(50)에 의해 형성된 구성을 도시하며, 도 4b는 후속하는 데이터 프레임(50)을 도시한다.
도 4a에 따라, 제1 유용 데이터 워드(N1)는 데이터 프레임(50)의 제1 데이터 워드(53)에 할당되고, 제2 유용 데이터 워드(N2)는 제2 데이터 워드(54)에 할당되고, 제3 유용 데이터 워드(N3)는 제3 데이터 워드(55)에 할당되고, 제4 유용 데이터 워드(N4)는 제5 데이터 워드(57)에 할당되고, 제5 유용 데이터 워드(N5)는 제6 데이터 워드(58)에 할당되고, 프로토콜 워드(P)는 데이터 프레임(50)의 제7 데이터 워드(59)에 할당된다. 도 4b에 도시된 시간적으로 후속하는 데이터 프레임(50)은 2개의 나머지 유용 데이터 워드(N6, N7)를 포함한다. 제6 유용 데이터 워드(N6)는 제1 데이터 워드(53)에 할당되고 제7 유용 데이터 워드(N7)는 도 4의 제2 데이터 워드(54)에 할당된다. 더 이상의 유용 데이터는 도 1의 송신기 FIFO(9)에서 이용될 수 없기 때문에, 제3 데이터 워드(55), 제5 데이터 워드(57), 제6 데이터 워드(58)는 제1 송신기 소자(9)에 의해 0으로 채워진다. 도 4b의 데이터 프레임(50)의 제7 데이터 워드(59)는 프로토콜 워드(P)이다.
도 4c는 도 4a의 데이터 프레임(50)의 프로토콜 워드의 구성을 도시하고 있다. 도 4c의 프로토콜 워드(P)는 제1 카운터 비트(70), 제2 카운터 비트(71), 제3 카운터 비트(72)를 포함한다. 프로토콜 워드(2)는 스톱 비트(73), 제1 자격 비트(74), 제2 자격 비트(75), 제3 자격 비트(76), 제4 자격 비트(77)를 포함한다. 도 4a의 데이터 프레임(50)이 5개의 유용 데이터 워드를 포함하기 때문에, 카운터 비트(70 내지 72)는 카운팅 정보 5를 포함한다. 그러므로, 이 예에서는 데이터 전송의 중단이 요구되지 않기 때문에, 제1 카운터 비트(70)는 1, 제2 카운터 비트(71)는 1, 제3 카운터 비트(72)는 0이다. 제1 자격 비트(74)는 제1 데이터 워드(53)에 할당되고, 제2 자격 비트(75)는 제2 데이터 워드(54)에 할당되고, 제3 자격 비트(76)는 제3 데이터 워드(55)에 할당되고 제4 자격 비트(77)는 제5 데이터 워드(57)에 할당된다. 자격 비트(74 내지 77)는 관련 조합된 데이터 워드가 정보 데이터 워드나 제어 데이터 워드와 관계가 있는지 여부를 결정하는데 사용될 수 있다. 제1 자격 비트(74)는 1이다. 현재 예에서는, 이는 제1 유용 데이터 워드(N1)가 영상 데이터 전송의 경우에 라인의 시작 및 끝을 특징 짓는 제어 데이터 워드와 관계가 있는 것을 나타내는데 사용된다. 자격 비트(75 내지 77)는 0이다. 그러므로, 조합된 유용 데이터 워드(N2, N3, N4)는 정보 데이터 워드이다. 제5 유용 데이터 워드(N5)도 정보 데이터 워드이다. 프로토콜 워드(P)는 8비트의 폭을 가지며, 자격 비트는 제6 데이터 워드용으로 이용될 수 있고, 제1 송신기 소자(9)는 이 유용 데이터 워드가 정보 데이터 워드와 관계가 있을 때만 유용 데이터 워드로 제6 데이터 워드(58)를 채우도록 조정된다. 제어 유용 데이터 워드가 존재하면, 적절한 자격 비트에 의해 특징 지어지는 다음 데이터 프레임(50)에 할당된다.
도 4d의 프로토콜 워드(P)는 도 4b의 데이터 프레임(50)에 할당된다. 도 4b의 데이터 프레임(50)이 2개의 유용 데이터 워드(N6, N7)만을 포함하기 때문에, 카운터 비트(70 내지 72)는 카운팅 정보 2를 제공한다.
따라서, 제1 카운터 비트(70)는 0, 제2 카운터 비트(71)는 1, 제3 카운터 비트(72)는 0이다. 데이터 전송 중단 요구가 없기 때문에, 스톱 비트(73)도 0이다. 유용 데이터 워드(N6, N7)가 정보 데이터 워드와 관계가 있기 때문에, 자격 비트(74, 75)는 0이다. 데이터 워드(55, 57)가 유용 데이터 워드를 포함하고 있지 않기 때문에, 조합된 자격 비트(76, 77)도 0이다.
본 발명은 시간 다중으로 데이터 프레임을 전송하기 위해 배치되는 동기 데이터 버스를 통해, 유효 데이터를 포함하는 비동기 데이터 스트림을 전송할 수 있다.

Claims (10)

  1. 시간 다중으로 데이터 프레임을 전송하기 위해 배치되는 동기 데이터 버스를 통해, 유용 데이터를 포함하는 비동기 데이터 스트림을 전송하는 방법에 있어서,
    상기 비동기 데이터 스트림이 컨버터 회로에 의해 동기의 연속 데이터 스트림으로 변환되고, 데이터 프레임내에 선택 가능한 수의 저장 위치가 상기 비동기 데이터 스트림의 유용 데이터용으로 제공되고, 변수의 유용 데이터가 상기 컨버터 회로에 의해 상기 비동기 데이터 스트림의 속도에 따라 개별 데이터 프레임에 할당될 수 있고, 상기 데이터 프레임내의 소정 위치에서 매번 상기 컨버터 회로를 통해 프로토콜 데이터가 상기 개별 데이터 프레임에 할당되고, 프로토콜 데이터는 관련 데이터 프레임에 포함된 유용 데이터의 수에 관한 정보를 포함하는 것을 특징으로 하는 비동기 데이터 스트림 전송 방법.
  2. 제 1 항에 있어서, 상기 프로토콜 데이터는 유용 데이터의 유형에 관한 정보를 포함하는 것을 특징으로 하는 비동기 데이터 스트림 전송 방법.
  3. 제 1 항에 있어서, 상기 비동기 데이터 스트림은 제1 마이크로프로세서에 의해 발생되고, 제1 컨버터 회로에 의해 동기의 연속 데이터 스트림으로 변환되고, 상기 동기 데이터 버스를 통해 전송되고, 제2 컨버터 회로에 의해 다시 비동기 데이터 스트림으로 변환되고, 제2 마이크로프로세서에 인가되는 것을 특징으로 하는 비동기 데이터 스트림 전송 방법.
  4. 제 1 항에 있어서, 상기 비동기 버스는 I2-S 버스인 것을 특징으로 하는 비동기 데이터 스트림 전송 방법.
  5. 제 1 항에 있어서, 상기 비동기 데이터 스트림의 더 빠른 우선 순위의 바이패스 데이터는 상기 컨버터 회로의 바이패스 레지스터에 의해 상기 비동기 데이터 스트림에 삽입될 수 있는 것을 특징으로 하는 비동기 데이터 스트림 전송 방법.
  6. 시간 다중으로 데이터 프레임을 전송하기 위해 배치되는 동기 데이터 버스를 통해, 유용 데이터를 포함하는 비동기 데이터 스트림을 전송하는 회로 장치에 있어서,
    상기 비동기 데이터 스트림을 동기의 연속 데이터 스트림으로 변환시키는 컨버터 회로가 제공되고, 데이터 프레임내의 선택 가능한 수의 저장 위치가 상기 컨버터 회로에 의해 상기 비동기 데이터 스트림의 유용 데이터에 할당될 수 있고, 변수의 유용 데이터가 상기 컨버터 회로에 의해 상기 비동기 데이터 스트림의 속도에 따라 개별 데이터 프레임에 할당될 수 있고, 상기 데이터 프레임내의 소정 위치에서 매번 상기 컨버터 회로를 통해 프로토콜 데이터가 상기 개별 데이터 프레임에 할당될 수 있고, 프로토콜 데이터는 관련 데이터 프레임에 포함된 유용 데이터의 수에 관한 정보를 포함하는 것을 특징으로 하는 비동기 데이터 스트림 회로 장치.
  7. 제 6 항에 따른 회로 장치를 포함하는 특히 네비게이션(navigation) 시스템과 같은 전자 시스템으로서,
    비동기 유용 데이터 스트림를 발생하는 제1 마이크로프로세서와,
    상기 비동기 유용 데이터 스트림을 동기 데이터 스트림으로 변환시키는 제1 컨버터 회로와,
    상기 비동기 데이터 스트림을 전송하기 위한, 특히 I2-S 버스와 같은 동기의 연속 데이터 버스와,
    상기 동기 데이터 스트림을 비동기 데이터 스트림으로 다시 재변환시키는 제2 컨버터 회로와,
    상기 재변환된 비동기 데이터 스트림을 처리하는 제2 마이크로프로세서가 제공되는 전자 시스템.
  8. 제 7 항에 있어서, 비동기 영상 데이터를 발생하는 네비게이션 시스템의 네비게이션 컴퓨터에는 제1 마이크로프로세서가 결합되어 있고, 상기 데이터 버스는 광학 버스이며, 네비게이션 시스템의 디스플레이 장치는 상기 제2 마이크로프로세서와 결합되어 있는 것을 특징으로 하는 전자 시스템.
  9. 제 6 항에 따른 회로 장치를 포함하는 매체.
  10. 네비게이션 시스템의 네비게이션 컴퓨터와 네비게이션 시스템의 디스플레이 시스템간에 비동기 영상 데이터를 전송하기 위한 제 1 항의 방법의 응용예.
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