JP2568458B2 - データ長さ検出装置 - Google Patents

データ長さ検出装置

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JP2568458B2
JP2568458B2 JP2296232A JP29623290A JP2568458B2 JP 2568458 B2 JP2568458 B2 JP 2568458B2 JP 2296232 A JP2296232 A JP 2296232A JP 29623290 A JP29623290 A JP 29623290A JP 2568458 B2 JP2568458 B2 JP 2568458B2
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    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/40Network security protocols

Description

【発明の詳細な説明】 [産業上の利用分野] この発明は、一般にデータ長さ検出装置に関し、特
に、開始フラグと終了フラグによって規定されたフレー
ムデータのデータ長さを検出するデータ長さ検出装置に
関する。
[背景の技術] ハイレベルデータリンク制御手順(以下「HDLC」とい
う)は、データ伝送におけるプロトコルとして、国際標
準化機構(ISO)により規定されており、サービス総合
デジタル通信網(ISDN)やデジタルデータ交換網(DD
X)などのような様々な通信分野で広く適用されてい
る。たとえばHDLCは、パケット通信におけるリンクアク
セスプロシージャ(LAP,LAPB)や、ISDNにおけるDチャ
ネルのためのLAPDなどにおいても使用されている。以下
に記載する本発明は、一般にHDLCに従う通信システムに
おいて広く使用できるものであることが指摘される。
第5図は、HDLCのフレームフォーマット図である。HD
LCでは、すべてのデータがフレームごとに伝送される。
1つのフレームはフラグと呼ばれる特定のビットパター
ン「01111110」により規定されている。第5図を参照し
て、伝送されるデータは、開始フラグF1と終了フラグF2
との間に挾まれた状態で伝送される。1つのフレーム
は、開始フラグF1(1バイト)と、アドレスフィールド
AF(1又は2バイト)と、制御フィールドCF(1又は2
バイト)と、情報フィールドIF(任意)と、フレームチ
ェックシーケンスフィールドFCS(2バイト)と、終了
フラグF2(1バイト)とを含む。情報フィールドIF内の
データは、本来的に伝送されるべきデータを構成してお
り、この情報フィールドのデータ長さ、すなわちバイト
長さは必要に応じて変化され得る。
一般に、HDLCに従ってデータが伝送されるとき、送信
装置において第5図に示したフレームフォーマットを満
たす送信データが生成される。生成された送信データ
は、伝送路を介して伝送される。受信装置は、伝送され
てきたデータを受け、情報フィールド内に含まれている
データを認識する。
第6図は、HDLC手順に従って通信制御を行なう通信端
末(以下、HDLC通信端末と略す)における受信部のブロ
ック図である。第6図を参照して、このHDLC通信端末50
は、伝送路56を介してHDLCに従うシリアル通信データを
受けるシリアルデータ受信部51と、伝送されてきたデー
タをストアするためのメモリ部52と、ダイレクトメモリ
アクセス制御(以下「DMAC」という)のためのDMAC部53
と、この受信部における処理を制御するためのマイクロ
プロセッサ部54とを含む。シリアルデータ受信部51,メ
モリ部52,DMAC部53およびマイクロプロセッサ部54の間
にはシステムバス55が接続されており、この通信端末50
におけるデータの伝送はこのシステムバス55を介して行
なわれる。
以下に第6図に示した通信端末の動作について説明す
る。動作の一例として、受信データ内の情報フィールド
におけるデータがメモリ部52内に書込まれる場合につい
て説明する。シリアルデータ受信部51がHDLCに従うデー
タを受信したとき、シリアルデータ受信部51においてま
ず開始フラグが検出される。開始フラグの検出に応答し
て、データの受信の開始を示す受信開始信号RSが発生さ
れ、信号RSはDMAC部53に与えられる。DMAC部53は、信号
RSに応答して、システムバス55の使用を要求するための
バス要求信号BRをマイクロプロセッサ部54に与える。マ
イクロプロセッサ部54は、信号BRに応答して、システム
バス55の使用を許可するバス許可信号BAをDMAC部53に与
える。したがって、DMAC部53による制御に従って、シリ
アルデータ受信部51において受信されたデータに含まれ
る情報フィールド内のデータIDがシステムバス55を介し
てメモリ部52に伝送される。情報フィールドデータIDは
メモリ52部内にストアされる。シリアルデータ受信部51
において終了フラグが検出されたとき、データ受信の終
了を示す受信終了信号REが発生され、信号REはDMAC部53
に与えられる。これと同時に、シリアルデータ受信部51
は情報フィールド内のデータIDのバイト数を計数してお
り、そのバイト数データIBをマイクロプロセッサ部54に
与える。マイクロプロセッサ部54は、情報フィールドデ
ータのバイト数を認識し、メモリ部52内にストアされて
いる情報フィールドデータIDを処理する。
上記の説明からわかるように、受信された情報フィー
ルドデータIDは、DMAC部53による制御に従って一旦メモ
リ部52内にストアされた後、マイクロプロセッサ54から
の要求に従って読出される。
上記の説明ではシリアルデータ受信部51において情報
フィールドのみのデータ長さが検出されているが、場合
によってはアドレスフィールドや制御フィールドおよび
FCSフィールドを含むデータのバイト長さが必要となる
こともある。そのような場合においても、シリアルデー
タ受信部51は、受信されたデータのバイト長さを検出で
きるように回路が構成されている。
第6図に示したシリアルデータ受信部51の例が第7図
に示される。第7図に示したシリアルデータ受信部51
は、この発明の背景を示すものである。第7図を参照し
て、このシリアルデータ受信部51は、送信機(図示せ
ず)により挿入されたビット「0」を除去するためのゼ
ロビット除去器20と、開始フラグおよび終了フラグを検
出するためのフラグ検出器21と、受信されたデータRD内
のアドレスフィールドデータについて所定の処理を行な
うアドレスフィールド処理部22と、受信データRDに含ま
れる制御フィールドデータについて所定の処理を行なう
制御フィールド処理部23と、受信データRDに含まれるFC
Sフィールドデータについて所定の処理を行なうFCSフィ
ールド処理部24と、シリアルの受信データRDをパラレル
データに変換するシリアル/パラレル変換器25とを含
む。フラグ検出器21は、受信データRD中の開始フラグF1
を検出したとき、信号FD1を発生する。これに加えて、
フラグ検出器21は、受信データRD中の終了フラグF2を検
出したとき、検出信号FD2を発生する。
シリアルデータ受信部51は、さらに、シリアル/パラ
レル変換器25から発生される計数タイミング信号CTによ
って駆動される計数装置1と、カウントされるべきデー
タに基づいて決定されるオフセットデータを保持するレ
ジスタ8と、計数装置1から発生されるカウントデータ
CD1とレジスト8内に保持されたオフセットデータODと
の加算/減算を行なう加減算器7と、加算/減算された
データCD2を保持するためのレジスタ2とを含む。ファ
ーストインファーストアウト(以下「FIFO」という)メ
モリ3がシリアル/パラレル変換器25によって変換され
た8ビットのパラレルデータPDを受けるように接続され
る。FIFOメモリ3は、シリアル/パラレル変換器25から
発生される計数タイミング信号CTに応答して、与えられ
たデータPDをストアする。
前述のように、受信データRDに含まれる情報フィール
ドIFのデータは、任意のデータ長さを有する。これに加
えて、場合によっては、アドレスフィールドAFおよび制
御フィールドCF内のデータのバイト長さが変更されてい
る。したがって、第7図に示したシリアルデータ受信部
51において、受信データRDに含まれるデータのバイト長
さを検出する必要がある。たとえば、受信データRDに含
まれる情報フィールドIFのバイト長さを検出するため
に、第7図に示したシリアルデータ受信部51は以下のよ
うに動作する。
ゼロビット除去器20が受信データRDから不要なビット
「0」を除去した後、その出力データがフラグ検出器21
およびシリアル/パラレル変換器25に与えられる。ゼロ
ビット除去器20は、さらに、内部の動作タイミング信号
CTOを生成し、信号CTOはシリアルデータ受信部51内の他
の回路部に供給される。シリアル/パラレル変換器25
は、与えられたデータに応答して、計数タイミング信号
CTを発生し、それを計数装置1に与える。フラグ検出器
21は、与えられたデータに含まれる開始フラグF1を検出
し、開始フラグ検出信号FD1を計数装置1に与える。計
数装置1は、信号FD1に応答して、計数タイミング信号C
Tにより駆動される。すなわち、計数装置1が受信デー
タRDのバイト長さを計数し始める。
加減算器7は、計数されたデータCD1およびオフセッ
トデータODを受ける。レジスタ8内に保持されたオフセ
ットデータODは、加減算器7から発生されるデータCD2
が情報フィールドIFのみのバイト長さを示すように設定
されている。すなわち、情報フィールドIFを除く他のフ
ィールドのバイト長さが予め知られているので、これら
のデータのバイト長さを減算するためのオフセットデー
タODが加減算器7に与えられる。その結果、情報フィー
ルドIFのみのバイト長さを示すデータCD2が加減算器7
から出力され、そのデータCD2がレジスタ2に与えられ
る。レジスタ2は、フラグ検出器21から発生される終了
フラグ検出信号FD2に応答して、データCD2を保持する。
レジスタ2内に保持されたデータCD2は、システムバス5
5を介して第6図に示したデータIBとしてマイクロプロ
セッサ部54に与えられる。その結果、マイクロプロセッ
サ部54において受信データRD内の情報フィールドIFのバ
イト長さが認識される。情報フィールドIFのバイト長さ
は受信データRDのフレームごとに変化されているかもし
れないので、上記のバイト長さ検出動作は各受信データ
RDのフレームごとに繰り返される。
[発明が解決しようとする課題] 第7図に示したシリアルデータ受信部51には、加減算
器7が設けられており、計数装置1により計数されたデ
ータCD1とレジスタ8内に保持されたオフセットデータO
Dとの減算を加減算器7が行なう必要があった。したが
って、これらのデータCD1およびODの減算を行なうのに
時間を要し、情報フィールドIFのバイト長さを短時間で
知ることの妨げとなっていた。特に、前述のようにバイ
ト長さ検出動作が受信データRDごとに繰り返し行なわれ
るので、加減算器7により引き起こされる遅延時間が増
大することが指摘される。これに加えて、第7図に示し
たシリアルデータ受信部51が大きな回路構成を有してお
り、かつ回路制御が複雑であることも指摘される。
この発明は、上記の課題を解決するためになされたも
ので、データ長さ検出装置において、データ長さ検出動
作に要する時間を短縮することを目的する。
[課題を解決するための手段] この発明に係るデータ長さ検出装置は、開始フラグと
終了フラグとによって規定された1つのフレームデータ
を受け、開始フラグおよび終了フラグを検出するフラグ
検出手段を含む。フレームデータは、予め定められたデ
ータ長さを有する第1のデータ部分と、任意のデータ長
さを有する第2のデータ部分とを含む。このデータ長さ
検出装置は、さらに、第1のデータ部分の予め定められ
たデータ長さに基づいて決定される負の値からなる初期
データを発生する初期データ発生手段と、フラグ検出手
段に応答して、フレームデータのデータ長さを計数する
計数手段とを含む。
[作用] この発明におけるデータ長さ検出装置では、計数手段
は、計数動作に先立って、初期データ発生手段から発生
された負の値からなる初期データを受ける。計数手段
は、フラグ検出手段による開始フラグの検出に応答して
計数動作を開始し、かつ終了フラグの検出に応答して計
数動作を終了する。計数動作が開始される前に、データ
長さの正確な検出に必要な初期データが計数手段におい
て考慮されているので、計数手段の出力結果に対して何
ら加算または減算を行う必要がない。したがって、デー
タ長さを検出するに要する時間が短縮され、かつデータ
長さが容易に検出される。
[発明の実施例] この発明の一実施例を示すシリアルデータ受信部51a
が第1図に示される。第1図を参照して、シリアルデー
タ受信部51aは、第7図に示した従来のものと比較する
と、以下のように異なっている。計数装置1の入力に予
め定められた初期データIDを発生する初期データ発生回
路10が接続される。計数装置1は、出力が計数データ保
持用レジスタ2に直接接続されている。したがって、第
7図に示した加減算器7およびオフセットデータ保持用
レジスタ8が省かれていることが指摘される。
次に、動作について説明する。なお、以下の説明で
は、受信データRDに含まれるアドレスフィールドAFおよ
び制御フィールドCFのバイト長さが1バイトであるもの
と仮定し、情報フィールドIFのみのバイト長さが検出さ
れる場合について説明する。
情報フィールドIFのみのバイト長さを検出するため、
初期データ発生回路10が初期データIDとしてデータ「−
5」を発生し、これを計数動作に先立って計数装置1に
与える。したがって、計数装置1は初期データ「−5」
に設定される。フラグ検出器21が受信データRD内の開始
フラグF1を検出したとき、開始フラグ検出信号FD1を発
生する。計数装置1は、信号FD1に応答して、初期デー
タ「−5」から計数動作を開始する。すなわち、計数装
置1はシリアル/パラレル変換器25から発生された計数
タイミング信号CTを受け、信号CTに駆動される。フラグ
検出器21が終了フラグF2を検出したとき、終了フラグ検
出信号FD2が発生される。計数装置1は、信号FD2に応答
して、計数動作を終了する。したがって、計数されたデ
ータCD2が発生され、レジスタ2は信号FD2に応答してデ
ータCD2を保持する。レジスタ2内に保持されたデータC
D2は、マイクロプロセッサ部54からの要求に従ってシス
テムバス55を介して出力される。データCD2は、受信デ
ータRDに含まれる情報フィールドIFのみのバイト長さを
示している。したがって、計数装置1から出力されるデ
ータCD2に対して、第7図に示したシリアルデータ受信
部51の場合のような加減算処理を行なう必要がない。し
たがって、情報フィールドIFのバイト長さを検出するの
に要する時間が短縮される。
情報フィールドIFのバイト長さを検出するために初期
データIDの値が「−5」に設定される理由について説明
する。受信データRDは、前述のように、第2図に示した
フレームフォーマットを有している。すなわち、各アド
レスフィールドAFおよび制御フィールドCFがそれぞれ1
バイトを有していることが予め知られている。第1図に
示した計数装置1は、開始フラグF1の検出に応答して計
数動作を開始し(第2図の時刻t1)、終了フラグF2の検
出に応答して計数動作を終了する(時刻t2)。このこと
は、計数装置1が初期データIDの設定なしには情報フィ
ールドIFのみのバイト長さを検出することができないこ
とを意味する。すなわち、計数装置1は、情報フィール
ドIFのバイト長さだけでなく、アドレスフィールドAF
(1バイト),制御フィールドCF(1バイト),FCSフィ
ールドFCS(2バイト)および終了フラグF2(1バイ
ト)のバイト長さをも計数している。したがって、計数
装置1により計数されたデータからアドレスフィールド
AF,制御フィールドCF,FCSフィールドFCSおよび終了フラ
グF2のバイト長さ(合計5バイト)を減算する必要があ
る。第1図に示した実施例では、この減算を加減算器に
より行なわないで、初期データIDを計数装置1に与える
ことによって行なっている。すなわち、初期データIDと
して、データ「−5」が計数装置1に与えられる。
上記の説明に基づいて他のフィールドを含むデータの
バイト長さを検出するためには、初期データIDとして次
のようなデータが設定されることが推測されるであろ
う。
ID2=−4 ……(1) ID3=−3 ……(2) ID4=−1 ……(3) 式(1)は、制御フィールドCFおよび情報フィールド
IFのバイト長さを検出するため、初期値ID2がデータ
「−4」に設定されることを示す。式(2)は、アドレ
スフィールドAF,制御フィールドCFおよび情報フィール
ドIFのバイト長さを検出するため、初期値ID3として、
「−3」が設定されることを示す。式(3)は、FCSフ
ィールドFCS,アドレスフィールドAF,制御フィールドCF
および情報フィールドIFを含むデータのバイト長さを検
出するため、初期データID4として「−1」が設定され
ることを示す。
第3図を参照して、この発明のもう1つの実施例につ
いて説明する。シリアルデータ受信部51bは、n個の初
期データID1ないしIDnをそれぞれ発生する初期データ発
生回路11ないし1nと、マイクロプロセッサ部54から発生
される選択信号SLに応答して初期データID1ないしIDnの
うちの1つを選択するセレクタ4とを含む。初期データ
ID1ないしIDnとして、前述のデータ「−5」,「−
4」,「−3」、「−1」などが設定され得る。レジス
タ5は、マイクロプロセッサ部54から発生される選択信
号SLを一時的に保持するために設けられる。したがっ
て、第3図に示したシリアルデータ受信部51bは、選択
信号SLに応答して、計数装置1に初期データID1ないしI
Dnのうちの1つを選択的に与えることができる。このこ
とは、情報フィールドIFだけでなく他のフィールドをも
含むデータのバイト長さが選択的に検出され得ることを
意味する。
この発明のさらに別の実施例が第4図に示される。シ
リアルデータ受信部51cは、第1図に示したシリアルデ
ータ受信部51aと比較すると、初期データ発生回路10に
代えて初期データ保持用レジスタ6を含む。レジスタ6
は、システムバス55を介してマイクロプロセッサ部54か
ら発生される初期データIDを受け、それを保持する。保
持された初期データIDは、第1図の場合と同様に、計数
装置1による計数動作に先立って計数装置1に与えられ
る。したがって、このシリアルデータ受信部51cでは、
マイクロプロセッサ部54からの要求に従って容易に初期
データIDを変更できることが指摘される。このことは、
計数されるべきフィールドを容易に選択できることを意
味する。計数装置1により計数されたデータCD2は、要
求されたフィールドのバイト長さを示している。
このように、第1図,第3図および第4図に示したい
ずれのシリアルデータ受信部51a,51bおよび51cを使用し
ても、計数装置1による計数動作毎に正確なバイト長さ
を検出するのに必要な初期データが計数装置1に設定さ
れるので、計数動作終了後に加減算を実行する必要がな
い。したがって、第7図に示したような加減算器7およ
びそれを制御するのに必要な制御が省かれ、かつ加減算
器7が動作するのに必要な時間が省かれる。これに加え
て、第3図および第4図に示したシリアルデータ受信部
51bおよび51cでは、バイト長さを検出すべきフィールド
を必要に応じて選択することができることも指摘され
る。
上記の実施例では、HDLCに従うデータのバイト長さが
検出される場合について説明がなされたが、この発明は
一般に、開始フラグと終了フラグとによって規定された
1つのフレームデータのデータ長さを検出するためのデ
ータ長さ検出装置に適用されることも指摘される。
[発明の効果] 以上のように、この発明によれば、初期データを計数
動作に先立って計数手段に与える初期データ発生手段を
設けたので、データ長さ検出動作に要する時間を短縮で
きるデータ長さ検出装置が得られた。
【図面の簡単な説明】
第1図は、この発明の一実施例を示すデータ受信部のブ
ロック図である。第2図は、第1図に示したデータ受信
部の動作を説明するための受信データのフレームフォー
マット図である。第3図は、この発明の別の実施例を示
すデータ受信部のブロック図である。第4図は、この発
明のさらに別の実施例を示すデータ受信部のブロック図
である。第5図は、HDLCに従うデータのフレームフォー
マット図である。第6図は、HDLC通信端末における受信
部のブロック図である。第7図は、この発明の背景を示
すデータ受信部のブロック図である。 図において、1は計数装置、2は計数データ保持用レジ
スタ、5はセレクタ制御用レジスタ、6は初期データ保
持用レジスタ、10ないし1nは初期データ発生回路、21は
フラグ検出器である。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】開始フラグと終了フラグとによって規定さ
    れた1つのフレームデータのデータ長さを検出するデー
    タ長さ検出装置であって、 前記フレームデータは、予め定められたデータ長さを有
    する第1のデータ部分と、任意のデータ長さを有する第
    2のデータ部分とを含み、 前記第1のデータ部分の予め定められたデータ長さに基
    づいて決定される負の値からなる初期データを発生する
    初期データ発生手段と、 前記フレームデータを受け、開始フラグおよび終了フラ
    グを検出するフラグ検出手段と、 前記フラグ検出手段に応答して、前記フレームデータの
    データ長さを計数する計数手段とを含み、 前記初期データ発生手段は、前記計数手段の計数動作に
    先立って、前記負の値からなる初期データを前記計数手
    段に与えており、 前記計数手段は、前記フラグ検出手段による開始フラグ
    の検出に応答して計数動作を開始し、かつ終了フラグの
    検出に応答して計数動作を終了する、データ長さ検出装
    置。
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