JP4033152B2

JP4033152B2 - 時分割多重装置及び方法

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Publication number: JP4033152B2
Application number: JP2004066707A
Authority: JP
Inventors: 一歩小原; 朋広大谷; 英明田中
Original assignee: KDDI Corp
Current assignee: KDDI Corp
Priority date: 2004-03-10
Filing date: 2004-03-10
Publication date: 2008-01-16
Anticipated expiration: 2024-03-10
Also published as: JP2005260397A

Description

本発明は、時分割多重装置及び方法に関し、より具体的には、複数のデータを時分割多重する装置及び方法に関する。

時分割多重（ＴＤＭ）を利用することにより、物理的には単一の伝送路を使って複数のチャネルのデータを伝送できる。時分割多重では、受信側で各チャネルを識別できるように、送信側で予め各チャネルにチャネル識別信号を付加しておく必要がある。

特許文献１には、同じデータレートの２つのデータを時間軸上で多重するデータ伝送システムが記載されている。特許文献１にはまた、１．２５Ｇｂｐｓの２つのギガビットイーサネット信号（「イーサネット」は登録商標）を１０ビットワード単位で多重する場合で、各チャネルのデータの前に特定の１０ビットデータ（テストパターン）を挿入することで、受信装置が２つのチャネルを識別できるようにした伝送方法が記載されている。
特開２００１−３３３０３７公報

特許文献１に記載の方法は、異なるデータレートの複数のデータを時分割多重する場合には、適用できない。各チャネルは、実際には帯域を使用していない場合にも、その帯域を占有するので、伝送路上の帯域を有効に活用できない。更に、従来例では、各チャネルを識別するためのテストパターンを予め送信する必要があり、処理が煩雑になるだけでなく、帯域を無駄に消費する。

これらにより、従来例では、各チャネルに任意量の帯域を割り当てることができない。

本発明は、このような不都合を解消し、伝送路の帯域を有効に活用する時分割多重装置及び方法を提示することを目的とする。

本発明に係る時分割多重装置は、データが入力する複数のデータ入力端子と、当該複数のデータ入力端子からのデータをそれぞれ一時記憶し、チャネル識別子を付加して記憶データを出力する複数のバッファと、各データの優先度及びデータレートに応じて、メモリ領域を分割して当該各バッファに割り当てるバッファデータ量を決定し、当該各バッファに割り当てるバッファ割当て手段と、各データに対する割当帯域を記憶する割当帯域テーブルと、所定サイクル単位で当該割当帯域テーブルに従う帯域になり且つ互いに異なる時間軸上に位置するように、当該複数のバッファからのデータ読み出しを制御するタイミング制御回路と、当該複数のバッファから読み出された各データを時間軸上で多重する多重回路とを具備することを特徴とする。

本発明に係る時分割多重方法は、複数の入力データをそれぞれ別のバッファに一時記憶する一時記憶ステップと、当該バッファに一時記憶したデータにチャネル識別子を付加するチャネル識別付加ステップと、各データに対する割当帯域に従い、所定サイクルで当該割当帯域になるように、各バッファからチャネル識別子付きのデータを読み出す読み出しステップと、各バッファから読み出されたチャネル識別子付きデータを時間軸上で多重する多重ステップと、各データの優先度及びデータレートに応じて、メモリ領域を分割して当該各バッファに割り当てるバッファデータ量を決定し、当該各バッファに割り当てるバッファ割当てステップとを具備することを特徴とする。

本発明によれば、異なるレートのデータを多重化でき、多重後の伝送容量を効率的に活用できる。

以下、図面を参照して、本発明の実施例を詳細に説明する。

図１は、本発明の一実施例のデータ送信装置の概略構成ブロック図を示す。本実施例のデータ送信装置は、ｎチャネルのデータＤ１〜Ｄｎを任意の割当帯域で時間軸上で多重可能である。本実施例では、データＤ１〜Ｄｎはイーサネット（登録商標）に準拠するデータフレーム構造を具備し、そのデータレートがそれぞれ、Ｘ１〜Ｘｎ（ｂｐｓ）であるとする。多重後のデータレートはＹ（ｂｐｓ）であるとする。

入力端子１０（１０_１〜１０_ｎ）に、それぞれデータＤ１〜Ｄｎが入力する。データＤ１〜Ｄｎは、クロック・データ再生装置（ＣＤＲ）１２（１２_１〜１２_ｎ）に入力する。クロック・データ再生装置１２（１２_１〜１２_ｎ）は、それぞれ、入力データＤ１〜Ｄｎのデータ波形を再生し、再生波形のデータをバッファ１４（１４_１〜１４_ｎ）に印加する。クロック・データ再生装置１２（１２_１〜１２_ｎ）はまた、入力データＤ１〜Ｄｎからクロックを再生し、その再生クロックからデータＤ１〜ＤｎのデータレートＸ１〜Ｘｎ（ｂｐｓ）を検出し、データレートＸ１〜Ｘｎ（ｂｐｓ）をＣＰＵ１６に印加する。

バッファ１４（１４_１〜１４_ｎ）は、１つのメモリ装置のメモリ領域を分割して実現される。バッファ制御装置１８が、各バッファ１４_１〜１４_ｎに割り当てるバッファデータ量を制御する。各バッファ１４_１〜１４_ｎに割り当てられるバッファデータ量は、各データＤ１〜ＤｎのデータレートＸ１〜Ｘｎ（ｂｐｓ）により、ＣＰＵ１６が決定する。

ＣＰＵ１６は、帯域割当てテーブル２０を参照して、各データＤ１〜Ｄｎの優先度に関するユーザの指定に従い、各データＤ１〜Ｄｎに帯域を割当てる。割当てテーブル２０は、優先度、データレートＸ１〜Ｘｎ（ｂｐｓ）及び割当て帯域の各フィールドを具備し、入力データＤ１〜Ｄｎの数だけのエントリを具備する。ＣＰＵ１６は、各入力データＤ１〜Ｄｎについて、ユーザに指定される優先度を優先度フィールドに、データ・クロック再生装置１２（１２_１〜１２_ｎ）で検出されるデータレートＸ１〜Ｘｎ（ｂｐｓ）をデータレートフィールドに、各データＤ１〜Ｄｎへの割当て帯域を割当て帯域フィールドに収容する。割当てテーブル２０は、図示しないＲＡＭに格納されている。

本実施例では、優先度＝１は、入力データをそのままのデータレートで伝送することとし、優先度０は、多重後の伝送帯域を均等配分することとしている。図１に示すテーブル２０の例では、データＤ１，Ｄ２の優先度を１としているので、そのままのデータレートＸ１，Ｘ２を割当ててあり、残るデータＤ３〜Ｄｎの優先度を０としているので、これらのデータＤ３〜Ｄｎに余りの伝送容量（Ｙ−（Ｘ１＋Ｘ２）−Ｈ）を均等に割り当てる。但し、Ｈは、各データＤ１〜Ｄｎに多重前に付加される制御符号（１０ビット）及びチャネル識別子（１０ビット）による伝送容量Ｙの減少分である。本実施例では、制御符号に１０ビットを割当て、チャネル識別子に１０ビットを割当てるので、実際に伝送するチャネル数をｋとすると、Ｈは、２０×ｋ（ビット）になる。

ギガビットイーサネットでは、無データでも所定の信号（アイドルパターン）を伝送するように規定されている。詳細は後述するが、各バッファ１４（１４_１〜１４_ｎ）は、優先度０のデータに対しては、伝送帯域の浪費を避けるために、アイドルパターンを除去する機能を具備する。これにより、多重後の伝送帯域を無駄に消費することを防止できる。

クロック発生装置２２は、多重後のデータレートＹ（ｂｐｓ）に相当する周波数のクロックを発生する。タイミング制御回路２４は、クロック発生装置２２の出力クロックに同期して、所定のサイクル単位でＣＰＵ１６から指定される割当て帯域になるように、各バッファ１４（１４_１〜１４_ｎ）の読み出しを制御する。

各バッファ１４（１４_１〜１４_ｎ）は、図１に図示したように、データの直前に制御符号（ここでは、１０ビット）とチャネル識別子（ここでは、１０ビット）を付加されて、多重回路２６に印加される。多重後の伝送容量Ｙに余裕があるとき、データＤ１〜Ｄｎに更にアイドルパターンを多重する必要が生じる。そのために、アイドルパターン発生回路２８の出力が多重回路２６の入力ポートに接続する。アイドルパターン発生回路２８は、クロック発生回路２２の出力クロックに従いアイドルパターンを発生し、ＣＰＵ２２から指示されるタイミングで多重回路２６に発生したアイドルパターンを印加する。多重回路２６は、いわゆるワイアード・オアからなり、バッファ１４（１４_１〜１４_ｎ）及びアイドルパターン発生回路２８の出力信号をそのまま出力端子３０に出力する。

図２は、多重回路２６から出力されるデータ列の模式図を示す。１サイクル中に、データＤ１〜Ｄｎが、テーブル２０で規定される割当て帯域で配置される。各データＤ１〜Ｄｎの直前には、１０ビットの制御符号と１０ビットのチャネル識別子が付加される。例えば、データＤ１の前のチャネル識別子には’１’が格納され、データＤ１の前のチャネル識別子には’２’が格納される。各バッファ１４（１４_１〜１４_ｎ）は、タイミング制御回路２４からの読み出し指示に応じて、１０ビットの制御符号、１０ビットのチャネル識別子及び保持データをこの順に出力する。

ＣＰＵ１６による割当て帯域決定処理を簡単に説明する。先ず、各データＤ１〜Ｄｎの優先度は、ユーザ又はデータの用途によって決定される。放送データには、高い優先度を割り当てる。高い優先度のデータのデータレートのトータルが多重後の伝送容量Ｙに達しない場合には、その優先度の各データに１００％の帯域を割り当てる。高い優先度のデータのデータレートのトータルが多重後の伝送容量Ｙを越える場合、伝送容量Ｙをその優先度の各データに単純に比例配分するか、又は、各データのデータレートに応じて比例配分する。

この後、次の優先度のデータに残る帯域を割当てる。その際にも、残る帯域に余裕があれば、その優先度の各データに１００％の帯域を割り当て、余裕が無い場合には、空き容量をその優先度の各データに単純に比例配分するか、又は、各データのデータレートに応じて比例配分する。

本実施例では、このように優先度順に各データＤ１〜Ｄｎに帯域を割り当てるので、多重後の伝送容量Ｙを有効に活用できる。

何れかのチャネルが無信号又は無データになった場合には、ＣＰＵ１６は、ＣＤＲ１２の出力からそのことを知り、無信号又は無データによる空きを優先度の高い順に追加的に割り当てる。逆に、無データであったチャネルにデータが入ってきた場合、ＣＰＵ１６は、ＣＤＲ１２の出力からそのことを知り、入力データの優先度以下の既存データについて帯域割当てを再実行する。このように帯域割当てを動的に変更することもまた、帯域の有効活用につながる。

次に、バッファ１４_１〜１４_ｎへのバッファデータ量の割当てを説明する。先ず、各データＤ１〜Ｄｎの優先度、バッファ１４_１〜１４_ｎを構成するメモリの総バッファ量、及び１サイクル時間を設定する。優先度の高いデータに対し、そのデータレートから１サイクル時間内のデータ量を算出し、そのデータ量から必要最小限のバッファ量を設定する。次に、次の優先度のデータに対し、残るバッファ量をそれぞれのデータレートで比例配分する。

このように優先度に応じて各データＤ１〜Ｄｎへのバッファ量を割り当てるので、バッファ１４_１〜１４_ｎを構成するメモリの容量を有効に活用できる。

何れかのチャネルが無信号又は無データになった場合に、ＣＰＵ１６は、ＣＤＲ１２の出力からそのことを知り、無信号又は無データによる空きを同じ優先度及びより低い優先度のデータに追加的に割り当てる。逆に、無データであったチャネルにデータが入ってきた場合、ＣＰＵ１６はそのことをＣＤＲ１２の出力から知り、入力データの優先度以下の既存データについてバッファ量の割当てを再実行する。このようにバッファ量の割当てを動的に変更することで、バッファ１４_１〜１４_ｎを構成するメモリの容量を有効に活用できる。

図３は、バッファ１４_１の概略構成ブロック図を示す。バッファ１４_２〜１４_ｎの構成も、各バッファ１４_１と同じである。

バッファ１４_１は、優先度が１のときには、クロック・データ再生装置１２_１からのデータＤ１を単にバッファリングし、制御符号及びチャネル識別子を付加して、多重回路２６に出力するが、優先度が０のときには、クロック・データ再生装置１２_１からのデータＤ１に含まれるアイドルパターンを除去し、制御符号及びチャネル識別子を付加して、多重回路２６に出力する。

バッファ制御回路１８は、優先度が０のときには、スイッチ４０，４２をそのＡ接点に接続し、優先度が１のときには、Ｂ接点に接続する。スイッチ４０のＢ接点はスイッチ４２のＢ接点に接続する。スイッチ４０のＡ接点は、１０ビット符号を８ビット符号に変換する１０Ｂ／８Ｂ変換回路４４、アイドルパターンか否かを判別し、アイドルパターン以外のデータを出力する判定回路４６、及び、判定回路４６の出力データを８ビット符号から１０ビット符号に変換する８Ｂ／１０Ｂ変換回路４８を介してスイッチ４２のＡ接点に接続する。

即ち、優先度が０の場合、入力端子１０_１からのデータＤ１は、スイッチ４０を介して１０Ｂ／８Ｂ変換回路４４に入力する。１０Ｂ／８Ｂ変換回路４４は、入力データＤ１を１０ビット符号から８ビット符号に変換する。判定回路４６は、１０Ｂ／８Ｂ変換回路４４から出力される８ビット符号がデータかアイドルパターンかを判定し、データのみを８Ｂ／１０Ｂ変換回路４８に出力する。８Ｂ／１０Ｂ変換回路４８は、判定回路４６からのデータを８ビット符号から１０ビット符号に変換する。８Ｂ／１０Ｂ変換回路４８の出力は、スイッチ４２を介してＦＩＦＯ（First-In First-Out）メモリ５０に印加される。

他方、優先度が１の場合、入力端子１０_１からのデータＤ１は、スイッチ４０，４２を介してＦＩＦＯメモリ５０に印加される。即ち、入力端子１０_１からのデータＤ１が、そのままＦＩＦＯメモリ５０に印加される。

ＦＩＦＯメモリ５０は、スイッチ４２からのデータを一時記憶し、タイミング制御回路２４からの読み出し指示に従い、先入れ先出し（First-In First-Out）により記憶データを出力する。制御符号・チャネル識別子発生回路５２は、タイミング制御回路２４からの指示に応じて、図２を参照して説明したような、１０ビットの制御符号及び１０ビットのチャネル識別子を発生する。タイミング制御回路２４は、ＦＩＦＯメモリ５０の読み出しに時間的に先行するように、制御符号・チャネル識別子発生回路５２に制御符号／チャネル識別子の出力を指示する。付加回路５４は、ＦＩＦＯメモリ５０から読み出されたデータの直前に制御符号・チャネル識別子発生回路５２からの制御符号及びチャネル識別子を付加する。付加回路５４の出力データが多重回路２６に印加される。

本実施例では、優先度が１の場合には、１０Ｂ／８Ｂ変換回路４４，判定回路４６及び８Ｂ／１０Ｂ変換回路４８を経由しないので、遅延を最小限にとどめることができる。他方、優先度が０の場合には、１０Ｂ／８Ｂ変換回路４４，判定回路４６及び８Ｂ／１０Ｂ変換回路４８によりアイドルパターンを削除するので、多重後での伝送容量の無駄を低減できる。アイドルパターンが存在しない場合には、最大で回路４４，４６，４８での処理時間に相当する遅延をもたらすことがありうる。

図４は、図１に示すデータ送信装置に対応する受信装置の概略構成ブロック図を示す。図示しないデータ伝送路から、図２に示すフレーム構成のデータ列６０がクロック・データ再生装置（ＣＤＲ）６２に入力する。クロック・データ再生装置６２は、入力データ列６０のデータとクロックを再生する。バッファ６４は、クロック・データ再生装置６２からの再生データを再生クロックに従い、一時記憶する。バッファ６４は、１０ビット分のデータを記憶すると、その１０ビット分をまとめてＣＰＵ６６に出力する。

ＣＰＵ６６は、バッファ６４からの１０ビット符号が制御符号かどうかを識別し、制御符号が入力すると、その後段の１０ビット符号（チャネル識別子）に従い、分離装置としてのスイッチ６８の出力ポートを切り替える。ＣＰＵ６６は、チャネル識別子が入力した後、次の制御符号が入力するまでの各１０ビット符号をスイッチ６８に出力する。スイッチ６８は、ＣＰＵ６８からのデータを、ＣＰＵ６６がチャネル識別子により事前に指定した出力ポートに出力する。スイッチ６８は、例えば、データＤ１を出力ポート７０_１に出力し、データＤ２を出力ポート７０_２に出力し、同様に、データＤｎを出力ポート７０_ｎに出力する。

ＣＰＵ６６は、制御符号とチャネル識別子を削除し、チャネル識別子によりスイッチ６８を制御する装置として機能する。チャネル識別子をデータと区別できる場合、制御符号は無くても良い。

本実施例を、例えば、２７０Ｍｂｐｓの２つの放送信号（ＤＶＢ−ＡＳＩ）と２つのギガビットイーサネット信号を多重する場合に適用した場合、放送信号をそのままの２７０Ｍｂｐｓで、ギガビットイーサネット信号を３５５Ｍｂｐｓに帯域制限して、多重することができる。この場合、多重信号上では、１２５μｓ（１０ビット符号×１５６２５）の１サイクル中に、２つの放送信号と２つのギガビットイーサネット信号が、図５に示すように配置される。多重信号を伝送するギガビットイーサネットの伝送能力を無駄無く利用しつつ、放送信号の帯域を確保できる。

本発明は、帯域を優先又は保証したい信号と、それ以外の信号とを多重する場合に適用可能であり、帯域を優先又は保証したい信号には、例えば、放送信号と、ビデオ・オーディオのストリーム信号等がある。

本実施例による多重信号を伝送するデータ伝送路は、既存のどのような伝送路であっても良い。伝送路の前後に周波数分割多重又は波長分割多重の多重装置と分離装置を配置する伝送システムにも、勿論、適用可能である。

特定の説明用の実施例を参照して本発明を説明したが、特許請求の範囲に規定される本発明の技術的範囲を逸脱しないで、上述の実施例に種々の変更・修整を施しうることは、本発明の属する分野の技術者にとって自明であり、このような変更・修整も本発明の技術的範囲に含まれる。

本発明の一実施例である送信装置の概略構成ブロック図である。本実施例による多重信号の構成例である。バッファ１４_１の概略構成ブロック図である。図１に示す送信装置に対応する受信装置の概略構成ブロック図である。２つの放送信号と２つのギガビットイーサネット信号からなる多重信号の構成例である。

符号の説明

１０（１０_１〜１０_ｎ）：入力端子
１２（１２_１〜１２_ｎ）：クロック・データ再生装置（ＣＤＲ）
１４（１４_１〜１４_ｎ）：バッファ
１６：ＣＰＵ
１８：バッファ制御装置
２０：帯域割当てテーブル
２２：クロック発生装置
２４：タイミング制御回路
２６：多重回路
２８：アイドルパターン発生回路
３０：出力端子
４０，４２：スイッチ
４４：１０Ｂ／８Ｂ変換回路
４６：判定回路
４８：８Ｂ／１０Ｂ変換回路
５０：ＦＩＦＯ（First-In First-Out）メモリ
５２：制御符号・チャネル識別子発生回路
５４：付加回路
６０：データ列
６２：クロック・データ再生装置（ＣＤＲ）
６４：バッファ
６６：ＣＰＵ
６８：スイッチ（ＤＥＭＵＸ）
７０_１〜７０_ｎ：出力ポート

Claims

データ（Ｄ１〜Ｄｎ）が入力する複数のデータ入力端子（１０）と、
当該複数のデータ入力端子（１０）からのデータ（Ｄ１〜Ｄｎ）をそれぞれ一時記憶し、チャネル識別子を付加して記憶データを出力する複数のバッファ（１４）と、
各データの優先度及びデータレートに応じて、メモリ領域を分割して当該各バッファ（１４）に割り当てるバッファデータ量を決定し、当該各バッファ（１４）に割り当てるバッファ割当て手段（１６，１８）と、
各データ（Ｄ１〜Ｄｎ）に対する割当帯域を記憶する割当帯域テーブル（２０）と、
所定サイクル単位で当該割当帯域テーブル（２０）に従う帯域になり且つ互いに異なる時間軸上に位置するように、当該複数のバッファからのデータ読み出しを制御するタイミング制御回路（２４）と、
当該複数のバッファ（１４）から読み出された各データを時間軸上で多重する多重回路（２６）
とを具備することを特徴とする時分割多重装置。
更に、
当該データ入力端子（１０）からの各データ（Ｄ１〜Ｄｎ）のデータレート（Ｘ１〜Ｘｎ）を検出するデータレート検出器（１２）と、
各データ（Ｄ１〜Ｄｎ）の優先度、及び当該データレート検出器（１２）で検出された各データ（Ｄ１〜Ｄｎ）のデータレート（Ｘ１〜Ｘｎ）に従い、各データ（Ｄ１〜Ｄｎ）に対する割当帯域を決定し、当該割当帯域テーブル（２０）に格納する割当帯域決定装置（１６）
とを具備することを特徴とする請求項１に記載の時分割多重装置。
更に、当該多重回路（２６）によるデータ多重の空きスロットを埋めるアイドルパターンを発生するアイドルパターン発生回路（２８）を具備することを特徴とする請求項１又は２に記載の時分割多重装置。
当該複数のバッファの各々は、入力データに含まれるアイドルパターンを除去する装置（４０，４２，４４，４６，４８）を具備する請求項１乃至３の何れか１項に記載の時分割多重装置。
複数の入力データ（Ｄ１〜Ｄｎ）をそれぞれ別のバッファ（１４）に一時記憶する一時記憶ステップと、
当該バッファに一時記憶したデータにチャネル識別子を付加するチャネル識別付加ステップと、
各データ（Ｄ１〜Ｄｎ）に対する割当帯域に従い、所定サイクルで当該割当帯域になるように、各バッファからチャネル識別子付きのデータを読み出す読み出しステップと、
各バッファから読み出されたチャネル識別子付きデータを時間軸上で多重する多重ステップと、
各データの優先度及びデータレートに応じて、メモリ領域を分割して当該各バッファ（１４）に割り当てるバッファデータ量を決定し、当該各バッファ（１４）に割り当てるバッファ割当てステップ
とを具備することを特徴とする時分割多重方法。
更に、
当該複数の入力データ（Ｄ１〜Ｄｎ）のデータレート（Ｘ１〜Ｘｎ）を検出するデータレート検出ステップと、
各データ（Ｄ１〜Ｄｎ）の優先度及び当該データレート（Ｘ１〜Ｘｎ）に従い、各データ（Ｄ１〜Ｄｎ）に対する割当帯域を決定する割当帯域決定ステップ
とを具備することを特徴とする請求項５に記載の時分割多重方法。
当該多重ステップは、各バッファから読み出されたチャネル識別子付きデータを時間軸上で多重した後に空きスロットがある場合に、更に当該空きスロットを埋めるアイドルパターンを多重することを特徴とする請求項５又は６に記載の時分割多重方法。
当該一時記憶ステップは、複数の入力データ（Ｄ１〜Ｄｎ）の内の１以上のデータからアイドルパターンを除去するステップを具備する請求項５乃至７の何れか１項に記載の時分割多重方法。
当該一時記憶ステップは、複数の入力データ（Ｄ１〜Ｄｎ）の内の低い優先度の１以上のデータからアイドルパターンを除去するステップを具備する請求項５乃至７の何れか１項に記載の時分割多重方法。