JP5993776B2 - データ伝送システム及び受信装置 - Google Patents

Description

本発明は、異なるプロトコルの信号の伝送に関する。

通信トラフィックの増大にともない、ネットワークの高速化・大容量化が求められてきた。データ多重化による大容量伝送が、集線装置間、拠点間、又はプロバイダのネットワーク間などを結ぶ通信基幹回路網に使用されている。このような大容量伝送の例は、低速の信号を予め決められた速度の信号に多重化して伝送するＳＤＨ／ＳＯＮＥＴ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ／Ｓｙｎｃｈｒｏｎｏｕｓ Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ）や、波長多重（ＷＤＭ：Ｗａｖｅｌｅｎｇｔｈ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘｉｎｇ）通信に適した光パスの概念を採用して大容量伝送を実現したＯＴＮ（Ｏｐｔｉｃａｌ Ｔｒａｎｓｐｏｒｔ Ｎｅｔｗｏｒｋ）などである。

上述のような大容量伝送技術は、複数の信号を収容する場合に、装置構成が大きくなるという問題がある。こうした中、例えば、ＳＤＨやＳＯＮＥＴにおける複数のフレームレートの同期検出を単一の回路で実現する技術が、特許文献１に記載されている。また、特許文献２は、ＯＴＮフレームで規格化されていない低速信号を、信号種別に関係なくＯＴＮフレーム化する、マルチレート対応インタフェース板を開示している。

また、近年では、ネットワークに接続される信号（プロトコル）は、その用途に応じて多様化しており、例えば、リンク層においては、Ｅｔｈｅｒｎｅｔ（登録商標）、ＦｉｂｒｅＣｈａｎｎｅｌ、ＩｎｆｉｎｉＢａｎｄなどの様々なプロトコルが混在している。

こうした中、伝送データレートが異なるリンクを多重化して伝送するネットワークにおいて、プロトコルや伝送データレートに依存しないマルチレートに対応した信号多重化技術の要求が高まってきている。

特開２００３−１４３０９７号公報 特開２００８−２２７９９５号公報

特許文献１に記載の技術は、正確で安定したクロックに強く依存する同期プロトコルのネットワークであるＳＤＨやＳＯＮＥＴのフォーマットの信号を伝送することを前提とし、フォーマット固有の同期検出パターンを検出することでマルチレートを検出する。そのため、当該技術は、例えば、非同期クロックで動作するＥｔｈｅｒｎｅｔの信号を検出することは出来ない。

ＯＴＮフォーマットの伝送により信号の種類によらずにマッピングでき、かつネットワーク全体の一元的な監視制御が可能となるが、実装するためには、あらかじめＩＴＵで規格化されたＯＴＮフレームの種類別に、伝送装置を複数配置する必要がある。

特許文献２に記載の技術は、光モジュールの種類を表す識別情報である光モジュールコードを用いて、マルチレートを検出する。そのため、当該技術は、光モジュールが搭載されていない装置には適用することはできない。

Ｅｔｈｅｒｎｅｔは、非同期なクロックで動作している信号を多重化できるが、符号化により信号を多重化する。しかし、符号化はプロトコルに依存し、例えば、１０ＧｂＥｔｈｅｒｎｅｔでは８Ｂ／１０Ｂ符号、１００ＧｂＥｔｈｅｒｎｅｔでは６４Ｂ／６６Ｂ符号のように、プロトコルによって使用する符号化が異なる。

異なるプロトコルが混在するネットワークにおいてマルチレートに対応した、データの多重化／分離化を実現できる技術が望まれる。本発明の前記並びにその他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願発明の代表的な実施例は、伝送路を介してデータを伝送する送信装置と受信装置とを含むデータ伝送システムである。前記送信装置は、複数の入力インタフェースからそれぞれデータを受信する、複数のレート検出部と、前記複数のレート検出部からのユーザデータに管理データを追加してデータユニットを生成し、前記伝送路に送信するデータユニット生成部と、を含む。前記複数のレート検出部の各レート検出部は、対応する入力インタフェースからの有効データを第１ＦＩＦＯ部に入力し、前記第１ＦＩＦＯ部の読み出し周波数を、前記第１ＦＩＦＯ部の残データ量に基づき制御し、前記第１ＦＩＦＯ部から読み出した有効データに無効データを追加してユーザデータを生成し、前記ユーザデータを前記データユニット生成部に送信する。前記受信装置は、前記伝送路により伝送されたデータユニットを受信し、前記データユニットから管理データを除去し無効データと有効データとを含むユーザデータを抽出する、データユニット解除部と、前記データユニット解除部から送信されたデータを受信し、異なる出力インタフェースにデータを出力する複数のレート推定部と、を含む。前記複数のレート推定部の各レート推定部は、前記データユニット解除部からのユーザデータから有効データを選択し、前記選択された有効データを第２ＦＩＦＯ部に入力し、前記第２ＦＩＦＯ部の読み出し周波数を、前記第２ＦＩＦＯ部の残データ量に基づき制御し、前記第２ＦＩＦＯ部への前記有効データの書き込みにおけるライトサイクル及び前記第２ＦＩＦＯ部のデータ残量のいずれかに基づいて、前記送信装置における対応入力インタフェースの伝送データレートを推定する。

本願発明の代表的な実施例によれば、異なるプロトコルが混在するネットワークにおいてマルチレートに対応したデータの多重化／分離化を実現できる。

実施例１におけるデータ伝送システムの構成一例を模式的に示すブロック図である。 実施例１に係る送信装置において、レート検出部の構成例を示すブロック図である。 実施例１に係る送信装置において、仮想レーン化部の構成例を示すブロック図である。 実施例１に係る受信装置において、物理リンク化部の構成例を示すブロック図である。 実施例１に係る受信装置において、レート再生部の構成例を示すブロック図である。 実施例１に係る受信装置において、レート再生部が読み出し周波数を変更する処理を示すフローチャートである。 実施例１に係る受信装置において、ＦＩＦＯ残データ量と読み出し周波数の変更範囲例を示す図である。 実施例１に係る受信装置において、レート再生部が伝送データレートを再生する処理を示すフローチャートである。 実施例１に係る受信装置において、ＦＩＦＯ部のライトサイクルと伝送データレートの関係の例を示す図である。 実施例２に係る受信装置において、レート再生部が読み出し周波数を変更する処理を示すフローチャートである。 実施例２に係る受信装置において、ＦＩＦＯのオーバーフロー／アンダーフロー検出間隔と読み出し周波数の変更範囲例を示す図である。 実施例２に係る受信装置において、レート再生部が伝送データレートを推定する処理を示すフローチャートである。

以下の実施の形態においては、便宜上その必要があるときは、複数の実施例またはセクションに分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の説明において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の説明において、構成要素の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するものを含む。このことは、上記数値および範囲についても同様である。

各構成・機能・処理部等は、それらの一部又は全部を、例えば集積回路で設計する等によりハードウェアで実現してもよい。また、各構成、機能等は、プロセッサがそれぞれの機能を実現するプログラムを解釈し、実効することによりソフトウェアで実現してもよい。以下、本発明の実施例を図面に基づいて詳細に説明する。なお、実施例を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

［全体構成］

図１は、本実施例における、データ伝送システム（通信システム）の構成例を模式的に示す。データ伝送システムは、送信装置１と受信装置２とを含む。Ｌ本（Ｌは１以上の整数）の伝送レーンからなる伝送路が送信装置１と受信装置２を接続し、送信装置１からの信号は、当該伝送路を介して受信装置２に伝送される。以下の説明において、１本の伝送レーン、１本の入力レーン及び１本の送信レーンは、それぞれ、シリアルデータを伝送する物理伝送線である。送信装置１及び受信装置２は、それぞれ、データ伝送装置である。

送信装置１は、ｎ個（ｎは２以上の整数）の入力インタフェース（ＩＦ）からの入力信号を多重化し、伝送路（Ｌ本の伝送レーン）を介して、受信装置２に送信する。受信装置２は、送信装置１から受信した多重化信号を分離し、ｎ個の出力ＩＦに出力する。

図１において、送信装置１は、ｎ個のレート検出部１０−１〜１０−ｎ、仮想レーン化部２０、マルチプレクサ（Ｍｕｘ）３０、符号化部４０を含む。受信装置２は、復号化部５０、デマルチプレクサ（Ｄｅｍｕｘ）６０、物理リンク化部７０、ｎ個のレート再生部８０−１から８０−ｎを含む。
［送信装置の全体構成］

送信装置１は、ｎ個の入力ＩＦからの入力データ（データフレーム）を受信する。入力データは、受信装置２に送信すべきデータ（データフレーム）である。ｎ個のＩＦの入力レーン数は同一でもよいし、全てのＩＦの入力レーン数が異なっていてもよい。一部のＩＦの入力レーン数のみが異なっていてもよい。

図１の例において、ＩＦ１は、ａ０本（ａ０は１以上の整数）の入力レーンＴｘＰ１＿１〜ＴｘＰ１＿ａ０を有し、ＩＦｎは、ｘ０本（ｘ０は１以上の整数）の入力レーンＴｘＰｎ＿１〜ＴｘＰｎ＿ｘ０を有する。

ｎ個のＩＦ１〜ＩＦｎから入力されるデータ信号は、ＩＦ間で互いに異なる周波数の信号でもよいし、全てのＩＦの信号が同じ周波数の信号でもよい。一部のＩＦのみが、他のＩＦと異なる周波数を有してもよい。

異なる周波数の信号は、例えば、異なる周波数誤差を有するクロック信号により生成されたデジタル信号、異なるジッタ特性を有するクロック信号により生成されたデジタル信号、異なるビットレートのデジタル信号、異なるプロトコルのデジタル信号などを含む。

ｎ個のＩＦ１〜ＩＦｎからのデータ信号は、それぞれ対応するレート検出部１０−１〜１０−ｎに入力する。レート検出部１０−１〜１０−ｎは、同期して、データ信号を仮想レーン化部２０に出力する。後述するように、レート検出部１０−１〜１０−ｎは、ＩＦ１〜ＩＦｎから受信した有効データ（有効ビット）に加え、無効データ（無効ビット）を仮想レーン化部２０に送信する。無効データは、入力ＩＦからの有効データと異なり、レート検出部１０−１〜１０−ｎで追加されるデータである。以下において、有効データと無効データをユーザデータと呼ぶ。

レート検出部１０−１〜１０−ｎは、それぞれ、対応する複数の伝送レーン（レート検出部の出力レーン）により、仮想レーン化部２０に接続する。レート検出部１０−１〜１０−ｎは、それぞれ、対応する複数の伝送レーンから選択した一部又は全ての伝送レーンにより、同期データ信号を仮想レーン化部２０に送信する。以下において、レート検出部１０−１〜１０−ｎがデータ伝送に使用するために選択したレーンを使用レーンと呼び、使用されないレーンを不使用レーンと呼ぶ。使用レーンが伝送するデータは、ＩＦからの有効データ及びレート検出部で追加される無効データを含む。

レート検出部１０−１〜１０−ｎと仮想レーン化部２０との間の伝送レーン数は、レート検出部間で同一又は異なる。一部のレート検出部の伝送レーン数のみが、異なっていてもよい。レート検出部１０−１〜１０−ｎのそれぞれの出力レーン数は、入力レーン数よりも多い。図１の例において、レート検出部１０−１は、ａ１本の出力レーンを有し、レート検出部１０−ｎは、ｘ１本の出力レーンを有する。レート検出部１０−１〜１０−ｎ及び仮想レーン化部２０の間の伝送レーンの総数は、ｙ本である。

データユニット生成部である仮想レーン化部２０は、レート検出部１０−１〜１０−ｎから各使用レーンを介して受信したビット列、を含む所定サイズのデータユニットを生成する。仮想レーン化部２０は、各データユニットに、ヘッダやマーカを含む管理データを挿入する。本明細書において、このデータユニット化を仮想レーン化と呼ぶ。以下に説明する例において、仮想レーン化部２０は、１つの使用レーンから受信した所定ビット数のデータブロックを１つのデータフレームに含める。１つのデータブロックが複数使用レーンのデータを含んでもよい。

仮想レーン化部２０は、生成したデータユニットを、マルチプレクサ３０に送信する。仮想レーン化部２０は、ｍ本（ｍは２以上の整数）の伝送レーンを介して、ｍ個のデータユニットを、同期して、マルチプレクサ３０に送信する。本例において、ｍは使用レーン数と一致する。ｍは使用レーン数より多い又は少なくともよい。例えば、仮想レーン化部２０は、１本の使用レーンのユーザデータを複数本の伝送レーンを使用して送信してもよいし、複数本の使用レーンのユーザデータを１本の伝送レーンを使用して送信してもよい。

マルチプレクサ３０は、仮想レーン化部２０から受信したデータユニットを多重化し、Ｌ本（ｍ＞Ｌ）の伝送レーンを介して、符号化部４０に送信する。符号化部４０は受信したデータの符号化処理を行い、Ｌ本の伝送レーンに出力する。なお、符号化部４０による符号化は、規格等で決められた規則に基づく必要はなく、符号化方法は限定されず、公知の技術を符号化部４０に適用することができる。
［受信装置の全体構成］

受信装置２は、Ｌ本の伝送レーンを介して、送信装置１からのデータを受信する。受信データは、復号化部５０に入力される。復号化部５０では、送信装置１の符号化部４０により符号化されたデータを復号化する。なお、符号化と同様、復号化の方法は、特に限定されない。

デマルチプレクサ６０は、復号化部５０から送信されたデータから、ｍ本の伝送レーンにデータユニットを分散して、物理リンク化部７０へ送信する。デマルチプレクサ６０は、送信装置１のマルチプレクサ３０と同じルールに従って、逆の処理を行う。

物理リンク化部７０は、送信装置１の仮想レーン化部２０で生成されたデータユニットに挿入されている管理データに従って、受信したデータユニットから、管理データ以外のユーザデータブロックを取得する。物理リンク化部７０は、各ユーザデータブロックを、ｙ本の伝送レーンを介して、レート再生部８０−１〜８０−ｎにおける対応するレート再生部に送信する。このデータユニットの解除を物理リンク化と呼び、物理リンク化部７０は、データユニット解除部である。具体的には、物理リンク化部７０は、ｙ本の伝送レーンからｍ本の使用レーンを選択し、使用レーンを介してｍ個のユーザデータブロックを同期して送信する。

例えば、各データユニットの管理データは、対応する伝送レーンを示す情報を含む。物理リンク化部７０は、当該情報を参照して、当該ユーザデータブロックを出力する伝送レーン（使用レーン）を決定する。

物理リンク化部７０は、ｙ本の伝送レーンを介して、レート再生部８０−１〜８０−ｎに、同期してデータを送信する。レート再生部８０−１〜８０−ｎは、それぞれ、受信したデータを、出力ＩＦｒ１〜ＩＦｒｎに送信する。

レート再生部８０−１〜８０−ｎは、それぞれ、レート検出部１０−１〜１０−ｎに対応し、レート検出部１０−１〜１０−ｎからのデータを出力ＩＦｒ１〜ＩＦｒｎに送信する。また、ＩＦｒ１〜ＩＦｒｎは、それぞれ、ＩＦ１〜ＩＦｎに対応し、対応するＩＦは同一のプロトコルに従う。例えば、ＩＦ１からのデータは、レート検出部１０−１及びレート再生部８０−１を介して、ＩＦｒ１から出力される。

レート検出部の入力レーン数と対応するレート再生部の出力レーン数とは、一致する。レート検出部の出力レーン数と対応するレート再生部の入力レーン数とは、一致する。レート再生部８０−１〜８０−ｎは、対応する入力ＩＦ１〜ＩＦｎの伝送データレートを推定するレート推定部である。レート検出部における入力レートは、推定された伝送データレートに応じて、レート再生部の出力において再生される。

例えば、レート検出部１０−１の入力レーン数とレート再生部８０−１の出力レーン数は共にａ０であり、レート検出部１０−１の出力レーン数とレート再生部８０−１の入力レーン数は共にａ１である。ＩＦ１における伝送データレートが、ＩＦｒ１において再生される。
［送信装置の詳細構成及び動作］

図２は、本実施例の送信装置１におけるレート検出部１０−１の構成を模式的に示している。他のレート検出部も、同様の構成を有する。ただし、入力レーン数及び出力レーン数は、各レート検出部に依存する。

レート検出部１０−１は、ＩＦ１の伝送データレートを検出する。レート検出部１０−１は、ａ０本の入力レーン（ＴｘＰ１＿１〜ＴｘＰ1＿ａ０）のそれぞれに対応する、レーンレート検出部１００−１〜１００−ａ０を含む。レーンレート検出部１００−１〜１００−ａ０には、それぞれ、シリアルデータが入力される。

レーンレート検出部１００−１は、シリアル／パラレル（Ｓ／Ｐ）変換部１１０−１、ＦＩＦＯ（Ｆｉｒｓｔ ｉｎ Ｆｉｒｓｔ ｏｕｔ）部１２０−１、アドレス管理部１３０−１、速度測定部１４０−１、レーン幅変換部１５０−１を含む。他のレーンレート検出部も同様の構成を有する。例えば、レーンレート検出部１００−ａ０は、シリアル／パラレル（Ｓ／Ｐ）変換部１１０−ａ０、ＦＩＦＯ部１２０−ａ０、アドレス管理部１３０−ａ０、速度測定部１４０−ａ０、レーン幅変換部１５０−ａ０を含む。

シリアル／パラレル変換部１１０−１は、入力レーンＴｘＰ１＿１からのシリアルデータをパラレルデータに変換し、ＦＩＦＯ部１２０−１へ出力する。例えば、シリアル／パラレル変換部１１０−１は、入力された３２のシリアルビットから、３２パラレルビットを生成し、出力する。

ＦＩＦＯ部１２０−１は、ＦＩＦＯ内コントローラとＦＩＦＯメモリを含む。ＦＩＦＯ内コントローラ（ＦＩＦＯ部１２０−１）は、書き込み基準クロックに同期して、シリアル／パラレル変換部１１０−１からのパラレルデータをＦＩＦＯメモリに書き込む（格納する）。

ＦＩＦＯ内コントローラは、読み出し基準クロックに同期して、ＦＩＦＯメモリからデータを読み出し、レーン幅変換部１５０−１に出力する。本例において、ＦＩＦＯ内コントローラは、ＦＩＦＯメモリに格納されているパラレルデータを、パラレル／パラレル変換して、出力する。例えば、ＦＩＦＯ内コントローラは、ＦＩＦＯメモリに格納されている２つの３２パラレルビットから６４ビットパラレルビットを生成し、出力する。

ＦＩＦＯ内コントローラは、ＦＩＦＯメモリからデータを読みだす時に、ＦＩＦＯメモリの残データ量をチェックする。ＦＩＦＯメモリが格納するユーザデータの残データ量が、所定の低閾値以下（０でもよい）である場合、ＦＩＦＯ内コントローラは、ＦＩＦＯメモリがアンダーフロー状態であることを、アドレス管理部１３０−１へ通知する。

一方、ＦＩＦＯメモリが格納するユーザデータの残データ量が、上記低閾値より大きい所定の高閾値以上である場合、ＦＩＦＯ内コントローラは、ＦＩＦＯメモリがオーバーフロー状態であることをアドレス管理部１３０−１へ通知する。

アドレス管理部１３０−１は、上記異常状態の通知を保存する。アドレス管理部１３０−１は、管理者からの要求に応じて又は自発的に、上記異常状態を管理者に通知してもよい。

ＦＩＦＯ内コントローラは、さらに、ＦＩＦＯメモリの残データ量に基づいて、ＦＩＦＯメモリからの読み出しサイクル（読み出し周波数）を制御する。これにより、迅速かつ適切に読み出し周波数を制御できる。本例において、ＦＩＦＯメモリへの書き込みサイクル（書き込み周波数）は一定である。また、ＩＦ１における全てのレーンレート検出部１００−１〜１００−ａ０のＦＩＦＯメモリ書き込みサイクルは、同一である。

ＦＩＦＯ内コントローラは、ＦＩＦＯメモリからデータを読み出す時に、ＦＩＦＯメモリの残データ量をチェックする。残データ量が所定の中心範囲内にある場合、ＦＩＦＯ内コントローラは、現在の読み出しサイクル（例えば６読み出し基準クロックサイクル）で、ＦＩＦＯメモリからデータを読み出し、出力する。中心範囲内は、ＦＩＦＯメモリ容量の中心値を含み、所定の第１閾値と、第１閾値より大きい所定の第２閾値の間の範囲である。

残データ量が第１閾値より少ない場合、ＦＩＦＯ内コントローラは、ＦＩＦＯからの読み出しサイクルを、現在の値よりも長くする（読み出し周波数を低くする）。例えば、ＦＩＦＯ内コントローラは、８読み出し基準クロックサイクルに１回、ＦＩＦＯメモリからデータを読み出し、出力する。

残データ量が第２閾値より多い場合、ＦＩＦＯ内コントローラは、ＦＩＦＯからの読み出しサイクルを、現在の値よりも短くする（読み出し周波数を高く）。例えば、ＦＩＦＯ内コントローラは、４読み出し基準クロックサイクルに１回、ＦＩＦＯメモリからデータを読み出し、出力する。

ＦＩＦＯ内コントローラは、上述のように、ＦＩＦＯメモリの残データ量に応じて、読み出しサイクルを調整する。ＦＩＦＯ内コントローラは、より多くの閾値を使用して、データ残量のメモリ中心値からの差分の増加に応じて、サイクルの変化量を大きくしてもよい。

読み出しサイクルの制御は、アドレス管理部１３０−１が行ってもよい。いずれの構成においても、アドレス管理部１３０−１とＦＩＦＯ内コントローラとは、ＦＩＦＯ部１２０−１のコントローラを構成する。

アドレス管理部１３０−１は、ＦＩＦＯ部１２０−１における現在の残データ量とＦＩＦＯメモリからの読み出しサイクルの現在の値をＦＩＦＯ内コントローラから取得し、管理する。アドレス管理部１３０−１は、残データ量が所定の中心範囲にある場合、当該残データ量のときの読み出しサイクルの値を、速度測定部１４０―１へ通知する。

速度測定部１４０―１は、取得した読み出しサイクルの値（１サイクルに含まれる読み出し基準クロックサイクル数）に応じて、ＩＦ１の速度（伝送データレートと同義）を判定する。速度測定部１４０―１は、読み出しサイクルの値と速度とを対応づける情報を予め有している。

例えば、速度測定部１４０―１は、取得した読み出しサイクルの値に基づき、ＩＦ１の速度が高速、中速、低速のいずれであるか判定する。中心範囲にあるＦＩＦＯ部１２０−１の読み出し周波数（読み出しサイクル）は、ＩＦ１の伝送データレートを反映しており、この値からＩＦ１の伝送データレートを検出することができる。

速度測定部１４０―１は、判定した速度に応じて、レーン幅変換部１５０−１からのデータの伝送に使用するレーンの数（使用レーン数）を決定する。例えば、速度測定部１４０―１は、速度が中速であれば使用レーン数を２と決定し、速度が低速であれば使用レーン数を１と決定し、速度が高速であれば使用レーン数を３と決定する。速度測定部１４０―１は、決定した使用レーン数をレーン幅変換部１５０−１に通知する。

このように、変化するＦＩＦＯの動作サイクルとＦＩＦＯメモリの残データ量を参照することで、ＩＦの速度（伝送データレート）を測定（推定）することができる。また、速度に応じて使用レーン数を決定することで、生成される無効データを低減できる。なお、使用レーン数は一定でもよい。

レーン幅変換部１５０−１は、ＦＩＦＯ部１２０−１からのデータを、所定のサイクルでチェックする。レーン幅変換部１５０−１は、例えば、ＦＩＦＯ部１２０−１の読み出し基準クロックサイクルで、ＦＩＦＯ部１２０−１からのデータの有無をチェックする。ＦＩＦＯ部１２０−１からデータが出力されている場合、レーン幅変換部１５０−１は、ＦＩＦＯ部１２０−１からのデータを受信し、取り込む。一定の読み出し基準クロックに従ってＦＩＦＯ部１２０−１の読み出し周波数を制御することで、レーン幅変換部１５０−１の入力周波数を一定にすることができる。

ＦＩＦＯ部１２０−１からデータが出力されていない場合、レーン幅変換部１５０−１は、無効データを生成する。上述のように、ＦＩＦＯ部１２０−１から送信されたデータは、ＩＦ１からの有効データである。例えば、上述のようにレーン幅変換部１５０−１が６４ビットパラレルデータをＦＩＦＯ部１２０−１から受信する場合、レーン幅変換部１５０−１は、６４ビットの無効データを生成する。

レート検出部１０−１〜１０−ｎはビット列を処理し、その処理は、入力ＩＦ１〜ＩＦｎのプロトコルにおけるデータフレームの構成に依存しない。また、レート検出部１０−１〜１０−ｎは、有効データに対して無効データを追加することで、入力ＩＦ１〜ＩＦｎのプロトコルにおける伝送データレートの相違を吸収する。レート検出部１０−１〜１０−ｎは、無効データを追加することで、有効データを、同一の伝送データレートの伝送路を介して、仮想レーン化部２０に送信することができる。

レーン幅変換部１５０−１は、受信した有効データ及び生成した無効データから、データ取得（有効データの受信及び無効データの生成）の時系列において、データブロックを生成する。１つのデータブロックは、有効データビット又は無効データビットのみからなる。無効データブロックは、規定のビットパターンを有する。

レーン幅変換部１５０−１は、所定のサイクルで、使用レーンのそれぞれに、データブロック（シリアルビット列）を出力する。例えば、データブロックのサイズは６４ビットであり、各使用レーンは、６４ビットブロックをシリアル伝送する。他の例において、データブロックのサイズは、ＦＩＦＯ部１２０−１のパラレルデータのサイズの整数倍又は整数分の１でもよい。

本例において、全てのレーン幅変換部１５０−１〜１５０−ａ０の出力及び入力（無効データの生成を含む）のサイクルは同一（周波数が同一で同期）である。つまり、レーン幅変換部１５０−１〜１５０−ａ０のＦＩＦＯ部からのデータ出力チェックのタイミングと、仮想レーン化部２０へのデータ出力のタイミングは一致する。これは、他のレート検出部１０−２〜１０−ｎにおけるレーン幅変換部について同様である。また、全てのレート検出部１０−１〜１０−ｎのレーン幅変換部の出力及び入力（無効データの生成を含む）のサイクルは同一である。

レーンレート検出部１００−１〜１００−ａ０は、それぞれ、独自にＦＩＦＯ部１２０−１〜１２０−ａ０を制御するが、結果的に、全レーンレート検出部１００−１〜１００−ａ１のＦＩＦＯ部１２０−１〜１２０−ａ０が同様に動作する。上記例は、各レーンレート検出部が独自にＦＩＦＯ部及びレーン幅変換部を制御するが、１つのアドレス管理部及び１つの速度測定部が、１つのＦＩＦＯ部からのデータを参照して、全てのレーンレート検出部の動作を、同様に（同一制御データで）制御してもよい。

図３は、仮想レーン化部２０の構成例を模式的に示すブロック図である。図３に示す仮想レーン化部２０は、セレクタ２００、ユニット化部２５０−１〜２５０−ｍを含む。図３は、使用レーンに対応するユニット化部２５０−１〜２５０−ｍのみを示しており、その中で、ユニット化部２５０−１及び２５０−ｍのみを具体的に示している。

ユニット化部２５０−１は、ヘッダ付与部２１０−１、スクランブラ部２２０−１、マーカ挿入部２３０−１を含む。他のユニット化部も同様の構成を有する。例えば、ユニット化部２５０−ｍは、ヘッダ付与部２１０−ｍ、スクランブラ部２２０―ｍ、マーカ挿入部２３０−ｍを含む。

セレクタ２００は、レート検出部１０−１〜１０−ｎからの伝送レーンから、使用レーンを選択して、使用レーンから受信したデータブロックを、それぞれ、ユニット化部２５０−１〜２５０−ｍに転送する。上述のように、使用レーン数はｍである。

ユニット化部２５０−１〜２５０−ｍは、予め決められている方法により、受信したデータを含むデータユニットを生成する。ユニット化部２５０−１〜２５０−ｍは、マルチプレクサ３０へ、生成したデータユニットを出力する。仮想レーン化部２０により、Ｌ本の伝送レーンからなる伝送路でのデータ伝送に適したデータユニットを生成できる。

本例において、１つのデータユニットは、レーン幅変換部からの１以上のデータブロックを含む。以下において、１つのデータユニットは、１つのデータブロック（上記例において６４ビットデータブロック）と管理データとからなる。

１つのデータユニットが、上記データブロックよりも小さいサイズのユーザデータのみを含んでもよいし、異なる使用レーンからのデータブロックを含んでもよい。データユニットに含まれる管理情報は、収容しているデータブロックのレーンを示す情報を含む。使用するユニット化部の数は、使用レーン数と一致していなくてよい。

ヘッダ付与部２１０−１は、データユニットの始まりを検出するヘッダを付与する。スクランブラ部２２０−１は、ＤＣバランスやランレングスを保証するスクランブル処理を、ユーザデータブロックに対して行う。マーカ挿入部２３０−１は、Ｅｔｈｅｒｎｅｔなどで使用するマーカを挿入する。ヘッダ及びマーかは、データユニットの管理データである。他のユニット化部も同様の処理を行う。

本例は、入力ＩＦのプロトコルや伝送データレートに関係なく、仮想レーン化部２０の処理を決めることができ、仮想レーン化部２０は、異なるデータレートの送信データに対して同一の処理を行うことができる。なお、データユニットの生成方法は規格等で決められたものである必要はなく、特に限定されない。
［受信装置の詳細構成及び動作］

以下において、受信装置２の構成及び動作を説明する。図４は、受信装置２の物理リンク化部７０の構成例を模式的に示すブロック図である。図４に示す物理リンク化部７０は、ヘッダ同期部７００−１〜７００−ｍ、マーカ同期部７１０−１〜７１０−ｍ、レーンデスキュー＆レーンリオーダ部７２０、デスクランブラ部７３０−１〜７３０−ｍ、セレクタ７４０を含む。

物理リンク化部７０は、ｍ本の伝送レーンを介して、デマルチプレクサ６０から、データユニットを受信する。上述のように、ｍは送信装置１における使用レーン数であり、可変数である。物理リンク化部７０は、送信装置１の仮想レーン化部２０にて生成されたデータユニットから、ユーザデータを取得する。

具体的には、ヘッダ同期部７００−１〜７００−ｍは、データユニットに含まれるヘッダを検出し、ヘッダの同期をとり、マーカ同期部７１０−１〜７１０−ｍに、データユニットを出力する。マーカ同期部７１０−１〜７１０−ｍは、データユニットに含まれマーカを検出し、マーカの同期をとり、レーンデスキュー＆レーンリオーダ部７２０にデータユニットを出力する。

レーンデスキュー＆レーンリオーダ部７２０は、同期したマーカを用いたレーン間のスキュー（遅延）を補正し、遅延差をなくす。さらに、レーンデスキュー＆レーンリオーダ部７２０は、ヘッダ又はマーカを参照し、各データユニットの伝送レーンを決定する。上述のように、ヘッダ又はマーカは、当該データユニットのデータブロックの伝送レーン（レーン幅変換部からの使用レーン）を示す情報を含む。

レーンデスキュー＆レーンリオーダ部７２０は、データユニットからデータブロック（ユーザデータ）を抽出し、それらデータブロックの使用レーンが対応するデスクランブラ部７３０−１〜７３０−ｍに出力する。デスクランブラ部７３０−１〜７３０−ｍからのデータは、それぞれ、物理リンク化部７０からの対応付けられた出力レーンから出力される。

デスクランブラ部７３０−１〜７３０−ｍは、送信装置１でスクランブル処理されたデータブロックを復元し、セレクタ７４０へ出力する。セレクタ７４０は、全ての入力レーンから、データが出力されているｍ本の入力レーン（デスクランブラ部７３０−１〜７３０−ｍからのデータ）を選択し、ｍ本の入力レーンに対応するそれぞれの出力レーンから、受信したデータブロックを出力する。なお、他の機能ブロック、例えば、セレクタ７４０がデータブロックの出力レーンを決定し、データユニットから管理データを除去してもよい。

図５は、受信装置２のレート再生部８０−１の構成例を模式的に示すブロック図である。他のレート再生部も同様の構成を有する。図５に示すレート再生部８０−１は、レーンレート再生部８６０−１〜８６０−ａ０及びＰＬＬ制御部８５０を含む。

レーンレート再生部８６０−１は、レーン幅変換部８００−１、ＦＩＦＯ部８１０−１、アドレス管理部８２０−１、ビット幅変換部８３０−１、パラレル／シリアル（Ｐ／Ｓ）変換部８４０−１を含む。ビット幅変換部８３０−１により、レーンレート再生部８６０−１は、様々な構成（例えばＦＩＦＯ部の様々なビット幅）のレーンレート検出部からの信号を処理することができる。例えば、レーンレート再生部のＦＩＦＯ部の入力ビット幅及び出力ビット幅が、レーンレート検出部のＦＩＦＯ部の出力ビット幅及び入力ビット幅と一致する場合、ビット幅変換部８３０−１は省略されることもある。

他のレーンレート再生部も同様の構成を有する。例えば、レーンレート再生部８６０−ａ０は、レーン幅変換部８００−ａ０、ＦＩＦＯ部８１０−ａ０、アドレス管理部８２０−ａ０、ビット幅変換部８３０−ａ０、パラレル／シリアル（Ｐ／Ｓ）変換部８４０−ａ０を含む。

レート再生部８０−１〜８０−ｎは、ｙ本の伝送レーンのうち、接続されている対応伝送レーンを介して、データブロックを受信する。例えば、レート再生部８０−１の対応レーンの数はａ１本であり、レート再生部８０−ｎの対応レーンの数はｘ１本である。さらに、レート再生部８０−１〜８０−ｎは、対応する伝送レーンの内、使用レーンのみから
データ（データブロック）を受信する。

以下において、レート再生部８０−１の動作を説明する。他のレート再生部の動作も同様である。レーン幅変換部８００−１は、物理リンク化部７０から、対応する伝送レーンを解して、データ受信する。上述のように、ａ１本の伝送レーンの内、送信装置１で選択された使用レーンに対応するレーンから、それぞれ、データブロックを受信する。

レーン幅変換部８００−１は、受信したデータブロックから、有効データブロックを選択し、有効データブロックを時系列で並べる。無効データブロックは固有のパターンを有しており、レーン幅変換部８００−１は、データブロックのパターンを参照して、有効データを選択することができる。

また、データブロックの時系列と入力伝送レーンとの関係（規則）は予め定められており、送信装置１におけるレーン幅変換部１５０−１と受信装置２のレーン幅変換部８００−１とは、その規則を共有している。

レーン幅変換部８００−１は、有効データを、その時系列に従って、ＦＩＦＯ部８１０−１に出力する。レーン幅変換部８００−１とＦＩＦＯ部８１０−１との間の伝送レーン数は、例えば、６４本である。これは、送信装置１におけるＦＩＦＯ部とレーン幅変換部との間の伝送レーン数に一致する。これらは異なる値であってもよい。

ＦＩＦＯ部８１０−１は、書き込み基準クロックに同期して、レーン幅変換部８００−１からデータを受信する。以下の説明する例において、書き込みサイクルは、一定である。また、全てのレーンレート再生部８６０−１〜８６０−ａ０で書き込み基準クロックは共通であり、書き込みサイクルは同一である。一例において、全てのレート再生部８０−１〜８０−ｎにおいて、ＦＩＦＯ部の書き込み基準クロックは共通であり、書き込みサイクルは同一である。

ＦＩＦＯ部８１０−１では、レーン幅変換部８００−１より受信したデータを、ＦＩＦＯメモリに格納する。ＦＩＦＯ内コントローラは、ＦＩＦＯメモリに格納されているデータを、ＰＬＬ制御部８５０で生成されたクロック信号に同期して読み出し、ビット幅変換部８３０−１に送信する。本例において、ＦＩＦＯ部８１０−１の入力パラレルビット数と出力パラレルビット数は同一である。これらは異なっていてもよい。

ＦＩＦＯ内コントローラは、ＦＩＦＯメモリからデータを読みだす時に、ＦＩＦＯメモリの残データ量をチェックし、アドレス管理部８２０−１へ通知する。

アドレス管理部８２０−１は、ＦＩＦＯメモリの残データ量に基づいて、ＦＩＦＯ部８１０−１の読み出し周波数を制御する。読み出しサイクルに含まれるクロック信号サイクル数は一定であり、アドレス管理部８２０−１は、ＰＬＬ制御部８５０からのクロック信号の周波数を制御することで、読み出し周波数を制御する。この点は、後述する。

アドレス管理部８２０−１は、ＰＬＬ制御部８５０へ指示して、クロック信号周波数を変更する。ＰＬＬ制御部８５０は、アドレス管理部８２０−１から受信した情報に従って、読み出し周波数を決めるクロック信号を生成し、ＦＩＦＯ部８１０−１に供給する。ＰＬＬ制御部８５０は、レーンレート再生部８６０−１〜８６０−ａ０のそれぞれに、独自のクロック信号（読み出し周波数信号）を送信するが、結果的に、それらクロック信号の周波数は一致する。

また、アドレス管理部８２０−１は、ＦＩＦＯ部８１０−１へのライトサイクルに基づき、ビット幅変換部８３０−１における出力ビット幅を決定し、ビット幅変換部８３０−１へ通知する。この点は後述する。

ビット幅変換部８３０−１は、指定されたビット幅に入力データのビット幅を変換し、パラレル／シリアル変換部８４０−１に送信する。パラレル／シリアル変換部８４０−１は、受信したパラレルデータをシリアルデータに変換し、出力レーンＲｘＰ１＿１に出力する。

次に、図６及び図７を用いて、ＦＩＦＯ部からの読み出し周波数の制御方法、具体的には、ＦＩＦＯ部からの読み出しにおけるクロック周波数の制御方法を説明する。図６は、レーンレート再生部８６０−１の読み出し周波数制御のフローチャートである。他のレーンレート再生部８６０−１も同様のフローチャートに沿って動作する。

図７は、読み出し周波数の制御において基準となる、ＦＩＦＯ残データ量とクロック周波数調整量との関係を示す。図７において。閾値Ｔ１〜Ｔ６は、ＦＩＦＯメモリの残データ量の閾値である。Ｔ１＜Ｔ３＜Ｔ５＜Ｔ６＜Ｔ４＜Ｔ２の関係がある。各閾値は、いずれか１つの範囲に含まれる。閾値Ｔ１よりも小さい範囲を、アンダーフロー（ＵＦ）範囲と呼び、閾値Ｔ２よりも大きい範囲を、オーバーフロー（ＯＦ）範囲と呼ぶ。

閾値Ｔ１〜Ｔ３の間の範囲を、アンダーフロー側の粗調整範囲と呼ぶ。閾値Ｔ３〜Ｔ５の間の範囲を、アンダーフロー側の微調整範囲と呼ぶ。中心値を含む閾値Ｔ５〜Ｔ６の間の範囲を、無調整範囲と呼ぶ。閾値Ｔ６〜Ｔ４の間の範囲を、オーバーフロー側の微調整範囲と呼ぶ。閾値Ｔ４〜Ｔ２の間の範囲を、オーバーフロー側の粗調整範囲と呼ぶ。

残データ量が、アンダーフロー範囲に含まれる場合、アドレス管理部８２０−１は、クロック周波数を変更せず、ＦＩＦＯ部８１０−１からの読み出しを停止する。残データ量が、アンダーフロー側粗調整範囲に含まれる場合、アドレス管理部８２０−１は、予め定められている量だけ、クロック周波数を低くする。

残データ量がアンダーフロー側微調整範囲に含まれる場合、アドレス管理部８２０−１は、予め定められている量だけ、クロック周波数を低くする。この変更量は、アンダーフロー側粗調整範囲の変更量よりも少ない。これにより、残データ量の基準値からの乖離量に応じて、適切にクロック周波数（読み出し周波数）を制御し、より早く無調整範囲に含めることができる。

残データ量が無調整範囲に含まれる場合、アドレス管理部８２０−１は、クロック周波数を変更することなく、現在の周波数を維持する。残データ量がオーバーフロー側微調整範囲に含まれる場合、アドレス管理部８２０−１は、予め定められている量だけ、クロック周波数を高くする。

残データ量が、オーバーフロー側粗調整範囲に含まれる場合、アドレス管理部８２０−１は、予め定められている量だけ、クロック周波数を高くする。この変更量は、オーバーフロー側微調整範囲の変更量よりも多い。残データ量が、オーバーフロー範囲に含まれる場合、アドレス管理部８２０−１は、クロック周波数を変更せず、ＦＩＦＯ部８１０−１への書き込みを停止する。

図６を参照して、アドレス管理部８２０−１によるＦＩＦＯ制御を説明する。ＦＩＦＯ部８１０−１及びアドレス管理部８２０−１は、ＦＩＦＯ部の読み出し周波数で、図６のフローチャートの処理を繰り返す。

アドレス管理部８２０−１は、ＦＩＦＯ部８１０−１からの読み出し時（読み出し停止中は読み出すべき時）に、現在のＦＩＦＯメモリの残データ量を示す値を、ＦＩＦＯ部８１０−１から取得する（Ｓ１０１）。アドレス管理部８２０−１は、残データ量が、図７を示した範囲の内のいずれの範囲に含まれるか判定する。

残データ量が、アンダーフロー範囲（＜Ｔ１）又はオーバーフロー範囲（＞Ｔ２）に含まれる場合（Ｓ１０２：ＹＥＳ）、アドレス管理部８２０−１は、ＦＩＦＯ部８１０−１に、読み出し又は書き込みの停止を指示する（Ｓ１０３）。アドレス管理部８２０−１は、クロック周波数を変更せず維持する（Ｓ１０４）。

残データ量が、アンダーフロー範囲又はオーバーフロー範囲に含まれない場合（Ｓ１０２：ＮＯ）、アドレス管理部８２０−１は、ＦＩＦＯ部８１０−１の読み出し又は書き込みが停止中であるか判定する（Ｓ１１５）。ＦＩＦＯ部８１０−１の読み出し又は書き込みを開始する（Ｓ１１６）。

残データ量が、アンダーフロー側粗調整範囲（Ｔ１〜Ｔ３）又はオーバーフロー側粗調整範囲（Ｔ４〜Ｔ２）に含まれる場合（Ｓ１０２：ＮＯ、Ｓ１０５：ＹＥＳ）、アドレス管理部８２０−１は、クロック周波数を大きく低下又は増加させる（Ｓ１０６）。

残データ量が、アンダーフロー側微調整範囲（Ｔ３〜Ｔ５）又はオーバーフロー側微調整範囲（Ｔ６〜Ｔ４）に含まれる場合（Ｓ１０５：ＮＯ、Ｓ１０７：ＹＥＳ）、アドレス管理部８２０−１は、クロック周波数を小さく低下又は増加させる（Ｓ１０８）。残データ量が、無調整範囲（Ｔ５〜Ｔ６）に含まれる場合（Ｓ１０７：ＮＯ）、アドレス管理部８２０−１は、当該クロック周波数がＩＦ１（ＩＦｒ１）に対応した適切なクロック周波数であると判定し、クロック周波数を変更せず維持する（Ｓ１０４）。

残データ量が無調整範囲に含まれる場合、ＦＩＦＯ部８１０−１への有効データの伝送データレートと、ＦＩＦＯ部８１０−１からの伝送データレートがバランスしており、読み出し周波数は、ＩＦ１の伝送データレートを反映した値である。

なお、上記残データ量が含まれる範囲の判定を、ＦＩＦＯ部８１０−１のＦＩＦＯ内コントローラが実行してもよい。アドレス管理部８２０−１は、判定結果をＦＩＦＯ部８１０−１から取得して、ＰＬＬ制御部８５０を制御する。

次に、図８と図９を用いて、レート再生部８０−１による、ＩＦ１の伝送データレート（ＩＦｒ１の伝送データレートと同一）の再生処理（推定処理）を説明する。他のレート再生部も同様の処理を行う。また、以下に説明する処理は、レート再生部８０−１における各レーンレート再生部が行う。各レーンレート再生部による伝送データレート推定値は一致する。以下では、レーンレート再生部８６０−１の処理を説明する。

図８は、レーンレート再生部８６０−１が行う処理の流れを示すフローチャート、図９は、ＦＩＦＯ部８１０−１における、ライトサイクルとＩＦｒ１（ＩＦ１）の伝送データレートとの関係を示す図である。

ライトサイクルは、ＦＩＦＯ部の書き込み基準クロックの周波数、ＦＩＦＯ部への書き込みのビット幅、そしてＦＩＦＯ部に書き込むデータの伝送データレート、で決まる値である。例えば、基準クロック周波数が１７６．５６２５ＭＨｚ、ビット幅が９６ｂｉｔの場合、ライトサイクルは、（（１７６．５６２５×９６＝１６．９５Ｇｂｐｓ）／伝送データレート［Ｇｂｐｓ］）と定義される。

ライトサイクルは、ある伝送データレート［Ｇｂｐｓ］で伝送されているデータをＦＩＦＯ部に書き込む場合に、１回のＦＩＦＯ部への書き込みのために必要となる、基準クロックのサイクル数を示す。ライトサイクル数、ＦＩＦＯ部への書き込み基準クロックの周波数、及びＦＩＦＯ部への書き込みのビット幅から、ＦＩＦＯ部への入力データの伝送データレートが算出される。

例えば、基準クロック周波数が１７６．５６２５ＭＨｚ、ビット幅が９６ｂｉｔ、伝送データレートが１．０６２５Ｇｂｐｓの場合、ライトサイクル数は１５．９５回である。この例において、ＦＩＦＯ部への１００回の書き込みの間の基準クロックサイクル数をカウントすると、１５９５回である。

伝送データレートが高速であれば、ＦＩＦＯ部に１回に書き込むためのビット数を短い時間長で受信することができるため、ライトサイクル数（前回書き込みから今回書き込みまでの基準クロックのサイクル数）は小さくなる。本例は、ＦＩＦＯ部のライトサイクル数をカウントして、有効データつまりＩＦ１の伝送データレートを判定する。これにより、迅速かつ適切に伝送データレートを推定することができる。

本例は、図９に示す情報に従って伝送データレートを判定する。レーンレート再生部８６０−１は、１００回のＦＩＦＯ書き込みにおけるライトサイクル数をカウント（測定）する。レーンレート再生部８６０−１は、カウントしたライトサイクル数と、レート境界値カラムの値を比較し、カウント数がいずれの範囲に含まれるか判定する。

図９の例において、２つの隣接するレート境界値ペアが、それぞれ、範囲を規定する。例えば、クロックカウント数が１３６以上１６３未満の範囲に含まれる場合、レーンレート再生部８６０−１は、伝送データレートは１０．５１８７５であると判定する。クロックカウント数が１６３以上１６７未満の範囲に含まれる場合、レーンレート再生部８６０−１は、伝送データレートは１０．３１２５であると判定する。クロックカウント数が１３６未満又は１７９２以上である場合、レーンレート再生部８６０−１は、状態が異常であると判定する。

図８のフローチャートを参照して、伝送データレートの判定方法を説明する。レーンレート再生部８６０−１は、ＦＩＦＯ部８１０−１への１００回のデータ書き込み毎に、図８のフローチャートの処理を行う。ＦＩＦＯ部８１０−１のＦＩＦＯ内コントローラは、ＦＩＦＯメモリへの所定回数（図９の例において１００回）の書き込み間において書き込み基準クロックのサイクル数をカウントし、カウントした数値をアドレス管理部８２０−１に送信する（Ｓ２０１）。

アドレス管理部８２０−１は、ＦＩＦＯ内コントローラから受信したカウント数と、予め有するレート境界値（図９を参照）を比較して、所定回数のＦＩＦＯ部８１０へのデータ書き込みのライトサイクルが、いずれの範囲に含まれるかを決定する（Ｓ２０２）。

カウント値が、高速又は低速の異常状態を示す範囲に含まれる場合（Ｓ２０３：ＹＥＳ）、アドレス管理部８２０−１は、設定されている伝送データレートを変更することなく（Ｓ２０４）、異常状態の検出の履歴を保存する。アドレス管理部８２０−１は、管理者からの要求又は自発的に管理者に異常状態を通知してもよい。

カウント数が異常状態を示す範囲外である場合（Ｓ２０３：ＮＯ）、アドレス管理部８２０−１は、カウント数が含まれる範囲に対応する伝送データレートを決定する（Ｓ２０５）。図９を参照して説明したように、アドレス管理部８２０−１は、カウント数が含まれる範囲と伝送データレートとを対応付ける情報を予め有している。

アドレス管理部８２０−１は、カウント数が示す伝送データレートが、現在設定されている伝送データレートから変化しているか判定する（Ｓ２０６）。アドレス管理部８２０−１はメモリを含み、当該メモリに過去の測定により設定されている伝送データレートが格納されている。アドレス管理部８２０−１は、メモリ内の伝送データレートの値と、今回測定した伝送データレートの値を比較する。

伝送データレートが変化していない場合（Ｓ２０６：ＮＯ）、アドレス管理部８２０−１は、メモリに格納されている伝送データレートを維持する（Ｓ２０４）。伝送データレートが変化している場合（Ｓ２０６：ＹＥＳ）、アドレス管理部８２０−１は、メモリに格納されている伝送データレートの値を変更する（Ｓ２０７）。

アドレス管理部８２０−１は、新たな伝送データレートの値を、ビット幅変換部８３０−１に通知する（Ｓ２０８）。ビット幅変換部８３０−１は、伝送データレートとビット幅とを関連付ける情報を予め有している。ビット幅変換部８３０−１は、通知された伝送データレートに対応するビット幅に、受信したデータのビット幅を変換する。例えば、より高い伝送データレートに対してより大きいビット幅が対応付けられ、パラレル／シリアル変換部８４０−１からの出力データレートは、入力ビット幅が大きくなると増加する。

ビット幅変換部８３０−１からパラレル／シリアル変換部８４０−１を介して送信されるデータの伝送データレートは、送信装置１におけるＩＦ１からレート検出部１０−１への入力の伝送データレートに一致し、送信装置１における対応する入力ＩＦ１の伝送データレートが再生される。

さらに、アドレス管理部８２０−１は、新たな伝送データレートの値を、ＩＦｒ１のトランシーバに通知する。トランシーバは、伝送レーンＲｘＰ１＿１〜ＲｘＰ１＿ａ０の先に接続されており、通知された伝送データレートでデータを伝送する。

なお、１つのアドレス管理部が１つのＦＩＦＯ部からのデータを参照して、全てのレーンレート再生部のＦＩＦＯ部及びビット幅変換部を制御してもよい。各レーンレート再生部のアドレス管理部が、そのレーンレート再生部のビット幅変換部を制御し、一つのアドレス管理部のみが、トランシーバに推定した伝送データレートを通知してもよい。

本実施例のデータ伝送方法およびデータ伝送装置を用いることで、プロトコルや伝送データレートが異なる複数のインタフェースからの送信データを、多重化・分離化をすることができる。また、本例のデータ伝送装置は単一の回路で実現することができるので、小型かつ低遅延な、マルチレートに対応した大容量データ伝送装置を実現することができる。

上述のように、送信装置は、複数のインタフェースからの送信データを多重化し、管理情報を挿入してデータをユニット化（仮想レーン化）し、高速な伝送路に出力する。受信装置は、高速な伝送路から受信した多重化データを分離し、ＦＩＦＯメモリにデータを格納する。受信装置は、ＦＩＦＯメモリの残データ量に基づいてＦＩＦＯメモリからの読み出し用のクロック信号をＰＬＬ制御部で再生する。各インタフェースの周波数情報を取り出し、当該周波数と同一の周波数を有する。

このように、本実施例の送信装置及び受信装置の内部動作は、伝送するデータの内容とプロトコルに、影響を受けることがない。本実施例は、異なるプロトコルの信号が入力された場合でも処理時間を保証することができ、伝送時間の低遅延化を実現することができる。

実施例２によるデータ伝送システムを、図１０〜図１２を用いて説明する。以下において、実施例１との相違点を主に説明する。まず、図１０及び図１１を参照して、ＦＩＦＯ部からの読み出しにおけるクロック周波数の制御方法を説明する。

図１１は、読み出し周波数の制御において基準となる、ＦＩＦＯメモリのアンダーフロー／オーバーフローの検出間隔とクロック周波数調整量との関係を示す。本例では、ＦＩＦＯ内コントローラが、アンダーフロー／オーバーフローを検出し、それをアドレス管理部１３０に通知する。

ＦＩＦＯ内コントローラは、残データ量が予め定められた第１閾値以下である場合に、アンダーフローが発生していると判定する。また、ＦＩＦＯ内コントローラは、残データ量が第１閾値よりも大きい予め定められた閾値以上である場合にオーバーフローが発生していると判定する。

図１１において。閾値Ｔ１、Ｔ３、Ｔ５は、アンダーフローの検出間隔の閾値であり、閾値Ｔ６、Ｔ４、Ｔ２はオーバーフロー検出間隔の閾値である。Ｔ１＜Ｔ３＜Ｔ５の関係が成立し、Ｔ６＞Ｔ４＞Ｔ２の関係が成立する。各閾値はいずれかの範囲に含まれる。

閾値Ｔ１よりも小さい範囲を、アンダーフロー（ＵＦ）異常範囲と呼び、閾値Ｔ２よりも小さい範囲を、オーバーフロー（ＯＦ）異常範囲と呼ぶ。閾値Ｔ１〜Ｔ３の間の範囲を、アンダーフロー側の粗調整範囲と呼ぶ。閾値Ｔ３〜Ｔ５の間の範囲を、アンダーフロー側の微調整範囲と呼ぶ。閾値Ｔ５より大きい範囲及び閾値Ｔ６より大きい範囲を、無調整範囲と呼ぶ。閾値Ｔ４〜Ｔ６の間の範囲を、オーバーフロー側の微調整範囲と呼ぶ。閾値Ｔ２〜Ｔ４の間の範囲を、オーバーフロー側の粗調整範囲と呼ぶ。

アンダーフローの検出間隔が、アンダーフロー異常範囲に含まれる場合、アドレス管理部８２０−１は、クロック周波数を変更せず、ＦＩＦＯ部８１０−１からの読み出しを停止する。アンダーフローの検出間隔が、アンダーフロー側粗調整範囲に含まれる場合、アドレス管理部８２０−１は、予め定められている量だけ、クロック周波数を低くする。

アンダーフローの検出間隔がアンダーフロー側微調整範囲に含まれる場合、アドレス管理部８２０−１は、予め定められている量だけ、クロック周波数を低くする。この変更量は、アンダーフロー側粗調整範囲の変更量よりも少ない。アンダーフローの検出間隔が無調整範囲に含まれる場合、アドレス管理部８２０−１は、クロック周波数を変更することなく、現在の周波数を維持する。

オーバーフロー検出間隔が無調整範囲に含まれる場合、アドレス管理部８２０−１は、クロック周波数を変更することなく、現在の周波数を維持する。オーバーフロー検出間隔がオーバーフロー側微調整範囲に含まれる場合、アドレス管理部８２０−１は、予め定められている量だけ、クロック周波数を高くする。

オーバーフロー検出間隔が、オーバーフロー側粗調整範囲に含まれる場合、アドレス管理部８２０−１は、予め定められている量だけ、クロック周波数を高くする。この変更量は、オーバーフロー側微調整範囲の変更量よりも多い。オーバーフロー検出間隔が、オーバーフロー異常範囲に含まれる場合、アドレス管理部８２０−１は、クロック周波数を変更せず、ＦＩＦＯ部８１０−１への書き込みを停止する。

図１０は、レーンレート再生部８６０−１の読み出し周波数制御のフローチャートである。他のレーンレート再生部８６０−２〜８６０−ａ０も同様のフローチャートに沿って動作する。図１０を参照して、アドレス管理部８２０−１によるＦＩＦＯ制御処理を説明する。

アドレス管理部８２０−１は、アンダーフロー又はオーバーフローの検出の通知を、ＦＩＦＯ部８１０−１から取得する（Ｓ３０１）。アドレス管理部８２０−１は、アンダーフロー又はオーバーフローの前回の検出からの検出間隔が、図１１を示した範囲の内のいずれの範囲に含まれるか判定する。アンダーフロー及びオーバーフローのそれぞれの検出間隔は、個別に測定される。判定は、検出間隔の移動平均など、複数の検出間隔の値から得られる値を使用してもよい。

検出間隔が、アンダーフロー異常範囲（＜Ｔ１）又はオーバーフロー異常範囲（＜Ｔ２）に含まれる場合（Ｓ３０２：ＹＥＳ）、アドレス管理部８２０−１は、ＦＩＦＯ部８１０−１に、読み出し又は書き込みの停止を指示する（Ｓ３０３）。アドレス管理部８２０−１は、クロック周波数を変更せず維持する（Ｓ３０４）。

検出間隔が、アンダーフロー異常範囲又はオーバーフロー異常範囲に含まれない場合（Ｓ３０２：ＮＯ）、アドレス管理部８２０−１は、ＦＩＦＯ部８１０−１の読み出し又は書き込みが停止中であるか判定する（Ｓ３１５）。ＦＩＦＯ部８１０−１の読み出し又は書き込みを開始する（Ｓ３１６）。

検出間隔が、アンダーフロー側粗調整範囲（Ｔ１〜Ｔ３）又はオーバーフロー側粗調整範囲（Ｔ２〜Ｔ４）に含まれる場合（Ｓ３０２：ＮＯ、Ｓ３０５：ＹＥＳ）、アドレス管理部８２０−１は、クロック周波数を大きく低下又は増加させる（Ｓ３０６）。

検出間隔が、アンダーフロー側微調整範囲（Ｔ３〜Ｔ５）又はオーバーフロー側微調整範囲（Ｔ６〜Ｔ４）に含まれる場合（Ｓ３０５：ＮＯ、Ｓ３０７：ＹＥＳ）、アドレス管理部８２０−１は、クロック周波数を小さく低下又は増加させる（Ｓ３０８）。検出間隔が、無調整範囲（＞Ｔ５又は＞Ｔ６）に含まれる場合（Ｓ３０７：ＮＯ）、アドレス管理部８２０−１は、クロック周波数を変更せず維持する（Ｓ３０４）。

検出間隔が無調整範囲に含まれる場合、ＦＩＦＯ部８１０−１への有効データの伝送データレートと、ＦＩＦＯ部８１０−１からの伝送データレートがバランスしており、読み出し周波数は、ＩＦ１の伝送データレートを反映した値である。

なお、上記検出間隔が含まれる範囲の判定を、ＦＩＦＯ部８１０−１のＦＩＦＯ内コントローラが実行してもよい。アドレス管理部８２０−１は、判定結果をＦＩＦＯ部８１０−１から取得して、ＰＬＬ制御部８５０を制御する。

次に、図１２のフローチャートを参照して、伝送データレートの判定方法を説明する。例えば、レーンレート再生部８６０−１は、図１０、１１を参照して説明したＦＩＦＯ制御を開始する前に、本フローチャートの処理を行う。レーンレート再生部８６０−１は、ＦＩＦＯ部８１０−１におけるアンダーフロー／オーバーフローの検出間隔に基づいて、伝送データレートを判定する。検出間隔の測定方法は、図１０、１１を参照して説明した読み出し周波数の制御と同様である。ＵＦ／ＯＦ検出の閾値は、読み出し周波数の制御と同一でも異なっていてもよい。

アドレス管理部８２０−１は、アンダーフロー又はオーバーフローの検出の通知を、ＦＩＦＯ部８１０−１から取得する（Ｓ４０１）。アドレス管理部８２０−１は、アンダーフロー又はオーバーフローの測定された検出間隔が含まれる範囲を決定する（Ｓ４０２）。アドレス管理部８２０−１は、アンダーフロー及びオーバーフローのそれぞれについて、検出間隔の複数の範囲を定義する閾値を予め有している。

検出間隔が閾値よりも小さく、アンダーフロー異常範囲又はオーバーフロー異常範囲に含まれる場合（Ｓ４０３：ＹＥＳ）、アドレス管理部８２０−１は、設定されている伝送データレートを変更することなく（Ｓ４０４）、異常状態の検出の履歴を保存する。アドレス管理部８２０−１は、管理者からの要求又は自発的に管理者に異常状態を通知してもよい。

検出間隔が異常状態を示す範囲外である場合（Ｓ４０３：ＮＯ）、アドレス管理部８２０−１は、検出間隔が含まれる範囲に対応する伝送データレートを決定する（Ｓ４０５）。アドレス管理部８２０−１は、アンダーフロー及びオーバーフローのそれぞれについて検出間隔が含まれる範囲と伝送データレートとを対応付ける情報を予め有している。この点は、実施例１がライトサイクルを使用して伝送データレートを判定する方法と同様である。

より短いアンダーフロー検出間隔（の範囲）に対してより小さい伝送データレートが対応付けられ、より短いオーバーフロー検出間隔（の範囲）に対してより大きい伝送データレートが対応付けられている。

アドレス管理部８２０−１は、検出間隔が示す伝送データレートが、現在設定されている伝送データレートから変化しているか判定する（Ｓ４０６）。アドレス管理部８２０−１はメモリを含み、当該メモリに過去の測定により設定されている伝送データレートが格納されている。アドレス管理部８２０−１は、メモリ内の伝送データレートの値と、今回測定した伝送データレートの値を比較する。以下のステップＳ４０７〜Ｓ４０９は、実施例１における図８のフローチャートのステップＳ２０７〜Ｓ２０９と同様である。

以上説明した実施例２によるデータ伝送システムによれば、実施例１と同様の効果に加え、ＦＩＦＯ部のオーバーフロー／アンダーフローにより、受信装置のＦＩＦＯ部を制御し、伝送データレートを判定することができる。

なお、レート再生部は、ＦＩＦＯ部の読み出し周波数を実施例１の方法に従って制御し、伝送データレートを実施例２の方法に従って再生してもよい。レート再生部は、読み出し周波数を実施例２の方法に従って制御し、伝送データレートを実施例１の方法に従って再生してもよい。

１ 送信装置、２ 受信装置、１０−１〜１０−ｎ レート検出部、２０ 仮想レーン化部、３０ マルチプレクサ、４０ 符号化部、５０ 復号化部、６０ デマルチプレクサ、７０ 物理リンク化部、８０−１〜８０−ｎ レート再生部、１００−１〜１００−ａ０ レーンレート再生部、１１０−１〜１１０−ａ０ シリアル／パラレル変換部、１２０−１〜１２０−ａ０ ＦＩＦＯ部、１３０−１〜１３０−ａ０ アドレス管理部、１４０−１〜１４０−ａ０ 速度測定部、１５０−１〜１５０−ａ０ レーン幅変換部、２００ セレクタ、２１０−１〜２１０−ｍ ヘッダ付与部、２２０−１〜２２０−ｍ スクランブラ部、２３０−１〜２３０−ｍ マーカ挿入部、２５０−１〜２５０−ｍ ユニット化部、７００−１〜７００−ｍ ブロック同期、７１０−１〜７１０−ｍ マーカ同期部、７２０ レーンデスキュー＆レーンリオーダ部、７３０−１〜７３０−ｍ デスクランブラ部、７４０ セレクタ、８００−１〜８００−ａ０ レーン幅変換部、８１０−１〜８００−ａ０ ＦＩＦＯ部、８２０−１〜８２０−ａ０ アドレス管理部、８３０−１〜８３０−ａ０ ビット幅変換部、８４０−１〜８４０−ａ０ パラレル／シリアル変換部、８５０ ＰＬＬ制御部、８６０−１〜８６０−ａ０ レーンレート再生部

Claims (6)

1. 伝送路を介してデータを伝送する送信装置と受信装置とを含むデータ伝送システムであって、
   前記送信装置は、
   複数の入力インタフェースからそれぞれデータを受信する、複数のレート検出部と、
   前記複数のレート検出部からのユーザデータに管理データを追加してデータユニットを生成し、前記伝送路に送信するデータユニット生成部と、を含み、
   前記複数のレート検出部の各レート検出部は、
   対応する入力インタフェースからの有効データを第１ＦＩＦＯ部に入力し、
   前記第１ＦＩＦＯ部の読み出し周波数を、前記第１ＦＩＦＯ部の残データ量に基づき制御し、
   前記第１ＦＩＦＯ部から読み出した有効データに無効データを追加してユーザデータを生成し、
   前記ユーザデータを前記データユニット生成部に送信し、
   前記受信装置は、
   前記伝送路により伝送されたデータユニットを受信し、前記受信したデータユニットから管理データを除去し無効データと有効データとを含むユーザデータを抽出する、データユニット解除部と、
   前記データユニット解除部から送信されたデータを受信し、異なる出力インタフェースにデータを出力する複数のレート推定部と、を含み、
   前記複数のレート推定部の各レート推定部は、
   前記データユニット解除部からのユーザデータから有効データを選択し、
   前記選択された有効データを第２ＦＩＦＯ部に入力し、
   前記第２ＦＩＦＯ部の読み出し周波数を、前記第２ＦＩＦＯ部の残データ量に基づき制御し、
   前記第２ＦＩＦＯ部のデータ残量からアンダーフロー状態及びオーバーフロー状態を検出し、前記アンダーフロー状態の検出間隔又は前記オーバーフロー状態の検出間隔に予め対応付けられている伝送データレートから、前記送信装置における対応入力インタフェースの伝送データレートを推定する、データ伝送システム。
2. 請求項１に記載のデータ伝送システムであって、
   前記各レート推定部は、前記第２ＦＩＦＯ部からのデータを受信するビット幅変換部及び前記ビット幅変換部からの出力を受信するパラレル／シリアル変換部をさらに含み、前記推定された伝送データレートに基づいて前記ビット幅変換部による変換後のビット幅を制御する、データ伝送システム。
3. 請求項１に記載のデータ伝送システムであって、
   前記各レート推定部は、前記第２ＦＩＦＯ部の残データ量の基準値からの乖離量に応じて、前記第２ＦＩＦＯ部の読み出し周波数の調整量を決定する、データ伝送システム。
4. 請求項１に記載のデータ伝送システムであって、
   前記各レート推定部は、前記第２ＦＩＦＯ部のアンダーフロー状態及びオーバーフロー状態を検出し、前記アンダーフロー状態の検出間隔及び前記オーバーフロー状態の検出間隔に基づいて、前記第２ＦＩＦＯ部の読み出し周波数を制御する、データ伝送システム。
5. 請求項１に記載のデータ伝送システムであって、
   前記各レート検出部は、前記第１ＦＩＦＯ部の読み出し周波数に基づき、前記ユーザデータを前記データユニット生成部に送信する伝送レーン数を決定する、データ伝送システム。
6. 送信装置から伝送路を介して送信されたデータを受信する受信装置であって、
   前記伝送路により伝送されたデータユニットを受信し、前記受信したデータユニットから管理データを除去し無効データと有効データとを含むユーザデータを抽出する、データユニット解除部と、
   前記データユニット解除部から送信されたデータを受信し、異なる出力インタフェースにデータを出力する複数のレート推定部と、を含み、
   前記複数のレート推定部の各レート推定部は、
   前記データユニット解除部からのユーザデータから有効データを選択し、
   前記選択された有効データをＦＩＦＯ部に入力し、
   前記ＦＩＦＯ部の読み出し周波数を、前記ＦＩＦＯ部の残データ量に基づき制御し、
   前記ＦＩＦＯ部のデータ残量からアンダーフロー状態及びオーバーフロー状態を検出し、前記アンダーフロー状態の検出間隔又は前記オーバーフロー状態の検出間隔に予め対応付けられている伝送データレートから、前記送信装置における対応入力インタフェースの伝送データレートを推定する、受信装置。

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