JP3768430B2 - マルチフレームレート同期検出方法及びその装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、マルチフレームレート同期検出方法及びその装置に関し、特に、複数のフレームレートのデータを入力されて同期検出を行うマルチフレームレート同期検出方法及びその装置に関する。
【0002】
【従来の技術】
北米、台湾、香港等で使用されているSONET(Synchronous Optical Network)や、その他の国々で使用されているSDH(Synchronous Digital Hierarchy)等の通信方式では複数のフレームレートが設定されている。
【0003】
SONETについては、図1(A)に示すフレームフォーマットの同期転送モジュールSTS−48(通信速度2.48832Gbps、以下2.4Gbpsと略す)、図1(B)に示すフレームフォーマットの同期転送モジュールSTS−12(通信速度622.08Mbps、以下622Mbpsと略す)、図1(C)に示すフレームフォーマットの同期転送モジュールSTS−3(通信速度155.52Mbps、以下156Mbpsと略す)等のフレームレートが設定されている。
【0004】
STS−48フレームは、9行×144列のSOH(Section OverHead)と9行×4176列のペイロードから構成され、第1行の各48バイトのA1,A2バイトがフレーム同期信号とされている。このうち、A1バイトの最後の2バイト(#47,#48)と、A2バイトの最初の2バイト(#49,#50)が0xF6F62828(0xは16進表示を表す)の固定の同期検出用パターンとされている。
【0005】
STS−12フレームは、9行×36列のSOH(Section OverHead)と9行×1044列のペイロードから構成され、第1行の各12バイトのA1,A2バイトがフレーム同期信号とされている。このうち、A1バイトの最後の2バイト(#11,#12)と、A2バイトの最初の2バイト(#13,#14)が0xF6F62828(0xは16進表示を表す)の固定の同期検出用パターンとされている。
【0006】
STS−3フレームは、9行×9列のSOH(Section OverHead)と9行×261列のペイロードから構成され、第1行の各3バイトのA1,A2バイトがフレーム同期信号とされている。このうち、A1バイトの最後の2バイト(#2,#3)と、A2バイトの最初の2バイト(#4,#5)が0xF6F62828(0xは16進表示を表す)の固定の同期検出用パターンとされている。
【0007】
図2は、従来のフレーム同期検出装置の一例のブロック図を示す。同図中、O/Eモジュール10は、入力される単一フレームレートの光信号を電気信号に変換してシリアルに出力する。このO/Eモジュール10から出力されるフレームデータ(固定レートiMbps)は1:nのシリアル/パラレル変換回路(S/P)12に供給され、nビットパラレル(固定レートi/nMbps×n)の信号に変換されて同期検出回路14に供給される。
【0008】
同期検出回路14は、同期転送モジュールフレームのセクションオーバーヘッドのA1バイト、A2バイトの固定の同期検出用パターン32ビット(0xF6F62828)を格納しており、パラレル入力されるビット列と比較してフレームパターンを検出し、データ列(data)とフレーム検出信号(SEL)を出力する。バレルシフト部16は、フレーム検出信号の入力タイミングに応じてデータ列をシフトして、図1(A)、(B),(C)に示すようなフォーマットのデータ列(data)とフレームパルス(FP)を出力する。
【0009】
【発明が解決しようとする課題】
従来、複数のフレームレートを扱う場合には、予めフレームレート毎に同期検出回路を設けて、入力されるフレームレートによって使用する回路を選択していた。
【0010】
図3は、従来のマルチフレームレート同期検出装置の一例のブロック図を示す。同図中、O/Eモジュール20は、入力される光信号のフレームデータを電気信号に変換してシリアルに出力する。このフレームデータは制御回路21においてシリアル/パラレル変換回路22A,22B,22Cのいずれかに振り分けられる。制御回路21は、制御信号がSTS−48を指示するときフレームデータをシリアル/パラレル変換回路22Aに供給し、STS−12を指示するときフレームデータをシリアル/パラレル変換回路22Bに供給し、STS−3を指示するときフレームデータをシリアル/パラレル変換回路22Cに供給する。
【0011】
シリアル/パラレル変換回路22Aは、周波数2.4GHzのクロックで2.4Gbpsのフレームデータをnビットパラレルのデータに変換して同期検出回路24Aに供給する。シリアル/パラレル変換回路22Bは周波数622MHzのクロックで622Mbpsのフレームデータをnビットパラレルのデータに変換して同期検出回路24Bに供給する。シリアル/パラレル変換回路22Cは周波数156MHzのクロックで156Mbpsのフレームデータをnビットパラレルのデータに変換して同期検出回路24Cに供給する。
【0012】
同期検出回路24A,24B,24Cそれぞれは、同期検出用パターン32ビット(0xF6F62828)を格納しており、パラレル入力されるビット列と比較してフレームパターンを検出し、データ列(data)とフレーム検出信号(SEL)を出力する。
【0013】
このように、従来のマルチフレームレート同期検出装置は、変換速度の異なるシリアル/パラレル変換回路と同期検出回路を各フレームレート毎に搭載しなければならず、回路規模が大きくなるという問題があった。
【0014】
本発明は、上記の点に鑑みなされたものであり、複数のフレームレートの同期検出を単一回路で行うことができ、回路規模が小さくて済むマルチフレームレート同期検出方法及びその装置を提供することを目的とする。
【0015】
【課題を解決するための手段】
請求項1に記載の発明は、受信したシリアルデータを最高フレームレートに合わせてシリアル/パラレル変換し、
前記シリアル/パラレル変換されたパラレルデータの各フレームレートに応じた所定範囲を同期検出用パターンと比較して一致検出を行い、
前記一致検出の周期が前回と同じ場合に同期状態と判定することにより、
複数のフレームレートの同期検出を単一回路で行うことができ、回路規模を小さくすることができる。
【0016】
請求項2に記載の発明は、複数のフレームレートのシリアルデータを受信して同期検出を行うマルチフレームレート同期検出装置であって、
受信したシリアルデータを最高フレームレートに合わせてシリアル/パラレル変換するシリアル/パラレル変換手段と、
前記シリアル/パラレル変換されたパラレルデータの各フレームレートに応じた所定範囲を同期検出用パターンと比較して一致検出を行う一致検出手段と、
前記一致検出の周期が前回と同じ場合に同期状態と判定する同期判定手段を 有することにより、
複数のフレームレートの同期検出を単一回路で行うことができ、回路規模を小さくすることができる。
【0017】
【発明の実施の形態】
図4は、本発明のマルチフレームレート同期検出装置の一実施例のブロック図を示す。同図中、O/Eモジュール30は、光ケーブル31から受信した複数のフレームレートの光信号のフレームデータを電気信号に変換してシリアルに出力する。O/Eモジュール30から出力される任意のビットレート(mMbps)のフレームデータ列は、シリアル/パラレル変換回路32に供給され、最高フレームレートのSTS−48に合わせて周波数2.4GHz(正確には2.48832GHz)のクロックを用いて1:16の比率でパラレル化される。その出力ビットレートは156Mbps(正確には155.52Mbps)である。
【0018】
例えば図1(A)に示すフレームフォーマットのSTS−48フレームは、図5(A)に示す形態でシリアルに伝送される。なお、図5(A)の各セルはバイト単位で示している。これをシリアル/パラレル変換することにより、図5(B)に示す形態となる。但し、ここではSTS−48フレームにおける最初のA1バイトのMSBがシリアル/パラレル変換回路32の出力16チャネルのうち第1チャネルに出力される場合を示している。図5(B)の各セルはビット単位で示しており、左端列では、2バイト分のA1バイト#1,#2が出力される。なお、例えば「#1−1」はバイト#1の第1ビットを表しており、同期検出用パターンの位置を網掛けで示す。
【0019】
上記シリアル/パラレル変換回路32では、入力レートが出力レート(156Mbps)の総和に満たない場合には、因果律を満たすためチャネル方向に延長されて出力される。このため、STS−12フレームのシリアル/パラレル変換後の出力フォーマットは図6に示すようになる。図6の各セルは4ビット単位で示しており、セル内の各ビットの値は同一であり、同期検出用パターンの位置を網掛けで示す。
【0020】
また、STS−3のシリアル/パラレル変換後の出力フォーマットは図7に示すようになる。図7の各セルは2バイト単位で示しており、セル内の各ビットの値は同一であり、同期検出用パターンの位置を網掛けで示す。
【0021】
次に、シリアル/パラレル変換回路32から出力されるデータ列は、図4に示す同期検出回路34に供給される。同期検出回路34は、フレームに含まれているSOHにおけるA1バイトの最後の2バイトと、A2バイトの最初の2バイトが、0xF6F62828の固定の同期検出用パターンと一致するか否かを判定する。
【0022】
この場合、STS−48フレームでは、図8に示すようにシリアル/パラレル変換回路32の出力16チャネルの3クロック分を固定同期検出用パターンと一致するか否か比較する。STS−12フレームでは、シリアル/パラレル変換回路32の出力16チャネルのうち、第1,第5,第9,第13チャネルの9クロック分を固定同期検出用パターンと一致するか否か比較する。STS−3フレームでは、シリアル/パラレル変換回路32の出力16チャネルのうち、第1チャネルの32クロック分を固定同期検出用パターンと一致するか否か比較する。
【0023】
このため、図9に示すように各レートの検索範囲をカバーするレジスタ35を同期検出回路34内に用意しておき、シリアル/パラレル変換回路32から出力される16チャネルのパラレルデータ列を、上記レジスタ35に格納して同期検出を行う。
【0024】
図10は、同期検出回路34が実行する処理の一実施例のフローチャートを示す。なお、この処理の開始時には、同期はずれ状態が設定されている。同図中、ステップS12でパラレルデータをレジスタ35に格納する。次に、ステップS14でSTS−3の検索範囲で同期検出用パターン0xF6F62828と一致するか否かを判別し、また、ステップS16でSTS−12の検索範囲で同期検出用パターン0xF6F62828と一致するか否かを判別し、また、ステップS18でSTS−48の検索範囲で同期検出用パターン0xF6F62828と一致するか否かを判別する。なお、上記ステップS14,S16,S18はどの順番で実行しても良く、例えば並列処理も可能である。
【0025】
ステップS14,S16,S18の全てで不一致の場合にはステップS12に進み、ステップS12〜S18を繰り返す。一方、ステップS14,S16,S18のいずれかで一致の場合にはステップS20に進み、前回の検出と同レートであるか否かを判別する。ここで、同レートとは、前回の一致検出タイミングから今回の一致検出タイミングまでの期間が、前々の一致検出タイミングから前回の一致検出タイミングまでの期間と同じということである。
【0026】
ステップS20で同レートの場合にはステップS22で同期状態に遷移して今回のレートを保持したのちステップS12に進む。一方、同レートでない場合にはステップS24で5回連続で同期状態のレートと異なるか否かを判別し、5回連続で同期状態のレートと異なる場合にはステップS26で同期はずれ状態に遷移して今回のレートを保持したのちステップS12に進み、そうでなければステップS22で同期状態に遷移して今回のレートを保持したのちステップS12に進む。
【0027】
このように、同期検出回路34は外部からのフレームレート情報を与えられることなく、レートを決定することが可能であり、1つのレジスタと1つの比較回路のみで構成でき、回路構成がシンプルになる。
【0028】
各フレームレートの検出パターンは、16ビットパラレルのデータ列を使用することから、STS−3を除き16通り存在する。この16通りのパターンは従来の技術を用いて同時にチェック可能である。
【0029】
図11に、STS−48の検出ケースを示す。図11(A)は位相ずれがない検出ケース0におけるレジスタ35(STS−48の検索範囲のみ)のデータ格納状態を示しており、図11(B)は1ビットの位相ずれがある検出ケース1におけるレジスタ35のデータ格納状態を示している。以下同様にして、図11(C)は15ビットの位相ずれがある検出ケース1におけるレジスタ35のデータ格納状態を示している。
【0030】
同期検出回路34では、上記検出ケースの番号を制御信号SELとして、16チャネルのパラレルデータ列と共に、図4に示すバイトスイッチ36に供給する。図12に、各検出ケースと、制御信号SELの値と、位相合わせに必要なシフトビット数を示す。
【0031】
バイトスイッチ36の動作をSTS−48の場合を例に説明する。同期検出回路34で使用しているレジスタ35(STS−48の検索範囲のみ)の様子を図13に示す。ここでは各フリップフロップFF0〜FF47に1ビット格納する。フリップフロップFF32〜FF47に16チャネルのデータD1〜D16が供給され保持されると同時に、フリップフロップFF32〜FF47の内容がフリップフロップFF16〜FF31にシフトされ、フリップフロップFF16〜FF31の内容がフリップフロップFF0〜FF15にシフトされる。
【0032】
図14は、バイトスイッチ36の一実施例の回路図を示す。バイトスイッチ36は、制御信号のMSB(SEL3)に基づき2入力のいずれかを選択し8ビットシフトを行う23個のセレクタと、制御信号の第3ビット(SEL2)に基づき2入力(8ビットシフト出力)のいずれかを選択し4ビットシフトを行う19個のセレクタと、制御信号の第2ビット(SEL1)に基づき2入力(4ビットシフト出力)のいずれかを選択し2ビットシフトを行う17個のセレクタと、制御信号のLSB(SEL0)に基づき2入力(2ビットシフト出力)のいずれかを選択し1ビットシフトを行う16個のセレクタとより構成されている。
【0033】
この構成により、バイトスイッチ36は、例えば図15(A)に示す検出ケース15の位相ずれを補正して、図15(B)に示すような位相ずれなしの状態として出力する。これと共に、図15(A)に示すバイト#1,#2の16ビットの出力タイミングでハイレベルとなるフレームパルスを生成して出力する。
【0034】
このようにして、本発明では、マルチフレームレートを扱うユニットにおいて、1つのシリアル/パラレル変換回路,同期検出回路の小規模な回路で同期検出を行うことができる。また、この方法を用いることで、あらゆるフォーマット、フレームレートに対応できる同期検出回路を構成できるという拡張性を備えている。
【0035】
なお、上記実施例ではSONETについて説明したが、SDHにおいても同様に適用でき、実施例に限定されるものではない。
【0036】
なお、シリアル/パラレル変換回路32が請求項記載のシリアル/パラレル変換手段に対応し、ステップS14,S16,S18が一致検出手段に対応し、ステップS20が同期判定手段に対応する。
【0037】
【発明の効果】
上述の如く、請求項1,2に記載の発明によれば、複数のフレームレートの同期検出を単一回路で行うことができ、回路規模を小さくすることができる。
【図面の簡単な説明】
【図1】SONETのフレームフォーマットを示す図である。
【図2】従来のフレーム同期検出装置の一例のブロック図である。
【図3】従来のマルチフレームレート同期検出装置の一例のブロック図である。
【図4】本発明のマルチフレームレート同期検出装置の一実施例のブロック図である。
【図5】シリアル/パラレル変換を説明するための図である。
【図6】STS−12フレームのシリアル/パラレル変換後の出力フォーマットを示す図である。
【図7】STS−3フレームのシリアル/パラレル変換後の出力フォーマットを示す図である。
【図8】検索範囲を示す図である。
【図9】レジスタの格納範囲を示す図である。
【図10】同期検出回路が実行する処理の一実施例のフローチャートである。
【図11】STS−48の検出ケースを示す図である。
【図12】各検出ケースと、制御信号SELの値と、位相合わせに必要なシフトビット数を示す図である。
【図13】レジスタの様子を示す図である。
【図14】バイトスイッチの一実施例の回路図である。
【図15】バイトスイッチによる位相補正を説明するための図である。
【符号の説明】
30 O/Eモジュール
31 光ケーブル
32 シリアル/パラレル変換回路
34 同期検出回路
35 レジスタ
36 バイトスイッチ
Claims (5)
- 複数のフレームレートのシリアルデータを受信して同期検出を行うマルチフレームレート同期検出方法であって、
受信したシリアルデータを最高フレームレートに合わせてシリアル/パラレル変換し、
前記シリアル/パラレル変換されたパラレルデータの各フレームレートに応じた所定範囲を同期検出用パターンと比較して一致検出を行い、
前記一致検出の周期が前回と同じ場合に同期状態と判定することを特徴とするマルチフレームレート同期検出方法。 - 複数のフレームレートのシリアルデータを受信して同期検出を行うマルチフレームレート同期検出装置であって、
受信したシリアルデータを最高フレームレートに合わせてシリアル/パラレル変換するシリアル/パラレル変換手段と、
前記シリアル/パラレル変換されたパラレルデータの各フレームレートに応じた所定範囲を同期検出用パターンと比較して一致検出を行う一致検出手段と、
前記一致検出の周期が前回と同じ場合に同期状態と判定する同期判定手段を
有することを特徴とするマルチフレームレート同期検出装置。 - 請求項2記載のマルチフレームレート同期検出装置において、
前記複数のフレームレートのシリアルデータは、SONETの同期転送モジュールSTS−48,STS−12,STS−3であることを特徴とするマルチフレームレート同期検出装置。 - 請求項3記載のマルチフレームレート同期検出装置において、
前記各フレームレートに応じた所定範囲は、各同期転送モジュールのセクションオーバーヘッドにおけるA1バイトの最後の2バイトとA2バイトの最初の2バイトであることを特徴とするマルチフレームレート同期検出装置。 - 請求項4記載のマルチフレームレート同期検出装置において、
前記同期検出用パターンは、16進表示の値「F6F62828」であることを特徴とするマルチフレームレート同期検出装置。
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