JP2003143097A - マルチフレームレート同期検出方法及びその装置 - Google Patents

マルチフレームレート同期検出方法及びその装置

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JP2003143097A JP2001335415A JP2001335415A JP2003143097A JP 2003143097 A JP2003143097 A JP 2003143097A JP 2001335415 A JP2001335415 A JP 2001335415A JP 2001335415 A JP2001335415 A JP 2001335415A JP 2003143097 A JP2003143097 A JP 2003143097A
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Abstract

(57)【要約】 【課題】 本発明は、複数のフレームレートの同期検出
を単一回路で行うことができ、回路規模が小さくて済む
マルチフレームレート同期検出方法及びその装置を提供
することを目的とする。 【解決手段】 受信したシリアルデータを最高フレーム
レートに合わせてシリアル／パラレル変換し、シリアル
／パラレル変換されたパラレルデータの各フレームレー
トに応じた所定範囲を同期検出用パターンと比較して一
致検出を行い、一致検出の周期が前回と同じ場合に同期
状態と判定することにより、複数のフレームレートの同
期検出を単一回路で行うことができ、回路規模を小さく
することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、マルチフレームレ
ート同期検出方法及びその装置に関し、特に、複数のフ
レームレートのデータを入力されて同期検出を行うマル
チフレームレート同期検出方法及びその装置に関する。
【０００２】
【従来の技術】北米、台湾、香港等で使用されているＳ
ＯＮＥＴ（ＳｙｎｃｈｒｏｎｏｕｓＯｐｔｉｃａｌ Ｎ
ｅｔｗｏｒｋ）や、その他の国々で使用されているＳＤ
Ｈ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅ
ｒａｒｃｈｙ）等の通信方式では複数のフレームレート
が設定されている。
【０００３】ＳＯＮＥＴについては、図１（Ａ）に示す
フレームフォーマットの同期転送モジュールＳＴＳ−４
８（通信速度２．４８８３２Ｇｂｐｓ、以下２．４Ｇｂ
ｐｓと略す）、図１（Ｂ）に示すフレームフォーマット
の同期転送モジュールＳＴＳ−１２（通信速度６２２．
０８Ｍｂｐｓ、以下６２２Ｍｂｐｓと略す）、図１
（Ｃ）に示すフレームフォーマットの同期転送モジュー
ルＳＴＳ−３（通信速度１５５．５２Ｍｂｐｓ、以下１
５６Ｍｂｐｓと略す）等のフレームレートが設定されて
いる。
【０００４】ＳＴＳ−４８フレームは、９行×１４４列
のＳＯＨ（Ｓｅｃｔｉｏｎ ＯｖｅｒＨｅａｄ）と９行
×４１７６列のペイロードから構成され、第１行の各４
８バイトのＡ１，Ａ２バイトがフレーム同期信号とされ
ている。このうち、Ａ１バイトの最後の２バイト（＃４
７，＃４８）と、Ａ２バイトの最初の２バイト（＃４
９，＃５０）が０ｘＦ６Ｆ６２８２８（０ｘは１６進表
示を表す）の固定の同期検出用パターンとされている。
【０００５】ＳＴＳ−１２フレームは、９行×３６列の
ＳＯＨ（Ｓｅｃｔｉｏｎ ＯｖｅｒＨｅａｄ）と９行×
１０４４列のペイロードから構成され、第１行の各１２
バイトのＡ１，Ａ２バイトがフレーム同期信号とされて
いる。このうち、Ａ１バイトの最後の２バイト（＃１
１，＃１２）と、Ａ２バイトの最初の２バイト（＃１
３，＃１４）が０ｘＦ６Ｆ６２８２８（０ｘは１６進表
示を表す）の固定の同期検出用パターンとされている。
【０００６】ＳＴＳ−３フレームは、９行×９列のＳＯ
Ｈ（Ｓｅｃｔｉｏｎ ＯｖｅｒＨｅａｄ）と９行×２６
１列のペイロードから構成され、第１行の各３バイトの
Ａ１，Ａ２バイトがフレーム同期信号とされている。こ
のうち、Ａ１バイトの最後の２バイト（＃２，＃３）
と、Ａ２バイトの最初の２バイト（＃４，＃５）が０ｘ
Ｆ６Ｆ６２８２８（０ｘは１６進表示を表す）の固定の
同期検出用パターンとされている。
【０００７】図２は、従来のフレーム同期検出装置の一
例のブロック図を示す。同図中、Ｏ／Ｅモジュール１０
は、入力される単一フレームレートの光信号を電気信号
に変換してシリアルに出力する。このＯ／Ｅモジュール
１０から出力されるフレームデータ（固定レートｉＭｂ
ｐｓ）は１：ｎのシリアル／パラレル変換回路（Ｓ／
Ｐ）１２に供給され、ｎビットパラレル（固定レートｉ
／ｎＭｂｐｓ×ｎ）の信号に変換されて同期検出回路１
４に供給される。
【０００８】同期検出回路１４は、同期転送モジュール
フレームのセクションオーバーヘッドのＡ１バイト、Ａ
２バイトの固定の同期検出用パターン３２ビット（０ｘ
Ｆ６Ｆ６２８２８）を格納しており、パラレル入力され
るビット列と比較してフレームパターンを検出し、デー
タ列（ｄａｔａ）とフレーム検出信号（ＳＥＬ）を出力
する。バレルシフト部１６は、フレーム検出信号の入力
タイミングに応じてデータ列をシフトして、図１
（Ａ）、（Ｂ），（Ｃ）に示すようなフォーマットのデ
ータ列（ｄａｔａ）とフレームパルス（ＦＰ）を出力す
る。
【０００９】
【発明が解決しようとする課題】従来、複数のフレーム
レートを扱う場合には、予めフレームレート毎に同期検
出回路を設けて、入力されるフレームレートによって使
用する回路を選択していた。
【００１０】図３は、従来のマルチフレームレート同期
検出装置の一例のブロック図を示す。同図中、Ｏ／Ｅモ
ジュール２０は、入力される光信号のフレームデータを
電気信号に変換してシリアルに出力する。このフレーム
データは制御回路２１においてシリアル／パラレル変換
回路２２Ａ，２２Ｂ，２２Ｃのいずれかに振り分けられ
る。制御回路２１は、制御信号がＳＴＳ−４８を指示す
るときフレームデータをシリアル／パラレル変換回路２
２Ａに供給し、ＳＴＳ−１２を指示するときフレームデ
ータをシリアル／パラレル変換回路２２Ｂに供給し、Ｓ
ＴＳ−３を指示するときフレームデータをシリアル／パ
ラレル変換回路２２Ｃに供給する。
【００１１】シリアル／パラレル変換回路２２Ａは、周
波数２．４ＧＨｚのクロックで２．４Ｇｂｐｓのフレー
ムデータをｎビットパラレルのデータに変換して同期検
出回路２４Ａに供給する。シリアル／パラレル変換回路
２２Ｂは周波数６２２ＭＨｚのクロックで６２２Ｍｂｐ
ｓのフレームデータをｎビットパラレルのデータに変換
して同期検出回路２４Ｂに供給する。シリアル／パラレ
ル変換回路２２Ｃは周波数１５６ＭＨｚのクロックで１
５６Ｍｂｐｓのフレームデータをｎビットパラレルのデ
ータに変換して同期検出回路２４Ｃに供給する。
【００１２】同期検出回路２４Ａ，２４Ｂ，２４Ｃそれ
ぞれは、同期検出用パターン３２ビット（０ｘＦ６Ｆ６
２８２８）を格納しており、パラレル入力されるビット
列と比較してフレームパターンを検出し、データ列（ｄ
ａｔａ）とフレーム検出信号（ＳＥＬ）を出力する。
【００１３】このように、従来のマルチフレームレート
同期検出装置は、変換速度の異なるシリアル／パラレル
変換回路と同期検出回路を各フレームレート毎に搭載し
なければならず、回路規模が大きくなるという問題があ
った。
【００１４】本発明は、上記の点に鑑みなされたもので
あり、複数のフレームレートの同期検出を単一回路で行
うことができ、回路規模が小さくて済むマルチフレーム
レート同期検出方法及びその装置を提供することを目的
とする。
【００１５】
【課題を解決するための手段】請求項１に記載の発明
は、受信したシリアルデータを最高フレームレートに合
わせてシリアル／パラレル変換し、前記シリアル／パラ
レル変換されたパラレルデータの各フレームレートに応
じた所定範囲を同期検出用パターンと比較して一致検出
を行い、前記一致検出の周期が前回と同じ場合に同期状
態と判定することにより、複数のフレームレートの同期
検出を単一回路で行うことができ、回路規模を小さくす
ることができる。
【００１６】請求項２に記載の発明は、複数のフレーム
レートのシリアルデータを受信して同期検出を行うマル
チフレームレート同期検出装置であって、受信したシリ
アルデータを最高フレームレートに合わせてシリアル／
パラレル変換するシリアル／パラレル変換手段と、前記
シリアル／パラレル変換されたパラレルデータの各フレ
ームレートに応じた所定範囲を同期検出用パターンと比
較して一致検出を行う一致検出手段と、前記一致検出の
周期が前回と同じ場合に同期状態と判定する同期判定手
段を有することにより、複数のフレームレートの同期検
出を単一回路で行うことができ、回路規模を小さくする
ことができる。
【００１７】
【発明の実施の形態】図４は、本発明のマルチフレーム
レート同期検出装置の一実施例のブロック図を示す。同
図中、Ｏ／Ｅモジュール３０は、光ケーブル３１から受
信した複数のフレームレートの光信号のフレームデータ
を電気信号に変換してシリアルに出力する。Ｏ／Ｅモジ
ュール３０から出力される任意のビットレート（ｍＭｂ
ｐｓ）のフレームデータ列は、シリアル／パラレル変換
回路３２に供給され、最高フレームレートのＳＴＳ−４
８に合わせて周波数２．４ＧＨｚ（正確には２．４８８
３２ＧＨｚ）のクロックを用いて１：１６の比率でパラ
レル化される。その出力ビットレートは１５６Ｍｂｐｓ
（正確には１５５．５２Ｍｂｐｓ）である。
【００１８】例えば図１（Ａ）に示すフレームフォーマ
ットのＳＴＳ−４８フレームは、図５（Ａ）に示す形態
でシリアルに伝送される。なお、図５（Ａ）の各セルは
バイト単位で示している。これをシリアル／パラレル変
換することにより、図５（Ｂ）に示す形態となる。但
し、ここではＳＴＳ−４８フレームにおける最初のＡ１
バイトのＭＳＢがシリアル／パラレル変換回路３２の出
力１６チャネルのうち第１チャネルに出力される場合を
示している。図５（Ｂ）の各セルはビット単位で示して
おり、左端列では、２バイト分のＡ１バイト＃１，＃２
が出力される。なお、例えば「＃１−１」はバイト＃１
の第１ビットを表しており、同期検出用パターンの位置
を網掛けで示す。
【００１９】上記シリアル／パラレル変換回路３２で
は、入力レートが出力レート（１５６Ｍｂｐｓ）の総和
に満たない場合には、因果律を満たすためチャネル方向
に延長されて出力される。このため、ＳＴＳ−１２フレ
ームのシリアル／パラレル変換後の出力フォーマットは
図６に示すようになる。図６の各セルは４ビット単位で
示しており、セル内の各ビットの値は同一であり、同期
検出用パターンの位置を網掛けで示す。
【００２０】また、ＳＴＳ−３のシリアル／パラレル変
換後の出力フォーマットは図７に示すようになる。図７
の各セルは２バイト単位で示しており、セル内の各ビッ
トの値は同一であり、同期検出用パターンの位置を網掛
けで示す。
【００２１】次に、シリアル／パラレル変換回路３２か
ら出力されるデータ列は、図４に示す同期検出回路３４
に供給される。同期検出回路３４は、フレームに含まれ
ているＳＯＨにおけるＡ１バイトの最後の２バイトと、
Ａ２バイトの最初の２バイトが、０ｘＦ６Ｆ６２８２８
の固定の同期検出用パターンと一致するか否かを判定す
る。
【００２２】この場合、ＳＴＳ−４８フレームでは、図
８に示すようにシリアル／パラレル変換回路３２の出力
１６チャネルの３クロック分を固定同期検出用パターン
と一致するか否か比較する。ＳＴＳ−１２フレームで
は、シリアル／パラレル変換回路３２の出力１６チャネ
ルのうち、第１，第５，第９，第１３チャネルの９クロ
ック分を固定同期検出用パターンと一致するか否か比較
する。ＳＴＳ−３フレームでは、シリアル／パラレル変
換回路３２の出力１６チャネルのうち、第１チャネルの
３２クロック分を固定同期検出用パターンと一致するか
否か比較する。
【００２３】このため、図９に示すように各レートの検
索範囲をカバーするレジスタ３５を同期検出回路３４内
に用意しておき、シリアル／パラレル変換回路３２から
出力される１６チャネルのパラレルデータ列を、上記レ
ジスタ３５に格納して同期検出を行う。
【００２４】図１０は、同期検出回路３４が実行する処
理の一実施例のフローチャートを示す。なお、この処理
の開始時には、同期はずれ状態が設定されている。同図
中、ステップＳ１２でパラレルデータをレジスタ３５に
格納する。次に、ステップＳ１４でＳＴＳ−３の検索範
囲で同期検出用パターン０ｘＦ６Ｆ６２８２８と一致す
るか否かを判別し、また、ステップＳ１６でＳＴＳ−１
２の検索範囲で同期検出用パターン０ｘＦ６Ｆ６２８２
８と一致するか否かを判別し、また、ステップＳ１８で
ＳＴＳ−４８の検索範囲で同期検出用パターン０ｘＦ６
Ｆ６２８２８と一致するか否かを判別する。なお、上記
ステップＳ１４，Ｓ１６，Ｓ１８はどの順番で実行して
も良く、例えば並列処理も可能である。
【００２５】ステップＳ１４，Ｓ１６，Ｓ１８の全てで
不一致の場合にはステップＳ１２に進み、ステップＳ１
２〜Ｓ１８を繰り返す。一方、ステップＳ１４，Ｓ１
６，Ｓ１８のいずれかで一致の場合にはステップＳ２０
に進み、前回の検出と同レートであるか否かを判別す
る。ここで、同レートとは、前回の一致検出タイミング
から今回の一致検出タイミングまでの期間が、前々の一
致検出タイミングから前回の一致検出タイミングまでの
期間と同じということである。
【００２６】ステップＳ２０で同レートの場合にはステ
ップＳ２２で同期状態に遷移して今回のレートを保持し
たのちステップＳ１２に進む。一方、同レートでない場
合にはステップＳ２４で５回連続で同期状態のレートと
異なるか否かを判別し、５回連続で同期状態のレートと
異なる場合にはステップＳ２６で同期はずれ状態に遷移
して今回のレートを保持したのちステップＳ１２に進
み、そうでなければステップＳ２２で同期状態に遷移し
て今回のレートを保持したのちステップＳ１２に進む。
【００２７】このように、同期検出回路３４は外部から
のフレームレート情報を与えられることなく、レートを
決定することが可能であり、１つのレジスタと１つの比
較回路のみで構成でき、回路構成がシンプルになる。
【００２８】各フレームレートの検出パターンは、１６
ビットパラレルのデータ列を使用することから、ＳＴＳ
−３を除き１６通り存在する。この１６通りのパターン
は従来の技術を用いて同時にチェック可能である。
【００２９】図１１に、ＳＴＳ−４８の検出ケースを示
す。図１１（Ａ）は位相ずれがない検出ケース０におけ
るレジスタ３５（ＳＴＳ−４８の検索範囲のみ）のデー
タ格納状態を示しており、図１１（Ｂ）は１ビットの位
相ずれがある検出ケース１におけるレジスタ３５のデー
タ格納状態を示している。以下同様にして、図１１
（Ｃ）は１５ビットの位相ずれがある検出ケース１にお
けるレジスタ３５のデータ格納状態を示している。
【００３０】同期検出回路３４では、上記検出ケースの
番号を制御信号ＳＥＬとして、１６チャネルのパラレル
データ列と共に、図４に示すバイトスイッチ３６に供給
する。図１２に、各検出ケースと、制御信号ＳＥＬの値
と、位相合わせに必要なシフトビット数を示す。
【００３１】バイトスイッチ３６の動作をＳＴＳ−４８
の場合を例に説明する。同期検出回路３４で使用してい
るレジスタ３５（ＳＴＳ−４８の検索範囲のみ）の様子
を図１３に示す。ここでは各フリップフロップＦＦ０〜
ＦＦ４７に１ビット格納する。フリップフロップＦＦ３
２〜ＦＦ４７に１６チャネルのデータＤ１〜Ｄ１６が供
給され保持されると同時に、フリップフロップＦＦ３２
〜ＦＦ４７の内容がフリップフロップＦＦ１６〜ＦＦ３
１にシフトされ、フリップフロップＦＦ１６〜ＦＦ３１
の内容がフリップフロップＦＦ０〜ＦＦ１５にシフトさ
れる。
【００３２】図１４は、バイトスイッチ３６の一実施例
の回路図を示す。バイトスイッチ３６は、制御信号のＭ
ＳＢ（ＳＥＬ３）に基づき２入力のいずれかを選択し８
ビットシフトを行う２３個のセレクタと、制御信号の第
３ビット（ＳＥＬ２）に基づき２入力（８ビットシフト
出力）のいずれかを選択し４ビットシフトを行う１９個
のセレクタと、制御信号の第２ビット（ＳＥＬ１）に基
づき２入力（４ビットシフト出力）のいずれかを選択し
２ビットシフトを行う１７個のセレクタと、制御信号の
ＬＳＢ（ＳＥＬ０）に基づき２入力（２ビットシフト出
力）のいずれかを選択し１ビットシフトを行う１６個の
セレクタとより構成されている。
【００３３】この構成により、バイトスイッチ３６は、
例えば図１５（Ａ）に示す検出ケース１５の位相ずれを
補正して、図１５（Ｂ）に示すような位相ずれなしの状
態として出力する。これと共に、図１５（Ａ）に示すバ
イト＃１，＃２の１６ビットの出力タイミングでハイレ
ベルとなるフレームパルスを生成して出力する。
【００３４】このようにして、本発明では、マルチフレ
ームレートを扱うユニットにおいて、１つのシリアル／
パラレル変換回路，同期検出回路の小規模な回路で同期
検出を行うことができる。また、この方法を用いること
で、あらゆるフォーマット、フレームレートに対応でき
る同期検出回路を構成できるという拡張性を備えてい
る。
【００３５】なお、上記実施例ではＳＯＮＥＴについて
説明したが、ＳＤＨにおいても同様に適用でき、実施例
に限定されるものではない。
【００３６】なお、シリアル／パラレル変換回路３２が
請求項記載のシリアル／パラレル変換手段に対応し、ス
テップＳ１４，Ｓ１６，Ｓ１８が一致検出手段に対応
し、ステップＳ２０が同期判定手段に対応する。
【００３７】
【発明の効果】上述の如く、請求項１，２に記載の発明
によれば、複数のフレームレートの同期検出を単一回路
で行うことができ、回路規模を小さくすることができ
る。
【図面の簡単な説明】
【図１】ＳＯＮＥＴのフレームフォーマットを示す図で
ある。
【図２】従来のフレーム同期検出装置の一例のブロック
図である。
【図３】従来のマルチフレームレート同期検出装置の一
例のブロック図である。
【図４】本発明のマルチフレームレート同期検出装置の
一実施例のブロック図である。
【図５】シリアル／パラレル変換を説明するための図で
ある。
【図６】ＳＴＳ−１２フレームのシリアル／パラレル変
換後の出力フォーマットを示す図である。
【図７】ＳＴＳ−３フレームのシリアル／パラレル変換
後の出力フォーマットを示す図である。
【図８】検索範囲を示す図である。
【図９】レジスタの格納範囲を示す図である。
【図１０】同期検出回路が実行する処理の一実施例のフ
ローチャートである。
【図１１】ＳＴＳ−４８の検出ケースを示す図である。
【図１２】各検出ケースと、制御信号ＳＥＬの値と、位
相合わせに必要なシフトビット数を示す図である。
【図１３】レジスタの様子を示す図である。
【図１４】バイトスイッチの一実施例の回路図である。
【図１５】バイトスイッチによる位相補正を説明するた
めの図である。
【符号の説明】
３０ Ｏ／Ｅモジュール ３１ 光ケーブル ３２ シリアル／パラレル変換回路 ３４ 同期検出回路 ３５ レジスタ ３６ バイトスイッチ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 荒生 秀昭 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 仲田 真基 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5K028 AA07 BB08 EE12 KK01 KK03 KK12 MM17 NN01 NN02 NN05 SS16 5K047 AA16 BB02 CC02 HH01 HH02 HH12 HH43 LL05 LL10

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 複数のフレームレートのシリアルデータ
    を受信して同期検出を行うマルチフレームレート同期検
    出方法であって、 受信したシリアルデータを最高フレームレートに合わせ
    てシリアル／パラレル変換し、 前記シリアル／パラレル変換されたパラレルデータの各
    フレームレートに応じた所定範囲を同期検出用パターン
    と比較して一致検出を行い、 前記一致検出の周期が前回と同じ場合に同期状態と判定
    することを特徴とするマルチフレームレート同期検出方
    法。
  2. 【請求項２】 複数のフレームレートのシリアルデータ
    を受信して同期検出を行うマルチフレームレート同期検
    出装置であって、 受信したシリアルデータを最高フレームレートに合わせ
    てシリアル／パラレル変換するシリアル／パラレル変換
    手段と、 前記シリアル／パラレル変換されたパラレルデータの各
    フレームレートに応じた所定範囲を同期検出用パターン
    と比較して一致検出を行う一致検出手段と、 前記一致検出の周期が前回と同じ場合に同期状態と判定
    する同期判定手段を有することを特徴とするマルチフレ
    ームレート同期検出装置。
  3. 【請求項３】 請求項２記載のマルチフレームレート同
    期検出装置において、 前記複数のフレームレートのシリアルデータは、ＳＯＮ
    ＥＴの同期転送モジュールＳＴＳ−４８，ＳＴＳ−１
    ２，ＳＴＳ−３であることを特徴とするマルチフレーム
    レート同期検出装置。
  4. 【請求項４】 請求項３記載のマルチフレームレート同
    期検出装置において、 前記各フレームレートに応じた所定範囲は、各同期転送
    モジュールのセクションオーバーヘッドにおけるＡ１バ
    イトの最後の２バイトとＡ２バイトの最初の２バイトで
    あることを特徴とするマルチフレームレート同期検出装
    置。
  5. 【請求項５】 請求項４記載のマルチフレームレート同
    期検出装置において、 前記同期検出用パターンは、１６進表示の値「Ｆ６Ｆ６
    ２８２８」であることを特徴とするマルチフレームレー
    ト同期検出装置。
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