JPH1032554A - 伝送/中継装置の信号処理回路 - Google Patents
伝送/中継装置の信号処理回路Info
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- JPH1032554A JPH1032554A JP18474796A JP18474796A JPH1032554A JP H1032554 A JPH1032554 A JP H1032554A JP 18474796 A JP18474796 A JP 18474796A JP 18474796 A JP18474796 A JP 18474796A JP H1032554 A JPH1032554 A JP H1032554A
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- signal
- pointer
- signals
- transmission
- processing circuit
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Abstract
(57)【要約】
【課題】本発明は回路規模を小型することができる伝送
/中継装置の信号処理回路を提供することを目的とす
る。 【解決手段】国際電気通信連合規定のSTM−1信号を
構成する1個の第1信号又は第1信号と合計が同等とな
る独立したn個の第2信号の双方を処理する回路であっ
て、STM−1信号をフレーム検出した後、分岐手段5
0でn個の第2信号数と同数に分岐し、n個の分岐信号
の各信号種別及び情報の先頭を示す受信ポインタを検出
し、判定手段54で、n個の受信ポインタの配列を予め
定められた第1信号及び第2信号を規定するポインタ配
列と比較して第1及び第2信号の何れかを判定し、第2
信号と判定の際に第1〜第n信号処理手段51,52,
53が手段50の出力分岐信号の個々に送信ポインタを
付加して出力し、第1信号と判定の際にn個の分岐信号
の先頭信号に送信ポインタを付加し、他の信号を先頭信
号に従属させて出力するように構成する。
/中継装置の信号処理回路を提供することを目的とす
る。 【解決手段】国際電気通信連合規定のSTM−1信号を
構成する1個の第1信号又は第1信号と合計が同等とな
る独立したn個の第2信号の双方を処理する回路であっ
て、STM−1信号をフレーム検出した後、分岐手段5
0でn個の第2信号数と同数に分岐し、n個の分岐信号
の各信号種別及び情報の先頭を示す受信ポインタを検出
し、判定手段54で、n個の受信ポインタの配列を予め
定められた第1信号及び第2信号を規定するポインタ配
列と比較して第1及び第2信号の何れかを判定し、第2
信号と判定の際に第1〜第n信号処理手段51,52,
53が手段50の出力分岐信号の個々に送信ポインタを
付加して出力し、第1信号と判定の際にn個の分岐信号
の先頭信号に送信ポインタを付加し、他の信号を先頭信
号に従属させて出力するように構成する。
Description
【0001】
【発明の属する技術分野】本発明は伝送/中継装置の信
号処理回路に関する。この伝送/中継装置の信号処理回
路は、ITU−T(国際電気通信連合)で勧告されるN
NI(Network Node Interface)に従う信号処理を行うも
のである。ITU−Tにおいては、150Mbpsの信号を
STM(Synchronous Transfer Mode)−1の信号フレー
ムフォーマットの1つであるとし、これらの信号処理上
の規定が勧告されている。
号処理回路に関する。この伝送/中継装置の信号処理回
路は、ITU−T(国際電気通信連合)で勧告されるN
NI(Network Node Interface)に従う信号処理を行うも
のである。ITU−Tにおいては、150Mbpsの信号を
STM(Synchronous Transfer Mode)−1の信号フレー
ムフォーマットの1つであるとし、これらの信号処理上
の規定が勧告されている。
【0002】図11に符号10で示すようにSTM−1
信号のフォーマットは、9行×270列となっており、
情報の先頭を示すAU(Admistrative Unit) ポインタバ
イト11と、これ以降の情報から構成されている。ま
た、STM−1信号10は、符号13で示す1つのAU
−4信号、又は14,15,16で示す3つの独立した
AU−3信号の何れかで構成されている。
信号のフォーマットは、9行×270列となっており、
情報の先頭を示すAU(Admistrative Unit) ポインタバ
イト11と、これ以降の情報から構成されている。ま
た、STM−1信号10は、符号13で示す1つのAU
−4信号、又は14,15,16で示す3つの独立した
AU−3信号の何れかで構成されている。
【0003】但し、AU−4信号13は9行×270列
であり、9列のAUポインタバイト18と、261列の
情報19とから構成されている。AU−3信号14,1
5,16の各々は、AU−3信号14に代表して示すよ
うに1列のAUポインタバイト20と、87列の情報2
1とから構成されている。
であり、9列のAUポインタバイト18と、261列の
情報19とから構成されている。AU−3信号14,1
5,16の各々は、AU−3信号14に代表して示すよ
うに1列のAUポインタバイト20と、87列の情報2
1とから構成されている。
【0004】一般に、これらの信号処理を行う場合は、
LSIデバイスの速度特性やノイズ等の問題上、各信号
をパラレル展開し、信号速度を落として処理することが
多々あるが、パラレル展開する分、回路規模が増大する
ため、回路規模を減少させる必要がある。
LSIデバイスの速度特性やノイズ等の問題上、各信号
をパラレル展開し、信号速度を落として処理することが
多々あるが、パラレル展開する分、回路規模が増大する
ため、回路規模を減少させる必要がある。
【0005】また、これと同様のことが、TUG(Tribu
tary Unit Group)−2の信号処理回路についても言え
る。図12に符号23で示すTUG−2信号は、情報の
先頭を示すTUポインタバイト24と情報25とが12
5μs間隔で4つ組み合わせて構成されており、これと
同構成である符号27で示すTU(Tributary Unit)−2
信号、又は、符号28,29,30,31で示す4つの
独立したTU−11信号に多重分離できる。各TU−1
1信号28,29,30,31も、TUG−2信号と同
様な時系列で構成されている。
tary Unit Group)−2の信号処理回路についても言え
る。図12に符号23で示すTUG−2信号は、情報の
先頭を示すTUポインタバイト24と情報25とが12
5μs間隔で4つ組み合わせて構成されており、これと
同構成である符号27で示すTU(Tributary Unit)−2
信号、又は、符号28,29,30,31で示す4つの
独立したTU−11信号に多重分離できる。各TU−1
1信号28,29,30,31も、TUG−2信号と同
様な時系列で構成されている。
【0006】
【従来の技術】図13に従来の伝送/中継装置における
STM−1信号処理回路のブロック構成図を示し、その
説明を行う。
STM−1信号処理回路のブロック構成図を示し、その
説明を行う。
【0007】この図13に示すSTM−1信号処理回路
は、伝送路から伝送されてきた155MbpsのSTM−1
信号41を6Mbpsの信号で処理するものであり、AU−
4信号の場合は24パラレル展開、AU−3信号の時は
1つのAU−3信号を8パラレル展開して信号処理を行
うものである。
は、伝送路から伝送されてきた155MbpsのSTM−1
信号41を6Mbpsの信号で処理するものであり、AU−
4信号の場合は24パラレル展開、AU−3信号の時は
1つのAU−3信号を8パラレル展開して信号処理を行
うものである。
【0008】このような処理を行うために、分周回路3
3と、AU−4処理回路34と、AU−3処理回路3
5,36,37と、AU−4/AU−3判断回路38
と、セレクタ39とを具備して構成されており、まず、
分周回路33が、150MbpsのSTM−1信号41を2
4分周して24個の6Mbpsの信号を出力し、この24個
の6Mbpsの信号がAU−4信号であればAU−4処理回
路34がそれを所定の処理を行ってセレクタ39へ出力
し、AU−3信号であれば、8個単位に、各AU−3処
理回路35,36,37が所定の処理を行って出力す
る。
3と、AU−4処理回路34と、AU−3処理回路3
5,36,37と、AU−4/AU−3判断回路38
と、セレクタ39とを具備して構成されており、まず、
分周回路33が、150MbpsのSTM−1信号41を2
4分周して24個の6Mbpsの信号を出力し、この24個
の6Mbpsの信号がAU−4信号であればAU−4処理回
路34がそれを所定の処理を行ってセレクタ39へ出力
し、AU−3信号であれば、8個単位に、各AU−3処
理回路35,36,37が所定の処理を行って出力す
る。
【0009】また、AU−4/AU−3判断回路38
が、分周回路33の出力信号がAU−4信号であるかA
U−3信号であるかを判断し、AU−4信号であると判
断した場合にその判断結果信号をセレクタ39へ送出す
ることによってセレクタ39がAU−4処理回路34の
出力信号を選択し、これを図示せぬ後段回路へ装置内信
号40として送出する。AU−3信号であると判断され
た場合はセレクタ39がAU−3処理回路35,36,
37の出力信号を選択し、これを図示せぬ後段回路へ装
置内信号40として送出する。
が、分周回路33の出力信号がAU−4信号であるかA
U−3信号であるかを判断し、AU−4信号であると判
断した場合にその判断結果信号をセレクタ39へ送出す
ることによってセレクタ39がAU−4処理回路34の
出力信号を選択し、これを図示せぬ後段回路へ装置内信
号40として送出する。AU−3信号であると判断され
た場合はセレクタ39がAU−3処理回路35,36,
37の出力信号を選択し、これを図示せぬ後段回路へ装
置内信号40として送出する。
【0010】STM−1信号処理回路が、TUG−2信
号処理回路である場合は、図13と同様な接続で、分周
回路、TU−2信号処理回路、TU−11信号処理回
路、及びTU−2/TU−11判定回路、及びセレクタ
とを具備して構成される。
号処理回路である場合は、図13と同様な接続で、分周
回路、TU−2信号処理回路、TU−11信号処理回
路、及びTU−2/TU−11判定回路、及びセレクタ
とを具備して構成される。
【0011】
【発明が解決しようとする課題】ところで、上述した従
来のSTM−1信号処理回路においては、AU−4処理
回路34及びAU−3処理回路35,36,37の両方
が必要となるので、回路規模が大きくなり、LSI化を
行う場合、そのデバイスが大きくなり、また回路が大規
模になればなるほどバグが増加するのでシミュレーショ
ン時間が増大するといった問題があった。これは、TU
G−2信号処理回路にも同様に当てはまる問題である。
来のSTM−1信号処理回路においては、AU−4処理
回路34及びAU−3処理回路35,36,37の両方
が必要となるので、回路規模が大きくなり、LSI化を
行う場合、そのデバイスが大きくなり、また回路が大規
模になればなるほどバグが増加するのでシミュレーショ
ン時間が増大するといった問題があった。これは、TU
G−2信号処理回路にも同様に当てはまる問題である。
【0012】本発明は、このような点に鑑みてなされた
ものであり、回路規模を小型することができる伝送/中
継装置の信号処理回路を提供することを目的としてい
る。
ものであり、回路規模を小型することができる伝送/中
継装置の信号処理回路を提供することを目的としてい
る。
【0013】
【課題を解決するための手段】図1に本発明の原理図を
示す。この図に示す伝送/中継装置の信号処理回路は、
国際電気通信連合で規定されたSTM−1信号を構成す
る1個の第1信号又は該第1信号と合計が同等となる独
立したn個の第2信号の双方を処理するものであり、本
発明の特徴は、STM−1信号をフレーム検出した後、
n個の第2信号数と同数に分岐する分岐手段50と、分
岐手段50から出力されるn個の分岐信号の各々に含ま
れる信号種別及び情報の先頭を示す受信ポインタを検出
し、このn個の受信ポインタの配列と予め定められた第
1信号及び第2信号を示すポインタ配列と比較して第1
及び第2信号の何れであるかを判定する判定手段54
と、判定手段54が第2信号であると判定した場合に、
分岐手段50から出力されるn個の分岐信号の個々に送
信ポインタを付加して出力し、第1信号であると判定し
た場合に、分岐手段50から出力されるn個の分岐信号
の先頭信号に送信ポインタを付加し、他の信号を先頭信
号に従属させて出力するマスタ/スレーブ関係にある第
1〜第n信号処理手段51,52,53とを具備して構
成したことにある。
示す。この図に示す伝送/中継装置の信号処理回路は、
国際電気通信連合で規定されたSTM−1信号を構成す
る1個の第1信号又は該第1信号と合計が同等となる独
立したn個の第2信号の双方を処理するものであり、本
発明の特徴は、STM−1信号をフレーム検出した後、
n個の第2信号数と同数に分岐する分岐手段50と、分
岐手段50から出力されるn個の分岐信号の各々に含ま
れる信号種別及び情報の先頭を示す受信ポインタを検出
し、このn個の受信ポインタの配列と予め定められた第
1信号及び第2信号を示すポインタ配列と比較して第1
及び第2信号の何れであるかを判定する判定手段54
と、判定手段54が第2信号であると判定した場合に、
分岐手段50から出力されるn個の分岐信号の個々に送
信ポインタを付加して出力し、第1信号であると判定し
た場合に、分岐手段50から出力されるn個の分岐信号
の先頭信号に送信ポインタを付加し、他の信号を先頭信
号に従属させて出力するマスタ/スレーブ関係にある第
1〜第n信号処理手段51,52,53とを具備して構
成したことにある。
【0014】このような構成によれば、n個の第2信号
を処理する第1〜第n信号処理手段51,52,53で
第1信号も処理できるので、従来必要であった第1信号
処理手段を省ける分、回路全体の規模を大幅に縮小する
ことが可能となる。
を処理する第1〜第n信号処理手段51,52,53で
第1信号も処理できるので、従来必要であった第1信号
処理手段を省ける分、回路全体の規模を大幅に縮小する
ことが可能となる。
【0015】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図2は本発明の第1実施形
態による伝送/中継装置のSTM−1信号処理回路のブ
ロック構成図である。
施の形態について説明する。図2は本発明の第1実施形
態による伝送/中継装置のSTM−1信号処理回路のブ
ロック構成図である。
【0016】図2において、符号50はパラレル展開
部、51は第1AU−3信号処理回路、52は第2AU
−3信号処理回路、53は第3AU−3信号処理回路、
54はAU−4/AU−3判定部である。また、パラレ
ル展開部50は、1/8分周部55と、STM−1フレ
ーム検出部56と、1/3分周部57とを具備して構成
されている。
部、51は第1AU−3信号処理回路、52は第2AU
−3信号処理回路、53は第3AU−3信号処理回路、
54はAU−4/AU−3判定部である。また、パラレ
ル展開部50は、1/8分周部55と、STM−1フレ
ーム検出部56と、1/3分周部57とを具備して構成
されている。
【0017】第1AU−3信号処理回路51は、受信ポ
インタ処理部59と、ビットバッファ60と、エラステ
ィックストア61と、送信ポインタ処理部62とを具備
して構成されており、同様に、第2AU−3信号処理回
路52も、受信ポインタ処理部64と、ビットバッファ
65と、エラスティックストア66と、送信ポインタ処
理部67とを具備し、第3AU−3信号処理回路53
も、受信ポインタ処理部69と、ビットバッファ70
と、エラスティックストア71と、送信ポインタ処理部
72とを具備して構成されている。
インタ処理部59と、ビットバッファ60と、エラステ
ィックストア61と、送信ポインタ処理部62とを具備
して構成されており、同様に、第2AU−3信号処理回
路52も、受信ポインタ処理部64と、ビットバッファ
65と、エラスティックストア66と、送信ポインタ処
理部67とを具備し、第3AU−3信号処理回路53
も、受信ポインタ処理部69と、ビットバッファ70
と、エラスティックストア71と、送信ポインタ処理部
72とを具備して構成されている。
【0018】ここで、パラレル展開部50に入力される
伝送路から伝送されてきた150MbpsのSTM−1信号
のフレームフォーマットを図3に示し、その説明を行
う。STM−1信号のフォーマットは、図11でも概略
を示したように、1フレームが9行×270列となって
おり、符号75で示す9行×9列の伝送路固有の情報伝
送に用いられるSOH(Section Overhead)と、76で示
す9行×261列の実質的な情報を示すペイロードとか
ら構成されている。
伝送路から伝送されてきた150MbpsのSTM−1信号
のフレームフォーマットを図3に示し、その説明を行
う。STM−1信号のフォーマットは、図11でも概略
を示したように、1フレームが9行×270列となって
おり、符号75で示す9行×9列の伝送路固有の情報伝
送に用いられるSOH(Section Overhead)と、76で示
す9行×261列の実質的な情報を示すペイロードとか
ら構成されている。
【0019】また、符号77で示すように、4行目の9
列に各々が3バイトから成るH1バイト、H2バイト、
及びH3バイトから構成されるAUポインタバイトが配
置されている。ここで、各H1〜H3の1バイト目を第
1チャネル、2バイト目を第2チャネル、3バイト目を
第3チャネルと呼ぶことにする。
列に各々が3バイトから成るH1バイト、H2バイト、
及びH3バイトから構成されるAUポインタバイトが配
置されている。ここで、各H1〜H3の1バイト目を第
1チャネル、2バイト目を第2チャネル、3バイト目を
第3チャネルと呼ぶことにする。
【0020】このようなフレームフォーマットのSTM
−1信号74が入力されるパラレル展開部50の1/8
分周部55は、そのSTM−1信号74をバイト(8ビ
ット)アクセスするために1/8分周してSTM−1フ
レーム検出部56へ出力するものである。
−1信号74が入力されるパラレル展開部50の1/8
分周部55は、そのSTM−1信号74をバイト(8ビ
ット)アクセスするために1/8分周してSTM−1フ
レーム検出部56へ出力するものである。
【0021】STM−1フレーム検出部56は、その1
/8分周されたSTM−1信号の図3に示すフレームの
先頭のA1及びA2バイトを検出することによってフレ
ームの先頭を認識し、この認識したフレーム単位でST
M−1信号を1/3分周部57へ出力するものである。
/8分周されたSTM−1信号の図3に示すフレームの
先頭のA1及びA2バイトを検出することによってフレ
ームの先頭を認識し、この認識したフレーム単位でST
M−1信号を1/3分周部57へ出力するものである。
【0022】1/3分周部57は、先に説明したチャネ
ル単位に信号処理を行うために150MbpsのSTM−1
信号を1/3分周して各50Mbpsの3チャネルの信号に
変換して各AU−3信号処理回路51〜53へ出力する
ものである。
ル単位に信号処理を行うために150MbpsのSTM−1
信号を1/3分周して各50Mbpsの3チャネルの信号に
変換して各AU−3信号処理回路51〜53へ出力する
ものである。
【0023】第1AU−3信号処理回路51の受信ポイ
ンタ処理部59は、第1チャネルの信号から図3に示す
AUポインタバイト77の第1チャネルのH1及びH2
バイトを認識し、これによってポインタが正常なポイン
タ(Valid Pointer) か、異常なポインタ(Invalid Point
er) かを検出し、また、AU−AIS(Alarm Indicatio
n Signal:警報表示信号)の検出と共に、後述で説明す
るコンカチネーション・インディケーション(CI)の
検出を行って、これらの検出結果をビットバッファ60
及びAU−4/AU−3判定部54へ出力する。これ
は、他の受信ポインタ処理部64,69においても第2
及び第3チャネルの信号について同様に行われる。
ンタ処理部59は、第1チャネルの信号から図3に示す
AUポインタバイト77の第1チャネルのH1及びH2
バイトを認識し、これによってポインタが正常なポイン
タ(Valid Pointer) か、異常なポインタ(Invalid Point
er) かを検出し、また、AU−AIS(Alarm Indicatio
n Signal:警報表示信号)の検出と共に、後述で説明す
るコンカチネーション・インディケーション(CI)の
検出を行って、これらの検出結果をビットバッファ60
及びAU−4/AU−3判定部54へ出力する。これ
は、他の受信ポインタ処理部64,69においても第2
及び第3チャネルの信号について同様に行われる。
【0024】各チャネルのH1及びH2バイトを図4を
参照して説明する。図4に(a)で示す第1チャネルに
代表して符号79,80で示すH1及びH2バイトは、
符号81で示す4ビットのNDFフラグと、82で示す
2ビットのSSビットと、83で示す10ビットポイン
タとから構成される。
参照して説明する。図4に(a)で示す第1チャネルに
代表して符号79,80で示すH1及びH2バイトは、
符号81で示す4ビットのNDFフラグと、82で示す
2ビットのSSビットと、83で示す10ビットポイン
タとから構成される。
【0025】NDFフラグ81は、そのビット構成が
「1001」の場合にポインタ変更ありを示し、「01
10」の場合にポインタ変更なしを示す。また、H1及
びH2バイトが、(b)で示す第2及び第3チャネルに
符号85,86で示すような値、即ちNDFフラグが
「1001」、SSビットが「11」、10ビットポイ
ンタが「1111111111」の場合は、コンカチネ
ーション・インディケーションである。
「1001」の場合にポインタ変更ありを示し、「01
10」の場合にポインタ変更なしを示す。また、H1及
びH2バイトが、(b)で示す第2及び第3チャネルに
符号85,86で示すような値、即ちNDFフラグが
「1001」、SSビットが「11」、10ビットポイ
ンタが「1111111111」の場合は、コンカチネ
ーション・インディケーションである。
【0026】このコンカチネーション・インディケーシ
ョンは、前のチャネルに連鎖することを示し、この図4
に示す場合、第1チャネルに、第2及び第3チャネルの
双方が連鎖することになる。このケースがAU−4信号
のポインタバイトである。この場合、第1チャネルの1
0ビットポインタ83は例えばVC(Virtual Containe
r) −4の先頭を示すものとなる。なお、H3バイト
は、データの位相吸収用のバイトである。
ョンは、前のチャネルに連鎖することを示し、この図4
に示す場合、第1チャネルに、第2及び第3チャネルの
双方が連鎖することになる。このケースがAU−4信号
のポインタバイトである。この場合、第1チャネルの1
0ビットポインタ83は例えばVC(Virtual Containe
r) −4の先頭を示すものとなる。なお、H3バイト
は、データの位相吸収用のバイトである。
【0027】AU−4/AU−3判定部54は、各AU
−3信号処理回路51〜53から通知される検出結果よ
り、STM−1信号がAU−4信号かAU−3信号の何
れかで有るかを判定する。
−3信号処理回路51〜53から通知される検出結果よ
り、STM−1信号がAU−4信号かAU−3信号の何
れかで有るかを判定する。
【0028】この判定を行う場合は、例えば図5に符号
88で示すAUポインタバイトによる信号種別テーブル
を用いる。この信号種別テーブル88は、符号89で示
す行欄のように、第1チャネルがValid Pointer 、第2
及び第3チャネルがCIのパターンの場合が、前述で図
4に示したようにAU−4信号であることを示し、ま
た、90で示す行欄のように全てCIの場合は値がオー
バーしているか、NDFフラグが正しくないことを示す
Loss of Pointer の場合である。これ以外のパターンが
AU−3信号を示す。
88で示すAUポインタバイトによる信号種別テーブル
を用いる。この信号種別テーブル88は、符号89で示
す行欄のように、第1チャネルがValid Pointer 、第2
及び第3チャネルがCIのパターンの場合が、前述で図
4に示したようにAU−4信号であることを示し、ま
た、90で示す行欄のように全てCIの場合は値がオー
バーしているか、NDFフラグが正しくないことを示す
Loss of Pointer の場合である。これ以外のパターンが
AU−3信号を示す。
【0029】そして、その信号種別テーブル88から判
定を行った結果である何れかの信号を示すAU−4/A
U−3処理制御信号を各AU−3信号処理回路51〜5
3の送信ポインタ処理部62,67,72へ出力するよ
うになっている。
定を行った結果である何れかの信号を示すAU−4/A
U−3処理制御信号を各AU−3信号処理回路51〜5
3の送信ポインタ処理部62,67,72へ出力するよ
うになっている。
【0030】次に、図2に示すビットバッファ60は、
受信ポインタ処理部59からの信号のジッタ等によるビ
ット擦れを吸収するものであり、また、エラスティック
ストア61は、伝送路側のクロック同期を装置内クロッ
ク同期に乗せ換えて送信ポインタ処理部62へ出力する
ものである。他のビットバッファ65,70及びエラス
ティックストア66,71も同様の処理を行う。
受信ポインタ処理部59からの信号のジッタ等によるビ
ット擦れを吸収するものであり、また、エラスティック
ストア61は、伝送路側のクロック同期を装置内クロッ
ク同期に乗せ換えて送信ポインタ処理部62へ出力する
ものである。他のビットバッファ65,70及びエラス
ティックストア66,71も同様の処理を行う。
【0031】AU−4/AU−3判定部54から出力さ
れるAU−4/AU−3処理制御信号がAU−3処理制
御を示す場合、各ビットバッファ60,65,70,エ
ラスティックストア61,66,71は、独立に作動す
る。AU−4信号処理制御を示す場合、ビットバッファ
60,65,70,エラスティックストア61,66,
71は同じタイミングで作動する。
れるAU−4/AU−3処理制御信号がAU−3処理制
御を示す場合、各ビットバッファ60,65,70,エ
ラスティックストア61,66,71は、独立に作動す
る。AU−4信号処理制御を示す場合、ビットバッファ
60,65,70,エラスティックストア61,66,
71は同じタイミングで作動する。
【0032】各送信ポインタ処理部62,67,72
は、VCの先頭位置を示す装置内のAUポインタバイト
を付加するものである。AU−4/AU−3判定部54
から出力されるAU−4/AU−3処理制御信号がAU
−3信号処理制御を示す場合、各送信ポインタ処理部6
2,67,72は、独立に作動し、各々AUポインタバ
イトを付加してAU−3信号として後段の装置内へ送出
する。
は、VCの先頭位置を示す装置内のAUポインタバイト
を付加するものである。AU−4/AU−3判定部54
から出力されるAU−4/AU−3処理制御信号がAU
−3信号処理制御を示す場合、各送信ポインタ処理部6
2,67,72は、独立に作動し、各々AUポインタバ
イトを付加してAU−3信号として後段の装置内へ送出
する。
【0033】AU−4信号処理制御を示す場合、第1A
U−3信号処理回路51の送信ポインタ処理部62のみ
が、VC−4の先頭を示すAUポインタバイトを送出
し、残りの送信ポインタ処理部67,72は、AUポイ
ンタバイトをコンカチネーション・インディケーション
として、AU−3信号処理回路51〜53全体でAU−
4信号を後段の装置内へ送出する。
U−3信号処理回路51の送信ポインタ処理部62のみ
が、VC−4の先頭を示すAUポインタバイトを送出
し、残りの送信ポインタ処理部67,72は、AUポイ
ンタバイトをコンカチネーション・インディケーション
として、AU−3信号処理回路51〜53全体でAU−
4信号を後段の装置内へ送出する。
【0034】即ち、第1AU−3信号処理回路51の送
信ポインタ処理部62から出力されるAUポインタバイ
トに第2及び第3AU−3信号処理回路52,53の送
信ポインタ処理部67,72から出力される情報が連鎖
して送出されるようになっている。
信ポインタ処理部62から出力されるAUポインタバイ
トに第2及び第3AU−3信号処理回路52,53の送
信ポインタ処理部67,72から出力される情報が連鎖
して送出されるようになっている。
【0035】このような構成の第1実施形態の伝送/中
継装置のSTM−1信号処理回路の動作を図6のフロー
チャートを参照して説明する。図6のステップS1にお
いて、伝送路からSTM−1信号74がパラレル展開部
50に入力されると、ステップS2において、1/8分
周部55が、STM−1信号74を1/8分周し、この
分周信号からステップS3において、STM−1フレー
ム検出部56が、STM−1信号のフレームの先頭のA
1及びA2バイトを検出し、ステップS4において、1
/3分周部57が、1/3分周して各チャネル毎に分離
し、各AU−3信号処理回路51〜53へ出力する。
継装置のSTM−1信号処理回路の動作を図6のフロー
チャートを参照して説明する。図6のステップS1にお
いて、伝送路からSTM−1信号74がパラレル展開部
50に入力されると、ステップS2において、1/8分
周部55が、STM−1信号74を1/8分周し、この
分周信号からステップS3において、STM−1フレー
ム検出部56が、STM−1信号のフレームの先頭のA
1及びA2バイトを検出し、ステップS4において、1
/3分周部57が、1/3分周して各チャネル毎に分離
し、各AU−3信号処理回路51〜53へ出力する。
【0036】ステップS5,S6,S7において、各A
U−3信号処理回路51〜53の受信ポインタ処理部5
9,64,69が、各チャネルの信号のH1及びH2バ
イトから正常/異常ポインタ、また、AU−AISの検
出と共に、コンカチネーション・インディケーションの
検出を行って、これらの検出結果をビットバッファ6
0,65,70及びAU−4/AU−3判定部54へ出
力する。
U−3信号処理回路51〜53の受信ポインタ処理部5
9,64,69が、各チャネルの信号のH1及びH2バ
イトから正常/異常ポインタ、また、AU−AISの検
出と共に、コンカチネーション・インディケーションの
検出を行って、これらの検出結果をビットバッファ6
0,65,70及びAU−4/AU−3判定部54へ出
力する。
【0037】ここで第1AU−3信号処理回路51は、
ステップS8,S9,S10,S11において、ビット
バッファ60が、受信ポインタ処理部59からの信号の
ジッタ等によるビット擦れを吸収し、エラスティックス
トア61が、伝送路側のVCの先頭タイミングでデータ
を書き込んだ後、そのVCの先頭タイミングでデータを
読み出し、これを送信ポインタ処理部62がVCの先頭
位置を示す装置内のAUポインタバイトを付加してステ
ップS12において、AU−3信号として後段の装置内
へ送出する。
ステップS8,S9,S10,S11において、ビット
バッファ60が、受信ポインタ処理部59からの信号の
ジッタ等によるビット擦れを吸収し、エラスティックス
トア61が、伝送路側のVCの先頭タイミングでデータ
を書き込んだ後、そのVCの先頭タイミングでデータを
読み出し、これを送信ポインタ処理部62がVCの先頭
位置を示す装置内のAUポインタバイトを付加してステ
ップS12において、AU−3信号として後段の装置内
へ送出する。
【0038】しかし、第2及び第3AU−3信号処理回
路52,53においては、第2AU−3信号処理回路5
2で代表して説明するように、AU−4/AU−3判定
部54から出力されるAU−4/AU−3処理制御信号
がAU−3処理制御を示す場合、ステップS13,S1
4,S15,S16において、先に説明したステップS
8,S9,S10,S11と同様の処理が行われる。
路52,53においては、第2AU−3信号処理回路5
2で代表して説明するように、AU−4/AU−3判定
部54から出力されるAU−4/AU−3処理制御信号
がAU−3処理制御を示す場合、ステップS13,S1
4,S15,S16において、先に説明したステップS
8,S9,S10,S11と同様の処理が行われる。
【0039】しかし、AU−4処理制御を示す場合、ス
テップS17において、ビットバッファ60が、受信ポ
インタ処理部59からの信号のジッタ等によるビット擦
れを吸収した後、ステップS18において、エラスティ
ックストア66が第1チャネルと同期タイミングでデー
タを書き込んだ後、ステップS19において、第1チャ
ネルと同期タイミングでデータを読み出し、これをステ
ップS20において、送信ポインタ処理部62が装置内
AUポインタバイトをコンカチネーション・インディケ
ーション表示で付加してステップS12において、AU
−3信号として後段の装置内へ送出する。
テップS17において、ビットバッファ60が、受信ポ
インタ処理部59からの信号のジッタ等によるビット擦
れを吸収した後、ステップS18において、エラスティ
ックストア66が第1チャネルと同期タイミングでデー
タを書き込んだ後、ステップS19において、第1チャ
ネルと同期タイミングでデータを読み出し、これをステ
ップS20において、送信ポインタ処理部62が装置内
AUポインタバイトをコンカチネーション・インディケ
ーション表示で付加してステップS12において、AU
−3信号として後段の装置内へ送出する。
【0040】以上説明した第1実施形態によれば、従来
のようにAU−4信号専用の処理回路を設けなくて済む
ので、大幅に、回路を削減することができる。これによ
って、従来のように、LSI化を行う場合、そのデバイ
スが大きくなり、また回路が大規模になればなるほどバ
グが増加しシミュレーション時間が増大するといったこ
とがなくなる。また、AU−4処理回路及びAU−3信
号処理回路の一方が実質的な処理動作を行っている場合
に、他方が無駄な処理動作を行わなくなるので、その分
消費電力を低減することができる。
のようにAU−4信号専用の処理回路を設けなくて済む
ので、大幅に、回路を削減することができる。これによ
って、従来のように、LSI化を行う場合、そのデバイ
スが大きくなり、また回路が大規模になればなるほどバ
グが増加しシミュレーション時間が増大するといったこ
とがなくなる。また、AU−4処理回路及びAU−3信
号処理回路の一方が実質的な処理動作を行っている場合
に、他方が無駄な処理動作を行わなくなるので、その分
消費電力を低減することができる。
【0041】次に、第2実施形態を図7を参照して説明
する。図7において、符号100はパラレル展開部、1
01は第1TU−11信号処理回路、102は第2TU
−11信号処理回路、103は第3TU−11信号処理
回路、104はTU−2/TU−11判定部である。ま
た、パラレル展開部100は、1/4分周部106を具
備して構成されている。
する。図7において、符号100はパラレル展開部、1
01は第1TU−11信号処理回路、102は第2TU
−11信号処理回路、103は第3TU−11信号処理
回路、104はTU−2/TU−11判定部である。ま
た、パラレル展開部100は、1/4分周部106を具
備して構成されている。
【0042】第1TU−11信号処理回路101は、受
信ポインタ処理部107と、エラスティックストア10
8と、送信ポインタ処理部109とを具備して構成され
ており、同様に、第2TU−11信号処理回路102
も、受信ポインタ処理部110と、エラスティックスト
ア111と、送信ポインタ処理部112とを具備し、第
3TU−11信号処理回路103も、受信ポインタ処理
部113と、エラスティックストア114と、送信ポイ
ンタ処理部115とを具備し、第4TU−11信号処理
回路104も、受信ポインタ処理部116と、エラステ
ィックストア117と、送信ポインタ処理部118とを
具備して構成されている。
信ポインタ処理部107と、エラスティックストア10
8と、送信ポインタ処理部109とを具備して構成され
ており、同様に、第2TU−11信号処理回路102
も、受信ポインタ処理部110と、エラスティックスト
ア111と、送信ポインタ処理部112とを具備し、第
3TU−11信号処理回路103も、受信ポインタ処理
部113と、エラスティックストア114と、送信ポイ
ンタ処理部115とを具備し、第4TU−11信号処理
回路104も、受信ポインタ処理部116と、エラステ
ィックストア117と、送信ポインタ処理部118とを
具備して構成されている。
【0043】パラレル展開部100の1/4分周部10
0は、伝送路から送られてきた既にその構成を図12に
示したTUG−2信号120を、TU−11信号の個数
に等しい4チャネルにおける各チャネル単位に信号処理
を行うために1/4分周して4チャネルの信号に変換し
て各TU−11信号処理回路101〜104へ出力する
ものである。
0は、伝送路から送られてきた既にその構成を図12に
示したTUG−2信号120を、TU−11信号の個数
に等しい4チャネルにおける各チャネル単位に信号処理
を行うために1/4分周して4チャネルの信号に変換し
て各TU−11信号処理回路101〜104へ出力する
ものである。
【0044】第1TU−11信号処理回路101の受信
ポインタ処理部107は、第1チャネルの信号から図8
に示すTUポインタバイトの第1チャネルのV1及びV
2バイト122,123及び127,128を認識し、
これによってポインタが正常なポインタ(Valid Pointe
r) か、異常なポインタ(Invalid Pointer) かを検出
し、また、TU−AISの検出と共に、コンカチネーシ
ョン・インディケーション(CI)の検出を行って、こ
れらの検出結果をエラスティックストア108及びTU
−2/TU−11判定部105へ出力する。これは、他
の受信ポインタ処理部110,113,116において
も第2〜第4チャネルの信号について同様に行われる。
ポインタ処理部107は、第1チャネルの信号から図8
に示すTUポインタバイトの第1チャネルのV1及びV
2バイト122,123及び127,128を認識し、
これによってポインタが正常なポインタ(Valid Pointe
r) か、異常なポインタ(Invalid Pointer) かを検出
し、また、TU−AISの検出と共に、コンカチネーシ
ョン・インディケーション(CI)の検出を行って、こ
れらの検出結果をエラスティックストア108及びTU
−2/TU−11判定部105へ出力する。これは、他
の受信ポインタ処理部110,113,116において
も第2〜第4チャネルの信号について同様に行われる。
【0045】各チャネルのV1及びV2バイトは図8に
(a)で示す第1チャネルに代表して符号122,12
3で示すように、4ビットのNDFフラグ124と、2
ビットのSSビット125と、10ビットポインタ12
6とから構成される。
(a)で示す第1チャネルに代表して符号122,12
3で示すように、4ビットのNDFフラグ124と、2
ビットのSSビット125と、10ビットポインタ12
6とから構成される。
【0046】NDFフラグ124は、そのビット構成が
「1001」の場合にポインタ変更ありを示し、「01
10」の場合にポインタ変更なしを示す。また、V1及
びV2バイトが、(b)で示す第2〜第4チャネルに符
号127,128で示すような値、即ちNDFフラグが
「1001」、SSビットが「11」、10ビットポイ
ンタが「1111111111」の場合は、コンカチネ
ーション・インディケーションである。このコンカチネ
ーション・インディケーションについては既に第1実施
形態で説明した。
「1001」の場合にポインタ変更ありを示し、「01
10」の場合にポインタ変更なしを示す。また、V1及
びV2バイトが、(b)で示す第2〜第4チャネルに符
号127,128で示すような値、即ちNDFフラグが
「1001」、SSビットが「11」、10ビットポイ
ンタが「1111111111」の場合は、コンカチネ
ーション・インディケーションである。このコンカチネ
ーション・インディケーションについては既に第1実施
形態で説明した。
【0047】TU−2/TU−11判定部105は、各
TU−11信号処理回路101〜104から通知される
検出結果より、TUG−2信号がTU−2信号かTU−
11信号の何れかで有るかを判定する。
TU−11信号処理回路101〜104から通知される
検出結果より、TUG−2信号がTU−2信号かTU−
11信号の何れかで有るかを判定する。
【0048】この判定を行う場合は、例えば図9に符号
130で示すTUポインタバイトによる信号種別テーブ
ルを用いる。この信号種別テーブル130は、符号13
1で示す行欄のように、第1チャネルがValid Pointer
、第2〜第4チャネルがCIのパターンの場合が、前
述で図8に示したようにTU−2信号であることを示
し、また、132で示す行欄のように全てCIの場合は
値がオーバーしているか、NDFフラグが正しくないこ
とを示すLoss of Pointer の場合である。これ以外のパ
ターンがTU−11信号を示す。
130で示すTUポインタバイトによる信号種別テーブ
ルを用いる。この信号種別テーブル130は、符号13
1で示す行欄のように、第1チャネルがValid Pointer
、第2〜第4チャネルがCIのパターンの場合が、前
述で図8に示したようにTU−2信号であることを示
し、また、132で示す行欄のように全てCIの場合は
値がオーバーしているか、NDFフラグが正しくないこ
とを示すLoss of Pointer の場合である。これ以外のパ
ターンがTU−11信号を示す。
【0049】そして、その信号種別テーブル130から
判定を行った結果である何れかの信号を示すTU−2/
TU−11処理制御信号を各TU−11信号処理回路1
01〜104の送信ポインタ処理部109,112,1
15,118へ出力するようになっている。
判定を行った結果である何れかの信号を示すTU−2/
TU−11処理制御信号を各TU−11信号処理回路1
01〜104の送信ポインタ処理部109,112,1
15,118へ出力するようになっている。
【0050】次に、図7に示すエラスティックストア1
08は、伝送路側のクロック同期を装置内クロック同期
に乗せ換えて送信ポインタ処理部109へ出力するもの
である。他のエラスティックストア111,114,1
17も同様の処理を行う。
08は、伝送路側のクロック同期を装置内クロック同期
に乗せ換えて送信ポインタ処理部109へ出力するもの
である。他のエラスティックストア111,114,1
17も同様の処理を行う。
【0051】TU−2/TU−11判定部105から出
力されるTU−2/TU−11処理制御信号がTU−1
1信号処理制御を示す場合、各エラスティックストア1
08,111,114,117は、独立に作動する。T
U−11信号処理制御を示す場合、エラスティックスト
ア108,111,114,117は同じタイミングで
作動する。
力されるTU−2/TU−11処理制御信号がTU−1
1信号処理制御を示す場合、各エラスティックストア1
08,111,114,117は、独立に作動する。T
U−11信号処理制御を示す場合、エラスティックスト
ア108,111,114,117は同じタイミングで
作動する。
【0052】各送信ポインタ処理部109,112,1
15,118は、VCの先頭位置を示す装置内のTUポ
インタバイトを付加するものである。TU−2/TU−
11判定部105から出力されるTU−2/TU−11
処理制御信号がTU−11信号処理制御を示す場合、各
送信ポインタ処理部62,67,72は、独立に作動
し、各々TUポインタバイトを付加してTU−11信号
として後段の装置内へ送出する。
15,118は、VCの先頭位置を示す装置内のTUポ
インタバイトを付加するものである。TU−2/TU−
11判定部105から出力されるTU−2/TU−11
処理制御信号がTU−11信号処理制御を示す場合、各
送信ポインタ処理部62,67,72は、独立に作動
し、各々TUポインタバイトを付加してTU−11信号
として後段の装置内へ送出する。
【0053】TU−2信号処理制御を示す場合、第1T
U−11信号処理回路101の送信ポインタ処理部10
9のみが、VC−4の先頭を示すTUポインタバイトを
送出し、残りの送信ポインタ処理部112,115,1
18は、TUポインタバイトをコンカチネーション・イ
ンディケーションとして、TU−11信号処理回路10
1〜104全体でTU−2信号を後段の装置内へ送出す
る。
U−11信号処理回路101の送信ポインタ処理部10
9のみが、VC−4の先頭を示すTUポインタバイトを
送出し、残りの送信ポインタ処理部112,115,1
18は、TUポインタバイトをコンカチネーション・イ
ンディケーションとして、TU−11信号処理回路10
1〜104全体でTU−2信号を後段の装置内へ送出す
る。
【0054】即ち、第1TU−11信号処理回路101
の送信ポインタ処理部109から出力されるTUポイン
タバイトに第2〜第4TU−11信号処理回路102〜
104の送信ポインタ処理部112,115,118か
ら出力される情報が連鎖して送出されるようになってい
る。
の送信ポインタ処理部109から出力されるTUポイン
タバイトに第2〜第4TU−11信号処理回路102〜
104の送信ポインタ処理部112,115,118か
ら出力される情報が連鎖して送出されるようになってい
る。
【0055】このような構成の第2実施形態の伝送/中
継装置のTUG−2信号処理回路の動作を図10のフロ
ーチャートを参照して説明する。図10のステップS1
において、伝送路からTUG−2信号120がパラレル
展開部100に入力されると、ステップS2において、
1/4分周部106が、1/4分周して各チャネル毎に
分離し、各TU−11信号処理回路101〜104へ出
力する。
継装置のTUG−2信号処理回路の動作を図10のフロ
ーチャートを参照して説明する。図10のステップS1
において、伝送路からTUG−2信号120がパラレル
展開部100に入力されると、ステップS2において、
1/4分周部106が、1/4分周して各チャネル毎に
分離し、各TU−11信号処理回路101〜104へ出
力する。
【0056】ステップS3,S4,S5,S6におい
て、各TU−11信号処理回路101〜104の受信ポ
インタ処理部107,110,113,116が、各チ
ャネルの信号のV1及びV2バイトから正常/異常ポイ
ンタ、また、TU−AISの検出と共に、コンカチネー
ション・インディケーションの検出を行って、これらの
検出結果をエラスティックストア108,111,11
4,117及びTU−2/TU−11判定部105へ出
力する。
て、各TU−11信号処理回路101〜104の受信ポ
インタ処理部107,110,113,116が、各チ
ャネルの信号のV1及びV2バイトから正常/異常ポイ
ンタ、また、TU−AISの検出と共に、コンカチネー
ション・インディケーションの検出を行って、これらの
検出結果をエラスティックストア108,111,11
4,117及びTU−2/TU−11判定部105へ出
力する。
【0057】ここで第1TU−11信号処理回路101
は、ステップS7,S8,S9において、エラスティッ
クストア61が、受信ポインタ処理部107からの信号
を受取、伝送路側のVCの先頭タイミングでデータを書
き込んだ後、そのVCの先頭タイミングでデータを読み
出し、これを送信ポインタ処理部109がVCの先頭位
置を示す装置内のTUポインタバイトを付加してステッ
プS10において、TU−11信号として後段の装置内
へ送出する。
は、ステップS7,S8,S9において、エラスティッ
クストア61が、受信ポインタ処理部107からの信号
を受取、伝送路側のVCの先頭タイミングでデータを書
き込んだ後、そのVCの先頭タイミングでデータを読み
出し、これを送信ポインタ処理部109がVCの先頭位
置を示す装置内のTUポインタバイトを付加してステッ
プS10において、TU−11信号として後段の装置内
へ送出する。
【0058】しかし、第2〜第4TU−11信号処理回
路102〜104においては、第2TU−11信号処理
回路102で代表して説明するように、TU−2/TU
−11判定部105から出力されるTU−2/TU−1
1処理制御信号がTU−11処理制御を示す場合、ステ
ップS11,S12,S13において、先に説明したス
テップS7,S8,S9と同様の処理が行われる。
路102〜104においては、第2TU−11信号処理
回路102で代表して説明するように、TU−2/TU
−11判定部105から出力されるTU−2/TU−1
1処理制御信号がTU−11処理制御を示す場合、ステ
ップS11,S12,S13において、先に説明したス
テップS7,S8,S9と同様の処理が行われる。
【0059】しかし、TU−2処理制御を示す場合、ス
テップS14において、エラスティックストア111が
受信ポインタ処理部110からの信号を受け取り、第1
チャネルと同期タイミングでデータを書き込んだ後、ス
テップS15において、第1チャネルと同期タイミング
でデータを読み出し、これをステップS16において、
送信ポインタ処理部112が装置内TUポインタバイト
をコンカチネーション・インディケーション表示で付加
してステップS10において、TU−11信号として後
段の装置内へ送出する。
テップS14において、エラスティックストア111が
受信ポインタ処理部110からの信号を受け取り、第1
チャネルと同期タイミングでデータを書き込んだ後、ス
テップS15において、第1チャネルと同期タイミング
でデータを読み出し、これをステップS16において、
送信ポインタ処理部112が装置内TUポインタバイト
をコンカチネーション・インディケーション表示で付加
してステップS10において、TU−11信号として後
段の装置内へ送出する。
【0060】以上説明した第2実施形態によれば、従来
のようにTU−2信号専用の処理回路を設けなくて済む
ので、大幅に、回路を削減することができる。これによ
って、従来のように、LSI化を行う場合、そのデバイ
スが大きくなり、また回路が大規模になればなるほどバ
グが増加しシミュレーション時間が増大するといったこ
とがなくなる。また、TU−2処理回路及びTU−11
信号処理回路の一方が実質的な処理動作を行っている場
合に、他方が無駄な処理動作を行わなくなるので、その
分消費電力を低減することができる。
のようにTU−2信号専用の処理回路を設けなくて済む
ので、大幅に、回路を削減することができる。これによ
って、従来のように、LSI化を行う場合、そのデバイ
スが大きくなり、また回路が大規模になればなるほどバ
グが増加しシミュレーション時間が増大するといったこ
とがなくなる。また、TU−2処理回路及びTU−11
信号処理回路の一方が実質的な処理動作を行っている場
合に、他方が無駄な処理動作を行わなくなるので、その
分消費電力を低減することができる。
【0061】
【発明の効果】以上説明したように、本発明によれば、
STM−1信号処理回路においてはTU−2信号専用の
処理回路を設けなくて済み、或いはTUG−2信号処理
回路においてはTU−2信号専用の処理回路を設けなく
て済むので、双方の信号処理回路共、大幅に回路を削減
することができる効果がある。これによって、LSI化
を行う場合に、そのデバイスを小型化することができ、
回路の縮小によってバグが減少するのでシミュレーショ
ン時間を短縮することができる効果がある。
STM−1信号処理回路においてはTU−2信号専用の
処理回路を設けなくて済み、或いはTUG−2信号処理
回路においてはTU−2信号専用の処理回路を設けなく
て済むので、双方の信号処理回路共、大幅に回路を削減
することができる効果がある。これによって、LSI化
を行う場合に、そのデバイスを小型化することができ、
回路の縮小によってバグが減少するのでシミュレーショ
ン時間を短縮することができる効果がある。
【図1】本発明の原理図である。
【図2】本発明の第1実施形態による伝送/中継装置の
STM−1信号処理回路のブロック構成図である。
STM−1信号処理回路のブロック構成図である。
【図3】STM−1信号のフレームフォーマット図であ
る。
る。
【図4】AU−4信号のAUポインタバイトの構成を示
す図である。
す図である。
【図5】AUポインタバイトによる信号種別テーブル図
である。
である。
【図6】図2に示す第1実施形態による伝送/中継装置
のSTM−1信号処理回路の動作を説明するためのフロ
ーチャートである。
のSTM−1信号処理回路の動作を説明するためのフロ
ーチャートである。
【図7】本発明の第2実施形態による伝送/中継装置の
TUG−2信号処理回路のブロック構成図である。
TUG−2信号処理回路のブロック構成図である。
【図8】TUG−2信号のTUポインタバイトの構成を
示す図である。
示す図である。
【図9】TUポインタバイトによる信号種別テーブル図
である。
である。
【図10】図7に示す第2実施形態による伝送/中継装
置のTUG−2信号処理回路の動作を説明するためのフ
ローチャートである。
置のTUG−2信号処理回路の動作を説明するためのフ
ローチャートである。
【図11】STM−1信号を構成するAU−4信号又は
AU−3信号のフレーム構成図である。
AU−3信号のフレーム構成図である。
【図12】TUG−2信号を構成するTU−2信号又は
TU−11信号のフレーム構成図である。
TU−11信号のフレーム構成図である。
【図13】従来例による伝送/中継装置のSTM−1信
号処理回路のブロック構成図である。
号処理回路のブロック構成図である。
50 分岐手段 51 第1信号処理手段 52 第2信号処理手段 53 第3信号処理手段 54 判定手段
フロントページの続き (72)発明者 倉部 充 神奈川県横浜市港北区新横浜2丁目3番9 号 富士通ディジタル・テクノロジ株式会 社内 (72)発明者 難波 謙三郎 神奈川県川崎市中原区上小田中4丁目1番 1号 富士通株式会社内 (72)発明者 齋藤 栄樹 神奈川県川崎市中原区上小田中4丁目1番 1号 富士通株式会社内
Claims (5)
- 【請求項1】 国際電気通信連合で規定されたSTM−
1信号を構成する1個の第1信号又は該第1信号と合計
が同等となる独立したn個の第2信号の双方を処理する
伝送/中継装置の信号処理回路において、 前記STM−1信号をフレーム検出した後、分周によっ
て前記n個の第2信号数と同数に分岐する分岐手段と、 該分岐手段から出力されるn個の分岐信号の各々に含ま
れる信号種別及び情報の先頭を示す受信ポインタを検出
し、このn個の受信ポインタの配列と予め定められた前
記第1信号及び第2信号を示すポインタ配列と比較して
第1及び第2信号の何れであるかを判定する判定手段
と、 該判定手段が該第2信号であると判定した場合に、該分
岐手段から出力されるn個の分岐信号の個々に送信ポイ
ンタを付加して出力し、該第1信号であると判定した場
合に、該分岐手段から出力されるn個の分岐信号の先頭
信号に送信ポインタを付加し、他の信号を該先頭信号に
従属させて出力するマスタ/スレーブ関係にある第1〜
第n信号処理手段とを具備したことを特徴とする伝送/
中継装置の信号処理回路。 - 【請求項2】 前記第1信号が国際電気通信連合で規定
されたAU−4信号であり、前記第2信号がAU−3信
号であることを特徴とする請求項1記載の伝送/中継装
置の信号処理回路。 - 【請求項3】 前記判定手段が、前記AU−3信号のn
個のポインタの配列が最初に予め定められた正常値ポイ
ンタ、これにコンカチネーション・インディケーション
を示すポインタが2個連続する配列である場合に、前記
STM−1信号をAU−4信号であると判定することを
特徴とする請求項2記載の伝送/中継装置の信号処理回
路。 - 【請求項4】 前記STM−1信号が国際電気通信連合
で規定されたTUG−2信号である場合に、前記第1信
号がTU−2信号であり、前記第2信号がTU−11信
号であることを特徴とする請求項1記載の伝送/中継装
置の信号処理回路。 - 【請求項5】 前記判定手段が、前記TU−11信号の
n個のポインタの配列が最初に予め定められた正常値ポ
インタ、これにコンカチネーション・インディケーショ
ンを示すポインタが3個連続する配列である場合に、前
記TUG−2信号を前記TU−2信号であると判定する
ことを特徴とする請求項4記載の伝送/中継装置の信号
処理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18474796A JPH1032554A (ja) | 1996-07-15 | 1996-07-15 | 伝送/中継装置の信号処理回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18474796A JPH1032554A (ja) | 1996-07-15 | 1996-07-15 | 伝送/中継装置の信号処理回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1032554A true JPH1032554A (ja) | 1998-02-03 |
Family
ID=16158645
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18474796A Withdrawn JPH1032554A (ja) | 1996-07-15 | 1996-07-15 | 伝送/中継装置の信号処理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1032554A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2001031817A1 (fr) * | 1999-10-26 | 2001-05-03 | Fujitsu Limited | Dispositif de transmission de signal concatene |
KR100394739B1 (ko) * | 1999-12-16 | 2003-08-14 | 엘지전자 주식회사 | 교환기에서 에스티엠-1 정합 시스템 |
-
1996
- 1996-07-15 JP JP18474796A patent/JPH1032554A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2001031817A1 (fr) * | 1999-10-26 | 2001-05-03 | Fujitsu Limited | Dispositif de transmission de signal concatene |
KR100394739B1 (ko) * | 1999-12-16 | 2003-08-14 | 엘지전자 주식회사 | 교환기에서 에스티엠-1 정합 시스템 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031007 |