JPH1032554A - 伝送／中継装置の信号処理回路 - Google Patents
伝送／中継装置の信号処理回路Info
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- JPH1032554A JPH1032554A JP18474796A JP18474796A JPH1032554A JP H1032554 A JPH1032554 A JP H1032554A JP 18474796 A JP18474796 A JP 18474796A JP 18474796 A JP18474796 A JP 18474796A JP H1032554 A JPH1032554 A JP H1032554A
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Abstract
(57)【要約】
【課題】本発明は回路規模を小型することができる伝送
／中継装置の信号処理回路を提供することを目的とす
る。 【解決手段】国際電気通信連合規定のＳＴＭ−１信号を
構成する１個の第１信号又は第１信号と合計が同等とな
る独立したｎ個の第２信号の双方を処理する回路であっ
て、ＳＴＭ−１信号をフレーム検出した後、分岐手段５
０でｎ個の第２信号数と同数に分岐し、ｎ個の分岐信号
の各信号種別及び情報の先頭を示す受信ポインタを検出
し、判定手段５４で、ｎ個の受信ポインタの配列を予め
定められた第１信号及び第２信号を規定するポインタ配
列と比較して第１及び第２信号の何れかを判定し、第２
信号と判定の際に第１〜第ｎ信号処理手段５１，５２，
５３が手段５０の出力分岐信号の個々に送信ポインタを
付加して出力し、第１信号と判定の際にｎ個の分岐信号
の先頭信号に送信ポインタを付加し、他の信号を先頭信
号に従属させて出力するように構成する。
／中継装置の信号処理回路を提供することを目的とす
る。 【解決手段】国際電気通信連合規定のＳＴＭ−１信号を
構成する１個の第１信号又は第１信号と合計が同等とな
る独立したｎ個の第２信号の双方を処理する回路であっ
て、ＳＴＭ−１信号をフレーム検出した後、分岐手段５
０でｎ個の第２信号数と同数に分岐し、ｎ個の分岐信号
の各信号種別及び情報の先頭を示す受信ポインタを検出
し、判定手段５４で、ｎ個の受信ポインタの配列を予め
定められた第１信号及び第２信号を規定するポインタ配
列と比較して第１及び第２信号の何れかを判定し、第２
信号と判定の際に第１〜第ｎ信号処理手段５１，５２，
５３が手段５０の出力分岐信号の個々に送信ポインタを
付加して出力し、第１信号と判定の際にｎ個の分岐信号
の先頭信号に送信ポインタを付加し、他の信号を先頭信
号に従属させて出力するように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は伝送／中継装置の信
号処理回路に関する。この伝送／中継装置の信号処理回
路は、ＩＴＵ−Ｔ（国際電気通信連合）で勧告されるＮ
ＮＩ(Network Node Interface)に従う信号処理を行うも
のである。ＩＴＵ−Ｔにおいては、１５０Mbpsの信号を
ＳＴＭ(Synchronous Transfer Mode)−１の信号フレー
ムフォーマットの１つであるとし、これらの信号処理上
の規定が勧告されている。
号処理回路に関する。この伝送／中継装置の信号処理回
路は、ＩＴＵ−Ｔ（国際電気通信連合）で勧告されるＮ
ＮＩ(Network Node Interface)に従う信号処理を行うも
のである。ＩＴＵ−Ｔにおいては、１５０Mbpsの信号を
ＳＴＭ(Synchronous Transfer Mode)−１の信号フレー
ムフォーマットの１つであるとし、これらの信号処理上
の規定が勧告されている。
【０００２】図１１に符号１０で示すようにＳＴＭ−１
信号のフォーマットは、９行×２７０列となっており、
情報の先頭を示すＡＵ(Admistrative Unit) ポインタバ
イト１１と、これ以降の情報から構成されている。ま
た、ＳＴＭ−１信号１０は、符号１３で示す１つのＡＵ
−４信号、又は１４，１５，１６で示す３つの独立した
ＡＵ−３信号の何れかで構成されている。
信号のフォーマットは、９行×２７０列となっており、
情報の先頭を示すＡＵ(Admistrative Unit) ポインタバ
イト１１と、これ以降の情報から構成されている。ま
た、ＳＴＭ−１信号１０は、符号１３で示す１つのＡＵ
−４信号、又は１４，１５，１６で示す３つの独立した
ＡＵ−３信号の何れかで構成されている。
【０００３】但し、ＡＵ−４信号１３は９行×２７０列
であり、９列のＡＵポインタバイト１８と、２６１列の
情報１９とから構成されている。ＡＵ−３信号１４，１
５，１６の各々は、ＡＵ−３信号１４に代表して示すよ
うに１列のＡＵポインタバイト２０と、８７列の情報２
１とから構成されている。
であり、９列のＡＵポインタバイト１８と、２６１列の
情報１９とから構成されている。ＡＵ−３信号１４，１
５，１６の各々は、ＡＵ−３信号１４に代表して示すよ
うに１列のＡＵポインタバイト２０と、８７列の情報２
１とから構成されている。
【０００４】一般に、これらの信号処理を行う場合は、
ＬＳＩデバイスの速度特性やノイズ等の問題上、各信号
をパラレル展開し、信号速度を落として処理することが
多々あるが、パラレル展開する分、回路規模が増大する
ため、回路規模を減少させる必要がある。
ＬＳＩデバイスの速度特性やノイズ等の問題上、各信号
をパラレル展開し、信号速度を落として処理することが
多々あるが、パラレル展開する分、回路規模が増大する
ため、回路規模を減少させる必要がある。
【０００５】また、これと同様のことが、ＴＵＧ(Tribu
tary Unit Group)−２の信号処理回路についても言え
る。図１２に符号２３で示すＴＵＧ−２信号は、情報の
先頭を示すＴＵポインタバイト２４と情報２５とが１２
５μｓ間隔で４つ組み合わせて構成されており、これと
同構成である符号２７で示すＴＵ(Tributary Unit)−２
信号、又は、符号２８，２９，３０，３１で示す４つの
独立したＴＵ−１１信号に多重分離できる。各ＴＵ−１
１信号２８，２９，３０，３１も、ＴＵＧ−２信号と同
様な時系列で構成されている。
tary Unit Group)−２の信号処理回路についても言え
る。図１２に符号２３で示すＴＵＧ−２信号は、情報の
先頭を示すＴＵポインタバイト２４と情報２５とが１２
５μｓ間隔で４つ組み合わせて構成されており、これと
同構成である符号２７で示すＴＵ(Tributary Unit)−２
信号、又は、符号２８，２９，３０，３１で示す４つの
独立したＴＵ−１１信号に多重分離できる。各ＴＵ−１
１信号２８，２９，３０，３１も、ＴＵＧ−２信号と同
様な時系列で構成されている。
【０００６】
【従来の技術】図１３に従来の伝送／中継装置における
ＳＴＭ−１信号処理回路のブロック構成図を示し、その
説明を行う。
ＳＴＭ−１信号処理回路のブロック構成図を示し、その
説明を行う。
【０００７】この図１３に示すＳＴＭ−１信号処理回路
は、伝送路から伝送されてきた１５５MbpsのＳＴＭ−１
信号４１を６Mbpsの信号で処理するものであり、ＡＵ−
４信号の場合は２４パラレル展開、ＡＵ−３信号の時は
１つのＡＵ−３信号を８パラレル展開して信号処理を行
うものである。
は、伝送路から伝送されてきた１５５MbpsのＳＴＭ−１
信号４１を６Mbpsの信号で処理するものであり、ＡＵ−
４信号の場合は２４パラレル展開、ＡＵ−３信号の時は
１つのＡＵ−３信号を８パラレル展開して信号処理を行
うものである。
【０００８】このような処理を行うために、分周回路３
３と、ＡＵ−４処理回路３４と、ＡＵ−３処理回路３
５，３６，３７と、ＡＵ−４／ＡＵ−３判断回路３８
と、セレクタ３９とを具備して構成されており、まず、
分周回路３３が、１５０MbpsのＳＴＭ−１信号４１を２
４分周して２４個の６Mbpsの信号を出力し、この２４個
の６Mbpsの信号がＡＵ−４信号であればＡＵ−４処理回
路３４がそれを所定の処理を行ってセレクタ３９へ出力
し、ＡＵ−３信号であれば、８個単位に、各ＡＵ−３処
理回路３５，３６，３７が所定の処理を行って出力す
る。
３と、ＡＵ−４処理回路３４と、ＡＵ−３処理回路３
５，３６，３７と、ＡＵ−４／ＡＵ−３判断回路３８
と、セレクタ３９とを具備して構成されており、まず、
分周回路３３が、１５０MbpsのＳＴＭ−１信号４１を２
４分周して２４個の６Mbpsの信号を出力し、この２４個
の６Mbpsの信号がＡＵ−４信号であればＡＵ−４処理回
路３４がそれを所定の処理を行ってセレクタ３９へ出力
し、ＡＵ−３信号であれば、８個単位に、各ＡＵ−３処
理回路３５，３６，３７が所定の処理を行って出力す
る。
【０００９】また、ＡＵ−４／ＡＵ−３判断回路３８
が、分周回路３３の出力信号がＡＵ−４信号であるかＡ
Ｕ−３信号であるかを判断し、ＡＵ−４信号であると判
断した場合にその判断結果信号をセレクタ３９へ送出す
ることによってセレクタ３９がＡＵ−４処理回路３４の
出力信号を選択し、これを図示せぬ後段回路へ装置内信
号４０として送出する。ＡＵ−３信号であると判断され
た場合はセレクタ３９がＡＵ−３処理回路３５，３６，
３７の出力信号を選択し、これを図示せぬ後段回路へ装
置内信号４０として送出する。
が、分周回路３３の出力信号がＡＵ−４信号であるかＡ
Ｕ−３信号であるかを判断し、ＡＵ−４信号であると判
断した場合にその判断結果信号をセレクタ３９へ送出す
ることによってセレクタ３９がＡＵ−４処理回路３４の
出力信号を選択し、これを図示せぬ後段回路へ装置内信
号４０として送出する。ＡＵ−３信号であると判断され
た場合はセレクタ３９がＡＵ−３処理回路３５，３６，
３７の出力信号を選択し、これを図示せぬ後段回路へ装
置内信号４０として送出する。
【００１０】ＳＴＭ−１信号処理回路が、ＴＵＧ−２信
号処理回路である場合は、図１３と同様な接続で、分周
回路、ＴＵ−２信号処理回路、ＴＵ−１１信号処理回
路、及びＴＵ−２／ＴＵ−１１判定回路、及びセレクタ
とを具備して構成される。
号処理回路である場合は、図１３と同様な接続で、分周
回路、ＴＵ−２信号処理回路、ＴＵ−１１信号処理回
路、及びＴＵ−２／ＴＵ−１１判定回路、及びセレクタ
とを具備して構成される。
【００１１】
【発明が解決しようとする課題】ところで、上述した従
来のＳＴＭ−１信号処理回路においては、ＡＵ−４処理
回路３４及びＡＵ−３処理回路３５，３６，３７の両方
が必要となるので、回路規模が大きくなり、ＬＳＩ化を
行う場合、そのデバイスが大きくなり、また回路が大規
模になればなるほどバグが増加するのでシミュレーショ
ン時間が増大するといった問題があった。これは、ＴＵ
Ｇ−２信号処理回路にも同様に当てはまる問題である。
来のＳＴＭ−１信号処理回路においては、ＡＵ−４処理
回路３４及びＡＵ−３処理回路３５，３６，３７の両方
が必要となるので、回路規模が大きくなり、ＬＳＩ化を
行う場合、そのデバイスが大きくなり、また回路が大規
模になればなるほどバグが増加するのでシミュレーショ
ン時間が増大するといった問題があった。これは、ＴＵ
Ｇ−２信号処理回路にも同様に当てはまる問題である。
【００１２】本発明は、このような点に鑑みてなされた
ものであり、回路規模を小型することができる伝送／中
継装置の信号処理回路を提供することを目的としてい
る。
ものであり、回路規模を小型することができる伝送／中
継装置の信号処理回路を提供することを目的としてい
る。
【００１３】
【課題を解決するための手段】図１に本発明の原理図を
示す。この図に示す伝送／中継装置の信号処理回路は、
国際電気通信連合で規定されたＳＴＭ−１信号を構成す
る１個の第１信号又は該第１信号と合計が同等となる独
立したｎ個の第２信号の双方を処理するものであり、本
発明の特徴は、ＳＴＭ−１信号をフレーム検出した後、
ｎ個の第２信号数と同数に分岐する分岐手段５０と、分
岐手段５０から出力されるｎ個の分岐信号の各々に含ま
れる信号種別及び情報の先頭を示す受信ポインタを検出
し、このｎ個の受信ポインタの配列と予め定められた第
１信号及び第２信号を示すポインタ配列と比較して第１
及び第２信号の何れであるかを判定する判定手段５４
と、判定手段５４が第２信号であると判定した場合に、
分岐手段５０から出力されるｎ個の分岐信号の個々に送
信ポインタを付加して出力し、第１信号であると判定し
た場合に、分岐手段５０から出力されるｎ個の分岐信号
の先頭信号に送信ポインタを付加し、他の信号を先頭信
号に従属させて出力するマスタ／スレーブ関係にある第
１〜第ｎ信号処理手段５１，５２，５３とを具備して構
成したことにある。
示す。この図に示す伝送／中継装置の信号処理回路は、
国際電気通信連合で規定されたＳＴＭ−１信号を構成す
る１個の第１信号又は該第１信号と合計が同等となる独
立したｎ個の第２信号の双方を処理するものであり、本
発明の特徴は、ＳＴＭ−１信号をフレーム検出した後、
ｎ個の第２信号数と同数に分岐する分岐手段５０と、分
岐手段５０から出力されるｎ個の分岐信号の各々に含ま
れる信号種別及び情報の先頭を示す受信ポインタを検出
し、このｎ個の受信ポインタの配列と予め定められた第
１信号及び第２信号を示すポインタ配列と比較して第１
及び第２信号の何れであるかを判定する判定手段５４
と、判定手段５４が第２信号であると判定した場合に、
分岐手段５０から出力されるｎ個の分岐信号の個々に送
信ポインタを付加して出力し、第１信号であると判定し
た場合に、分岐手段５０から出力されるｎ個の分岐信号
の先頭信号に送信ポインタを付加し、他の信号を先頭信
号に従属させて出力するマスタ／スレーブ関係にある第
１〜第ｎ信号処理手段５１，５２，５３とを具備して構
成したことにある。
【００１４】このような構成によれば、ｎ個の第２信号
を処理する第１〜第ｎ信号処理手段５１，５２，５３で
第１信号も処理できるので、従来必要であった第１信号
処理手段を省ける分、回路全体の規模を大幅に縮小する
ことが可能となる。
を処理する第１〜第ｎ信号処理手段５１，５２，５３で
第１信号も処理できるので、従来必要であった第１信号
処理手段を省ける分、回路全体の規模を大幅に縮小する
ことが可能となる。
【００１５】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図２は本発明の第１実施形
態による伝送／中継装置のＳＴＭ−１信号処理回路のブ
ロック構成図である。
施の形態について説明する。図２は本発明の第１実施形
態による伝送／中継装置のＳＴＭ−１信号処理回路のブ
ロック構成図である。
【００１６】図２において、符号５０はパラレル展開
部、５１は第１ＡＵ−３信号処理回路、５２は第２ＡＵ
−３信号処理回路、５３は第３ＡＵ−３信号処理回路、
５４はＡＵ−４／ＡＵ−３判定部である。また、パラレ
ル展開部５０は、１／８分周部５５と、ＳＴＭ−１フレ
ーム検出部５６と、１／３分周部５７とを具備して構成
されている。
部、５１は第１ＡＵ−３信号処理回路、５２は第２ＡＵ
−３信号処理回路、５３は第３ＡＵ−３信号処理回路、
５４はＡＵ−４／ＡＵ−３判定部である。また、パラレ
ル展開部５０は、１／８分周部５５と、ＳＴＭ−１フレ
ーム検出部５６と、１／３分周部５７とを具備して構成
されている。
【００１７】第１ＡＵ−３信号処理回路５１は、受信ポ
インタ処理部５９と、ビットバッファ６０と、エラステ
ィックストア６１と、送信ポインタ処理部６２とを具備
して構成されており、同様に、第２ＡＵ−３信号処理回
路５２も、受信ポインタ処理部６４と、ビットバッファ
６５と、エラスティックストア６６と、送信ポインタ処
理部６７とを具備し、第３ＡＵ−３信号処理回路５３
も、受信ポインタ処理部６９と、ビットバッファ７０
と、エラスティックストア７１と、送信ポインタ処理部
７２とを具備して構成されている。
インタ処理部５９と、ビットバッファ６０と、エラステ
ィックストア６１と、送信ポインタ処理部６２とを具備
して構成されており、同様に、第２ＡＵ−３信号処理回
路５２も、受信ポインタ処理部６４と、ビットバッファ
６５と、エラスティックストア６６と、送信ポインタ処
理部６７とを具備し、第３ＡＵ−３信号処理回路５３
も、受信ポインタ処理部６９と、ビットバッファ７０
と、エラスティックストア７１と、送信ポインタ処理部
７２とを具備して構成されている。
【００１８】ここで、パラレル展開部５０に入力される
伝送路から伝送されてきた１５０MbpsのＳＴＭ−１信号
のフレームフォーマットを図３に示し、その説明を行
う。ＳＴＭ−１信号のフォーマットは、図１１でも概略
を示したように、１フレームが９行×２７０列となって
おり、符号７５で示す９行×９列の伝送路固有の情報伝
送に用いられるＳＯＨ(Section Overhead)と、７６で示
す９行×２６１列の実質的な情報を示すペイロードとか
ら構成されている。
伝送路から伝送されてきた１５０MbpsのＳＴＭ−１信号
のフレームフォーマットを図３に示し、その説明を行
う。ＳＴＭ−１信号のフォーマットは、図１１でも概略
を示したように、１フレームが９行×２７０列となって
おり、符号７５で示す９行×９列の伝送路固有の情報伝
送に用いられるＳＯＨ(Section Overhead)と、７６で示
す９行×２６１列の実質的な情報を示すペイロードとか
ら構成されている。
【００１９】また、符号７７で示すように、４行目の９
列に各々が３バイトから成るＨ１バイト、Ｈ２バイト、
及びＨ３バイトから構成されるＡＵポインタバイトが配
置されている。ここで、各Ｈ１〜Ｈ３の１バイト目を第
１チャネル、２バイト目を第２チャネル、３バイト目を
第３チャネルと呼ぶことにする。
列に各々が３バイトから成るＨ１バイト、Ｈ２バイト、
及びＨ３バイトから構成されるＡＵポインタバイトが配
置されている。ここで、各Ｈ１〜Ｈ３の１バイト目を第
１チャネル、２バイト目を第２チャネル、３バイト目を
第３チャネルと呼ぶことにする。
【００２０】このようなフレームフォーマットのＳＴＭ
−１信号７４が入力されるパラレル展開部５０の１／８
分周部５５は、そのＳＴＭ−１信号７４をバイト（８ビ
ット）アクセスするために１／８分周してＳＴＭ−１フ
レーム検出部５６へ出力するものである。
−１信号７４が入力されるパラレル展開部５０の１／８
分周部５５は、そのＳＴＭ−１信号７４をバイト（８ビ
ット）アクセスするために１／８分周してＳＴＭ−１フ
レーム検出部５６へ出力するものである。
【００２１】ＳＴＭ−１フレーム検出部５６は、その１
／８分周されたＳＴＭ−１信号の図３に示すフレームの
先頭のＡ１及びＡ２バイトを検出することによってフレ
ームの先頭を認識し、この認識したフレーム単位でＳＴ
Ｍ−１信号を１／３分周部５７へ出力するものである。
／８分周されたＳＴＭ−１信号の図３に示すフレームの
先頭のＡ１及びＡ２バイトを検出することによってフレ
ームの先頭を認識し、この認識したフレーム単位でＳＴ
Ｍ−１信号を１／３分周部５７へ出力するものである。
【００２２】１／３分周部５７は、先に説明したチャネ
ル単位に信号処理を行うために１５０MbpsのＳＴＭ−１
信号を１／３分周して各５０Mbpsの３チャネルの信号に
変換して各ＡＵ−３信号処理回路５１〜５３へ出力する
ものである。
ル単位に信号処理を行うために１５０MbpsのＳＴＭ−１
信号を１／３分周して各５０Mbpsの３チャネルの信号に
変換して各ＡＵ−３信号処理回路５１〜５３へ出力する
ものである。
【００２３】第１ＡＵ−３信号処理回路５１の受信ポイ
ンタ処理部５９は、第１チャネルの信号から図３に示す
ＡＵポインタバイト７７の第１チャネルのＨ１及びＨ２
バイトを認識し、これによってポインタが正常なポイン
タ(Valid Pointer) か、異常なポインタ(Invalid Point
er) かを検出し、また、ＡＵ−ＡＩＳ(Alarm Indicatio
n Signal：警報表示信号）の検出と共に、後述で説明す
るコンカチネーション・インディケーション（ＣＩ）の
検出を行って、これらの検出結果をビットバッファ６０
及びＡＵ−４／ＡＵ−３判定部５４へ出力する。これ
は、他の受信ポインタ処理部６４，６９においても第２
及び第３チャネルの信号について同様に行われる。
ンタ処理部５９は、第１チャネルの信号から図３に示す
ＡＵポインタバイト７７の第１チャネルのＨ１及びＨ２
バイトを認識し、これによってポインタが正常なポイン
タ(Valid Pointer) か、異常なポインタ(Invalid Point
er) かを検出し、また、ＡＵ−ＡＩＳ(Alarm Indicatio
n Signal：警報表示信号）の検出と共に、後述で説明す
るコンカチネーション・インディケーション（ＣＩ）の
検出を行って、これらの検出結果をビットバッファ６０
及びＡＵ−４／ＡＵ−３判定部５４へ出力する。これ
は、他の受信ポインタ処理部６４，６９においても第２
及び第３チャネルの信号について同様に行われる。
【００２４】各チャネルのＨ１及びＨ２バイトを図４を
参照して説明する。図４に（ａ）で示す第１チャネルに
代表して符号７９，８０で示すＨ１及びＨ２バイトは、
符号８１で示す４ビットのＮＤＦフラグと、８２で示す
２ビットのＳＳビットと、８３で示す１０ビットポイン
タとから構成される。
参照して説明する。図４に（ａ）で示す第１チャネルに
代表して符号７９，８０で示すＨ１及びＨ２バイトは、
符号８１で示す４ビットのＮＤＦフラグと、８２で示す
２ビットのＳＳビットと、８３で示す１０ビットポイン
タとから構成される。
【００２５】ＮＤＦフラグ８１は、そのビット構成が
「１００１」の場合にポインタ変更ありを示し、「０１
１０」の場合にポインタ変更なしを示す。また、Ｈ１及
びＨ２バイトが、（ｂ）で示す第２及び第３チャネルに
符号８５，８６で示すような値、即ちＮＤＦフラグが
「１００１」、ＳＳビットが「１１」、１０ビットポイ
ンタが「１１１１１１１１１１」の場合は、コンカチネ
ーション・インディケーションである。
「１００１」の場合にポインタ変更ありを示し、「０１
１０」の場合にポインタ変更なしを示す。また、Ｈ１及
びＨ２バイトが、（ｂ）で示す第２及び第３チャネルに
符号８５，８６で示すような値、即ちＮＤＦフラグが
「１００１」、ＳＳビットが「１１」、１０ビットポイ
ンタが「１１１１１１１１１１」の場合は、コンカチネ
ーション・インディケーションである。
【００２６】このコンカチネーション・インディケーシ
ョンは、前のチャネルに連鎖することを示し、この図４
に示す場合、第１チャネルに、第２及び第３チャネルの
双方が連鎖することになる。このケースがＡＵ−４信号
のポインタバイトである。この場合、第１チャネルの１
０ビットポインタ８３は例えばＶＣ(Virtual Containe
r) −４の先頭を示すものとなる。なお、Ｈ３バイト
は、データの位相吸収用のバイトである。
ョンは、前のチャネルに連鎖することを示し、この図４
に示す場合、第１チャネルに、第２及び第３チャネルの
双方が連鎖することになる。このケースがＡＵ−４信号
のポインタバイトである。この場合、第１チャネルの１
０ビットポインタ８３は例えばＶＣ(Virtual Containe
r) −４の先頭を示すものとなる。なお、Ｈ３バイト
は、データの位相吸収用のバイトである。
【００２７】ＡＵ−４／ＡＵ−３判定部５４は、各ＡＵ
−３信号処理回路５１〜５３から通知される検出結果よ
り、ＳＴＭ−１信号がＡＵ−４信号かＡＵ−３信号の何
れかで有るかを判定する。
−３信号処理回路５１〜５３から通知される検出結果よ
り、ＳＴＭ−１信号がＡＵ−４信号かＡＵ−３信号の何
れかで有るかを判定する。
【００２８】この判定を行う場合は、例えば図５に符号
８８で示すＡＵポインタバイトによる信号種別テーブル
を用いる。この信号種別テーブル８８は、符号８９で示
す行欄のように、第１チャネルがValid Pointer 、第２
及び第３チャネルがＣＩのパターンの場合が、前述で図
４に示したようにＡＵ−４信号であることを示し、ま
た、９０で示す行欄のように全てＣＩの場合は値がオー
バーしているか、ＮＤＦフラグが正しくないことを示す
Loss of Pointer の場合である。これ以外のパターンが
ＡＵ−３信号を示す。
８８で示すＡＵポインタバイトによる信号種別テーブル
を用いる。この信号種別テーブル８８は、符号８９で示
す行欄のように、第１チャネルがValid Pointer 、第２
及び第３チャネルがＣＩのパターンの場合が、前述で図
４に示したようにＡＵ−４信号であることを示し、ま
た、９０で示す行欄のように全てＣＩの場合は値がオー
バーしているか、ＮＤＦフラグが正しくないことを示す
Loss of Pointer の場合である。これ以外のパターンが
ＡＵ−３信号を示す。
【００２９】そして、その信号種別テーブル８８から判
定を行った結果である何れかの信号を示すＡＵ−４／Ａ
Ｕ−３処理制御信号を各ＡＵ−３信号処理回路５１〜５
３の送信ポインタ処理部６２，６７，７２へ出力するよ
うになっている。
定を行った結果である何れかの信号を示すＡＵ−４／Ａ
Ｕ−３処理制御信号を各ＡＵ−３信号処理回路５１〜５
３の送信ポインタ処理部６２，６７，７２へ出力するよ
うになっている。
【００３０】次に、図２に示すビットバッファ６０は、
受信ポインタ処理部５９からの信号のジッタ等によるビ
ット擦れを吸収するものであり、また、エラスティック
ストア６１は、伝送路側のクロック同期を装置内クロッ
ク同期に乗せ換えて送信ポインタ処理部６２へ出力する
ものである。他のビットバッファ６５，７０及びエラス
ティックストア６６，７１も同様の処理を行う。
受信ポインタ処理部５９からの信号のジッタ等によるビ
ット擦れを吸収するものであり、また、エラスティック
ストア６１は、伝送路側のクロック同期を装置内クロッ
ク同期に乗せ換えて送信ポインタ処理部６２へ出力する
ものである。他のビットバッファ６５，７０及びエラス
ティックストア６６，７１も同様の処理を行う。
【００３１】ＡＵ−４／ＡＵ−３判定部５４から出力さ
れるＡＵ−４／ＡＵ−３処理制御信号がＡＵ−３処理制
御を示す場合、各ビットバッファ６０，６５，７０，エ
ラスティックストア６１，６６，７１は、独立に作動す
る。ＡＵ−４信号処理制御を示す場合、ビットバッファ
６０，６５，７０，エラスティックストア６１，６６，
７１は同じタイミングで作動する。
れるＡＵ−４／ＡＵ−３処理制御信号がＡＵ−３処理制
御を示す場合、各ビットバッファ６０，６５，７０，エ
ラスティックストア６１，６６，７１は、独立に作動す
る。ＡＵ−４信号処理制御を示す場合、ビットバッファ
６０，６５，７０，エラスティックストア６１，６６，
７１は同じタイミングで作動する。
【００３２】各送信ポインタ処理部６２，６７，７２
は、ＶＣの先頭位置を示す装置内のＡＵポインタバイト
を付加するものである。ＡＵ−４／ＡＵ−３判定部５４
から出力されるＡＵ−４／ＡＵ−３処理制御信号がＡＵ
−３信号処理制御を示す場合、各送信ポインタ処理部６
２，６７，７２は、独立に作動し、各々ＡＵポインタバ
イトを付加してＡＵ−３信号として後段の装置内へ送出
する。
は、ＶＣの先頭位置を示す装置内のＡＵポインタバイト
を付加するものである。ＡＵ−４／ＡＵ−３判定部５４
から出力されるＡＵ−４／ＡＵ−３処理制御信号がＡＵ
−３信号処理制御を示す場合、各送信ポインタ処理部６
２，６７，７２は、独立に作動し、各々ＡＵポインタバ
イトを付加してＡＵ−３信号として後段の装置内へ送出
する。
【００３３】ＡＵ−４信号処理制御を示す場合、第１Ａ
Ｕ−３信号処理回路５１の送信ポインタ処理部６２のみ
が、ＶＣ−４の先頭を示すＡＵポインタバイトを送出
し、残りの送信ポインタ処理部６７，７２は、ＡＵポイ
ンタバイトをコンカチネーション・インディケーション
として、ＡＵ−３信号処理回路５１〜５３全体でＡＵ−
４信号を後段の装置内へ送出する。
Ｕ−３信号処理回路５１の送信ポインタ処理部６２のみ
が、ＶＣ−４の先頭を示すＡＵポインタバイトを送出
し、残りの送信ポインタ処理部６７，７２は、ＡＵポイ
ンタバイトをコンカチネーション・インディケーション
として、ＡＵ−３信号処理回路５１〜５３全体でＡＵ−
４信号を後段の装置内へ送出する。
【００３４】即ち、第１ＡＵ−３信号処理回路５１の送
信ポインタ処理部６２から出力されるＡＵポインタバイ
トに第２及び第３ＡＵ−３信号処理回路５２，５３の送
信ポインタ処理部６７，７２から出力される情報が連鎖
して送出されるようになっている。
信ポインタ処理部６２から出力されるＡＵポインタバイ
トに第２及び第３ＡＵ−３信号処理回路５２，５３の送
信ポインタ処理部６７，７２から出力される情報が連鎖
して送出されるようになっている。
【００３５】このような構成の第１実施形態の伝送／中
継装置のＳＴＭ−１信号処理回路の動作を図６のフロー
チャートを参照して説明する。図６のステップＳ１にお
いて、伝送路からＳＴＭ−１信号７４がパラレル展開部
５０に入力されると、ステップＳ２において、１／８分
周部５５が、ＳＴＭ−１信号７４を１／８分周し、この
分周信号からステップＳ３において、ＳＴＭ−１フレー
ム検出部５６が、ＳＴＭ−１信号のフレームの先頭のＡ
１及びＡ２バイトを検出し、ステップＳ４において、１
／３分周部５７が、１／３分周して各チャネル毎に分離
し、各ＡＵ−３信号処理回路５１〜５３へ出力する。
継装置のＳＴＭ−１信号処理回路の動作を図６のフロー
チャートを参照して説明する。図６のステップＳ１にお
いて、伝送路からＳＴＭ−１信号７４がパラレル展開部
５０に入力されると、ステップＳ２において、１／８分
周部５５が、ＳＴＭ−１信号７４を１／８分周し、この
分周信号からステップＳ３において、ＳＴＭ−１フレー
ム検出部５６が、ＳＴＭ−１信号のフレームの先頭のＡ
１及びＡ２バイトを検出し、ステップＳ４において、１
／３分周部５７が、１／３分周して各チャネル毎に分離
し、各ＡＵ−３信号処理回路５１〜５３へ出力する。
【００３６】ステップＳ５，Ｓ６，Ｓ７において、各Ａ
Ｕ−３信号処理回路５１〜５３の受信ポインタ処理部５
９，６４，６９が、各チャネルの信号のＨ１及びＨ２バ
イトから正常／異常ポインタ、また、ＡＵ−ＡＩＳの検
出と共に、コンカチネーション・インディケーションの
検出を行って、これらの検出結果をビットバッファ６
０，６５，７０及びＡＵ−４／ＡＵ−３判定部５４へ出
力する。
Ｕ−３信号処理回路５１〜５３の受信ポインタ処理部５
９，６４，６９が、各チャネルの信号のＨ１及びＨ２バ
イトから正常／異常ポインタ、また、ＡＵ−ＡＩＳの検
出と共に、コンカチネーション・インディケーションの
検出を行って、これらの検出結果をビットバッファ６
０，６５，７０及びＡＵ−４／ＡＵ−３判定部５４へ出
力する。
【００３７】ここで第１ＡＵ−３信号処理回路５１は、
ステップＳ８，Ｓ９，Ｓ１０，Ｓ１１において、ビット
バッファ６０が、受信ポインタ処理部５９からの信号の
ジッタ等によるビット擦れを吸収し、エラスティックス
トア６１が、伝送路側のＶＣの先頭タイミングでデータ
を書き込んだ後、そのＶＣの先頭タイミングでデータを
読み出し、これを送信ポインタ処理部６２がＶＣの先頭
位置を示す装置内のＡＵポインタバイトを付加してステ
ップＳ１２において、ＡＵ−３信号として後段の装置内
へ送出する。
ステップＳ８，Ｓ９，Ｓ１０，Ｓ１１において、ビット
バッファ６０が、受信ポインタ処理部５９からの信号の
ジッタ等によるビット擦れを吸収し、エラスティックス
トア６１が、伝送路側のＶＣの先頭タイミングでデータ
を書き込んだ後、そのＶＣの先頭タイミングでデータを
読み出し、これを送信ポインタ処理部６２がＶＣの先頭
位置を示す装置内のＡＵポインタバイトを付加してステ
ップＳ１２において、ＡＵ−３信号として後段の装置内
へ送出する。
【００３８】しかし、第２及び第３ＡＵ−３信号処理回
路５２，５３においては、第２ＡＵ−３信号処理回路５
２で代表して説明するように、ＡＵ−４／ＡＵ−３判定
部５４から出力されるＡＵ−４／ＡＵ−３処理制御信号
がＡＵ−３処理制御を示す場合、ステップＳ１３，Ｓ１
４，Ｓ１５，Ｓ１６において、先に説明したステップＳ
８，Ｓ９，Ｓ１０，Ｓ１１と同様の処理が行われる。
路５２，５３においては、第２ＡＵ−３信号処理回路５
２で代表して説明するように、ＡＵ−４／ＡＵ−３判定
部５４から出力されるＡＵ−４／ＡＵ−３処理制御信号
がＡＵ−３処理制御を示す場合、ステップＳ１３，Ｓ１
４，Ｓ１５，Ｓ１６において、先に説明したステップＳ
８，Ｓ９，Ｓ１０，Ｓ１１と同様の処理が行われる。
【００３９】しかし、ＡＵ−４処理制御を示す場合、ス
テップＳ１７において、ビットバッファ６０が、受信ポ
インタ処理部５９からの信号のジッタ等によるビット擦
れを吸収した後、ステップＳ１８において、エラスティ
ックストア６６が第１チャネルと同期タイミングでデー
タを書き込んだ後、ステップＳ１９において、第１チャ
ネルと同期タイミングでデータを読み出し、これをステ
ップＳ２０において、送信ポインタ処理部６２が装置内
ＡＵポインタバイトをコンカチネーション・インディケ
ーション表示で付加してステップＳ１２において、ＡＵ
−３信号として後段の装置内へ送出する。
テップＳ１７において、ビットバッファ６０が、受信ポ
インタ処理部５９からの信号のジッタ等によるビット擦
れを吸収した後、ステップＳ１８において、エラスティ
ックストア６６が第１チャネルと同期タイミングでデー
タを書き込んだ後、ステップＳ１９において、第１チャ
ネルと同期タイミングでデータを読み出し、これをステ
ップＳ２０において、送信ポインタ処理部６２が装置内
ＡＵポインタバイトをコンカチネーション・インディケ
ーション表示で付加してステップＳ１２において、ＡＵ
−３信号として後段の装置内へ送出する。
【００４０】以上説明した第１実施形態によれば、従来
のようにＡＵ−４信号専用の処理回路を設けなくて済む
ので、大幅に、回路を削減することができる。これによ
って、従来のように、ＬＳＩ化を行う場合、そのデバイ
スが大きくなり、また回路が大規模になればなるほどバ
グが増加しシミュレーション時間が増大するといったこ
とがなくなる。また、ＡＵ−４処理回路及びＡＵ−３信
号処理回路の一方が実質的な処理動作を行っている場合
に、他方が無駄な処理動作を行わなくなるので、その分
消費電力を低減することができる。
のようにＡＵ−４信号専用の処理回路を設けなくて済む
ので、大幅に、回路を削減することができる。これによ
って、従来のように、ＬＳＩ化を行う場合、そのデバイ
スが大きくなり、また回路が大規模になればなるほどバ
グが増加しシミュレーション時間が増大するといったこ
とがなくなる。また、ＡＵ−４処理回路及びＡＵ−３信
号処理回路の一方が実質的な処理動作を行っている場合
に、他方が無駄な処理動作を行わなくなるので、その分
消費電力を低減することができる。
【００４１】次に、第２実施形態を図７を参照して説明
する。図７において、符号１００はパラレル展開部、１
０１は第１ＴＵ−１１信号処理回路、１０２は第２ＴＵ
−１１信号処理回路、１０３は第３ＴＵ−１１信号処理
回路、１０４はＴＵ−２／ＴＵ−１１判定部である。ま
た、パラレル展開部１００は、１／４分周部１０６を具
備して構成されている。
する。図７において、符号１００はパラレル展開部、１
０１は第１ＴＵ−１１信号処理回路、１０２は第２ＴＵ
−１１信号処理回路、１０３は第３ＴＵ−１１信号処理
回路、１０４はＴＵ−２／ＴＵ−１１判定部である。ま
た、パラレル展開部１００は、１／４分周部１０６を具
備して構成されている。
【００４２】第１ＴＵ−１１信号処理回路１０１は、受
信ポインタ処理部１０７と、エラスティックストア１０
８と、送信ポインタ処理部１０９とを具備して構成され
ており、同様に、第２ＴＵ−１１信号処理回路１０２
も、受信ポインタ処理部１１０と、エラスティックスト
ア１１１と、送信ポインタ処理部１１２とを具備し、第
３ＴＵ−１１信号処理回路１０３も、受信ポインタ処理
部１１３と、エラスティックストア１１４と、送信ポイ
ンタ処理部１１５とを具備し、第４ＴＵ−１１信号処理
回路１０４も、受信ポインタ処理部１１６と、エラステ
ィックストア１１７と、送信ポインタ処理部１１８とを
具備して構成されている。
信ポインタ処理部１０７と、エラスティックストア１０
８と、送信ポインタ処理部１０９とを具備して構成され
ており、同様に、第２ＴＵ−１１信号処理回路１０２
も、受信ポインタ処理部１１０と、エラスティックスト
ア１１１と、送信ポインタ処理部１１２とを具備し、第
３ＴＵ−１１信号処理回路１０３も、受信ポインタ処理
部１１３と、エラスティックストア１１４と、送信ポイ
ンタ処理部１１５とを具備し、第４ＴＵ−１１信号処理
回路１０４も、受信ポインタ処理部１１６と、エラステ
ィックストア１１７と、送信ポインタ処理部１１８とを
具備して構成されている。
【００４３】パラレル展開部１００の１／４分周部１０
０は、伝送路から送られてきた既にその構成を図１２に
示したＴＵＧ−２信号１２０を、ＴＵ−１１信号の個数
に等しい４チャネルにおける各チャネル単位に信号処理
を行うために１／４分周して４チャネルの信号に変換し
て各ＴＵ−１１信号処理回路１０１〜１０４へ出力する
ものである。
０は、伝送路から送られてきた既にその構成を図１２に
示したＴＵＧ−２信号１２０を、ＴＵ−１１信号の個数
に等しい４チャネルにおける各チャネル単位に信号処理
を行うために１／４分周して４チャネルの信号に変換し
て各ＴＵ−１１信号処理回路１０１〜１０４へ出力する
ものである。
【００４４】第１ＴＵ−１１信号処理回路１０１の受信
ポインタ処理部１０７は、第１チャネルの信号から図８
に示すＴＵポインタバイトの第１チャネルのＶ１及びＶ
２バイト１２２，１２３及び１２７，１２８を認識し、
これによってポインタが正常なポインタ(Valid Pointe
r) か、異常なポインタ(Invalid Pointer) かを検出
し、また、ＴＵ−ＡＩＳの検出と共に、コンカチネーシ
ョン・インディケーション（ＣＩ）の検出を行って、こ
れらの検出結果をエラスティックストア１０８及びＴＵ
−２／ＴＵ−１１判定部１０５へ出力する。これは、他
の受信ポインタ処理部１１０，１１３，１１６において
も第２〜第４チャネルの信号について同様に行われる。
ポインタ処理部１０７は、第１チャネルの信号から図８
に示すＴＵポインタバイトの第１チャネルのＶ１及びＶ
２バイト１２２，１２３及び１２７，１２８を認識し、
これによってポインタが正常なポインタ(Valid Pointe
r) か、異常なポインタ(Invalid Pointer) かを検出
し、また、ＴＵ−ＡＩＳの検出と共に、コンカチネーシ
ョン・インディケーション（ＣＩ）の検出を行って、こ
れらの検出結果をエラスティックストア１０８及びＴＵ
−２／ＴＵ−１１判定部１０５へ出力する。これは、他
の受信ポインタ処理部１１０，１１３，１１６において
も第２〜第４チャネルの信号について同様に行われる。
【００４５】各チャネルのＶ１及びＶ２バイトは図８に
（ａ）で示す第１チャネルに代表して符号１２２，１２
３で示すように、４ビットのＮＤＦフラグ１２４と、２
ビットのＳＳビット１２５と、１０ビットポインタ１２
６とから構成される。
（ａ）で示す第１チャネルに代表して符号１２２，１２
３で示すように、４ビットのＮＤＦフラグ１２４と、２
ビットのＳＳビット１２５と、１０ビットポインタ１２
６とから構成される。
【００４６】ＮＤＦフラグ１２４は、そのビット構成が
「１００１」の場合にポインタ変更ありを示し、「０１
１０」の場合にポインタ変更なしを示す。また、Ｖ１及
びＶ２バイトが、（ｂ）で示す第２〜第４チャネルに符
号１２７，１２８で示すような値、即ちＮＤＦフラグが
「１００１」、ＳＳビットが「１１」、１０ビットポイ
ンタが「１１１１１１１１１１」の場合は、コンカチネ
ーション・インディケーションである。このコンカチネ
ーション・インディケーションについては既に第１実施
形態で説明した。
「１００１」の場合にポインタ変更ありを示し、「０１
１０」の場合にポインタ変更なしを示す。また、Ｖ１及
びＶ２バイトが、（ｂ）で示す第２〜第４チャネルに符
号１２７，１２８で示すような値、即ちＮＤＦフラグが
「１００１」、ＳＳビットが「１１」、１０ビットポイ
ンタが「１１１１１１１１１１」の場合は、コンカチネ
ーション・インディケーションである。このコンカチネ
ーション・インディケーションについては既に第１実施
形態で説明した。
【００４７】ＴＵ−２／ＴＵ−１１判定部１０５は、各
ＴＵ−１１信号処理回路１０１〜１０４から通知される
検出結果より、ＴＵＧ−２信号がＴＵ−２信号かＴＵ−
１１信号の何れかで有るかを判定する。
ＴＵ−１１信号処理回路１０１〜１０４から通知される
検出結果より、ＴＵＧ−２信号がＴＵ−２信号かＴＵ−
１１信号の何れかで有るかを判定する。
【００４８】この判定を行う場合は、例えば図９に符号
１３０で示すＴＵポインタバイトによる信号種別テーブ
ルを用いる。この信号種別テーブル１３０は、符号１３
１で示す行欄のように、第１チャネルがValid Pointer
、第２〜第４チャネルがＣＩのパターンの場合が、前
述で図８に示したようにＴＵ−２信号であることを示
し、また、１３２で示す行欄のように全てＣＩの場合は
値がオーバーしているか、ＮＤＦフラグが正しくないこ
とを示すLoss of Pointer の場合である。これ以外のパ
ターンがＴＵ−１１信号を示す。
１３０で示すＴＵポインタバイトによる信号種別テーブ
ルを用いる。この信号種別テーブル１３０は、符号１３
１で示す行欄のように、第１チャネルがValid Pointer
、第２〜第４チャネルがＣＩのパターンの場合が、前
述で図８に示したようにＴＵ−２信号であることを示
し、また、１３２で示す行欄のように全てＣＩの場合は
値がオーバーしているか、ＮＤＦフラグが正しくないこ
とを示すLoss of Pointer の場合である。これ以外のパ
ターンがＴＵ−１１信号を示す。
【００４９】そして、その信号種別テーブル１３０から
判定を行った結果である何れかの信号を示すＴＵ−２／
ＴＵ−１１処理制御信号を各ＴＵ−１１信号処理回路１
０１〜１０４の送信ポインタ処理部１０９，１１２，１
１５，１１８へ出力するようになっている。
判定を行った結果である何れかの信号を示すＴＵ−２／
ＴＵ−１１処理制御信号を各ＴＵ−１１信号処理回路１
０１〜１０４の送信ポインタ処理部１０９，１１２，１
１５，１１８へ出力するようになっている。
【００５０】次に、図７に示すエラスティックストア１
０８は、伝送路側のクロック同期を装置内クロック同期
に乗せ換えて送信ポインタ処理部１０９へ出力するもの
である。他のエラスティックストア１１１，１１４，１
１７も同様の処理を行う。
０８は、伝送路側のクロック同期を装置内クロック同期
に乗せ換えて送信ポインタ処理部１０９へ出力するもの
である。他のエラスティックストア１１１，１１４，１
１７も同様の処理を行う。
【００５１】ＴＵ−２／ＴＵ−１１判定部１０５から出
力されるＴＵ−２／ＴＵ−１１処理制御信号がＴＵ−１
１信号処理制御を示す場合、各エラスティックストア１
０８，１１１，１１４，１１７は、独立に作動する。Ｔ
Ｕ−１１信号処理制御を示す場合、エラスティックスト
ア１０８，１１１，１１４，１１７は同じタイミングで
作動する。
力されるＴＵ−２／ＴＵ−１１処理制御信号がＴＵ−１
１信号処理制御を示す場合、各エラスティックストア１
０８，１１１，１１４，１１７は、独立に作動する。Ｔ
Ｕ−１１信号処理制御を示す場合、エラスティックスト
ア１０８，１１１，１１４，１１７は同じタイミングで
作動する。
【００５２】各送信ポインタ処理部１０９，１１２，１
１５，１１８は、ＶＣの先頭位置を示す装置内のＴＵポ
インタバイトを付加するものである。ＴＵ−２／ＴＵ−
１１判定部１０５から出力されるＴＵ−２／ＴＵ−１１
処理制御信号がＴＵ−１１信号処理制御を示す場合、各
送信ポインタ処理部６２，６７，７２は、独立に作動
し、各々ＴＵポインタバイトを付加してＴＵ−１１信号
として後段の装置内へ送出する。
１５，１１８は、ＶＣの先頭位置を示す装置内のＴＵポ
インタバイトを付加するものである。ＴＵ−２／ＴＵ−
１１判定部１０５から出力されるＴＵ−２／ＴＵ−１１
処理制御信号がＴＵ−１１信号処理制御を示す場合、各
送信ポインタ処理部６２，６７，７２は、独立に作動
し、各々ＴＵポインタバイトを付加してＴＵ−１１信号
として後段の装置内へ送出する。
【００５３】ＴＵ−２信号処理制御を示す場合、第１Ｔ
Ｕ−１１信号処理回路１０１の送信ポインタ処理部１０
９のみが、ＶＣ−４の先頭を示すＴＵポインタバイトを
送出し、残りの送信ポインタ処理部１１２，１１５，１
１８は、ＴＵポインタバイトをコンカチネーション・イ
ンディケーションとして、ＴＵ−１１信号処理回路１０
１〜１０４全体でＴＵ−２信号を後段の装置内へ送出す
る。
Ｕ−１１信号処理回路１０１の送信ポインタ処理部１０
９のみが、ＶＣ−４の先頭を示すＴＵポインタバイトを
送出し、残りの送信ポインタ処理部１１２，１１５，１
１８は、ＴＵポインタバイトをコンカチネーション・イ
ンディケーションとして、ＴＵ−１１信号処理回路１０
１〜１０４全体でＴＵ−２信号を後段の装置内へ送出す
る。
【００５４】即ち、第１ＴＵ−１１信号処理回路１０１
の送信ポインタ処理部１０９から出力されるＴＵポイン
タバイトに第２〜第４ＴＵ−１１信号処理回路１０２〜
１０４の送信ポインタ処理部１１２，１１５，１１８か
ら出力される情報が連鎖して送出されるようになってい
る。
の送信ポインタ処理部１０９から出力されるＴＵポイン
タバイトに第２〜第４ＴＵ−１１信号処理回路１０２〜
１０４の送信ポインタ処理部１１２，１１５，１１８か
ら出力される情報が連鎖して送出されるようになってい
る。
【００５５】このような構成の第２実施形態の伝送／中
継装置のＴＵＧ−２信号処理回路の動作を図１０のフロ
ーチャートを参照して説明する。図１０のステップＳ１
において、伝送路からＴＵＧ−２信号１２０がパラレル
展開部１００に入力されると、ステップＳ２において、
１／４分周部１０６が、１／４分周して各チャネル毎に
分離し、各ＴＵ−１１信号処理回路１０１〜１０４へ出
力する。
継装置のＴＵＧ−２信号処理回路の動作を図１０のフロ
ーチャートを参照して説明する。図１０のステップＳ１
において、伝送路からＴＵＧ−２信号１２０がパラレル
展開部１００に入力されると、ステップＳ２において、
１／４分周部１０６が、１／４分周して各チャネル毎に
分離し、各ＴＵ−１１信号処理回路１０１〜１０４へ出
力する。
【００５６】ステップＳ３，Ｓ４，Ｓ５，Ｓ６におい
て、各ＴＵ−１１信号処理回路１０１〜１０４の受信ポ
インタ処理部１０７，１１０，１１３，１１６が、各チ
ャネルの信号のＶ１及びＶ２バイトから正常／異常ポイ
ンタ、また、ＴＵ−ＡＩＳの検出と共に、コンカチネー
ション・インディケーションの検出を行って、これらの
検出結果をエラスティックストア１０８，１１１，１１
４，１１７及びＴＵ−２／ＴＵ−１１判定部１０５へ出
力する。
て、各ＴＵ−１１信号処理回路１０１〜１０４の受信ポ
インタ処理部１０７，１１０，１１３，１１６が、各チ
ャネルの信号のＶ１及びＶ２バイトから正常／異常ポイ
ンタ、また、ＴＵ−ＡＩＳの検出と共に、コンカチネー
ション・インディケーションの検出を行って、これらの
検出結果をエラスティックストア１０８，１１１，１１
４，１１７及びＴＵ−２／ＴＵ−１１判定部１０５へ出
力する。
【００５７】ここで第１ＴＵ−１１信号処理回路１０１
は、ステップＳ７，Ｓ８，Ｓ９において、エラスティッ
クストア６１が、受信ポインタ処理部１０７からの信号
を受取、伝送路側のＶＣの先頭タイミングでデータを書
き込んだ後、そのＶＣの先頭タイミングでデータを読み
出し、これを送信ポインタ処理部１０９がＶＣの先頭位
置を示す装置内のＴＵポインタバイトを付加してステッ
プＳ１０において、ＴＵ−１１信号として後段の装置内
へ送出する。
は、ステップＳ７，Ｓ８，Ｓ９において、エラスティッ
クストア６１が、受信ポインタ処理部１０７からの信号
を受取、伝送路側のＶＣの先頭タイミングでデータを書
き込んだ後、そのＶＣの先頭タイミングでデータを読み
出し、これを送信ポインタ処理部１０９がＶＣの先頭位
置を示す装置内のＴＵポインタバイトを付加してステッ
プＳ１０において、ＴＵ−１１信号として後段の装置内
へ送出する。
【００５８】しかし、第２〜第４ＴＵ−１１信号処理回
路１０２〜１０４においては、第２ＴＵ−１１信号処理
回路１０２で代表して説明するように、ＴＵ−２／ＴＵ
−１１判定部１０５から出力されるＴＵ−２／ＴＵ−１
１処理制御信号がＴＵ−１１処理制御を示す場合、ステ
ップＳ１１，Ｓ１２，Ｓ１３において、先に説明したス
テップＳ７，Ｓ８，Ｓ９と同様の処理が行われる。
路１０２〜１０４においては、第２ＴＵ−１１信号処理
回路１０２で代表して説明するように、ＴＵ−２／ＴＵ
−１１判定部１０５から出力されるＴＵ−２／ＴＵ−１
１処理制御信号がＴＵ−１１処理制御を示す場合、ステ
ップＳ１１，Ｓ１２，Ｓ１３において、先に説明したス
テップＳ７，Ｓ８，Ｓ９と同様の処理が行われる。
【００５９】しかし、ＴＵ−２処理制御を示す場合、ス
テップＳ１４において、エラスティックストア１１１が
受信ポインタ処理部１１０からの信号を受け取り、第１
チャネルと同期タイミングでデータを書き込んだ後、ス
テップＳ１５において、第１チャネルと同期タイミング
でデータを読み出し、これをステップＳ１６において、
送信ポインタ処理部１１２が装置内ＴＵポインタバイト
をコンカチネーション・インディケーション表示で付加
してステップＳ１０において、ＴＵ−１１信号として後
段の装置内へ送出する。
テップＳ１４において、エラスティックストア１１１が
受信ポインタ処理部１１０からの信号を受け取り、第１
チャネルと同期タイミングでデータを書き込んだ後、ス
テップＳ１５において、第１チャネルと同期タイミング
でデータを読み出し、これをステップＳ１６において、
送信ポインタ処理部１１２が装置内ＴＵポインタバイト
をコンカチネーション・インディケーション表示で付加
してステップＳ１０において、ＴＵ−１１信号として後
段の装置内へ送出する。
【００６０】以上説明した第２実施形態によれば、従来
のようにＴＵ−２信号専用の処理回路を設けなくて済む
ので、大幅に、回路を削減することができる。これによ
って、従来のように、ＬＳＩ化を行う場合、そのデバイ
スが大きくなり、また回路が大規模になればなるほどバ
グが増加しシミュレーション時間が増大するといったこ
とがなくなる。また、ＴＵ−２処理回路及びＴＵ−１１
信号処理回路の一方が実質的な処理動作を行っている場
合に、他方が無駄な処理動作を行わなくなるので、その
分消費電力を低減することができる。
のようにＴＵ−２信号専用の処理回路を設けなくて済む
ので、大幅に、回路を削減することができる。これによ
って、従来のように、ＬＳＩ化を行う場合、そのデバイ
スが大きくなり、また回路が大規模になればなるほどバ
グが増加しシミュレーション時間が増大するといったこ
とがなくなる。また、ＴＵ−２処理回路及びＴＵ−１１
信号処理回路の一方が実質的な処理動作を行っている場
合に、他方が無駄な処理動作を行わなくなるので、その
分消費電力を低減することができる。
【００６１】
【発明の効果】以上説明したように、本発明によれば、
ＳＴＭ−１信号処理回路においてはＴＵ−２信号専用の
処理回路を設けなくて済み、或いはＴＵＧ−２信号処理
回路においてはＴＵ−２信号専用の処理回路を設けなく
て済むので、双方の信号処理回路共、大幅に回路を削減
することができる効果がある。これによって、ＬＳＩ化
を行う場合に、そのデバイスを小型化することができ、
回路の縮小によってバグが減少するのでシミュレーショ
ン時間を短縮することができる効果がある。
ＳＴＭ−１信号処理回路においてはＴＵ−２信号専用の
処理回路を設けなくて済み、或いはＴＵＧ−２信号処理
回路においてはＴＵ−２信号専用の処理回路を設けなく
て済むので、双方の信号処理回路共、大幅に回路を削減
することができる効果がある。これによって、ＬＳＩ化
を行う場合に、そのデバイスを小型化することができ、
回路の縮小によってバグが減少するのでシミュレーショ
ン時間を短縮することができる効果がある。
【図１】本発明の原理図である。
【図２】本発明の第１実施形態による伝送／中継装置の
ＳＴＭ−１信号処理回路のブロック構成図である。
ＳＴＭ−１信号処理回路のブロック構成図である。
【図３】ＳＴＭ−１信号のフレームフォーマット図であ
る。
る。
【図４】ＡＵ−４信号のＡＵポインタバイトの構成を示
す図である。
す図である。
【図５】ＡＵポインタバイトによる信号種別テーブル図
である。
である。
【図６】図２に示す第１実施形態による伝送／中継装置
のＳＴＭ−１信号処理回路の動作を説明するためのフロ
ーチャートである。
のＳＴＭ−１信号処理回路の動作を説明するためのフロ
ーチャートである。
【図７】本発明の第２実施形態による伝送／中継装置の
ＴＵＧ−２信号処理回路のブロック構成図である。
ＴＵＧ−２信号処理回路のブロック構成図である。
【図８】ＴＵＧ−２信号のＴＵポインタバイトの構成を
示す図である。
示す図である。
【図９】ＴＵポインタバイトによる信号種別テーブル図
である。
である。
【図１０】図７に示す第２実施形態による伝送／中継装
置のＴＵＧ−２信号処理回路の動作を説明するためのフ
ローチャートである。
置のＴＵＧ−２信号処理回路の動作を説明するためのフ
ローチャートである。
【図１１】ＳＴＭ−１信号を構成するＡＵ−４信号又は
ＡＵ−３信号のフレーム構成図である。
ＡＵ−３信号のフレーム構成図である。
【図１２】ＴＵＧ−２信号を構成するＴＵ−２信号又は
ＴＵ−１１信号のフレーム構成図である。
ＴＵ−１１信号のフレーム構成図である。
【図１３】従来例による伝送／中継装置のＳＴＭ−１信
号処理回路のブロック構成図である。
号処理回路のブロック構成図である。
５０ 分岐手段 ５１ 第１信号処理手段 ５２ 第２信号処理手段 ５３ 第３信号処理手段 ５４ 判定手段
フロントページの続き (72)発明者 倉部 充 神奈川県横浜市港北区新横浜２丁目３番９ 号 富士通ディジタル・テクノロジ株式会 社内 (72)発明者 難波 謙三郎 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 齋藤 栄樹 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内
Claims (5)
- 【請求項１】 国際電気通信連合で規定されたＳＴＭ−
１信号を構成する１個の第１信号又は該第１信号と合計
が同等となる独立したｎ個の第２信号の双方を処理する
伝送／中継装置の信号処理回路において、 前記ＳＴＭ−１信号をフレーム検出した後、分周によっ
て前記ｎ個の第２信号数と同数に分岐する分岐手段と、 該分岐手段から出力されるｎ個の分岐信号の各々に含ま
れる信号種別及び情報の先頭を示す受信ポインタを検出
し、このｎ個の受信ポインタの配列と予め定められた前
記第１信号及び第２信号を示すポインタ配列と比較して
第１及び第２信号の何れであるかを判定する判定手段
と、 該判定手段が該第２信号であると判定した場合に、該分
岐手段から出力されるｎ個の分岐信号の個々に送信ポイ
ンタを付加して出力し、該第１信号であると判定した場
合に、該分岐手段から出力されるｎ個の分岐信号の先頭
信号に送信ポインタを付加し、他の信号を該先頭信号に
従属させて出力するマスタ／スレーブ関係にある第１〜
第ｎ信号処理手段とを具備したことを特徴とする伝送／
中継装置の信号処理回路。 - 【請求項２】 前記第１信号が国際電気通信連合で規定
されたＡＵ−４信号であり、前記第２信号がＡＵ−３信
号であることを特徴とする請求項１記載の伝送／中継装
置の信号処理回路。 - 【請求項３】 前記判定手段が、前記ＡＵ−３信号のｎ
個のポインタの配列が最初に予め定められた正常値ポイ
ンタ、これにコンカチネーション・インディケーション
を示すポインタが２個連続する配列である場合に、前記
ＳＴＭ−１信号をＡＵ−４信号であると判定することを
特徴とする請求項２記載の伝送／中継装置の信号処理回
路。 - 【請求項４】 前記ＳＴＭ−１信号が国際電気通信連合
で規定されたＴＵＧ−２信号である場合に、前記第１信
号がＴＵ−２信号であり、前記第２信号がＴＵ−１１信
号であることを特徴とする請求項１記載の伝送／中継装
置の信号処理回路。 - 【請求項５】 前記判定手段が、前記ＴＵ−１１信号の
ｎ個のポインタの配列が最初に予め定められた正常値ポ
インタ、これにコンカチネーション・インディケーショ
ンを示すポインタが３個連続する配列である場合に、前
記ＴＵＧ−２信号を前記ＴＵ−２信号であると判定する
ことを特徴とする請求項４記載の伝送／中継装置の信号
処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18474796A JPH1032554A (ja) | 1996-07-15 | 1996-07-15 | 伝送／中継装置の信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18474796A JPH1032554A (ja) | 1996-07-15 | 1996-07-15 | 伝送／中継装置の信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1032554A true JPH1032554A (ja) | 1998-02-03 |
Family
ID=16158645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18474796A Withdrawn JPH1032554A (ja) | 1996-07-15 | 1996-07-15 | 伝送／中継装置の信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1032554A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001031817A1 (fr) * | 1999-10-26 | 2001-05-03 | Fujitsu Limited | Dispositif de transmission de signal concatene |
| KR100394739B1 (ko) * | 1999-12-16 | 2003-08-14 | 엘지전자 주식회사 | 교환기에서 에스티엠-1 정합 시스템 |
-
1996
- 1996-07-15 JP JP18474796A patent/JPH1032554A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001031817A1 (fr) * | 1999-10-26 | 2001-05-03 | Fujitsu Limited | Dispositif de transmission de signal concatene |
| KR100394739B1 (ko) * | 1999-12-16 | 2003-08-14 | 엘지전자 주식회사 | 교환기에서 에스티엠-1 정합 시스템 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031007 |