JPH1028102A - Sdh伝送方式におけるポインタ処理装置 - Google Patents
Sdh伝送方式におけるポインタ処理装置Info
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Abstract
するポインタ処理を、シリアルで行なうことによって、
回路規模,消費電力,配線数等を大幅に削減する。 【解決手段】 SDH伝送方式におけるポインタ処理装
置において、入力された多重データをシリアルでポイン
タ処理すべく、多重データの各チャンネルにアドレスを
割り付けるためのアドレス生成部1と、ポインタバイト
の抽出を行なうポインタ抽出部2と、所要のポインタ処
理を施すポインタ処理部3と、ポインタ抽出部2,ポイ
ンタ処理部3にて得られるポインタバイトが示す情報
群,ポインタアクションを起こすために必要な情報群及
びポインタアクションを起こした結果の情報群を、各チ
ャンネル毎に保持するRAM4と、RAM4の書き込み
/読み出しの一連の動作を制御するRAM制御部5とを
そなえるように構成する。
Description
5〜図54) (C)AU4ポインタ処理部の説明(図38〜図44) (D)その他 発明の効果
て標準化された同期ディジタルハイアラーキ(SDH:S
ynchronous Digital Hierarchy)に基づく同期端局網お
ける情報伝達の際のポインタ処理に用いて好適な、SD
H伝送方式におけるポインタ処理装置に関する。
化・低消費電力化に伴い、様々なシステムレベルの機能
を1チップのLSIで実現できるところまで半導体技術
が進歩してきている。このため、近年では、可能な限り
ハード規模や消費電力などを削減できるようなハード構
成を工夫・構築し、尚且つ、より多くの機能を1チップ
のLSIに装備することによって、システム(SDH伝
送装置)を少数のLSIで構成してシステムをできるだ
け小型化・低消費電力化することが強く望まれている。
存の低速サービスを有効に多重化するためのインタフェ
ースを統一する目的で規格・標準化されたもので、伝送
すべきデータの伝送速度(ビットレート)を、全て15
5Mbps(正確には、155.52Mbps)を基本
速度(多重化単位)としたデータ伝送速度(155Mb
ps×n:ただし、n=1,4,16,64)に統一し
て多重化することにより、既存の低速データ(低次群情
報)を含む各種のデータが多重化できるようになってお
り、将来の新サービスに対しても柔軟に対応できるよう
になっている。
コンテナ(VC)と呼ばれる仮想的な“箱”を定義し
て、いくつかの低次群情報をこの“箱”に入れて高次群
情報とし、さらにこれらの“箱”をいくつか集めてより
大きな“箱”に入れるといった方式を取ることにより、
異なる伝送速度を有する各種の情報を最終的に1つの大
きな“箱”に入れて伝送できるようにしている。
本多重化単位はSTM−1(Synchronous Transfer Mode
Level 1) フレームと呼ばれ、このSTM−1フレーム
には、後述するVC−4の収容位置指示及び周波数同期
のための管理ポインタ〔AU(Administrative Unit)ポ
インタ〕を付加したAU−4が1つ収容され、さらに、
このVC−4のフレームには、C(Container) −4と呼
ばれる138Mbps系列のデータが1ch(チャンネ
ル)、もしくは、TUG(Tributary Unit Group)−3が
3チャンネル分収容されるようになっている。
TU(Tributary Unit)−3(34Mbps系列)が1c
h、もしくは、TUG−2(6Mbps系列)が7ch
分多重され、TUG−2には、TU−2が1ch、もし
くは、TU−12が3ch分多重されている。なお、上
記のTU−3は、C−3と呼ばれる34Mbps系列の
フレームにパスオーバヘッド(POH:転送先情報)を
付加してVC−3とし、このVC−3に収容位置指示,
周波数同期のためのTUポインタを付加したフレームで
ある。
列)のフレームにPOHを付加してVC−2とし、この
VC−2にTUポインタを付加したフレームであり、T
U−12は、C−12(2Mbps系列)のフレームに
POHを付加してVC−12とし、このVC−12にT
Uポインタを付加したフレームである。従って、STM
−1信号の1フレーム内には、TU−3なら最大で3c
h、TU−2なら最大で21ch、TU−12なら最大
で63ch分多重されていることになる。
3,TU−2,TU−12の各フレーム・フォーマット
について説明する。なお、以降、上記のTU−3,TU
−2,TU−12などは、単に、TU3,TU2,TU
12などと表記する。 STM−1フレーム・フォーマット 図56は上記のSTM−1のフレーム・フォーマットを
示す図で、この図56に示すように、STM−1フレー
ムは、9行(ROW) ×270列(BYTE)の2次元のバイト配
列で表現され、先頭の9行×9列はセクションオーバヘ
ッド(SOH)231とAU(AU4)ポインタ232
からなり、続く9行×261列は多重化情報を収容する
ペイロード(SPE:Synchronous Payload Envelope)2
33と呼ばれる。
は、STM−1フレームのフレーム同期パターンを示す
A1,A2バイトや符号誤り監視用のB1バイトなどを
はじめとする様々な運用保守情報からなり、AU4ポイ
ンタ232は、ペイロード233内のVC(VC4:図
57参照)の収容位置(先頭アドレス)を示すH1バイ
ト(H1#1〜H1#3バイト),H2バイト(H2#
1〜H2#3バイト),H3バイト(H3#1〜H3#
3バイト)からなっている。
#1バイト),H2バイト(H2#1バイト)に実際の
AU4ポインタ値が格納され、H1#2バイト,H2#
2バイト,H1#3バイト,H2#3バイトには従属ポ
インタ(CI:Concatination Indication) として固定
値が格納される。そして、例えば、この図56に示すよ
うに、VC4の先頭バイトの番地を示すオフセットポイ
ンタ値は、H3#3バイトの後が0番地で始まりH1#
1バイトの前が782番地で終わると規定されているの
で、AU4ポインタ値が“0”なら、STM−1とVC
4とのフレーム位相が一致しており、VC4がH3バイ
ト(H3#3バイト)の直後から順次収容されているこ
とを示す。
なら、STM−1とVC4とのフレーム位相が一致して
おらず、例えば図57に示すように、VC4の先頭バイ
ト(J1バイト)が位相ずれ相当分だけ0番地からシフ
トした番地に位置するようにVC4が収容されているこ
とを示す。なお、通常、AU4のオフセットポインタ値
は3バイト毎と定義されているので、ポインタ値が1つ
変化するとVC4のフレーム位相は3バイト変化する。
#3バイト)とこのH3バイトに続く3バイト(#1〜
#3バイト)は、それぞれ、負(ネガティブ)スタッフ
バイト,正(ポジティブ)スタッフバイトと呼ばれる周
波数調整用バイトであり、伝送フレーム(STM−1)
のクロック周波数と多重化情報(VC4)のクロック周
波数との間に微小な差がある場合に、これらのポジティ
ブ/ネガティブスタッフバイトを使用して(スタッフ制
御を行なって)周波数調整を行なうことにより、伝送フ
レームのクロック周波数差や位相変動を吸収して転送情
報の欠落を防止できるようになっている。
を示す図で、この図58に示すように、TU3フレーム
は、9行(ROW) ×86列(BYTE)の2次元のバイト配列で
表現され、先頭の9行×1列のうち、H1バイト,H2
バイトが、ペイロード233内のVC(VC3:図59
参照)の収容位置指示,周波数同期のためのTU(TU
3)ポインタであり、H3バイトとその後(紙面右方
向)に続く1バイト(オフセットポインタ値“0”)
が、それぞれ、周波数(フレーム位相)調整用のネガテ
ィブスタッフバイトとポジティブスタッフバイトであ
る。なお、先頭の9行×1列のうちH1〜H3バイト以
外の残りの6行×1列の部分は、固定スタッフバイト(F
ixed Stuff) である。
の先頭バイトの番地を示すオフセットポインタ値は、H
3バイトの後が0番地で始まりH3バイトの前が764
番地で終わると規定されているので、TU3ポインタ値
が“0”なら、TU3とVC3とのフレーム位相が一致
しており、VC3がH3バイトの直後(0番地)から順
次収容されていることを示す。
なら、TU3とVC3とのフレーム位相が一致しておら
ず、例えば図59に示すように、VC3の先頭バイト
(J1バイト)が位相ずれ相当分だけ0番地からシフト
した番地に位置するようにVC3が順次収容されている
ことを示す。 TU2フレーム・フォーマット 図60は上記のTU2のフレーム・フォーマットを示す
図で、この図60に示すように、TU2フレームは、4
行(ROW) ×108列(BYTE)の2次元のバイト配列で表現
され、先頭の4行×1列のうち、V1バイト,V2バイ
トがVC2(図61参照)の収容位置指示,周波数同期
のためのTU(TU2)ポインタであり、V3バイトと
その後(紙面右方向)に続く1バイトが、それぞれ、周
波数(フレーム位相)調整用のネガティブスタッフバイ
トとポジティブスタッフバイトである。なお、V4バイ
トは、将来の利用ために国際的に予約されたバイトであ
るが、現在は使用されていない。
の先頭バイトの番地を示すオフセットポインタ値は、V
2バイトの後が0番地で始まりV2バイトの前が427
番地で終わると規定されているので、TU2ポインタ値
が“0”なら、この場合も、TU2とVC2とのフレー
ム位相が一致しており、VC2がV2バイトの直後(0
番地)から順次収容されていることを示す。
なら、TU2とVC2とのフレーム位相が一致しておら
ず、例えば図61に示すように、VC2の先頭バイト
(V5バイト)が位相ずれ相当分だけ0番地からシフト
した番地に位置するようにVC2が収容されていること
を示す。 TU12フレーム・フォーマット 図62は上記のTU12のフレーム・フォーマットを示
す図で、この図62に示すように、TU12フレーム
は、4行(ROW) ×36列(BYTE)の2次元のバイト配列で
表現され、上述のTU2フレーム・フォーマットと同様
に、先頭の4行×1列のうち、V1バイト,V2バイト
がVC12(図63参照)の収容位置指示,周波数同期
のためのTU(TU12)ポインタであり、V3バイト
とその後(紙面右方向)に続く1バイトが、それぞれ、
周波数(フレーム位相)調整用のネガティブスタッフバ
イトとポジティブスタッフバイトである。なお、このT
U12におけるV4バイトも、将来の利用ために国際的
に予約されたバイトである。
2の先頭バイトの番地を示すオフセットポインタ値は、
V2バイトの後が0番地で始まりV2バイトの前が13
9番地で終わると規定されているので、TU12ポイン
タ値が“0”なら、この場合も、TU12とVC12と
のフレーム位相が一致しており、VC12がV2バイト
の直後(0番地)から順次収容されていることを示す。
値なら、TU12とVC12とのフレーム位相が一致し
ておらず、例えば図63に示すように、VC12の先頭
バイト(V5バイト)が位相ずれ相当分だけ0番地から
シフトした番地に位置するようにVC12が収容されて
いることを示す。 AU4/TU3/TU2/TU12ポインタのフォー
マット ところで、上記の各ポインタ(AU4/TU3/TU2
/TU12ポインタ)のポインタバイトは、図64に示
すように、それぞれ全て同じフォーマットを有してお
り、4ビットのNDF(New Data Flag) ビット(N),
2ビットのSSビット,10ビットポインタ値,ネガテ
ィブスタッフバイトからなっている。
ット(N),2ビットのSSビット,10ビットポイン
タ値の機能について説明する。 (1)NDFビット:以下の2つの状態を示す。 ・NDFイネーブル(“1001”) このビット信号は、動作ポインタ値(アクティブポイン
タ値)をすぐに新しいポインタ値に変更するのに使用さ
れる。なお、NDFイネーブルは、NDFビット“10
01”のうち3ビット以上一致したときに検出される。
ただし、後述するSSビットが適正値でない場合はND
Fイネーブルは検出せず、無効ポインタ(インバリッド
ポインタ)とする。
タ値)を転送する場合に使用され、後述するようなイン
クリメント/デクリメント(I/D)表示も含む。ただ
し、SSビットが該当値でない場合は無効ポインタ(イ
ンバリッドポインタ)とする。
DFイネーブルでもNDFディゼーブルでもない状態)
も、無効ポインタ(インバリッドポインタ)とする。 (2)SSビット:このビット信号は、次表1に示すよ
うに、AU/TU内のVCのサイズを示す。
は、AU/TU内のVCの先頭位置(オフセットポイン
タ値)をバイナリコードで示す。この値は各5ビットの
インクリメント(I)ビットとデクリメント(D)ビッ
トにより構成され、次表2に示すように、各信号サイズ
によりポインタ値の有効範囲が決まっている。
タ値とIビットの反転が3ビット以上で、且つ、Dビッ
トの反転が2ビット以下のとき有効とし、有効時はポジ
ティブスタッフバイト領域(H3/V3バイト直後)の
データは読み込まれない。一方、デクリメント表示は、
動作ポインタ値とDビットの反転が3ビット以上で、且
つ、Iビットの反転が2ビット以下のとき有効とし、有
効時はネガティブ・スタッフ・バイト領域(H3/V3
バイト)のデータが読み込まれる。
バイトが全て“1”の時は、PAIS(Path Alarm Indi
cation Signal)表示となる。次に、図65はポインタの
状態遷移を説明するための図で、この図65に示すよう
に、ポインタは、異常状態(LOP),アラーム検出状
態(PAIS)の3つの状態を遷移する。なお、この図
65において、“NDF”はNDFイネーブル検出、
“NORx3”はノーマルポインタ値3フレーム連続一
致検出、“INC/DEC”はインクリメント/デクリ
メント表示検出、“INVxN”はNフレーム連続イン
バリッド(無効)ポインタ検出、“NDFxN”はNフ
レーム連続NDFイネーブル検出、“AISx3”は3
フレーム連続PAIS表示検出をそれぞれ表す。
タの状態は、通常状態(NORM)において、ノーマル
ポインタを3回(フレーム)連続して検出した場合、ま
たはINC/DEC表示を検出した場合、もしくはND
Fイネーブル信号を1回検出した場合には、いずれも通
常状態が維持されるが、インバリッドポインタ(IN
V)又はNDFイネーブル信号を所定回数連続して検出
した場合はLOP状態となり、AISを3回連続して受
信した場合はアラーム検出(PAIS)状態となる。
続して検出した場合もポインタの状態はアラーム状態に
遷移し、アラーム状態のときにインバリッドポインタを
所定回数連続して検出した場合はLOP状態に遷移す
る。なお、LOP状態から通常状態に状態遷移するには
ノーマルポインタを3回連続して検出すればよく、アラ
ーム状態から通常状態に状態遷移するには同じくノーマ
ルポインタを3回連続して検出するか、NDFイネーブ
ル信号を1回検出すればよい。
図66において、301は加入者端末、302は回線終
端装置(NT)、303,306はそれぞれ伝送端局装
置(LT)、304は交換装置(SW)、305は多重
化装置(MUX)、307は中継伝送路である。
複数の加入者端末301からのデータは、多重化装置3
05でSTM−nフレーム(ただし、n=1,4,1
6,64)に組み上げられ、伝送端局装置306でオー
バヘッド(SOH,POH)の終端/付け替え処理,A
U/TUポインタの終端/付け替え等の処理を施され
て、対向する加入者端末301側へ中継伝送路307を
通じて伝送されるようになっている。
306は、ポインタ処理部分に着目すると、例えば図6
7に示すように、ポインタ処理装置243として、AU
4ポインタ処理部244′,TUポインタ処理部24
5′をそなえて構成されるが、受信多重データとしてS
TM−1フレームを考えると、図55により前述したよ
うに、STM−1フレームには、TU3なら最大で3チ
ャンネル、TU2なら最大で21チャンネル、TU12
なら最大で63チャンネル分多重されているので、通
常、TUポインタ処理部245′には、ポインタ検出部
246,TUポインタ付け替え用のエラスティック(E
S)メモリ247及びポインタ処理(挿入)部248
が、それぞれ少なくともSTM−1フレームに収容され
ているTUレベルのフレーム(チャンネル)数分(最大
で63チャンネル分)設けられる。
いて、244はAU4ポインタ検出部、245はシリア
ル/パラレル(S/P)変換部である。また、249は
パラレル/シリアル(P/S)変換部である。ここで、
AUポインタ検出部244は、受信多重データ(STM
−1のSOHを終端した後のAU4フレーム)のAU4
ポインタを検出(抽出)してAU4ポインタの終端処理
を行なうものであり、S/P変換部245は、AU4ポ
インタ終端後のVC4信号をTUレベル(TU3/TU
2/TU12)のフレーム(チャンネル)に分離するも
のである。
て、各ポインタ検出部246は、それぞれ、受信TUポ
インタの解析・状態検出を行なうものであり、各ESメ
モリ247は、それぞれ、伝送路側のクロックから装置
側のクロックへクロック乗り換えを行なうものであり、
各ポインタ処理部248は、ESメモリ247から読み
出したデータに対してポインタを計算し挿入する等の処
理を行なうものである。P/S変換部249は、分離さ
れた各チャンネルのデータを多重するものである。
理装置243では、STM−1フレーム(VC4フレー
ム)内に多重されているTUレベルのフレームに対する
処理(TUポインタ処理)を各チャンネル毎に行なう。
すなわち、まず、STM−1フレーム内に多重されてい
るTUレベルのデータをS/P変換部245でS/P変
換することにより各チャンネル毎のデータに分離し、分
離後の各データからTUポインタを対応するポインタ検
出部246で検出(抽出)する。
(TUポインタ)は、それぞれ、伝送路側のクロックに
従って対応するESメモリ247に一旦書き込まれたの
ち、装置側のクロックに従って読み出されることによっ
て、クロック乗り換えが行なわれる。その後、各データ
は、対応するポインタ処理部248において装置側のク
ロックに従ってポインタ処理が行なわれ、P/S変換部
249においてP/S変換されることによって多重され
送信多重データとして出力される。
タ処理とは、例えば、受信ポインタの解析,アラーム検
出,動作ポインタ(アクティブポインタ)の更新,ポイ
ンタの付け替え(送信)などの処理である。
うなポインタ処理装置243では、STM−1フレーム
(多重データ)に対するポインタ処理を各チャンネル毎
(STM−1フレームに収容されている異なる信号サイ
ズ毎)にパラレルで行なうために、例えば上記のポイン
タ検出部246,ESメモリ247及びポインタ処理部
248等をそれぞれ最大で63チャンネル分もそなえて
おり、装置全体の回路規模,消費電力,配線数等が大幅
に増大してしまっているという課題がある。
は、TUポインタ付け替え用のESメモリ247で伝送
路側のクロックから装置側のクロックへクロック乗換を
行なうため、ESメモリ247の段数において、伝送路
側のクロックと装置側のクロックのジッタ及びワンダの
影響を吸収できる分のメモリ段数もさらに必要になって
しまい、やはり装置全体の回路規模,消費電力,配線数
等が大幅に増大してしまうという課題もある。
は、AU4ポインタに対する処理(具体的には、ポイン
タ付け替え処理)とTUポインタに対する処理とがそれ
ぞれ別々のハードにより行なわれるようになっているの
で、VC4レベルの信号とVC3/VC2/VC12レ
ベルの信号とをクロスコネクトする際には、例えば図6
8に示すように、VC4レベルの信号単位でのクロスコ
ネクト(TSI:TimeSlot Interchange)を行なうクロ
スコネクト部224と、VC3/VC2/VC12レベ
ルの信号単位でのクロスコネクトを行なうクロスコネク
ト部225との別々のハードを設ける必要があり、さら
に伝送端局装置306の規模が増大してしまうという課
題もある。
たもので、STM−1フレームに対する(TU)ポイン
タ処理を、シリアルで行なうことによって、回路規模,
消費電力,配線数等を大幅に削減できるようにした、ポ
インタ処理装置を提供することを目的とする。また、本
発明は、伝送路側のクロックと装置側のクロックとの間
のクロック乗り換えのために必要なメモリを最小限にし
て、回路規模,消費電力,配線数等を大幅に削減できる
ようにするとともに、異なる信号サイズのフレームをク
ロスコネクトする際に、共通のクロスコネクト装置を使
用できるようにした、ポインタ処理装置を提供すること
も目的とする。
ロック図で、この図1に示すSDH伝送方式におけるポ
インタ処理装置は、入力された多重データをシリアルで
ポインタ処理すべく、アドレス生成部1,ポインタ抽出
部2,ポインタ処理部3,RAM(ランダムアクセスメ
モリ)4及びRAM制御部5をそなえて構成されてい
る。
多重データの各チャンネルにアドレスを割り付けるため
のものであり、ポインタ抽出部2は、少なくともH1バ
イト又はV1バイト(H1/V1バイト),H2バイト
又はV2バイト(H2/V2バイト)を含むポインタバ
イトの抽出を行なうものであり、ポインタ処理部3は、
所要のポインタ処理を施すものである。
2,ポインタ処理部3にて得られる多重データから抽出
された各チャンネルのポインタバイトが示す情報群,受
信したポインタバイトによりポインタアクションを起こ
すために必要な情報群及びポインタアクションを起こし
た結果の情報群を、各チャンネル毎にアドレス生成部1
で生成されたアドレスが示す領域に保持するものであ
り、RAM制御部5は、RAM4の書き込み/読み出し
の一連の動作を制御するものである。
タ処理装置では、ポインタ抽出部2,ポインタ処理部3
にて多重データから得られる上記の各種情報群を、アド
レス生成部1からのアドレスに従って各チャンネル毎に
RAM4に保持させるので、多重データを各チャンネル
毎に分離する(パラレルデータに変換する)ことなく、
シリアルで、入力多重データに対するポインタ処理を行
なうことができる(請求項1)。
2RAMとに分割して構成してもよく、この場合、第1
RAMは、上記の受信したポインタバイトのうちのH1
/V1バイトが示す情報群を保持するように構成される
とともに、第2RAMは、上記の受信したポインタバイ
トのうちのH2/V2バイトが示す情報群,上記のポイ
ンタアクションを起こすために必要な情報群及びポイン
タアクションを起こした結果の情報群を保持するように
構成される。
1RAMに対しては、H1/V1バイトのタイミングに
従って上記の情報群の書き込みを行なうとともに、H2
/V2バイトのタイミングに従ってその情報群の読み出
しを行ない、第2RAMに対しては、H2/V2バイト
のタイミングに従って上記の各種情報群の書き込みと読
み出しとを行なうことができるので、上記第2RAMへ
のアクセスタイミング(H1/V1タイミング)が削減
される(請求項2)。
は、受信したH1/V1バイトのビット数を圧縮して、
このビット数を圧縮した情報をRAM4に保持させる第
1ポインタ翻訳部をそなえて構成される。これにより、
RAM4で保持すべき情報群のビット数が削減され、R
AM4に必要なビット数が削減される(請求項3)。ま
た、このポインタ処理部3は、上記の第1ポインタ翻訳
部に加えて、多重データからH2/V2バイトを抽出す
るタイミングで、多重データ,第1ポインタ翻訳部で生
成したビット数圧縮情報並びに上記の受信ポインタバイ
トのH2/V2バイトが示す情報群,ポインタアクショ
ンを起こすために必要な情報群及びポインタアクション
を起こした結果の情報群に基づいて、ポインタ処理制御
信号及びポインタ処理結果を生成して、これらの情報群
をRAM4に保持させる第2ポインタ翻訳部をそなえて
構成してもよい。これにより、各チャンネルのポインタ
処理に必要な各種のポインタ処理制御信号の生成やポイ
ンタ処理を、1つのポインタ処理部3で共通に行なうこ
とができる(請求項4)。
重データから各チャンネルのポインタ値を示す情報信号
を抽出し、その情報信号のMSB(最上位ビット)を除
く下位ビットをRAM4に保持させるように構成すると
ともに、多重データの各チャンネルの信号サイズがTU
3のときの情報信号のMSB1ビットを保持しうるラッ
チ回路をそなえるように構成してもよい。なお、この場
合は、上記のラッチ回路の書き込み及び読み出しの制御
信号として、上記TU3のチャンネルに割り当てたアド
レス値をデコードした信号が使用される。
SBを除く下位ビットのみがRAM4に保持されるの
で、RAM4に必要なビット数がさらに削減される。た
だし、このとき、信号サイズがTU3の場合、MSBは
TU3以外のときの値とは異なる値になっている可能性
があるが、そのときのMSB1ビットはラッチ回路に保
持されるので、常にポインタ処理に必要な情報は確保さ
れる(請求項5)。
ポインタ値と前フレームの受信ポインタ値との一致を検
出して、この一致検出結果を1ビット情報でRAM4に
保持させる一致検出部と、無効な情報を示すポインタバ
イトを受信したときはRAM4に保持されているポイン
タ値をポインタ値範囲外のある値に変換したのちにこの
変換情報をRAM4に保持させるポインタ値範囲外変換
部と、RAM4に格納されている一致検出結果を示す信
号と前ポインタ値と受信ポインタバイトの値との一致検
出結果の論理積によってノーマルポインタ値3連続一致
受信を検出するノーマルポインタ値3連続一致受信検出
部とをそなえて構成してもよい。
4に格納されている一致検出結果を示す信号(1ビット
情報)と前ポインタ値と受信ポインタバイトの値との一
致検出結果の論理積によってノーマルポインタ値3連続
一致受信を検出するので、RAM4に1ビット情報の一
致検出結果を保持させるだけで、ノーマルポインタ値を
何回連続して受信したかをカウントするための専用の回
路やカウント結果を保持するための専用の回路などを複
数チャンネル分そなえずに、各チャンネルに対する通常
のノーマルポインタ値3連続一致受信検出をシリアルで
行なうことができる(請求項6)。
(Loss Of Pointer) 状態を検出するLOP検出部をそな
え、このLOP検出部が、NDFイネーブル受信と無効
ポインタ受信と前フレームのNDFイネーブル受信の情
報と前フレームのカウント値とに基づいて、所要の真理
値表に従い、NDFイネーブル連続受信回数または無効
ポインタの連続受信回数をカウントするカウント制御部
をそなえるように構成してもよい。
Fイネーブル連続受信回数または無効ポインタの連続受
信回数のいずれかをカウントすれば、LOP状態を検出
することができるので、NDFイネーブル連続受信回数
をカウントする専用の回路,無効ポインタの連続受信回
数をカウントする専用の回路をそれぞれ複数チャンネル
分そなえずに、各チャンネルに対するLOP状態をシリ
アルで検出することができる(請求項7)。
のLOP検出部に加えて、INC/DEC(インクリメ
ント/デクリメント)受信結果を認識するINC/DE
C受信結果認識部をそなえ、このINC/DEC受信結
果認識部が、受信ポインタバイトからINCとDECを
検出するINC/DEC検出部と、NDFイネーブル及
びINC/DEC受信後のnフレーム(nは自然数)間
はINC/DEC受信によるスタッフ制御を抑制して、
INC/DEC連続受信によるメモリスリップを防止す
べく、n進カウント部を有するスタッフ制御抑制部とを
そなえ、n進カウント部のカウント結果とINC及びD
ECのうちのどちらか1つの受信結果をINC/DEC
受信結果認識用RAMに保持し、このRAMに保持した
INC/DECの受信結果とn進カウント値と上記のL
OP検出部で得られるNDFイネーブル受信結果とを用
いて、INC/DEC受信結果を認識するように構成し
てもよい。
は、INC及びDECのうちのどちらか1つの受信結果
をINC/DEC受信結果認識用RAMに保持するだけ
で、INC/DEC受信結果を認識することができるの
で、INC受信結果,DEC受信結果の両方をRAMに
保持する必要はなく、RAMに必要なビット数を削減す
ることができる(請求項8)。
ム状態遷移保護部をそなえ、このアラーム状態遷移保護
部が、アラーム状態遷移を行なうためのm段(mは自然
数)の保護回路として、カウント機能を有するカウント
制御部と、このカウント制御部でのカウント値を記憶す
るアラーム状態遷移保護用RAMとをそなえ、アラーム
状態遷移対象信号を受信すればカウント制御部のカウン
トアップを行ない、アラーム状態遷移対象信号を未受信
ならばカウント制御部のカウントリセットを行ない、カ
ウント制御部のカウント値が最大値になった時点で、ア
ラーム状態に遷移し、アラーム解除条件を受信するまで
はカウント制御部のカウント値を最大値のままRAM4
で保持させ、RAM4から上記のカウント値を読み出し
たときにそのカウント値が最大値に達しているか否かで
該当チャンネルがアラーム状態であるか否かを認識する
ように構成してもよい。
は、カウント制御部によって、アラーム状態遷移対象信
号を受信した回数に応じたカウント値のみをRAM4の
該当するチャンネルアドレスに保持させるので、RAM
4に必要なビット数を最小限に抑えつつ、複数チャンネ
ルに対するアラーム状態の認識をシリアルで行なうこと
ができる(請求項9)。
ポインタ値とは別に実際に今そのポインタ値でハードが
動作しているアクティブポインタ値を各チャンネル毎に
保持するアクティブポインタ値保持部をそなえ、このア
クティブポインタ値保持部が、上記のアクティブポイン
タ値のうちMSBを除く下位ビットをアクティブポイン
タ値保持用RAMに保持させ、多重データの各チャンネ
ルの信号サイズがTU3のときのMSBの1ビットをラ
ッチするラッチ回路をそなえるとともに、このラッチ回
路の書き込み及び読み出しの制御信号として、TU3の
チャンネルに割り当てられたアドレス値をデコードした
信号が使用されるように構成してもよい。
ティブポインタ値の全ビットをRAMに保持することな
く、各チャンネルのポインタ処理に必要なアクティブポ
インタ値をシリアルで生成することができるので、この
場合も、RAMに必要なビット数が削減される(請求項
10)。また、上述のポインタ処理部3は、上記のアク
ティブポインタ値保持部に加えて、SPE(Synchronou
s Payload Envelope) の先頭バイトとしてのJ1バイ
ト,V5バイトを認識するSPE先頭バイト認識部をそ
なえ、このSPE先頭バイト認識部が、SPEの先頭バ
イトを検索するためのオフセットカウンタ部を有し、上
記のアクティブポインタ値保持部からアクティブポイン
タ値を読み出し、SPEイネーブル信号とオフセットカ
ウンタ値とアクティブポインタ値との一致検出結果の論
理積により、SPEの先頭バイト位置を認識するように
構成してもよい。
ティブポインタ値保持部からアクティブポインタ値をシ
リアルで読み出し、SPEイネーブル信号とオフセット
カウンタ値とアクティブポインタ値との一致検出結果の
論理積により、SPEの先頭バイト位置を認識するの
で、アクティブポインタ値保持用の回路,オフセットカ
ウンタ値カウント用の回路などを複数チャンネル分そな
えずに、各チャンネルのSPEの先頭バイトをシリアル
で認識することができる(請求項11)。
多重データの各チャンネルがTU3/TU2/TU12
のいずれの信号サイズにマッピングされているかを設定
するマッピング設定レジスタ群をそなえるとともに、ア
ドレス生成部1によって各チャンネルに割り付けられた
アドレスを用い上記のマッピング設定レジスタ群から該
当チャンネルの信号サイズを選択する信号サイズ選択回
路をそなえ、上記のマッピング設定レジスタ群,信号サ
イズ選択回路により、多重データの各チャンネルの信号
サイズを認識し、その情報をポインタ抽出部2,ポイン
タ処理部3及びRAM制御部5へ渡すことによって、信
号サイズに応じて共通の回路でポインタ抽出・ポインタ
処理を行なうように構成してもよい。
に、多重データの各チャンネルがTU3/TU2/TU
12のいずれの信号サイズにマッピングされているかを
認識することができるので、多重データに異なる信号サ
イズのチャンネルが混在する場合でも、異なる信号サイ
ズのチャンネル数分、ポインタ抽出部2,ポインタ処理
部3などをそなえずに、共通の回路でポインタ抽出・ポ
インタ処理を行なうことができる(請求項12)。
記のマッピング設定レジスタ群として、3個のTU3/
TUG3設定レジスタと、これらの各TU3/TUG3
設定レジスタ毎に7つ、合計21個のTU2/TUG2
設定レジスタとをそなえ、上記のTU3/TUG3設定
レジスタにより該当チャンネルがTU3にマッピングさ
れているか否かを判定し、TU3にマッピングされてい
なければ、上記のTU2/TUG2設定レジスタによ
り、TU2にマッピング設定されているか、TU12に
マッピングされているかを判定して、該当チャンネルの
信号サイズを認識する信号サイズ認識部が設けられる。
えば、TU3用の設定レジスタを3チャンネル分,TU
2用の設定レジスタを21チャンネル分,TU12用の
設定レジスタを63チャンネル分というように、全ての
信号サイズに対応できる分の設定レジスタをそなえず
に、計24個の設定レジスタをそなえるだけで、全チャ
ンネルに対するポインタ処理を行なうことができる(請
求項13)。
述のごとく信号サイズに応じて共通の回路でポインタ抽
出・ポインタ処理を行なうように構成されたものにおい
て、上記のオフセットカウンタを各信号サイズ毎に装備
し、各オフセットカウンタのカウント値をマッピング設
定レジスタ群からのマッピング設定情報により選択し
て、SPEの先頭バイト位置を認識するように構成して
もよい。
PEの先頭バイト位置の認識についても、多重データに
異なる信号サイズのチャンネルが混在していても、共通
の回路で全チャンネル分の処理を行なうことができる
(請求項14)。さらに、上述のポインタ処理部3は、
ES(エラスティック)メモリ機能を有するポインタ付
け替え用RAMをそなえ、入力多重データからSPEデ
ータとSPE先頭バイトを示す情報ビットとをこのRA
Mに書き込み、書き込んだRAMのデータを読み出し側
のタイミングで読み出し、読み出したSPE先頭バイト
を示す情報ビットの値により、SPE先頭位置を認識す
るように構成してもよい。
のポインタ付け替え用RAMを用いて、全チャンネル分
のSPEの先頭位置認識処理をシリアルで行なって、ポ
インタ付け替え処理を行なうことができる(請求項1
5)。また、上述のポインタ処理装置は、上記のポイン
タ付け替え用RAMを制御するライト/リード段数用カ
ウンタをそなえ、さらにTU3マッピング設定時とTU
2マッピング設定時のカウント数を切り替えるべく、T
U3用カウント値及びTU2用カウント値をそれぞれデ
コードするTU3用デコード回路及びTU2用デコード
回路をそなえ、信号サイズによって各デコード回路の出
力信号を選択して上記のカウンタのロード信号とするこ
とにより、TU3マッピング時及びTU2マッピング時
の上記RAMのライト/リード段数用カウンタを共通の
カウンタとして構成してもよい。
U3マッピング設定時とTU2マッピング設定時のカウ
ント数を、各デコード回路の出力信号を選択して切り替
えることによって、多重データにTU3/TU2という
異なる信号サイズのチャンネルが混在していても、共通
のカウンタでライト/リード段数のカウント処理を行な
うことができる(請求項16)。
のポインタ付け替え用RAMを制御するライト/リード
段数用カウンタをそなえ、さらにTU3マッピング設定
時とTU2マッピング設定時とTU12マッピング設定
時とのカウント数を切り替えるべく、TU3用カウント
値,TU2用カウント値及びTU12用カウント値をそ
れぞれデコートするTU3用デコード回路,TU2用デ
コード回路及びTU12用デコード回路をそなえ、信号
サイズによって各デコード回路の出力信号を選択してカ
ウンタのロード信号とすることにより、TU3/TU2
/TU12マッピング時の上記RAMのライト/リード
段数用カウンタを共通のカウンタとして構成してもよ
い。
U3マッピング設定時とTU2マッピング設定時とTU
12マッピング設定時とのカウント数を、各デコード回
路の出力信号を選択して切り替えることによって、多重
データにTU3/TU2/TU12という異なる信号サ
イズのチャンネルが混在していても、共通のカウンタで
ライト/リード段数のカウント処理を行なうことができ
る(請求項17)。
で、この図2に示すSDH伝送方式におけるポインタ処
理装置は、AU4ポインタについての処理を施すAU4
ポインタ処理部6と、このAU4ポインタ処理部6での
処理後にTUポインタについての処理を施すTUポイン
タ処理部7とをそなえて構成され、さらに、AU4ポイ
ンタ処理部6が、AU4ポインタ検出部6a,クロック
乗換用ES(エラスティック)メモリ6b,ESライト
カウンタ6c及びESリードカウンタ6dを有して構成
されている。
送路側のクロックでAU4ポインタ翻訳,VC4イネー
ブル信号の生成,VC4POH(パスオーバヘッド)の
J1バイト位置を示す信号の生成をそれぞれ行なうもの
であり、ESメモリ6bは、AU4ポインタ検出部6a
によるAU4ポインタ検出後の信号のクロックを伝送路
側のクロックから装置側のクロックへ乗り換えさせるた
めのものである。
bの書き込み制御を伝送路側のクロックで行なうもので
あり、ESリードカウンタ6dは、ESメモリ6bの読
み出し制御を装置側のクロックで行なうものである。上
述のごとく構成された第2発明のポインタ処理装置で
は、伝送路側のクロックでESライトカウンタ6cを動
作させるとともに、装置側のクロックでESリードカウ
ンタ6dを動作させ、ESライトカウンタ6c,ESリ
ードカウンタ6dのカウンタ値の位相差の検出によりス
タッフ制御を行なうことで、AU4ポインタ処理部6側
で伝送路側のクロックから装置側のクロックへの乗り換
え処理を行なう。
クロック乗り換え後の多重データに対してTUポインタ
処理を行なえばよいので、クロック乗り換え時のクロッ
ク変動などの影響を吸収するためのES段数を全チャン
ネル分そなえる必要がなくなる(請求項18)。なお、
上述のAU4ポインタ処理部6は、送信フレーム信号を
基にAU4ポインタ計算及びAU4ポインタ挿入を行な
うAU4ポインタ計算・挿入部をそなえ、このAU4ポ
インタ計算・挿入部でのAU4ポインタ挿入後のデータ
をTUポインタ処理部7へ渡すようにしてもよい。これ
により、本ポインタ処理装置では、AU4ポインタ計算
・挿入部でのAU4ポインタ挿入後のデータから、ES
メモリ6bでの処理状態(スタッフ制御など)を把握す
ることができる(請求項19)。
AU4ポインタ計算・挿入部を有するAU4ポインタ処
理部6でAU4ポインタを付け替えた後の信号と、TU
ポインタ処理部でTUポインタを付け替えた後の信号と
をモード設定により選択して送信する選択回路をそなえ
てもよい。これにより、本ポインタ処理装置は、AU4
ポインタ付け替え後の信号とTUポインタ付け替え後の
信号とを選択的に出力することができるので、後段の装
置(例えばクロスコネクト装置等)では、1つの装置で
両方の信号に対応することができる(請求項20)。
図1に示すアドレス生成部1,ポインタ抽出部2,ポイ
ンタ処理部3,RAM4及びRAM制御部5をそなえて
構成してもよい。これにより、この図2に示すTUポイ
ンタ処理部7でも、図1にて前述したように、多重デー
タを各チャンネル毎に分離する(パラレルデータに変換
する)ことなく、シリアルで、入力多重データに対する
ポインタ処理(TUポインタ処理)を行なうことができ
る(請求項21)。
施の形態を説明する。 (A)ポインタ処理装置の全体構成説明 図3は本発明の一実施形態としてのポインタ処理装置が
適用される伝送端局装置の要部の構成を示すブロック図
であるが、この図3に示す伝送端局装置(LT)8は、
図64における伝送端局装置306に相当するもので、
セクションオーバヘッド/ラインオーバヘッド(SOH
/LOH)終端処理部8A,ポインタ処理装置8B,パ
スオーバヘッド(POH)終端処理部8C,クロスコネ
クト(XC)装置8D,POH挿入処理部8E,AU4
ポインタ挿入処理部8F及びSOH/LOH挿入処理部
8Gをそなえて構成されている。
は、受信多重データ(STM−nフレーム:ただし、n
は多重度で、n=1,4,16,64のいずれかであ
る)のオーバヘッド部分(SOH/LOH)を検出し、
そのSTM−nフレームからオーバヘッド部分を取り除
く終端処理を行なうものであり、ポインタ処理装置8B
は、このSOH/LOH終端処理部8Aで終端処理され
た多重データ(AU4フレーム)に対して、AU4ポイ
ンタの終端/付け替えやTUポインタの付け替えなどの
ポインタ処理を行なうものである。
の図3に示すように、AU4ポインタ処理部81B,T
Uポインタ処理部82B及びセレクタ回路83Bをそな
えて構成され、AU4ポインタ処理部81Bにおいて、
AU4フレームからAUポインタを検出してAU4フレ
ームからAU4ポインタを取り除いてVC4とする終端
処理や、一旦終端されたAU4フレーム(つまり、VC
4)にAU4ポインタを付加(挿入)するポインタ付け
替え処理などが行なわれ、TUポインタ処理部82Bに
おいて、VC4の収容位置を指示するTUポインタの付
け替えなどが行なわれるようになっている。
ンタ処理部81B,TUポインタ処理部82Bを通じて
入力されるAU4ポインタ終端後(TUポインタ付け替
え後)の多重データと、AU4ポインタ処理部81Bか
ら入力されるAUポインタ付け替え後の多重データと
を、外部からのクロスコネクト設定信号に応じて選択的
に出力するものである。
インタ処理装置8のAU4ポインタ処理部81Bからの
多重データのPOHを終端もしくはモニタするためのも
のであり、クロスコネクト装置8Dは、ポインタ処理装
置8Bからの多重データ(VC4/VC3/VC2/V
C12)を、VC4単位あるいはVC3/VC2/VC
12単位でクロスコネクト(TSI:タイムスロットの
入れ替え)するものである。
コネクト装置8EからのVC4フレームに対して、PO
Hが上記のPOH終端処理部8Cにて終端されていれば
POHを挿入し、終端されていなければそのVC4フレ
ームをそのまま出力(スルー)するものであり、AU4
ポインタ挿入処理部8Fは、VC4フレームに対して、
AU4ポインタがポインタ処理装置8のAU4ポインタ
処理部81Bにて終端されていればAU4ポインタを挿
入し、終端されていなければそのVC4フレームをその
まま出力するものである。
ポインタの挿入されているVC4フレーム(つまり、A
U4)に対して、SOH/LOHを挿入することによ
り、STM−nフレームを組み上げて送信多重データを
生成するものである。つまり、本実施形態のポインタ処
理装置8Bは、項目(C)にて後述するように、上記の
セレクタ回路83Bによって、AU4ポインタ終端後の
多重データ(VC4)とAU4ポインタ挿入済み(付け
替え後)の多重データ(AU4)とを外部の設定により
選択的に出力することができるようになっており、これ
により、VC4レベルの信号とそれ以下の信号とのクロ
スコネクトを、1つのクロスコネクト装置8Dで行なえ
るようになっているのである。
なう場合は、AU4ポインタ処理部81BでAU4ポイ
ンタの付け替えが行なわれ、AU4ポインタ挿入済みの
多重データがセレクタ回路83Bを経由してクロスコネ
クト装置8Dへ渡される。なお、このとき、VC4のP
OHはPOH終端処理部8Cにおいて終端されずスルー
される(モニタ可能)。
ロスコネクト後の多重データは、AU4ポインタ,VC
4のPOHがそれぞれ挿入済みであるので、POH挿入
処理部8E,AU4ポインタ挿入処理部8Fをスルーし
て、SOH/LOH挿入処理部にてSOH/LOHが挿
入されて、STM−nフレームに組み上げられる。一
方、VC3/VC2/VC12単位でクロスコネクトを
行なう場合は、AU4ポインタ処理部81B,POH終
端処理部8CにおいてそれぞれAU4ポインタ,POH
の終端処理が行なわれ、TUポインタ処理部82Bにお
いてTUポインタの付け替えが行なわれたのち、AU4
ポインタ終端後の多重データ(VC3/VC2/VC1
2)がセレクタ回路83Bを経由してクロスコネクト装
置8Dへ渡される。
Dによるクロスコネクト後の多重データは、AU4ポイ
ンタ,VC4のPOHがそれぞれ終端されているので、
POH挿入処理部8E,AU4ポインタ挿入処理部8F
にて、それぞれが挿入され、SOH/LOH挿入処理部
にてSOH/LOHが挿入されて、STM−nフレーム
に組み上げられる。
ついて説明するが、便宜上、TUポインタ処理部82
B,AU4ポインタ処理部81Bの順に説明を行なう。
なお、以下では、受信多重データがSTM−1フレーム
の場合について述べるが、STM−nフレーム(n=
4,16,64)の場合も、STM−1フレームに分離
された後の処理は同様である。
ロック図で、この図4において、10はアドレス生成
部、11はポインタ抽出部、12はポインタ処理部、1
3はRAM(ランダムアクセスメモリ)制御部、14は
RAMである。ここで、アドレス生成部10は、STM
−1フレームのSOHに含まれるフレーム同期パターン
(A1,A2バイト)検出に基づいて生成されるフレー
ム信号に基づいて、STM−1フレーム内に多重された
TUレベルの各チャンネル(多重データ)に割り付ける
アドレス(チャンネルアドレス)を生成するものであ
り、ポインタ抽出部11は、多重データから各チャンネ
ルのポインタバイト(少なくともH1/V1バイト,H
2/V2バイトを含む)の抽出をシリアルで行なうもの
であり、ポインタ処理部12は、ポインタ抽出部11か
らの多重データから各チャンネルのポインタの解析,状
態検出,ポインタの付け替え等をシリアルで行なうもの
である。
るように、次のような機能部分を有している。 (1)受信ポインタ値保持機能 (2)ノーマルポインタ3連続一致受信検出機能 (3)LOP(Loss Of Pointer) 検出機能 (4)インクリメント/デクリメント(INC/DE
C)受信結果認識機能 (5)アラーム状態遷移検出機能 (6)アクティブポインタ値保持機能 (7)SPE先頭バイト(J1/V5)バイト認識機能 また、RAM制御部13は、各チャンネルのポインタ処
理部12の結果をシリアルにRAM14へ書き込み/読
み出しを行なう一連の動作を制御するための制御信号を
生成するものであり、RAM14は、ポインタ処理部1
2の出力データを各チャンネル毎にアドレス生成部10
からのチャンネルアドレスが示す領域に保持するもので
ある。
後述するように以下に示すような情報群(多重データか
ら得られるポインタ処理に必要な情報群)が保持される
ようになっている。 ポインタ抽出部11にて得られる多重データから抽
出された各チャンネルのポインタバイトが示す情報群
(例えば、受信ポインタ値の上位2ビット) 受信したポインタバイトによりポインタアクション
を起こすために必要な情報群(NDFイネーブル(EN)信
号など) ポインタアクションを起こした結果の情報群(イン
バリッドポインタ検出信号(INV(iNV)-V1),AIS(A
iS)検出信号(AIS-V1)など) 上述のごとく構成された本実施形態のTUポインタ処理
部82Bでは、ポインタ抽出部11,ポインタ処理部1
2を通じて生成される上記の各情報群〜が、アドレ
ス生成部10で生成されたRAMアドレス(チャンネル
アドレス)の示すRAM21の番地に、RAM制御部1
3で生成されるライトイネーブル信号(受信ポインタバ
イトの検出タイミング)に従って書き込まれる。
14から前フレームの情報群〜を、RAM制御部1
3で生成されるリードイネーブル信号に従って読み出
し、読み出した各チャンネルの情報群〜を用いてポ
インタ処理をシリアルに行なう。つまり、上述のTUポ
インタ処理部82Bは、各チャンネルに割り付けたアド
レスの示す番地に、各チャンネルに共通のポインタ抽出
部11及びポインタ処理部12で生成した情報群〜
を、RAM14にシリアルで保持できるようになってい
るのである。この結果、ポインタ処理を行なうべきチャ
ンネル数(STM−1フレーム内のTUレベルの信号)
が多くなっても、多重データを各チャンネル毎に分離す
ることなく、全チャンネルに共通の回路(1つのポイン
タ処理部12)で処理することができるようになる。
ャンネルに対応できるよう複数チャンネル分(最大で6
3チャンネル分)そなえる必要がなく、本ポインタ処理
装置8Bの装置規模,消費電力,各機能(回路)ブロッ
ク間の配線数などを大幅に削減することができる。とこ
ろで、上記のRAM14は、例えば図5に示すように、
RAM21(第1RAM:RAMR1)とRAM22
(第2RAM:RAMR2)とに分割して、RAM14
に保持させていた上記の各情報群〜を、それぞれ以
下に示すように、RAM21,RAM22に分割して保
持させるようにしてもよい。
す情報群 ・RAM22(RAMR2) 受信ポインタバイトのうちのH2/V2バイトが示
す情報群 上記のポインタアクションを起こすために必要な情
報群 上記のポインタアクションを起こした結果の情報群 ただし、この場合、H1/V1バイト,H2/V2バイ
トが示す情報群を得る必要があるので、ポインタ抽出部
11には、多重データから各チャンネルのH1又はV1
バイトを抽出するH1/V1バイト抽出部23と、多重
データから各チャンネルのH2又はV2バイトを抽出す
るH2/V2バイト抽出部24とが設けられており、各
RAM21,22に保持されたデータを用いてシリアル
でポインタ処理が行なわれるようになっている。
2Bでは、H1/V1バイト抽出部23において多重デ
ータから抽出された情報群(ポインタバイト)が、アド
レス生成部10で生成したRAMアドレス(チャンネル
アドレス)の示すRAM21の番地に、RAM制御部1
3で生成されるH1/V1バイトの検出タイミングで書
き込まれる。一方、多重データからH2/V2バイト抽
出部24で抽出された情報群とポインタ処理部25で生
成された情報群は、RAM制御部13で生成したH2/
V2バイトの検出タイミングでRAM22に書き込まれ
る。
21,22から各情報群を受信H2/V2バイトの検出
タイミングで読み出し、RAM22から読み出した各チ
ャンネルの受信H1/V1バイトの情報群と、RAM2
2から読み出した各チャンネルの受信H2/V2バイト
の情報群及びH2/V2バイト抽出部24で生成した信
号とを用いてポインタ処理を行なう。
では、図4に示すRAM14をRAM21とRAM22
とに分割することにより、RAM21に対しては、受信
H1/V1バイトのタイミングでデータの書き込みが行
なわれ、受信H2/V2バイトのタイミングでデータの
読み出しが行なわれる一方、RAM22に対しては、受
信H2/V2バイトのタイミングでデータの書き込みと
読み出しとが行なわれるのである。
グが削減され、RAM21,22(RAM14)自体の
消費電力を削減することができる。なお、以降の説明で
は、便宜上、RAM14をRAM21とRAM22とに
分割している場合と分割していない場合とがあるが、基
本的に、RAM14は分割してもよいし分割しなくても
よい。
詳細構成を示すブロック図であるが、この図6に示すよ
うに、アドレス生成部10は、TUG3用アドレスカウ
ンタ15,TUG2用アドレスカウンタ16,TU12
用アドレスカウンタ17,ANDゲート18及び1入力
反転型のANDゲート19をそなえて構成されている。
進カウンタ)15は、STM−1フレーム(VC4フレ
ーム)に多重されているTUG3(最大で3つ分多重さ
れている)の番号(チャンネル数)をカウントするもの
であり、TUG2用アドレスカウンタ(7進カウンタ)
16は、TUG3フレームに多重されているTUG2
(最大で7つ分多重されている)のチャンネル数をカウ
ントするものであり、TU12用アドレスカウンタ(3
進カウンタ)17は、TUG2フレームに多重されてい
るTU12(最大で3つ分多重されている)のチャンネ
ル数をカウントするものである。なお、各アドレスカウ
ンタ15〜17は、いずれも、フレーム信号により初期
値をロードする。
ように、アドレスカウンタ15のキャリーアウト(C
O)をアドレスカウンタ16のキャリーイン(CI)に
接続するとともに、アドレスカウンタ16のキャリーア
ウトをアドレスカウンタ17のキャリーインに接続する
ことにより、63進カウンタが構成されており、これら
3つのアドレスカウンタ15〜17の出力がRAM14
用のRAMアドレス(チャンネルアドレス)として使用
されるようになっている。
8は、後述するTU12設定信号によりTU12モード
に設定されていないとき(TU12設定信号がLレベル
のとき)は、アドレスカウンタ17の出力を“0”に変
換するものであり、1入力反転型のANDゲート19
は、後述するTU3設定信号によりTU3モードに設定
されたとき(TU3設定信号がHレベルのとき)にの
み、アドレスカウンタの出力を“0”に変換するもので
ある。
は、TU12モード設定信号,TU3モード設定信号に
応じて動作させるカウンタ15〜17の組み合わせ(カ
ウンタ15のみ,カウンタ15とカウンタ16,カウン
タ15〜17全て)を切り替えて、RAM14用のアド
レスを例えば図7に示すような組み合わせで生成するこ
とによって、TU3/TU2/TU12用のチャンネル
アドレスをRAM14上で共用させる。
号サイズのフレーム(VC4/VC3/VC2/VC1
2)がどの組み合わせで混在していても、1つのアドレ
ス生成部10で柔軟に対応することができる。なお、図
7においては、アドレス00〜02HEX がTU3/TU
2/TU12共用アドレスであり、アドレス03〜14
HEX がTU2/TU12共用アドレスである。
例えば図8に示すように、図6に示す構成に加えて、ア
ドレス変換部20をそなえるようにしてもよい。ここ
で、このアドレス変換部20は、各カウンタ15〜17
からのアドレス出力について所望の加算処理を施して、
RAM14において空きアドレスを生じさせないような
アドレス変換信号を生成するものである。
STM−1レベルにおいてTU12が最大63チャネル
多重されている場合を考えると、図9に示すように、ハ
ーフアダー20−1,フルアダー20−2〜20−8,
EXORゲート(排他的論理和回路)20−9を組み合
わせた回路として構成される。すなわち、このアドレス
変換部20によるアドレス変換方式は、上記のように、
STM−1レベルにおいてTU12が最大63チャネル
多重されている場合を例にとると、図7(カウンタ値と
アドレスの関係)に示すようになるが、この関係を満足
するように、ハーフアダー20−1のA,B入力端に
は、それぞれアドレスカウンタ17のビット「1」(T1C
N1) ,アドレスカウンタ16のビット「2」(T2CN2) が
入力され、フルアダー20−2のA,B,Ci入力端に
は、それぞれアドレスカウンタ17のビット「0」(T1C
N0) ,アドレスカウンタ16のビット「2」(T2CN2) ,
アドレスカウンタ16のビット「1」(T2CN1) が入力さ
れるようになっている。
入力端には、それぞれアドレスカウンタ17のビット
「1」(T1CN1) ,アドレスカウンタ16のビット「1」
(T2CN1) ,アドレスカウンタ16のビット「0」(T2CN
0) が入力され、フルアダー20−4のA,B,Ci入
力端には、それぞれアドレスカウンタ17のビット
「0」(T1CN0) ,アドレスカウンタ16のビット「0」
(T2CN0) ,アドレスカウンタ15のビット「0」(T3CN
0) が入力されるようになっている。
i入力端には、それぞれアドレスカウンタ17のビット
「0」(T1CN0) ,ハーフアダー20−1の桁上げ出力,
フルアダー20−6の桁上げ出力が入力され、フルアダ
ー20−6のA,B,Ci入力端には、それぞれハーフ
アダー20−1の和出力,フルアダー20−2の桁上げ
出力,フルアダー20−7の桁上げ出力が入力されるよ
うになっている。
入力端には、それぞれフルアダー20−2の和出力,フ
ルアダー20−3の桁上げ出力,フルアダー20−8の
桁上げ出力が入力され、フルアダー20−8のA,B,
Ci入力端には、それぞれフルアダー20−3の和出
力,アドレスカウンタ15のビット「1」(T3CN1) ,フ
ルアダー20−4の桁上げ出力が入力されるようになっ
ている。
ドレスカウンタ15のビット「1」(T1CN1) ,フルアダ
ー20−5の和出力が入力され、EXORゲート20−
9の出力,フルアダー20−5〜20−8,20−4の
和出力が、このアドレス変換部20の出力となってい
る。すなわち、図7,図9に示すように、アドレス番号
「0」〜「2」は、そのまま0〜2アドレス出力となる
ため、アドレスカウンタ15のビット(bit)「0」
とビット「1」とをそれぞれアドレス変換部20の0桁
目と1桁目に入力している。
スカウンタ16が「1」を示しており、その時に「3」
出力がでるようににするために、アドレスカウンタ16
のLSB(最下位ビット「0」)をアドレス変換部20
の0桁目と1桁目に入力している。そしてこのように入
力されたデータは、前述の0桁目と1桁目どうしを加算
するようになっている。そうすることにより、アドレス
番号「0」〜「5」が得られる。
カウンタ16が「2」を示しており、その時に「6」出
力が出るようにするために、アドレスカウンタ16のビ
ット「1」をアドレス変換部20の1桁目と2桁目に入
力している。このようにして入力されたデータはそれぞ
れの桁において加算を行なうようになっている。さら
に、アドレス番号「12」の時にはアドレスカウンタ1
6が「4」を示しており、その時に「12」出力が出る
ようにするために、アドレスカウンタ16のMSB(最
上位ビット「2」)をアドレス変換部20の2桁目と3
桁目に入力している。このようにして入力されたデータ
は、それぞれの桁において加算を行なうようになってい
る。
の時、アドレスカウンタ17が「1」を示しており、そ
の時に「21」が出力されるように、アドレスカウンタ
15のLSB(ビット「0」)をアドレス変換部20の
4桁,2桁,0桁目にそれぞれ入力している。すなわ
ち、15HEX を加算するようになっている。次に、アド
レス番号「42」(2AHEX )の時、アドレスカウンタ
15が「2」を示しており、その時に「42」が出力さ
れるように、アドレスカウンタ15のMSB(最上位ビ
ット「1」)をアドレス変換部20の5桁,3桁,1桁
目にそれぞれ入力している。すなわち、2AHEX を加算
するようになっている。
成部10では、すべての空アドレスが圧縮されたアドレ
ス出力が得られ(図10のアドレス空間参照)、RAM
14へのアドレス線が7ビットから6ビットに変換され
る。従って、RAM14に生じていた空アドレスが削減
され、RAM14自体の規模を削減することができる。
られたポインタ翻訳部12Aの構成を示すブロック図
で、この図11に示すポインタ翻訳部(第1ポインタ翻
訳部)12Aは、アラーム状態検出部26,NDF検出
部27,SSビット不一致検出部28,NDFイネーブ
ル検出部29,ポインタ値上位2ビット抽出部30,O
Rゲート(論理和回路)31,反転ゲート(インバー
タ)32及びANDゲート(論理積回路)32′をそな
えて構成されている。
した多重データ(H1/V1バイト)が全て“1”(A
LL“1”)になっているか否かを検出するものであ
り、NDF検出部27は、受信したH1/V1バイトか
ら無効なNDFビット(Nビット:図64参照)の値を
検出するものであり、SSビット不一致検出部28は、
受信したH1/V1バイトのうちのSSビットとSSビ
ット受信期待値との不一致を検出するものである。
信したH1/V1バイトからNDFビットが“100
1”のイネーブルとなっているか否かを検出するもので
あり、ポインタ値上位2ビット抽出部30は、受信した
H1/V1バイトからポインタ値の上位2ビットを抽出
するものである。上述のごとく構成されたポインタ翻訳
部12Aでは、受信H1/V1バイト(8ビット)のA
LL“1”検出をアラーム状態検出部26で行ない、そ
こで生成した信号を1ビットのアラーム状態検出信号
(AIS−V1信号)として出力する。このとき、ND
F検出部27では、受信H1/V1のNDFビット(4
ビット)から、ノーマルNDF("0110"),NDFイネ
ーブル("1001")のいずれでもないNDFビットの受信
の検出を行なう。
信号サイズによりSSビットの値が決められていること
から、その値をSSビットの受信期待値とし、この受信
期待値に基づいて、受信H1/V1バイトのSSビット
の2ビットの不一致検出を行ない、NDFイネーブル検
出部29では、受信H1/V1バイトのNDFビット
(4ビット)から、NDFイネーブル("1001")の検出
を行ない、ポインタ値上位2ビット検出部30では、受
信H1/V1バイトからポインタ値の上位2ビットを抽
出する。
とSSビット不一致検出部28で生成した信号との論理
和をORゲート29でとった信号が、1ビットのインバ
リッドポインタ検出信号〔INV−V1信号)として出
力され、SSビット不一致検出部28で生成した信号の
反転信号(インバータ32の出力)とNDFイネーブル
検出部29で生成した信号との論理積をANDゲート3
2′でとった信号が、1ビットのNDFイネーブル信号
(NDF−EN信号)として出力される。
には、それぞれ1ビットのアラーム状態検出信号,イン
バリッドポインタ検出信号,NDFイネーブル信号と2
ビットのポインタ値との計5ビット分のデータ(情報)
が保持されることになる。なお、これらのデータの保持
はRAM制御部13からのライトイネーブル信号(H1
/V1バイトの検出タイミング)に従って行なわれる。
1ポインタ翻訳部)12Aは、受信したH1/V1バイ
トのビット数(8ビット)を5ビットに圧縮して、この
ビット数を圧縮した情報をRAM21(又はRAM1
4)に保持させるようになっているのである。これによ
り、RAM21(又はRAM14)に必要なビット数が
8ビットから5ビットに削減される。従って、使用する
RAM21(又はRAM14)自体をも小型化すること
ができる。
AM14)に保持されるデータ内容例を示す図である
が、必ずしもこの図12に示す並びでデータを保持する
必要はない。ところで、上述のごとくポインタ翻訳部1
2AによりRAM21(RAM14でもよい)に保持さ
れたデータは、例えば図13に示すように、ポインタ翻
訳部(第2ポインタ翻訳部)33によってH2/V2バ
イトタイミングで読み出され、そのデータとH2/V2
バイトの値によりポインタ処理が行なわれるようになっ
ている。なお、ポインタ処理結果は前述のRAM22
(RAM14でもよい)に保持される。
データからH2/V2バイトを抽出するタイミングで、
多重データ,ポインタ翻訳部12Aで生成したビット数
圧縮情報並びに上記の受信ポインタバイトのH2/V2
バイトが示す情報群,ポインタアクションを起こすため
に必要な情報群及びポインタアクションを起こした結果
の情報群に基づいて、ポインタ処理制御信号及びポイン
タ処理結果を生成して、これらの情報群をRAM22に
保持させるものである。
図14に示すように、受信ポインタ値範囲外検出部(OUT
OF RANGE)35,インクリメント(INC)表示検出部
40,デクリメント(DEC)表示検出部41,不一致
検出部45,ANDゲート34,38,39,43,4
4,47,ORゲート48,インバータ37,NORゲ
ート(否定論理和回路)36,42,46及び1入力反
転型のANDゲート49をそなえて構成されている。
は、受信ポインタ値がそれぞれ信号サイズ毎に決まって
いるポインタ値の有効範囲〔TU3で0〜764(図5
8参照),TU2で0〜427(図60参照),TU1
2で0〜139(図62参照)〕を超えているか否かを
検出するものであり、INC表示検出部40は、受信ポ
インタ値とアクティブポインタ値を比較してIビット
(図64参照)が3ビット以上反転しており、且つ、D
ビットの反転が2ビット以下の状態(INC表示状態)
を検出するものである。なお、アクティブポインタ値と
は、受信ポインタ値とは別に実際に今そのポインタ値で
ハードが動作しているポインタ値のことである。
ンタ値とアクティブポインタ値とを比較してDビットが
3ビット以上反転し、且つ、Iビットの反転が2ビット
以下の状態(DEC表示状態)を検出するものであり、
不一致検出部45は、受信ポインタ値とアクティブポイ
ンタ値との不一致検出を行なうものである。上述のごと
く構成されたポインタ翻訳部33では、RAM21に保
持された各データ(図12参照)に基づいて、以下に述
べるようなポインタ処理を行なうことによって、ポイン
タ処理制御信号,ポインタ処理結果(TU−PAIS
検出信号,ポインタ値範囲外検出信号,ノーマルポ
インタ検出信号,INC検出信号,DEC検出信
号,NDF検出信号,インバリッドポインタ検出信
号)をそれぞれ生成する。
号は、ANDゲート34において、RAM21より読み
出されたAIS−V1信号と、受信H2/V2バイトと
の論理積がとられることにより生成される。また、ポ
インタ値範囲外検出信号は、受信ポインタ値範囲外検出
部35におて、RAM21よりH2/V2バイトタイミ
ングで読み出された受信ポインタ値2ビットと受信H2
/V2バイトとを合わせた10ビットとに基づいて生成
される。例えば、上述のようにポインタ値の有効範囲
は、TU3で0〜764、TU2DE0〜427、TU
12で0〜139であるので、これらの範囲外のポイン
タ値を受信したときにポインタ値範囲外検出信号がHレ
ベルとなる。
RAM21より読み出されたINV−V1信号とNDF
−EN信号とのNOR論理をNORゲート36でとり、
このNORゲート36の出力信号と上記のポインタ値範
囲外検出信号(受信ポインタ値範囲外検出部35の出力
信号)をインバータ37で反転した反転信号との論理積
をANDゲート38でとることによって生成される。
号は、それぞれ、INC表示部40,DEC表示部41
で生成された信号と、NORゲート36の出力信号と、
NORゲート42(後述するノーマルポインタ値3連続
一致受信検出信号と3フレーム禁止信号とのNOR論
理)で生成される信号との論理積をANDゲート43,
44でとることによって生成され、NDF検出信号
は、上記のポインタ値範囲外検出信号の反転信号(イン
バータ37の出力)とRAM21より読み出されたND
F−EN信号との論理積をANDゲート39でとること
によって生成される。
C表示部41では、受信ポインタ値とアクティブポイン
タ値との比較を行なっており、INC表示部ではIビッ
トの反転が3ビット以上、且つ、Dビットの反転が2ビ
ット以下の検出を行ない、DEC表示部ではDビットの
反転が3ビット以上、且つ、Iビットの反転が2ビット
以下の検出を行なっている。
は、不一致検出部45にて受信ポインタ値とアクティブ
ポインタ値との不一致検出を行ない、その検出結果と、
NOR論理46の出力〔NDF検出信号,後述するノ
ーマルポインタ値3連続一致受信検出信号,INC検
出信号,DEC検出信号とのNOR論理の結果〕との
論理積をANDゲート47でとり、さらに、その論理積
結果と、INV−V1信号とポインタ値範囲外検出信
号との論理和をORゲート48でとったのち、その出力
とTU−PAIS検出信号の反転信号との論理積をA
NDゲート49でとることにより生成される。
置8B(TUポインタ処理部82B)によれば、各チャ
ンネルのポインタ処理に必要な各種のポインタ処理制御
信号,ポインタ処理結果の生成を、各チャンネルに共通
のポインタ処理部12(ポインタ翻訳部33)によって
行なうことができるので、例えば図45に示すように、
受信ポインタ値のうちの10ビットポインタ値の全てが
“1”となっているか否かを判定するための10入力の
ANDゲート(論理積演算素子)187を、TUレベル
に応じたチャンネル数(TU12のときが最大で63c
h)分そなえる必要がなく、さらに装置規模,消費電
力,各機能ブロック間の配線数などを大幅に削減するこ
とができる。
値の保持機能部分に着目したTUポインタ処理部82B
の構成を示すブロック図で、この図15に示すように、
TUポインタ処理部82Bは、上記のRAM22(又は
RAM14)のほかに、デコード回路50,54,フリ
ップフロップ(FF)回路51〜53及びセレクタ回路
55をそなえて構成されている。
成部10からのRAM22(又はRAM14)用のライ
トアドレス(チャンネルアドレス)からTU3のチャン
ネルに割り当てたアドレス値をデコードし、各FF回路
51〜53用のイネーブル信号を生成するものであり、
各FF回路(ラッチ回路)51〜53は、それぞれ、T
U3(STM−1フレーム内には最大3チャンネル分収
容されている)の1チャンネル分の受信ポインタ値のM
SBを保持するものである。
(又はRAM14)のリードアドレスからTU3のチャ
ンネルに割り当てたアドレス値をデコードするものであ
り、セレクタ回路55は、デコード回路54からのデコ
ード信号を選択信号として、各FF回路51〜53の出
力を選択するものである。なお、各FF回路51〜53
の出力のいずれも選択されない場合は“0”が出力され
る。
部82Bでは、10ビットの受信ポインタ値のうちMS
Bを除く9ビット分のポインタ値のみが、RAM22
(又はRAM14)に保持される。そして、信号サイズ
がTU3のときはデコード回路50によりRAMアドレ
スからTU3に割り当てたアドレス値をデコードし、そ
のデコード信号を各FF回路51〜53用のイネーブル
信号として出力する。
4)に保持されなかった残りの受信ポインタ値(MS
B)がそれぞれ対応するFF回路51〜53に保持され
る。なお、RAM22(又はRAM14)への書き込み
及び各FF回路51〜53への書き込みは、それぞれH
2/V2バイトの抽出タイミングに従って行なわれる。
また、受信ポインタ値を読み出すときも同様に、RAM
アドレスからTU3に割り付けたアドレス値をデコード
回路54でデコードし、そのデコード信号をセレクト信
号としてTU3のポインタ値のMSBを保持したFF回
路51〜53の出力信号をセレクタ回路55で選択す
る。RAMアドレスがTU3以外の値を示すときはMS
Bを“0”として扱う。
は、TU2/TU12のときのポインタ値範囲内のポイ
ンタ値を受信したときは必ずMSBが“0”であること
に着目し、RAM22(又はRAM14)に保持する受
信ポインタ値をMSBを除く9ビットとし、それ以外の
とき(TU3のとき)はMSBが必ずしも“0”とは限
らないので、そのときのMSBをFF回路51〜53で
保持するようにしているのである。
なビット数がさらに削減されRAM(又はRAM14)
を小型化することが可能になる。また、信号サイズがT
U3の場合、上記のMSBはTU2/TU12のときの
値とは異なる値になっているが、そのときのMSB1ビ
ットはFF回路51〜53に保持されるので、常にポイ
ンタ処理に必要な情報は確保され、確実に処理を行なう
ことができる。
一致受信検出機能部分に着目したポインタ処理部12の
構成を示すブロック図であるが、この図16に示すポイ
ンタ処理部12は、ORゲート56,RAM57,一致
検出部58,ノーマルポインタ値3連続一致受信検出部
58a及びポインタ値範囲外変換部64をそなえて構成
されている。
信号(図11,図12参照)とポインタ値範囲外検出信
号(図14の参照)との論理和をとることによって、
ポインタ値範囲外変換部64用の制御信号を生成するも
のであり、RAM57は、受信ポインタ値などを保持す
るものであり、一致検出部58は、受信ポインタ値とR
AM57に保持された前フレームの受信ポインタ値との
一致を検出して、その一致検出結果を1ビット情報でR
AM57に保持させるものである。
検出部58aは、RAM57に格納されている一致検出
結果を示す信号と前ポインタ値と受信ポインタバイトの
値との一致検出結果の論理積によってノーマルポインタ
値3連続一致受信を検出するもので、この図16に示す
ように、例えばORゲート59,ANDゲート60,6
1,インバータ62,63を有して構成されている。
無効な情報を示すポインタバイトを受信したときはRA
M57に保持されているポインタ値をポインタ値範囲外
のある値に変換したのちにこの変換情報をRAM57に
保持させるもので、例えば、ORゲート56の出力信号
が“1”(Hレベル)のとき(INV−V1信号,ポイ
ンタ値範囲外検出信号のいずれか又は両方を受信したと
き)に、受信ポインタ値をポインタ値範囲外の信号に変
換し、ORゲート56の出力信号が“0”(Lレベル)
のときに、受信ポインタ値をスルーしてRAM57へ出
力するようになっている。
2では、INV−V1信号とポインタ値範囲外検出信号
とのORゲート56での論理和が“1”のときは、RA
M57に保持する受信ポインタ値が、ポインタ値範囲外
のある値(例えば、TU3なら765以上、TU2なら
428以上、TU12なら140以上)に変換されたの
ちRAM57に保持される。
ームの受信ポインタ値と現在の受信ポインタ値との一致
検出が一致検出部58で行なわれ、その結果とインバー
タ63の出力(NDF検出信号とノーマルポインタ検出
信号をインバータ62で反転させた反転信号とのORゲ
ート59,インバータ63によるNOR論理)との論理
積がANDゲート60でとられることによって、現在の
受信ポインタ値が前フレームと同一のノーマルポインタ
値であるかを示す同一ノーマルポインタ値受信信号が生
成され(この時点でノーマルポインタ値を2回連続して
受信しているかが分かる)、これがRAM57に保持さ
れる。
さらに、その受信ポインタ値と、RAM57から読み出
された同一ノーマルポインタ値受信信号との論理積がA
NDゲート61でとられ、この結果がノーマルポインタ
値3連続一致受信検出信号として生成・出力される。こ
のように、上述のポインタ処理部12(ポインタ処理装
置8B)によれば、RAM57に、受信ポインタ値と前
フレームの受信ポインタ値との一致検出結果(1ビット
情報)を保持させるだけで、各チャンネルに対するノー
マルポインタ値3連続一致受信検出をシリアルで行なう
ことができるので、RAM57に必要なビット数を削減
できるとともに、例えば図47に示すようなノーマルポ
インタ3連続一致受信検出回路をSTM−1フレーム内
のチャンネル数に応じた数だけそなえずに、ノーマルポ
インタ値3連続一致受信検出を行なうことができる。
模,消費電力,各機能ブロック間の配線数などを大幅に
削減することができる。なお、図47に示すノーマルポ
インタ3連続一致検出回路は、一致検出部191におい
て、受信ポインタ値と受信ポインタ保持部195に保持
された前フレームの受信ポインタ値との一致検出を行な
い、その検出結果に応じて、フリップフロップ(FF)
回路(カウント結果を保持するための回路)192で保
持しているカウント値を+1(一致)あるいは0にリセ
ット(不一致)し、カウンタ(ノーマルポインタ値を何
回連続して受信したかをカウントするための回路)19
4の出力が“2”となった時点でそのカウント値“2”
をデコード回路193でデコードすることによってノー
マルポインタ値3連続一致信号(1チャンネル分)を生
成・出力するようになっている。
したポインタ処理部12の構成を示すブロック図である
が、この図17に示すポインタ処理部12は、カウント
制御部65′とRAM72とをそなえて構成されてい
る。ここで、上記のカウント制御部(LOP検出部)6
5′は、NDFイネーブル検出信号とインバリッドポイ
ンタ検出信号とが同時に検出されないことに着目して、
NDFネーブル検出信号とインバリッドポインタ検出信
号とRAM72に保持された前フレームのNDFイネー
ブル検出信号の状態とに基づいて、次表3に示す真理値
表に従い、NDFイネーブル連続受信回数またはインバ
リッドポインタの連続受信回数をカウントして、そのカ
ウント結果に応じてLOP状態検出信号を生成・出力す
るものである。RAM72は、前フレームのカウント制
御部65′でのカウント結果及びNDFイネーブル検出
信号を保持するものである。
は、NDFイネーブル連続受信回数または無効ポインタ
連続受信回数をカウントする加算回路(保護カウンタ)
65,ORゲート66,1入力反転型のANDゲート6
7,70,3入力ORゲート68,全入力反転型のAN
Dゲート69,ANDゲート71を用い、加算回路65
の一方の入力をORゲート66により“0”または
“1”とし、もう一方の加算器65の入力をANDゲー
ト67によりRAM72に保持した“前カウント値”又
は“0”とすることで、表3に示す真理値表に従った動
作が実現されている。
2では、カウント制御部65′が、NDFイネーブルと
インバリッドポインタ検出信号とRAM72に保持され
た前フレームのNDFイネーブル信号の受信状態とに基
づいて、表3に示す真理値表に従い、加算回路65のカ
ウンタ値を“0”にクリアしたり、“1”にセットした
り、前カウント値を+1したりすることによって、ND
Fイネーブル連続受信回数またはインバリッドポインタ
の連続受信回数をカウントする。
NDFイネーブル信号連続受信8段(回)、インバリッ
ドポインタの連続受信8段の場合であれば、そのカウン
ト値が“8”となった時点で、LOP状態検出信号が加
算回路65から出力される。つまり、上述のカウント制
御部65′は、NDFイネーブル信号連続受信回数また
は無効ポインタの連続受信回数のいずれかをカウントす
れば、LOP状態を検出することができるようになって
おり、NDFイネーブル連続受信回数をカウントするカ
ウンタと、インバリッドポインタの連続受信回数をカウ
ントするカウンタとが共用化されているのである。
Fイネーブル連続受信回数をカウントする専用の回路
(NDFイネーブル信号連続受信回数カウント部18
8),インバリッドポインタの連続受信回数をカウント
する専用の回路(インバリッドポインタ連続受信回数カ
ウント部189)をそれぞれ複数チャンネル分そなえる
必要がなく、さらに、本ポインタ処理装置8Bの装置規
模,消費電力,各機能ブロック間の配線数などを大幅に
削減することができる。なお、図46において、190
はORゲートである。
識機能部分に着目したポインタ処理部12の構成を示す
ブロック図であるが、この図18に示すポインタ処理部
12は、INC/DEC受信結果を認識するINC/D
EC受信結果認識部73Aとして、スタッフ抑制部73
B,RAM74,デコード回路75,1入力反転型のA
NDゲート76,78,ANDゲート77,ORゲート
79をそなえて構成されている。
14により前述したINC/DEC検出部としてのIN
C表示検出部40,ANDゲート43,DEC表示検出
部41,ANDゲート44でそれぞれ検出されたINC
/DEC検出信号及びANDゲート39で検出されたN
DFイネーブル信号(NDF検出信号)のいずれかを受
信した後の3フレーム間はINC/DEC受信によるス
タッフ制御を抑制して、INC/DEC連続受信による
メモリスリップを防止するためのもので、3入力ORゲ
ート80及び次表4に示す真理値表に従って動作する3
進カウント部73を有している。
表4に示す真理値表に従って動作するよう、例えば図1
9に示すように、EXOR73−1,1入力反転型のA
NDゲート73−2,73−3及びORゲート73−4
を用いて実現されている。また、RAM(INC/DE
C受信結果認識用RAM)74は、3進カウント部73
のカウント値とNDF検出信号とINC(またはDE
C)検出信号を保持するものであり、デコード回路75
は、このRAM74に保持されたカウント値の“1”を
デコードするものである。
2(INC/DEC受信結果認識部73A)では、スタ
ッフ制御抑制部73Bの3進カウント部73が、表4に
示す真理値表に従って動作し、この3進カウント部73
のカウント値(新カウント値)とNDF検出信号(受信
結果)とINC及びDECのうちのどちらか1つの検出
信号(受信結果)とがRAM74に保持される。
の各受信結果データ(カウント値)が読み出されると、
そのカウント値に対してデコード回路75が“1”をデ
コードし、このデコード結果とNDF検出信号の反転信
号とのANDゲート76での論理積によって生成した信
号と、INC(またはDEC)検出信号とのANDゲー
ト77,78での論理積により、INC受信結果及びD
EC受信結果が出力(認識)される。また、RAM74
から読みだされたカウント値のORゲート79での論理
和により3フレーム禁止信号が生成される。
(ポインタ処理装置8B)によれば、INCまたはDE
Cのどちらか1つの受信結果をRAM74に保持するだ
けで、INC/DEC受信結果を認識できるので、IN
C受信結果,DEC受信結果の両方をRAM74に保持
しなくてもよいので、RAM74に必要なビット数が削
減され、RAM74を小型することができるとともに、
その消費電力も削減することができる。
(nは3以外の自然数)カウント部として、INC/D
EC検出信号,NDF検出信号受信後のnフレーム間、
INC/DEC受信によるスタッフ制御を抑制するよう
にしてもよい。次に、図20はアラーム状態遷移検出機
能部分に着目したポインタ処理部12の構成を示すブロ
ック図であるが、この図20に示すポインタ処理部12
は、アラーム状態遷移保護部81Aとして、カウント制
御部81,RAM82及びデコード回路83をそなえて
構成されている。
状態遷移を行なうためのm段(mは自然数)の保護回路
として、保護段数をカウントする機能を有するもので、
次表5に示す真理値表に従って動作するよう、例えば図
21に示すように、ANDゲート81−1,81−3,
ORゲート81−2,81−5,81−6,1入力反転
型のANDゲート81−7,81−8を用いて実現され
ている。
AM)82は、このカウント制御部81のカウント値を
保持するものであり、デコード回路83は、RAM82
から読み出したカウント制御部81のカウンタ値の最大
値をデコードするものである。すなわち、この図20に
示すアラーム状態遷移保護部81A(ポインタ処理部1
2)は、上記の表5に示すように、アラーム状態遷移対
象信号(TU−PAIS信号)を受信すれば、カウント
制御部81をカウントをカウントアップし、アラーム状
態遷移対象信号を未受信ならばカウント制御部81のカ
ウントリセットを行ない、カウント制御部81のカウン
ト値が最大値になった(つまり、保護段数mに達した)
時点で、アラーム状態に遷移し、アラーム解除条件を受
信するまではカウント制御部81のカウント値を最大値
のままRAM82で保持させ、このRAM82からカウ
ント値を読み出したときにそのカウント値が最大値に達
しているか否かで該当チャンネルがアラーム状態である
か否かを認識するようになっている。
2(アラーム状態遷移保護部81A)では、カウント制
御部81のカウント値が、アドレス生成部10からのチ
ャンネルアドレスに従ってRAM82に保持される。そ
して、RAM82に保持されたカウント値(又は、図2
0中に一点鎖線で示すようにカウント制御部81から出
力されるカウント値)が最大値になっているかどうか、
つまり保護段数mに達しているかどうかがデコード回路
83で判定され、カウント値が最大値になっていればア
ラーム状態信号が出力される。
−PAISの検出状態であるAIS状態を認識する場合
を考える。ここで、ポインタがAIS状態に遷移するの
は、図65により前述したように、TU−PAIS検出
信号を3回連続して受信した場合であるから、上記の保
護段数mはm=3となり、上述のデコード回路83は、
例えば図22に示すように、それぞれ最大値“3”をデ
コードするデコード回路84,85とこれらの各デコー
ド回路84,85の出力の論理和をとるORゲート88
をそなえて構成される。
2では、まず、アラーム解除条件信号(ノーマルポイン
タ3連続一致受信検出信号もしくはNDFイネーブル検
出信号),TU−PAIS検出信号の受信結果に応じ
て、カウント制御部81のカウント値が上記の表5に示
す真理値表に従って制御され、そのカウント値がアドレ
ス生成部10からのチャンネルアドレスに従ってRAM
82にシリアルに保持される。
ント値,カウント制御部81の出力カウント値は、それ
ぞれデコード回路83の対応するデコード回路86,8
7へ出力され、カウント値が最大値“3”となっていれ
ば、それぞれデコード回路86,87でAIS検出保護
段数である“3”がデコードされ、ORゲート88での
論理和によりAIS状態信号が生成されて、AIS状態
が認識される。
(ポインタ処理装置8B)によれば、アラーム状態遷移
対象信号(TU−PAIS信号)の受信回数に応じたカ
ウント値のみをRAM82の該当するチャンネルアドレ
スに保持させるので、RAM82に必要なビット数を最
小限に抑えつつ、複数チャンネルに対するアラーム状態
(AIS状態)の認識をシリアルで行なうことができ
る。
段数カウント用のカウント制御部196,デコード回路
197及びカウント値とアラーム検出結果とを保持する
ためのレジスタ198をそなえたアラーム状態検出保護
回路を、複数チャンネル分(STM−1フレーム内に収
容されている信号サイズが全てTU12の場合が最大で
63チャンネル分)そなえる必要はなく、さらに本ポイ
ンタ処理装置8Bの装置規模,消費電力,各機能ブロッ
ク間の配線数などを大幅に削減することができる。
示すRAM57,図17に示すRAM72,図18に示
すRAM74,図20,図22に示すRAM82を、そ
れぞれ図4に示すRAM14(図5に示すRAM22)
とは異なるRAMとして説明したが、同一のRAM14
(RAM22)として、それぞれの機能を共用化しても
よい。
4,82をRAM22と同一のものとして共用化した場
合、RAM22には、以下の各種データが例えば図23
に示すように保持される。 (1)ビット番号「0〜8」:図15により前述したM
SBを除く受信ポインタ値(9ビット) (2)ビット番号「9」:図16に示すANDゲート6
0で生成された前フレームと同一ノーマルポインタ値受
信信号 (3)ビット番号「10〜12」:図17に示すLOP
検出用の加算回路65の出力であるLOP検出用保護カ
ウンタ値(3ビット) (4)ビット番号「13」:図14に示すANDゲート
39の論理積結果であるNDF検出信号 (5)ビット番号「14,15」:図18に示す3進カ
ウント部73の出力である3フレーム禁止用カウンタ値
(2ビット) (6)ビット番号「16,17」:図22に示すカウン
ト制御部84の出力(AIS検出用保護カウンタ値:2
ビット) (7)ビット番号「18」:図14に示すANDゲート
43の論理積結果であるINC検出信号 なお、必ずしもこの図23に示すような並びで各データ
を保持する必要はない。
機能部分に着目したポインタ処理部12の構成を示すブ
ロック図であるが、この図24に示すポインタ処理部1
2は、受信ポインタ値とは別に実際に今そのポインタ値
でハードが動作しているアクティブポインタ値を各チャ
ンネル毎に保持するアクティブポインタ値保持部89A
として、RAM89,デコード回路90,94,フリッ
プフロップ(FF)回路91〜93,セレクタ95及び
アクティブポインタ値更新制御部96をそなえて構成さ
れている。
持用RAM)89は、アクティブポインタ値(10ビッ
ト:図64参照)のうちMSBを除く9ビットを各チャ
ンネル毎に保持するものであり、デコード回路90は、
このRAM89用のライトアドレス(チャンネルアドレ
ス)としてアドレス生成部10で生成されたアドレスを
基にTU3用のアドレス値として割り当てたアドレス値
をデコードするものである。
〜93は、STM−1フレームの場合に最大で3チャン
ネル収容されるTU3のうち1チャンネル分ずつアクテ
ィブポインタ値のMSB(1ビット)を保持するもの
で、ここでは、FF回路91がch1のMSB、FF回
路92がch2のMSB、FF回路93がch3のMS
Bをそれぞれ保持するようになっている。
のリードアドレス信号を基にTU3に割り当てられたア
ドレス値をデコードするものであり、セレクタ95は、
デコード回路94からのデコード信号を選択信号とし
て、各FF回路91〜93に保持されたデータを選択的
に出力するものである。なお、このセレクタ95は、各
FF回路91〜93で保持されたデータのうちいずれも
選択されない場合、“0”を出力するようになってい
る。
INC/DEC受信,NDF受信,ノーマルポインタ値
3連続一致のいずれか検出すると、RAM89に保持さ
れたアクティブポインタ値を更新するものである。つま
り、上述のアクティブポインタ値保持部89Aは、アク
ティブポインタ値のうちMSBを除く下位ビットをRA
M89に保持させ、多重データの各チャンネルの信号サ
イズがTU3のときのMSBの1ビットをラッチするF
F回路91〜93をそなえるとともに、これらのFF回
路91〜93の書き込み及び読み出し用の制御信号とし
て、TU3のチャンネルに割り当てられたアドレス値を
デコード回路90,94でデコードした信号が使用され
るように構成されている。
2では、まず、アクティブポインタ値(10ビット)の
うち、MSBを除く計9ビットが、アドレス生成部10
からのチャンネルアドレスに従ってRAM89に保持さ
れる。このとき、信号サイズがTU3のときはデコード
回路90によりチャンネルアドレスからTU3に割り当
てられたアドレス値がデコードされ、そのデコード信号
をイネーブル信号としてポインタ値のMSBが対応する
チャンネル用のFF回路91〜93に保持される。
タ値を読み出すときも同様に、RAM89のチャンネル
アドレス(リードアドレス)を基にTU3に割り当てら
れたアドレス値が、デコード回路94でデコードされ、
そのデコード信号がセレクタ95用のセレクト信号とし
て使用され、セレクタ95によってTU3のアクティブ
ポインタ値のMSBを保持したFF回路91〜93の出
力が選択される。ただし、チャンネルアドレスがTU3
以外の値を示すときは、そのMSBを“0”としてアク
ティブポインタ値とする。
新制御部96では、NDF検出信号受信,INC/DE
C受信,ノーマルポインタ値3連続一致受信のいずれか
を検出する毎に、RAM89に保持されているアクティ
ブポインタ値の更新を行なっている。このように、上述
のポインタ処理部12(ポインタ処理装置8B)によれ
ば、アクティブポインタ値(10ビット)の全ビットを
RAM89に保持するのではなく、MSBを除く9ビッ
トをRAM89に保持し、TU3のときのアクティブポ
インタ値のMSBはFF回路91〜93で保持するの
で、アクティブポインタ値の全ビットをRAM89に保
持しなくても、各チャンネルのポインタ処理に必要なア
クティブポインタ値をシリアルで生成することができ
る。
減され、RAM89の小型化,低消費電力化に多いに寄
与することとなる。なお、上述のRAM89も、図23
により前述したように、図4に示すRAM14(又は図
5に示すRAM22)と同一のRAMとして構成しても
よいが、このRAM89に保持されるアクティブポイン
タ値は、後述するSPE先頭バイトの認識時に使用され
るので、基本的に別のRAMとして構成する方がよい。
V5バイト)認識機能部分に着目したポインタ処理部1
2の構成を示すブロック図で、この図25に示すポイン
タ処理部12は、図24により上述したアクティブポイ
ンタ保持部89Aに加えて、SPE先頭バイト認識部9
7Aをそなえて構成されている。ここで、SPE先頭バ
イト認識部97Aは、SPEの先頭バイトとしてのJ1
バイト(VC4,VC3の先頭バイト:図57,図59
参照)又はV5バイト(VC2,VC12の先頭バイ
ト:図61,図63参照)を認識するもので、この図2
5に示すように、オフセットカウンタ部97,一致検出
部98及びANDゲート99を有している。
レーム信号を契機に、図56〜図63により前述したS
PEのオフセットポインタ値をカウントしてSPEの先
頭バイトを検索するためのものであり、一致検出部98
は、アクティブポインタ保持部89AのRAM89から
上述のごとく保持されたアクティブポインタ値をSPE
イネーブル信号をリードイネーブル信号として読み出
し、このアクティブポインタ値とオフセットカウンタ部
97のオフセットカウンタ値との一致検出を行なうもの
であり、ANDゲート99は、SPEイネーブル信号と
一致検出部98での一致検出結果との論理積をとること
により、SPE先頭バイト位置(J1/V5バイト)指
示信号を生成・出力するものである。
Aは、SPEの先頭バイトを検索するためのオフセット
カウンタ部97Aを有し、アクティブポインタ値保持部
89Aからアクティブポインタ値を読み出し、SPEイ
ネーブル信号と、オフセットカウンタ値及びアクティブ
ポインタ値の一致検出結果との論理積により、SPEの
先頭バイト位置を認識するようになっている。
2では、SPEイネーブル信号に従ってRAM89から
保持されたアクティブポインタ値が読み出されるととも
に、フレーム信号を契機にオフセットカウンタ部97が
SPEのオフセットポインタ値をカウントし始める。そ
して、RAM89から読み出されたアクティブポインタ
値は、一致検出部89において、オフセットカウンタ部
97のカウンタ値と一致しているか否かの一致検出が行
なわれる。
ト99においてSPEイネーブル信号と論理積がとら
れ、その論理積結果がJ1/V5バイト指示信号として
生成・出力される。なお、ここでは、このJ1/V5バ
イト指示信号が“1”(Hレベル)のときに、多重デー
タのうち、そのタイムスロットのデータがJ1/V5バ
イトであることを示す。
よれば、多重データ(STM−1フレーム)内のVC4
/VC3/VC2/VC12の先頭バイト(J1/V5
バイト)位置の認識処理をシリアルに行なうので、全チ
ャンネルに共通のSPE先頭バイト認識部97A(一致
検出部98,ANDゲート99)で各チャンネル(TU
レベルの信号)に対する処理を行なうことができる。
検出部199,ANDゲート200,アクティブポイン
タ値保持部201及びオフセットカウンタ部201′を
複数チャンネル分(STM−1フレームではTU12の
最大63チャンネル分)そなえる必要がなく、本ポイン
タ処理装置8Bの装置規模,消費電力,各機能ブロック
間の配線数などをさらに大幅に削減することができる。
明 図26は上述のTUポインタ処理部82Bの変形例を示
すブロック図で、この図26に示すTUポインタ処理部
82Bは、図4に示す構成に加えて、マッピング設定レ
ジスタ群100とセレクタ101とをそなえて構成され
ている。ここで、マッピング設定レジスタ群100は、
多重データ(STM−1フレーム)の各チャンネルがT
U3/TU2/TU12のいずれの信号サイズにマッピ
ングされているかを設定するものであり、セレクタ部
(信号サイズ選択部)101は、アドレス生成部10に
よって各チャンネルに割り付けられたアドレスを用いマ
ッピング設定レジスタ群100から該当チャンネルの信
号サイズを選択して、マッピング情報をシリアルに(多
重して)出力するものである。なお、これらのマッピン
グ設定レジスタ群100,セレクタ部101の詳細構成
については、図30により後述する。
2Bは、これらのマッピング設定レジスタ群100,セ
レクタ部101により、多重データの各チャンネルの信
号サイズを認識し、その情報をポインタ抽出部11,ポ
インタ処理部12,RAM制御部13に渡すことによっ
て、多重データ内に異なる信号サイズのフレーム(チャ
ンネル)が混在している場合でも、その信号サイズに応
じて共通の回路でポインタ抽出・ポインタ処理を行なう
ようになっている。
例えば図27に示すように、TU3用H1バイト抽出タ
イミング生成部102,TU2用V1バイト抽出タイミ
ング生成部103,TU12用V1バイト抽出タイミン
グ生成部104,TU3用H2バイト抽出タイミング生
成部105,TU2用V2バイト抽出タイミング生成部
106,TU12用V2バイト抽出タイミング生成部1
07,セレクタ回路108,109をそなえて構成され
る。
102は、TU3のH1バイトを抽出するタイミングを
生成するものであり、V1バイトタイミング生成部10
3は、TU2のV1バイトを抽出するタイミングを生成
するものであり、V1バイトタイミング生成部104
は、TU12のV1バイトを抽出するタイミングを生成
するものである。
05は、TU3のH2バイトを抽出するタイミングを生
成するものであり、V2バイト抽出タイミング生成部1
06は、TU2のV2バイトを抽出するタイミングを生
成するものであり、V2バイト抽出タイミング生成部1
07は、TU12のV2バイトを抽出するタイミングを
生成するものである。
ング生成部102〜104の各出力(TU3のH1バイ
ト抽出タイミング信号,TU2のV1バイト抽出タイミ
ング信号,TU12のV1バイト抽出タイミング信号)
を、セレクタ部101からの多重マッピング情報により
選択して出力するものであり、セレクタ回路109は、
各タイミング生成部105〜107の各出力(TU3の
H2バイト抽出タイミング信号,TU2のV2バイト抽
出タイミング信号,TU12のV2バイト抽出タイミン
グ信号)を、同様に、セレクタ部101からの多重マッ
ピング情報により選択して出力するものである。
は、VC4フレーム内に多重されるTU3ポインタバイ
ト,TU2ポインタバイト,TU12ポインタバイトの
付加されるタイムスロットがそれぞれ異なるため、マッ
ピング設定レジスタ群100,セレクタ部101からの
多重マッピング情報(多重データの各チャンネルの信号
サイズ)を受けて、その信号サイズに応じて、H1/V
1バイト抽出タイミング信号,H2/V2タイミング抽
出タイミング信号を切り替えることで、信号サイズに応
じたポインタ抽出処理をシリアルに行なうことができ
る。
部12は、異なる信号サイズのチャンネルが混在する場
合に対応すべく、例えば図28に示すように、TU3用
SSビット値保持部110,TU2用SSビット値保持
部111,TU12用SSビット値保持部112,TU
3用最大ポインタ値保持部113,TU2用最大ポイン
タ値保持部114,TU12用最大ポインタ値保持部1
15,セレクタ回路116,117及び比較部118を
そなえて構成される。
U3のSSビットの受信期待値(“10”)を保持する
ものであり、SSビット値保持部111、TU2のSS
ビットの受信期待値(“00”)を保持するものであ
り、SSビット値保持部112は、TU12のSSビッ
トの受信期待値(“10”)を保持するものである。ま
た、最大ポインタ値保持部113は、TU3ポインタ値
の最大値(“764”)を保持するものであり、最大ポ
インタ値保持部114は、TU2ポインタ値の最大値
(“427”)を保持するものであり、最大ポインタ値
保持部115は、TU12ポインタ値の最大値(“13
9”)を保持するものである。
ット値保持部110〜112に保持されているTU3/
TU2/TU12のSSビットの受信期待値を、マッピ
ング設定レジスタ群100,セレクタ部101からの多
重マッピング情報に応じて選択出力するものであり、セ
レクタ回路117は、各最大ポインタ値保持部113〜
115に保持されているTU3/TU2/TU12のポ
インタ値の各最大値を、同様にマッピング設定レジスタ
群100,セレクタ部101からの多重マッピング情報
に応じて選択出力するものである。
タ回路117によって選択されたポインタ値との大きさ
の比較を行ない、セレクタ回路117によって選択され
たポインタ値よりも大きいポインタ値を受信した場合に
ポインタ値範囲外検出信号として“1”を出力しそれ以
外は正常値として“0”を出力するものである。これに
より、上述のポインタ処理部12では、マッピング設定
レジスタ群100,セレクタ部101から各チャンネル
の信号サイズについての情報を受け、受信ポインタ値が
その信号サイズの正常値(TU3なら“764”以下、
TU2なら“427”以下、TU12なら“139”以
下)であれば、その信号サイズに応じたSSビットの受
信期待値を生成することで、信号サイズに応じたポイン
タ処理を前述したごとくシリアルに行なうことができ
る。
Sビット不一致検出部28では、各信号サイズに対して
決められたSSビット値が表1に示したように異なるの
で、それらを多重マッピング情報により信号サイズに対
応したSSビット値をセレクタ116で選択し、それを
SSビットの受信期待値として、受信SSビットとの不
一致検出を行なう。
検出部35では、各信号サイズ毎のポインタ値の有効範
囲が表2に示したように決められているため、そのポイ
ンタ値範囲をマッピング設定情報によりセレクタ117
で選択して切り替え、選択したポインタ値に基づいて、
ポインタ値範囲外の受信を検出する(つまり、この場合
は、図28に示す比較部118が受信ポインタ値範囲外
検出部35に含まれるものとして考える)。
3は、異なる信号サイズのチャンネルが混在する場合に
対応すべく、例えば図29に示すように、TU3用RA
Mアクセスタイミング生成部119,TU2用RAMア
クセスタイミング生成部120,TU12用RAMアク
セスタイミング生成部121及びセレクタ回路122を
有して構成される。
部119〜121は、それぞれ、RAM14(又はRA
M21,RAM22)へのアクセス(ライト/リード)
タイミングを生成するもので、ここでは、RAMアクセ
スタイミング生成部119がTU3用のRAMアクセス
タイミングを生成し、RAMアクセスタイミング生成部
120がTU2用のRAMアクセスタイミングを生成
し、RAMアクセスタイミング生成部121がTU12
用のRAMアクセスタイミングを生成するようになって
いる。
ジスタ群100,セレクタ部101からの多重マッピン
グ情報信号によって各RAMアクセスタイミング生成部
119〜121の出力(TU3/TU2/TU12用の
RAMアクセスタイミング信号)を選択出力するもので
ある。これにより、上述のRAM制御部13では、マッ
ピング設定レジスタ群100,セレクタ部101から各
チャンネルの信号サイズについての情報を受け、その信
号サイズに応じたRAMアクセスタイミング信号を生成
することで、信号サイズに応じたRAM14に対するデ
ータ(情報群)の書き込み/読み出し制御を行なうこと
ができる。
82B(ポインタ処理装置8B)によれば、アドレス生
成部10で生成されたチャンネルアドレスで該当チャン
ネルのマッピング設定レジスタ群100をセレクタ部1
01で選択することにより、多重データの各チャンネル
がTU3/TU2/TU12のいずれの信号サイズにマ
ッピングされているかを、常に、認識するので、信号サ
イズが混在しても共通の回路でポインタ処理を行なうこ
とができる。
ンタ処理を考えた場合、例えば図50に示すように、T
U3用のポインタ抽出・処理(最大3チャンネル分),
TU2用のポインタ抽出・処理(最大21チャンネル
分),TU12用のポインタ抽出・処理(最大63チャ
ンネル分)の最大87チャンネル分のポインタ抽出・処
理を行なうためのポインタ抽出・処理回路202〜20
4をそなえて、パラレル/シリアル(P/S)変換部2
05で信号サイズに応じて、ポインタ処理後のデータを
選択して多重出力するような処理の必要がなくなる。な
お、図50において、206は多重データを各信号サイ
ズ毎のデータに分離するシリアル/パラレル(S/P)
変換部である。
置8Bの装置規模,消費電力,各機能ブロック間の配線
数などを削減することができる。次に、図30は上述の
マッピング設定レジスタ群100,セレクタ部101の
詳細構成を示すブロック図で、この図30に示すよう
に、STM−1フレームのデータを処理することを前提
とすると、マッピング設定レジスタ群100は、3個
(3チャンネル分)のTU3/TUG3設定レジスタ(T
U3/TUG3 #1〜#3) 123と、これらの各TU3/TUG
3設定レジスタ123毎に7つ、合計21個(21チャ
ンネル分)のTU2/TUG2設定レジスタ(TU2/TUG2
#1〜#7) 124とをそなえ、セレクタ部101は、信号
サイズ認識部125Aを有して構成される。
23は、VC4フレーム内に収容(マッピング)された
TUG3がTU3に設定されているかTUG3に設定さ
れているかの情報を格納するもので、例えば、この設定
レジスタ123の値が“1”のときはそのTUG3フレ
ームにはTU3が多重されており、“0”のときはその
TUG3フレームにはTU2またはTU12が多重され
ていることを示す。
4は、TUG3にマッピングされたTUG2がTU2に
設定されているかTUG2に設定されているかの情報を
格納するもので、例えば、この設定レジスタの値が
“1”のときはそのTUG2フレームにはTU2が多重
されており、“0”のときはそのTUG2フレームには
TU12が多重されていることを示す。
設定レジスタ123,124に格納されている設定値に
基づいて、該当チャンネルの信号サイズを認識して、ア
ドレス生成部10用のTU3/TU2/TU12設定信
号を生成・出力するもので、ここでは、この図30に示
すように、セレクタ回路125〜127,1入力反転型
のANDゲート128,全入力反転型のANDゲート1
29及び図6に示すものと同様のTUG3用アドレスカ
ウンタ15,TUG2用アドレスカウンタ16を用いて
その機能が実現されている。
生成部10のTUG3用アドレスカウンタ15のカウン
タ値が示すチャンネルに該当するTU3/TUG3設定
レジスタ123の情報を選択するものであり、各セレク
タ回路126は、TUG2用アドレスカウンタ16のカ
ウンタ値が示すチャンネルに該当するTU2/TUG2
設定レジスタ124の情報を選択するものであり、セレ
クタ回路127は、TUG3用アドレスカウンタ15の
カウンタ値が示すチャンネルに該当するTU2/TUG
2設定レジスタ124の情報を選択するものである。
TUポインタ処理部82Bでは、TUG3用アドレスカ
ウンタ15のカウンタ値によって、TU3/TUG3設
定レジスタ123の設定値(データ"#1 〜#3")がセレク
タ回路125で選択されてTU3設定信号が生成され
る。なお、このTU設定信号は、ここでは、“1”のと
きのみ、そのチャンネルがTU3であることを示す。
ウンタ値によって、TU2/TUG2設定レジスタ12
4(TUG3#1用,TUG3#2用,TUG3#3
用)の7個のレジスタからデータ"#1 〜#7" が3つのセ
レクタ回路126によって選択され、それら3つの選択
信号がセレクタ回路127によってTUG3用アドレス
カウンタ15のカウンタ値に応じて選択される。
レクタ回路127の出力信号との論理積がANDゲート
128でとられTU2設定信号が生成される。なお、こ
のTU2設定信号は、ここでは、“1”のときのみその
チャンネルがTU2であることを示す。また、TU3設
定信号の反転信号とセレクタ回路127の出力信号の反
転信号との論理積がANDゲート129でとられること
によって、TU12設定信号が生成される。なお、この
TU12設定信号は、ここでは、“1”のときのみその
チャンネルがTU12であることを示す。
では、TU3/TUG3設定レジスタ123により該当
チャンネルがTU3にマッピングされているか否かを判
定し、TU3にマッピングされていなければ、TU2/
TUG2設定レジスタ124により、TU2にマッピン
グ設定されているか、TU12にマッピングされている
かを判定して、該当チャンネルの信号サイズを認識して
いるのである。
重される最大63チャンネル分のTUレベルのデータ
を、3個のTU3/TUG3設定レジスタ123、21
個のTU2/TUG2設定レジスタ124、合計24個
のレジスタの設定データにより認識することができる。
従って、VC4フレーム内に多重されるチャンネルの信
号サイズを認識するのに、例えば図51(a)〜図51
(c)に示すように、TU3設定レジスタ207を3チ
ャンネル分、TU2設定レジスタ208を21チャンネ
ル分、TU12設定レジスタ209を63チャンネル
分、合計87(3+21+63)個のレジスタをそなえ
る必要がない。
2Bは、レジスタの個数が約3分の1になり、さらに本
ポインタ処理装置8Bの装置規模,消費電力,各機能ブ
ロック間の配線数などを削減することができる。次に、
図31は本変形例におけるSPE先頭バイト(J1/V
5バイト)の認識機能部分に着目したポインタ処理部1
2の構成を示すブロック図で、この図31に示すポイン
タ処理部12は、異なる信号サイズのチャンネルが混在
する場合に対応すべく、図25に示すオフセットカウン
タ部97として、TU3用オフセットカウンタ130,
TU2用オフセットカウンタ131,TU12用オフセ
ットカウンタ132及びセレクタ回路133Aをそなえ
て構成されている。
0は、TU3のオフセットポインタ値をカウントするも
のであり、TU2用オフセットカウンタ131は、TU
2のオフセットポインタ値をカウントするものであり、
TU12用オフセットカウンタ132は、TU12のオ
フセットポインタ値をカウントするものである。また、
セレクタ回路133Aは、各オフセットカウンタ130
〜132のカウンタ値を、上述のごとく信号サイズ認識
部125Aにおいて生成されるTU3設定信号/TU2
設定信号/TU12設定信号に応じて選択出力するもの
で、ここでは、ANDゲート133〜135及びORゲ
ート136を用いてその機能が実現されている。
(ポインタ処理装置8B)は、マッピング設定レジスタ
群100,セレクタ部(信号サイズ選択部)101によ
り、多重データの各チャンネルの信号サイズを認識し、
その情報をポインタ抽出部11,ポインタ処理部12及
びRAM制御部13へ渡すことによって、信号サイズに
応じて共通の回路でポインタ抽出・ポインタ処理を行な
うように構成されたものにおいて、各信号サイズ毎に装
備されるオフセットカウンタとしてオフセットカウンタ
130〜132をそなえ、各カウンタ130〜132の
カウント値をマッピング設定レジスタ群100からのマ
ッピング設定情報(TU3/TU2/TU12設定信
号)により選択して、SPEの先頭バイト位置を認識す
るように構成されている。
2(SPE先頭バイト認識部97A)では、TU3設定
信号とTU3用オフセットカウンタ130の出力との論
理積がANDゲート133でとられ、TU2設定信号と
TU2用オフセットカウンタ131の出力との論理積が
ANDゲート134でとられ、さらにTU12設定信号
とTU12用オフセットカウンタ132の出力と論理積
がANDゲート135でとられる。
〜135での論理積結果(ORゲート136の出力)
と、RAM89からSPEイネーブル信号に従って読み
出されるアクティブポインタ値との一致検出が一致検出
部98で行なわれ、その出力とSPEイネーブル信号と
の論理積がANDゲート99でとられることによってJ
1/V5バイト指示信号が生成・出力される。
レクタ回路133Aを構成するANDゲート133〜1
35での論理積とROゲート136での論理和によっ
て、設定されている信号サイズに応じたオフセットカウ
ンタ値を切り替えて、選択されたオフセットカウンタ値
とアクティブポインタ値との比較を行なうことにより、
異なる信号サイズのチャンネルが混在しても確実にSP
E先頭バイトを認識できるようになっているのである。
なTU3用のSPE先頭バイト(J1バイト)認識回路
210,図52(b)に示すようなTU2用のSPE先
頭バイト(V5バイト)認識回路211,図52(c)
に示すようなTU12用のSPE先頭バイト(V5バイ
ト)認識回路212を、それぞれ、チャンネル数分そな
える必要がなく、さらに、本ポインタ処理装置8Bの装
置規模,消費電力,配線数などを大幅に削減することが
できる。
て、213A,213C,213EはTU3/TU2/
TU12用のアクティブポインタ値保持部、213B,
213D,213FはTU3/TU2/TU12用のオ
フセットカウンタ部、213〜215は一致検出部、2
16〜218はANDゲートである。次に、図32は本
変形例におけるポインタ付け替え機能部分に着目したポ
インタ処理部12の構成を示すブロック図で、この図3
2に示すポインタ処理部12は、ライト段数カウンタ1
39,リード段数カウンタ140,ESメモリ機能を有
するポインタ付け替え用のRAM141及びANDゲー
ト142を有して構成されている。
AM141にデータを書き込むメモリの段数を示すもの
であり、リード段数カウンタ140は、RAM141か
らデータを読み出すメモリの段数を示すものである。上
述のごとく構成されたポインタ処理部12では、受信側
のチャンネルアドレスにライト段数カウンタ139のカ
ウンタ値を付加してRAM141用のライトアドレスを
生成するとともに、送信側のチャンネルアドレスにリー
ド段数カウンタ140のカウンタ値を付加してRAM1
41用のリードアドレスを生成する。
E先頭バイト認識部97Aによって生成された受信側の
J1/V5バイト指示信号は、受信多重データ(VC−
n:ただし、n=2,3,4,12のいずれか)ととも
に、例えば図33に示すように、上記のライトアドレス
の示すRAM141の領域に受信側SPEイネーブル信
号に従って、順次、シリアルに書き込まれる。なお、こ
のRAM141には、必ずしも、図33に示すような並
びで各データを保持する必要はない。
上記のリードアドレスの示す領域から送信側のSPEイ
ネーブル信号(読み出し側のタイミング)に従って、順
次、読み出され、このうちのJ1/V5バイト指示信号
が送信側のSPEイネーブル信号と各チャンネルに共通
のANDゲート142で論理積をとられることにより、
送信多重データに対するJ1/V5バイト指示信号が生
成される。この信号により送信側のSPEの先頭バイト
を認識することが可能になる。
力多重データからSPEデータとSPE先頭バイトを示
す情報ビット(J1/V5バイト指示信号)とをRAM
141に(シリアルに)書き込み、この書き込んだRA
M141のデータを読み出し側のタイミングで(シリア
ルに)読み出し、読み出したSPE先頭バイトを示す情
報ビットの値により、SPE先頭位置を認識するように
なっているのである。
モリ220から読み出したJ1/V5バイト指示信号と
送信SPEイネーブル信号との論理積をANDゲート2
19でとってポインタ付け替えのためのSPE先頭バイ
トを認識するようなSPE先頭バイト認識回路219A
を処理すべき多重データのチャンネル数に応じた数だけ
そなえる必要がなく、多重データに異なる信号サイズの
チャンネルが混在していても、共通の回路で全チャンネ
ル分の処理を行なうことができ、やはり装置規模,消費
電力,各機能ブロック間の配線数などを大幅に削減する
ことができる。
139(又はリード段数カウンタ140)の構成を示す
ブロック図で、この図34に示すライト段数カウンタ1
39は、TU3用カウンタ部14Aを3個(3チャンネ
ル分:TU3#1〜TU3#3)とセレクタ回路152とをそなえ、
これらの各TU3用カウンタ部14Aが、それぞれ、T
U3/TU2共用カウンタ部14Bを1個(TU3/TU2#1)
と、TU2用カウンタ部14Cを6個(TU2#2〜TU2#7)
と、セレクタ回路151とをそなえて構成されている。
ンネル分のTU3用カウンタ部14Aにおいて、TU3
/TU2共用カウンタ部14Bは、TU3/TU2共用
ES段数カウンタ145,TU3用デコード回路14
6,TU2用デコード回路148,ANDゲート14
7,149及びORゲート150を有して構成され、各
TU2用カウンタ部14Cは、それぞれ、TU2用ES
段数カウンタ143及びTU2用デコード回路144を
有して構成されている。
いて、TU2用ES段数カウンタ143は、TU2のE
S段数をカウントするものであり、TU2用デコード回
路144は、TU2のES段数の最大値をデコードする
もので、例えば、TU2のES段数を12段とすると、
TU2用ES段数カウンタ143のカウント値“11”
をデコードする。そして、そのデコード信号は、TU2
用ES段数カウンタ143に“0”をロードさせるロー
ド信号として用いられ、これにより、TU2用ES段数
カウンタ143は“0〜11”までカウントする12進
カウンタとなる。
Bにおいて、TU3用デコード回路146は、TU3の
ES段数の最大値をデコードするものであり、TU2用
デコード回路148は、TU2のES段数の最大値をデ
コードするものであり、ANDゲート147は、TU3
用デコード回路146の出力信号と前記のTU3設定信
号との論理積をとるものであり、ANDゲート149
は、TU2用デコード回路148の出力信号と前記のT
U2設定信号との論理積をとるものであり、ORゲート
150は、これらの各ANDゲート147,149の出
力信号の論理和をとり、その論理和結果をTU3/TU
2共用ES段数カウンタ145用のロード信号として出
力するものである。
ンタ145は、TU3又はTU2のES段数をカウント
するもので、上記のTU3設定信号,TU2設定信号に
応じてORゲート150からのロード信号の入力タイミ
ングが切り替えられることにより、TU3のES段数カ
ウント動作とTU2のES段数カウント動作とが切り替
えられるようになっている。
3のES段数を18段とすると、TU3用デコード回路
146ではカウンタ145のカウント値“17”をデコ
ードし、TU2用デコード回路148ではカウンタ14
5のカウント値“11”をデコードする。そして、各デ
コード信号は、それぞれ対応するANDゲート147,
149にてTU3設定信号,TU2設定信号と論理積が
とられ、TU3設定信号が“1”であれば(このとき、
TU2設定信号は“0”)、TU3用デコード回路14
6でカウント値“17”をデコードした信号がカウンタ
145に“0”をロードさせるロード信号となる。これ
により、TU3設定時には、カウンタ145は、TU3
のES段数18段(“0〜17”)をカウントするカウ
ンタとなる。
(このとき、TU3設定信号は“0”)、TU2用デコ
ード回路148でカウント値“11”をデコードした信
号がカウンタ145に“0”をロードさせるロード信号
となる。これにより、TU2設定時には、カウンタ14
5は、TU2のES段数11段(“0〜11”)をカウ
ントするカウンタとなる。
は、TU3マッピング設定時とTU2マッピング設定時
のカウント数を切り替えるべく、TU3用カウント値及
びTU2用カウント値をそれぞれデコードするTU3用
デコード回路146及びTU2用デコード回路148を
そなえ、信号サイズによってデコード回路146,14
8の出力信号を選択してカウンタ145のロード信号と
することにより、TU3マッピング時及びTU2マッピ
ング時のRAM141(図32参照)のライト段数カウ
ンタ139を共通のカウンタとして構成しているのであ
る。
3/TU2共用カウンタ部14Bの出力(カウント値)
と7個のTU2用カウンタ部14Cの各出力(カウント
値)との合計7チャンネル分のカウント値のうちの1つ
を選択出力するものであるが、TU3に設定されている
ときは、常時、TU3/TU2共用カウンタ部14Bの
出力を選択する機能を有している。また、セレクタ回路
152は、3チャンネル分のTU3用カウンタ部14A
(セレクタ回路151)の各出力(カウンタ値)のうち
の1つを選択出力するものである。
タ139(又はリード段数カウンタ)では、VC4フレ
ーム内にマッピングされているTUレベルの信号サイズ
がTU3の場合、信号サイズ認識部125A(図30参
照)からのTU3設定信号が“1”となりTU3に設定
されるので、TU3/TU2共用カウンタ部14Bのカ
ウンタ145がTU3のES段数カウント用カウンタと
して動作し、そのカウント値(TU3#1 〜TU3#3 の3チャ
ンネル分)がES段数カウンタ値としてセレクタ15
1,152を通じてシリアルに出力される。
ているTUレベルの信号サイズがTU2の場合は、信号
サイズ認識部125AからのTU2設定信号が“1”と
なりTU2に設定されるので、TU3/TU2共用カウ
ンタ部14Bのカウンタ145及び各TU2用カウンタ
部14Cのカウンタ143がそれぞれTU2のES段数
カウント用カウンタとして動作し、各TU3用ES段数
カウンタ部14A毎に7チャネル分(合計3×7=21
チャンネル分)の各カウント値(TU2#1〜TU2#7)がES段
数カウンタ値としてセレクタ151,152を通じてシ
リアルに出力される。
(ポインタ処理装置8B)によれば、多重データ(VC
4フレーム)にマッピングされているTUレベルの信号
サイズ(TU3,TU2)に応じてカウンタ145の最
大値を切り替えるためのデコード回路,144,14
6,148をそなえることにより、多重データにTU
3,TU2という異なる信号サイズが混在していても、
共通のライト段数カウンタ139(又はリード段数カウ
ンタ140)でES段数をカウントすることができる。
TU3用ES段数カウンタ221を3チャネル分、図5
4(b)に示すようにTU2用ES段数カウンタ222
を21チャンネル分、それぞれそなえる必要がなく、さ
らに、本ポインタ処理装置8Bの装置規模・消費電力・
配線数を大幅に削減することができる。ところで、上述
のライト段数カウンタ139(又はリード段数カウンタ
140)は、全てのTUレベルの信号(TU3/TU2
/TU12)の混在に対応する場合には、例えば図35
に示すように、TU3用カウンタ部16Aを3個(3チ
ャンネル分)とセレクタ回路172とをそなえ、これら
の各TU3用カウンタ部16Aが、それぞれ、TU3/
TU2/TU12共用カウンタ部161を1個(TU3/TU2
#1) と、TU2/TU12共用カウンタ部166を6個
(TU2#2〜TU2#7)と、セレクタ回路171とをそなえて構
成されている。
ンネル分のTU3用カウンタ部16Aにおいて、TU3
/TU2/TU12共用カウンタ部161は、TU3/
TU2/TU12共用部163,TU12用ES段数カ
ウンタ164,165及びセレクタ回路162を有して
構成され、各TU2/TU12共用カウンタ部166
が、TU2/TU12共用部168,TU12用ES段
数カウンタ169,170及びセレクタ回路167を有
して構成されている。
ウンタ部161において、TU3/TU2/TU12共
用部163は、TU3,TU2又はTU12のES段数
をカウントするもので、前記のTU3設定信号,TU2
設定信号,TU12設定信号に応じて、TU3/TU2
/TU12のES段数カウント動作(カウンタの最大
値)が切り替えられるようになっている。
/TU12共用部163は、例えば図36に示すよう
に、TU3/TU2/TU12共用ES段数カウンタ1
53,TU3用デコード回路146,TU2用デコード
回路148,TU12用デコード回路155,ANDゲ
ート147,149,157及びORゲート159を有
して構成され、図34に示すカウンタ部14Bと同様の
原理で、TU3設定信号,TU2設定信号,TU12設
定信号に応じて対応するデコード回路146,148,
155でデコードしたデコード信号をカウンタ153の
ロード信号として用いることにより、TU3設定時のカ
ウンタ値の最大値,TU2設定時のカウンタ値の最大値
及びTU12設定時のカウンタ値の最大値が切り替えら
れるようになっている。
4,165は、それぞれ、TU12のES段数をカウン
トするものであり、セレクタ回路162は、TU3/T
U2/TU12共用部163,各TU12用ES段数カ
ウンタ164,165の各出力のうちの1つを選択出力
するものである。なお、このセレクタ回路162は、T
U3設定信号によりTU3に設定されているとき、もし
くはTU2設定信号によりTU2に設定されているとき
には、常時、TU3/TU2/TU12共用部163の
出力を選択する機能を有している。
部166において、TU2/TU12共用部168は、
TU2又はTU12のES段数をカウントするもので、
上記のTU2設定信号,TU12設定信号に応じて、T
U2のES段数カウント動作とTU12のES段数カウ
ント動作が切り替えられるようになっている。このた
め、具体的に、このTU2/TU12共用部168は、
例えば図37に示すように、TU2/TU12共用ES
段数カウンタ154,TU2用デコード回路144,T
U12用デコード回路156,ANDゲート149,1
58及びORゲート160を有して構成され、この場合
も、TU2設定信号,TU12設定信号に応じて対応す
るデコード回路144,156でデコードしたデコード
信号をカウンタ154のロード信号として用いることに
より、TU2設定時のカウンタ値の最大値とTU12設
定時のカウンタ値の最大値とが切り替えられるようにな
っている。
9,170は、それぞれ、上述のカウンタ164,16
5の同様のもので、TU12のES段数をカウントする
ものであり、セレクタ回路167は、これらのTU2/
TU12共用部168,各TU12用ES段数カウンタ
169,170の各出力のうちの1つを選択出力するも
のである。なお、このセレクタ回路167は、TU2設
定信号によりTU2に設定されているときには、常時、
TU2/TU12共用部168の出力を選択する機能を
有している。
139(又はリード段数カウンタ140)は、図34に
示すTU2用ES段数カウンタ143,TU3/TU2
共用ES段数カウンタ145に、それぞれTU12設定
時のES段数をカウントする制御系をさらにそなえた構
成となっているのである。これにより、例えば、TU1
2設定時のES段数を10段とすると、TU12設定時
には、TU12用の各デコード回路155,156(図
36,図37参照)でカウント値“9”がデコードさ
れ、そのデコード信号がそれぞれ対応するカウンタ15
3,154のロード信号となり、各カウンタ153,1
54がそれぞれTU12のES段数10段(“0〜
9”)をカウントするカウンタとなる。
の各カウンタ部161,166の各出力(カウンタ値)
のうちの1つを選択出力するものであるが、ここでは、
TU3設定信号によりTU3に設定されているときに
は、常時、カウンタ部161の出力を選択する機能を有
している。また、セレクタ回路172は、3チャンネル
分のTU3用カウンタ部16Aの出力のうちの1つを選
択出力するものである。
ト段数カウンタ139(又はリード段数カウンタ14
0)では、VC4フレーム内にマッピングされているT
Uレベルの信号サイズがTU3の場合、信号サイズ認識
部125A(図30参照)からのTU3設定信号が
“1”となりTU3に設定されるので、TU3/TU2
/TU12共用部163のカウンタ153がTU3のE
S段数カウント用カウンタとして動作する。
171は、TU3に設定されていることから、それぞ
れ、TU3/TU2/TU12共用部163の出力,カ
ウンタ部161の出力が、常時、選択されるので、その
カウント値がTU3のES段数カウンタ値としてセレク
タ172を通じてシリアルに出力される。また、VC4
フレーム内にマッピングされているTUレベルの信号サ
イズがTU2の場合は、TU2設定信号によりTU2に
設定されるので、TU3/TU2/TU12共用部16
3のカウンタ153及び各カウンタ部166のTU2/
TU12共用部168におけるカウンタ154がそれぞ
れTU2のES段数カウント用カウンタとして動作す
る。
167は、TU2に設定されていることから、それぞ
れ、TU3/TU2/TU12共用部163の出力,各
カウンタ部166のTU2/TU12共用部168の出
力が、常時、選択されるので、そのカウント値がTU2
のES段数カウンタ値としてセレクタ172を通じてシ
リアルに出力される。
れているTUレベルの信号サイズがTU12の場合は、
TU12設定信号によりTU12に設定されるので、T
U3/TU2/TU12共用部163のカウンタ153
及び各カウンタ部166のTU2/TU12共用部16
8におけるカウンタ154がそれぞれTU12のES段
数カウント用カウンタとして動作する。
が、それぞれ、TU3/TU2/TU12共用部163
(TU2/TU12共用部168)の出力,カウンタ1
64,165(168,169)の各出力を順次選択す
ることにより、セレクタ回路171,172を通じて、
TU12のES段数カウンタ値がシリアルに出力され
る。
(ポインタ処理装置8B)によれば、TU3用カウント
値,TU2用カウント値及びTU12用カウント値をそ
れぞれデコードするTU3用デコード回路146,TU
2用デコード回路148及びTU12用デコード回路1
56をそなえ、信号サイズによって各デコード回路14
6,148,156の出力信号を選択してカウンタ15
3のロード信号とすることにより、TU3/TU2/T
U12マッピング時のライト段数カウンタ139(又は
リード段数カウンタ140)を共通のカウンタとしてい
るので、合計63個〔=(3+3×6)×3〕のカウン
タでTUレベルの信号の混在の全ての組み合わせ((1
+27 )×(1+27 )×(1+27 ))に対して動作
可能である。
TU3用ES段数カウンタ221を3チャネル分、図5
4(b)に示すようにTU2用ES段数カウンタ222
を21チャンネル分、図54(c)に示すようにTU1
2用ES段数カウンタ223を63チャンネル分それぞ
れそなえる必要がなく、さらに、本ポインタ処理装置8
Bの装置規模・消費電力・配線数を大幅に削減すること
ができる。
に着目したポインタ処理装置8Bの構成を示すブロック
図で、この図38に示すように、AU4ポインタ処理部
81Bは、AU4ポインタ検出部174,ESメモリ1
75,ESライト段数カウンタ176,パルスジェネレ
ータ(PG)177,ESリード段数カウンタ178及
び位相比較部179をそなえて構成されている。
4は、受信フレーム信号,伝送路側クロックに応じてパ
ルスジェネレータ177で生成されるタイミング信号に
従って、SDH伝送方式における受信多重データからA
U4ポインタを検出することにより、伝送路側のクロッ
クで、AU4ポインタの翻訳,VC4イネーブル信号の
生成,VC4のSPE先頭バイト(POH内のJ1バイ
ト)位置を示すJ1バイト指示信号の生成などの各処理
をそれぞれ行なうものである。
換用のメモリで、AU4ポインタ検出部174からの受
信多重データ(VC4イネーブル信号,J1バイト指示
信号も含まれる)が伝送路側のクロックで書き込まれ、
その受信多重データが装置側のクロックで読み出される
ことによって、受信多重データのクロック乗換処理が行
なわれるようになっている。
は、伝送路側のクロック動作することにより、伝送路側
のクロックで受信多重データをESメモリ175へ書き
込む書き込み制御を行なうものであり、ESリード段数
カウンタ178は、装置側のクロックで動作することに
より、ESメモリ175に書き込まれた受信多重データ
を装置側のクロックで読み出す読み出し制御を行なうも
のである。
数カウンタ176,ESリード段数カウンタ178の各
カウンタ値を比較して各カウンタ値の位相差を検出し、
その位相差に基づいてESリード段数カウンタ178の
読み出し動作を制御することによって、受信多重データ
に対するスタッフ制御(位相調整制御)を行なうもので
ある。
部81Bでは、AU4ポインタ検出部174において、
AU4ポインタの翻訳,VC4イネーブル信号の生成,
J1バイト指示信号の生成がそれぞれ行なわれ、ESメ
モリ175にVC4領域のデータが書き込まれる。この
とき、ESライト段数カウンタ176が伝送路側のクロ
ックで動作するので、ESメモリ175へのデータの書
き込みは伝送路側のクロックで行なわれる。
み出しは、ESリード段数カウンタ178が装置側のク
ロックで動作するので、装置側のクロックで行なわれ
る。そして、このとき位相比較部179では、装置側の
クロック(カウンタ178のカウンタ値)と伝送路側の
クロック(カウンタ176のカウンタ値)との位相を比
較しており、その比較結果(位相差)を、ESリード段
数カウンタ178へ渡すことによって、スタッフ制御を
行なうとともに、クロック乗り換えを行なう。
ンタ処理部180へ渡され、そこで装置側のクロックを
用いて後述するようなTUポインタの付け替えなどのT
Uポインタ処理が行なわれる。このように、上述のAU
4ポインタ処理部81Bでは、ESライト段数カウンタ
176,ESリード段数カウンタ178の各カウンタ値
の位相差の検出によりスタッフ制御を行なうことで、E
Sメモリ175において、伝送路側のクロックから装置
側のクロックへの乗換が行なわれるので、クロックのジ
ッタ・ワンダなどの影響を考慮してESメモリ段数を決
める際、AU4ポインタの1チャンネル分だけを考慮す
ればよいことになる。
Uポインタ処理部245′においてクロック乗換を行な
った場合には、クロックのジッタ・ワンダの影響を吸収
できる程度のESメモリ段数は全チャンネル数分必要で
あったのに比べて、本ポインタ処理装置8Bの装置規
模,消費電力を大幅に削減することできる。なお、図3
8において、TUポインタ処理部82Bは、その構成を
機能毎に簡略化して示しており、TUポインタ(H1/
V1バイト,H2/V2バイト,H3/V3バイト)の
検出(抽出)処理を行なうTUポインタ検出部181
と、ポインタ付け替え用のESメモリ部182と、TU
ポインタの計算・挿入処理(スタッフ制御処理)を行な
うTUポインタ計算・挿入部183を有している。な
お、ESメモリ部182に対するデータの書き込み/読
み出しは装置側のクロックで行なわれるようになってい
る。
えば図39に示すように、上述のAUポインタ処理部8
1Bにおけるスタッフ制御機能と同様の機能を有するス
タッフ制御部182Aとして、フレームカウンタ82A
−1,位相比較部82A−2,SPEイネーブル信号生
成部82A−3及びRAM82A−4を有しており、図
32〜図37により前述したライト段数カウンタ139
で生成されたライト側のカウンタ値とリード段数カウン
タ140で生成されたリード側のカウンタ値とが位相比
較部82A−2で位相比較されることによって各カウン
タ値の位相差に応じたスタッフ制御信号(正/負スタッ
フ要求信号)が生成されるようになっている。
は、ライト側のカウンタ値からリード側のカウンタ値を
差し引き、その結果が、負になれば正スタッフ要求信号
を生成し、正になれば負スタッフ要求信号を生成するこ
とによって、後述する送信ポインタ値保持・更新処理に
おいて多重データの位相調整を行なわせるようになって
いる。
要求信号,負スタッフ要求信号は、それぞれ、アドレス
生成部10(図4参照)で生成されるRAMアドレス
(チャンネルアドレス)の示すRAM82A−4の領域
に順次書き込まれるとともに、SPEイネーブル信号生
成部82A−3での送信側イネーブル信号生成用の信号
として用いられ、SPEイネーブル信号生成部82A−
3では、上記の正/負スタッフ要求信号と、送信側フレ
ーム信号により動作するフレームカウンタ82A−1の
出力とに基づいて、送信側SPEイネーブル信号が生成
される。
リード段数カウンタ140は、それぞれ、図32〜図3
7により前述したように信号サイズ混在時に対応できる
よう構成されたものであるが、信号サイズが混在しな
い、つまり、予め処理するTUフレームの信号サイズが
分かっている場合には、その信号サイズに応じた段数を
カウントするカウンタを用いればよい。
83は、TUポインタの計算・挿入処理機能として、図
40に示すごとく構成された送信ポインタ値保持・更新
部182Bと、図41に示すようなポインタバイト挿入
部182Cとを有して構成されている。また、上記の送
信ポインタ値保持・更新部182Bは、図40に示すよ
うに、アドレス生成部82B−1,RAM制御部82B
−2,ポインタ値計算用オフセットカウンタ82B−
3,送信ポインタ値保持用RAM82B−4及び送信ポ
インタ値更新制御部82B−5をそなえ、さらに、この
送信ポインタ値更新制御部82B−5が、一致検出部8
2B−6,セレクタ82B−7,加減算器82B−8及
び反転ゲート82B−9を有して構成されている。な
お、上記のアドレス生成部82B−1,RAM制御部8
2B−2は、図4に示すアドレス生成部10,RAM制
御部13とそれぞれ同様の機能を有している。
182Bでは、送信多重データに挿入すべき送信ポイン
タ値が、RAM制御部82Bによって、アドレス生成部
82B−1で生成されるチャンネルアドレスの示すRA
M82B−4の領域に順次書き込まれたのち、図41に
示すポインタバイト挿入部182C用の送信ポインタ値
として読み出されるが、この読み出し時に、図39によ
り上述したスタッフ制御部182Aからの正/負スタッ
フ要求信号に応じて、送信ポインタ値更新制御部82B
−5による送信ポインタ値の更新(スタッフ制御)が行
なわれる。
82B−5では、まず、一致検出部82B−6におい
て、図31に示すRAM141から読み出された送信J
1/V5指示信号に従って、RAM82B−4から読み
出された送信ポインタ値(リードデータ)とオフセット
カウンタ82B−3のカウンタ値との一致検出を行な
い、一致していればセレクタ回路82B−7をRAM8
2B−4側に切り替えてRAM82B−4からのリード
データ(送信ポインタ値)を選択する。
7をオフセットカウンタ82B−3側に切り替えてオフ
セットカウンタ値を送信ポインタ値として選択する。な
お、この一致検出部82B−6での検出結果は、反転ゲ
ート82B−9で反転されることにより、NDF検出信
号となり、送信ポインタ値とともにRAM82B−4に
保持され、読み出し時にNDF送信要求信号として図4
1に示すポインタバイト挿入部182Cへ出力されるよ
うになっている。
れた送信ポインタ値は、正スタッフ要求信号受信時に
は、加減算器82B−8によりそのポインタ値が「+
1」され、負スタッフ要求信号受信時には、加減算器8
2B−8によりそのポインタ値が「−1」されて、新た
な送信ポインタ値としてRAM82B−4に書き込まれ
る。なお、正/負スタッフ要求信号をいずれも受信して
いない場合には、加減算器82B−8はセレクタ回路8
2B−7の出力をスルーし、送信ポインタ値の更新は行
なわない。
に示すポインタバイト挿入部182Cにおいて、送信側
フレーム信号に従って、スタッフ制御部182Aからの
正/負スタッフ要求信号(図39参照),送信ポインタ
更新・保持部182BからのNDF送信要求信号(図4
0参照),アラーム状態遷移保護部81AからのAIS
状態信号(図22参照)などに基づき、図32に示すR
AM141から読み出された送信多重データに挿入され
て送信多重出力信号として出力される。なお、このポイ
ンタ挿入部182Cでは、次のような各処理〜が行
なわれる。
タ値のIビット(図64参照)を全て反転させて、H1
/V1バイト,H2/V2バイトを挿入し、正スタッフ
バイト領域にダミーデータを挿入 負スタッフ要求信号受信時、送信ポインタ値のDビッ
ト(図64参照)を全て反転させて、H1/V1バイ
ト,H2/V2バイトを挿入し、負スタッフバイト領域
(つまり、H3/V3バイト)にSPE信号を挿入 NDF送信要求信号受信時、NDFイネーブル表示を
Nビット(図64参照)に挿入 AIS状態信号受信時(AIS状態信号が“1”の
時)、送信ポインタバイトを全て“1”にする 上記〜以外の時はNDFディゼーブル表示をNビ
ットに挿入 (C1)AU4ポインタ処理部の変形例の説明 図42は上述のAU4ポインタ処理部81Bの変形例を
示すブロック図で、この図42に示すAU4ポインタ処
理部81Bは、図38に示す構成に加えて、送信フレー
ム信号を基にAU4ポインタ計算処理及びAU4ポイン
タ挿入処理を行なうAU4ポインタ計算・挿入部184
をそなえて構成されている。なお、この図42におい
て、符号185で示すものは送信フレーム信号と装置側
のクロックとに基づいて送信STM−1フレームを生成
するためのパルスジェネレータ(PG)である。
ンタ処理部81Bでは、図38により上述したごとくE
Sメモリ175においてスタッフ制御処理,クロック乗
換処理が行なわれるとともに、パルスジェネレータ18
5で生成された送信STM−1フレームに従って、この
ESメモリ175からVC4データが読み出され、この
VC4データに対して、AU4ポインタ184でAU4
ポインタの計算及び挿入処理が行なわれたのち、このA
U4ポインタ挿入後のデータがTUポインタ処理部82
Bへ渡される。
データからAUポインタ値をモニタすれば、ESメモリ
175での処理状態(スタッフ挿入されたか否かなどの
状態)を極めて容易に検証することが可能になる。従っ
て、例えば、ポインタ処理に何らかの問題が生じた場
合、その問題が、AUポインタ処理側にあるのか、TU
ポインタ処理側にあるのかを迅速に特定して対処するこ
とができるようになる。
装置243では、AU4ポインタ処理部244′でAU
4ポインタが終端されているため、AU4ポインタ処理
部244′の出力データをモニタしても、スタッフ制御
状態などを検証することが困難になっている。ところ
で、本実施形態では、図3により前述したように、上述
のAU4ポインタ計算・挿入部184をそなえたもの
に、図43に示すごとく、AU4ポインタ処理部81
B′の出力とTUポインタ処理部82Bの出力とを外部
のモード設定信号に応じて選択出力するセレクタ回路8
3Bがそなえられている。なお、この図43では、図4
2に示すパルスジェネレータ177,185,ESライ
ト段数カウンタ176,ESリード段数カウンタ17
8,位相比較部179の図示を略している。
理装置8Bでは、AU4ポインタ処理部81B′でAU
4ポインタを付け替えた後のデータと、TUポインタ処
理部82BでTUポインタを付け替えた後のデータと
が、モード設定信号に応じてセレクタ回路186から選
択的に出力される。例えば、クロスコネクト単位がVC
4の場合はモード設定信号によりAU4ポインタ付け替
え後のデータを選択して出力し、クロスコネクト単位が
VC3/VC2/VC12の場合はTUポインタ付け替
え後のデータを選択して出力する。
位置するクロスコネクト装置8D(図3参照)では、例
えば図44に示すように1つのクロスコネクト部(ハー
ド)226で、AU4ポインタ付け替え後のデータとT
Uポインタ付け替え後のデータとに対応して、VC4/
VC3/VC2/VC12単位のクロスコネクト処理を
共通に行なうことができるので、クロスコネクト装置8
D自体の装置規模さえも小型化することができる。
U4ポインタ処理部81Bをそなえる場合は、TUポイ
ンタ処理部82Bには通常のものを用い、項目(B)の
TUポインタ処理部82Bをそなえる場合は、AU4ポ
インタ処理部81Bには通常のものを用いるようにして
もよい。また、上述のポインタ処理装置8Bは、必ずし
もTUポインタ処理部82Bの両方をその構成要素とす
る必要はなく、項目(B)のTUポインタ処理部82B
のみをそなえて、TUポインタ処理専用の装置としても
よい。
伝送方式におけるポインタ処理装置によれば、多重デー
タから得られるポインタ処理に必要な各種情報群を、各
チャンネル毎にRAMにシリアルで保持するので、多重
データを各チャンネル毎に分離することなく、シリアル
で、ポインタ処理を行なうことができる。従って、ポイ
ンタ処理のための回路を複数チャンネル分そなえる必要
がなく、装置(回路)規模,消費電力,各機能(回路)
ブロック間の配線数などを大幅に削減することができる
(請求項1)。
RAMとに分割すれば、第2RAMへのアクセスタイミ
ング(H1/V1タイミング)が削減されるので、RA
M自体の消費電力をさらに削減することができる(請求
項2)。さらに、上記のRAMには、受信したH1/V
1バイトのビット数を圧縮して、このビット数を圧縮し
た情報を保持させるので、RAMに必要なビット数が削
減され、使用するRAMも小型化することができる(請
求項3)。
な各種のポインタ処理制御信号の生成やポインタ処理
は、1つのポインタ処理部で行なうことができるので、
さらに装置規模,消費電力,各機能ブロック間の配線数
などを大幅に削減することができる(請求項4)。さら
に、このとき、各チャンネルのポインタ値を示す情報信
号のMSBを除く下位ビットのみをRAMに保持させる
ようにすることができるので、RAMに必要なビット数
がさらに削減されRAMを小型化することが可能にな
る。なお、信号サイズがTU3の場合、上記のMSBは
TU3以外のときの値とは異なる値になっている可能性
があるが、そのときのMSB1ビットはラッチ回路に保
持されるので、常にポインタ処理に必要な情報は確保さ
れ、確実に処理を行なうことができる(請求項5)。
ームの受信ポインタ値との一致検出結果(1ビット情
報)を保持させるだけで、ノーマルポインタ値を何回連
続して受信したかをカウントするための専用の回路やカ
ウント結果を保持するための専用の回路などを複数チャ
ンネル分そなえずに、各チャンネルに対する通常のノー
マルポインタ値3連続一致受信検出をシリアルで行なう
ことができるので、RAMを小型化できるとともに、こ
の場合も、装置規模,消費電力,各機能ブロック間の配
線数などを大幅に削減することができる(請求項6)。
は無効ポインタの連続受信回数のいずれかをカウントす
れば、LOP状態を検出することができるので、NDF
イネーブル連続受信回数をカウントする専用の回路,無
効ポインタの連続受信回数をカウントする専用の回路を
それぞれ複数チャンネル分そなえずに、各チャンネルに
対するLOP状態をシリアルで検出することができる。
従って、この場合も、装置規模,消費電力,各機能ブロ
ック間の配線数などを大幅に削減することができる(請
求項7)。
か1つの受信結果をINC/DEC受信結果認識用RA
Mに保持するだけで、INC/DEC受信結果を認識す
ることができるので、INC受信結果,DEC受信結果
の両方をRAMに保持する必要はなく、これにより、R
AMに必要なビット数を削減してRAMを小型化するこ
とが可能になるとともに、その消費電力も削減すること
ができる(請求項8)。
た回数に応じたカウント値のみをRAMの該当するチャ
ンネルアドレスに保持させるので、RAMに必要なビッ
ト数を最小限に抑えつつ、複数チャンネルに対するアラ
ーム状態の認識をシリアルで行なうことができる。従っ
て、この場合も、アラーム状態の認識を行なうための回
路を複数チャンネル分そなえる必要はなく、装置規模,
消費電力,各機能ブロック間の配線数などを大幅に削減
することができる(請求項9)。
をRAMに保持しなくても、各チャンネルのポインタ処
理に必要なアクティブポインタ値をシリアルで生成する
ことができるので、この場合もRAMに必要なビット数
が削減され、RAMの小型化,低消費電力化に大いに寄
与することとなる(請求項10)。また、アクティブポ
インタ値保持用の回路,オフセットカウンタ値カウント
用の回路などを複数チャンネル分そなえずに、各チャン
ネルのSPEの先頭バイトをシリアルで認識することが
できるので、装置規模,消費電力,各機能ブロック間の
配線数などを大幅に削減することができる(請求項1
1)。
3/TU2/TU12のいずれの信号サイズにマッピン
グされているかを、常に、認識することができるので、
多重データに異なる信号サイズのチャンネルが混在する
場合でも、共通の回路でポインタ抽出・ポインタ処理を
行なうことができ、さらに大幅に装置規模,消費電力,
各機能ブロック間の配線数などを削減することができる
(請求項12)。
の設定レジスタを3チャンネル分,TU2用の設定レジ
スタを21チャンネル分,TU12用の設定レジスタを
63チャンネル分というように、全ての信号サイズに対
応できる分(計87チャンネル分)の設定レジスタをそ
なえずに、約1/3の個数(計24個)の設定レジスタ
をそなえるだけで、全チャンネルに対するポインタ処理
を行なうことができるので、さらに装置規模,消費電
力,各機能ブロック間の配線数などを削減することがで
きる(請求項13)。
理,ポインタ付け替え処理についても、多重データに異
なる信号サイズのチャンネルが混在していても、共通の
回路で全チャンネル分の処理を行なうことができるの
で、やはり装置規模,消費電力,各機能ブロック間の配
線数などを大幅に削減することができる(請求項14,
15)。
ッピング設定時のカウント数を、各デコード回路の出力
信号を選択して切り替えることによって、多重データに
TU3/TU2という異なる信号サイズのチャンネルが
混在していても、共通のカウンタでライト/リード段数
のカウント処理を行なうことができるので、本来、TU
3用として3チャンネル分、TU2用として21チャン
ネル分必要であったライト/リード段数カウンタを1チ
ャンネル分に削減でき、装置規模,消費電力,各機能ブ
ロック間の配線数などを大幅に削減することができる
(請求項16)。
マッピング設定時とTU12マッピング設定時とのカウ
ント数を、各デコード回路の出力信号を選択して切り替
えれば、多重データにTU3/TU2/TU12という
異なる信号サイズのチャンネルが混在していても、共通
のカウンタでライト/リード段数のカウント処理を行な
うことができるので、さらに大幅に装置規模,消費電
力,各機能ブロック間の配線数などを大幅に削減するこ
とができる(請求項17)。
ポインタ処理装置によれば、AUポインタ処理部側でク
ロック乗り換え処理を行なうので、クロック変動などの
影響を吸収するために必要なESメモリをTUポインタ
処理部に全チャンネル分そなえる必要がなくなり、本装
置の小型化,低消費電力化などに大いに寄与する(請求
項18)。
ータをTUポインタ処理部へ渡すようにすれば、AUポ
インタ挿入後のデータから、ESメモリでの処理状態
(スタッフ制御など)を把握することができるので、E
Sメモリの動作状態を極めて容易に検証することが可能
になる。従って、例えば、ポインタ処理に何らかの問題
が生じた場合、その問題が、AUポインタ処理側にある
のか、TUポインタ処理側にあるのかを迅速に特定・対
処することができるようになる(請求項19)。
TUポインタ付け替え後の信号とを選択的に出力するよ
うにすれば、後段の装置(例えばクロスコネクト装置
等)では、1つの装置で両方の信号に対応することがで
きるので、その装置規模さえも小型化することができる
ようになる(請求項20)。なお、第2発明のポインタ
処理装置におけるTUポインタ処理部も、第1発明のも
のと同様に、多重データを各チャンネル毎に分離する
(パラレルデータに変換する)ことなく、シリアルで、
入力多重データに対するポインタ処理(TUポインタ処
理)を行なうようにすれば、さらに本装置の小型化,低
消費電力化に寄与することとなる(請求項21)。
が適用される伝送端局装置の要部の構成を示すブロック
図である。
インタ処理部の要部の構成を示すブロック図である。
構成を示すブロック図である。
レス生成部の詳細構成を示すブロック図である。
ためのアドレス変換テーブルの一例を示す図である。
示すブロック図である。
ブロック図である。
るための図である。
1ポインタ翻訳部の構成を示すブロック図である。
例を示す図である。
TUポインタ処理部の構成を示すブロック図である。
を示すブロック図である。
に着目したTUポインタ処理部の構成を示すブロック図
である。
受信検出機能部分に着目したポインタ処理部の構成を示
すブロック図である
ポインタ処理部の構成を示すブロック図である。
能部分に着目したポインタ処理部の構成を示すブロック
図である。
すブロック図である。
に着目したポインタ処理部の構成を示すブロック図であ
る。
すブロック図である。
着目したポインタ処理部の構成を示すブロック図であ
る。
例を示す図である。
部分に着目したポインタ処理部の構成を示すブロック図
である。
バイト)認識機能部分に着目したポインタ処理部の構成
を示すブロック図である。
示すブロック図である。
成を示すブロック図である。
成を示すブロック図である。
を示すブロック図である。
群,セレクタ部の詳細構成を示すブロック図である。
V5バイト)認識機能部分に着目したポインタ処理部の
構成を示すブロック図である。
に着目したポインタ処理部の構成を示すブロック図であ
る。
Mに保持されるデータ内容例を示す図である。
ンタの構成を示すブロック図である。
ンタの他の構成を示すブロック図である。
おけるTU3/TU2/TU12共用部の構成を示すブ
ロック図である。
おけるTU2/TU12共用部の構成を示すブロック図
である。
たポインタ処理装置の構成を示すブロック図である。
Sメモリ部の構成を示すブロック図である。
Uポインタ計算・挿入部の構成を示すブロック図であ
る。
Uポインタ計算・挿入部の構成を示すブロック図であ
る。
たポインタ処理装置の変形例を示すブロック図である。
たポインタ処理装置の変形例を示すブロック図である。
例を模式的に示すブロック図である。
る効果を説明するための図である。
る効果を説明するための図である。
る効果を説明するための図である。
る効果を説明するための図である。
る効果を説明するための図である。
る効果を説明するための図である。
ンタ処理装置により得られる効果を説明するための図で
ある。
ンタ処理装置により得られる効果を説明するための図で
ある。
る効果を説明するための図である。
ンタ処理装置により得られる効果を説明するための図で
ある。
説明するための図である。
ム・フォーマットを示す図である。
容位置を説明するための図である。
フォーマットを示す図である。
置を説明するための図である。
フォーマットを示す図である。
置を説明するための図である。
・フォーマットを示す図である。
容位置を説明するための図である。
ォーマットを示す図である。
移を説明するための図である。
る。
ある。
である。
4,141 RAM(ランダムアクセスメモリ) 5,82B−2 RAM制御部 6,81B,244′ AU4ポインタ処理部 6a,174,244 AU4ポインタ検出部 6b ESメモリ 6c ESライトカウンタ 6d ESリードカウンタ 7,82B,245′ TUポインタ処理部 8 伝送端局装置(LT) 8A セクションオーバヘッド/ラインオーバヘッド
(SOH/LOH)終端処理部 8B,243 ポインタ処理装置 8C パスオーバヘッド(POH)終端処理部 8D クロスコネクト(XC)装置 8E POH挿入処理部 8F AU4ポインタ挿入処理部 8G SOH/LOH挿入処理部 12A (第1)ポインタ翻訳部 14A TU3用カウンタ部 14B TU3/TU2共用カウンタ部 14C TU2用カウンタ部 15 TUG3用アドレスカウンタ 16 TUG2用アドレスカウンタ 16A TU3用カウンタ部 17 TU12用アドレスカウンタ 18,19 ANDゲート 20 アドレス変換部 20−1 ハーフアダー 20−2〜20−8 フルアダー 20−9,73−1 排他的論理和回路(EXOR) 21 RAM(RAMR1:第1RAM) 22 RAM(RAMR2:第2RAM) 23 H1/V1バイト抽出部 24 H2/V2バイト抽出部 26 アラーム状態検出部 27 NDF検出部 28 SSビット不一致検出部 29 NDFイネーブル検出部 30 ポインタ値上位2ビット抽出部 31,48,56,59,66,68,73−4,7
9,81−2,81−5,81−6,88,136,1
50,159,160,190 ORゲート(論理和回
路) 32,37,62,63,82B−9 反転ゲート(イ
ンバータ) 32′,34,38,39,43,44,47,49,
60,61,67,69〜71,73−2,73−3,
76〜78,81−1,81−3,81−4,81−
7,81−8,99,128,129,133〜13
5,138,142,147,149,157,18
7,200,216〜218,219 ANDゲート
(論理積回路) 33 (第2)ポインタ翻訳部 35 受信ポインタ値範囲外検出部(OUT OF RANGE) 36,42,46 NORゲート(否定論理和回路) 40 インクリメント(INC)表示検出部 41 デクリメント(DEC)表示検出部 45 不一致検出部 50,54,75,83,84,85,90,94,1
44,146,148,155,156,193,19
7 デコード回路 51〜53,91〜93,192 フリップフロップ
(FF)回路 58,82B−6,98,137,191,199,2
13〜215 一致検出部 58a ノーマルポインタ値3連続一致受信検出部 64 ポインタ値範囲外変換部 55,82B−7,83B,95,108,109,1
16,117,122,125〜127,133A,1
51,152,162,167,171,172 セレ
クタ回路 65 加算回路 65′,81,196 カウント制御部 73 3進カウント部 73B スタッフ抑制部 82 RAM(アラーム状態遷移保護用RAM) 82A−1 フレームカウンタ 82A−2,179 位相比較部 82A−3 SPEイネーブル信号生成部 82B−3 オフセットカウンタ 82B−8 加減算器 89 RAM(アクティブポインタ値保持用RAM) 96 アクティブポインタ値更新制御部 97,201′,213B,213D,213F オフ
セットカウンタ部 97A SPE先頭バイト認識部 100 マッピング設定レジスタ群 101 セレクタ部 102 TU3用H1バイト抽出タイミング生成部 103 TU2用V1バイト抽出タイミング生成部 104 TU12用V1バイト抽出タイミング生成部 105 TU3用H2バイト抽出タイミング生成部 106 TU2用V2バイト抽出タイミング生成部 107 TU12用V2バイト抽出タイミング生成部 110 TU3用SSビット値保持部 111 TU2用SSビット値保持部 112 TU12用SSビット値保持部 113 TU3用最大ポインタ値保持部 114 TU2用最大ポインタ値保持部 115 TU12用最大ポインタ値保持部 118 比較部 119 TU3用RAMアクセスタイミング生成部 120 TU2用RAMアクセスタイミング生成部 121 TU12用RAMアクセスタイミング生成部 123 TU3/TUG3設定レジスタ(TU3/TUG3 #1〜
#3) 124 TU2/TUG2設定レジスタ(TU2/TUG2 #1〜
#7) 125A 信号サイズ認識部 130 TU3用オフセットカウンタ 131 TU2用オフセットカウンタ 132 TU12用オフセットカウンタ 139 ライト段数カウンタ 140 リード段数カウンタ 143,222 TU2用ES段数カウンタ 145 TU3/TU2共用ES段数カウンタ 153 TU3/TU2/TU12共用ES段数カウン
タ 154 TU2/TU12共用ES段数カウンタ 161 TU3/TU2/TU12共用カウンタ部 163 TU3/TU2/TU12共用部 164,165,223 TU12用ES段数カウンタ 166 TU2/TU12共用カウンタ部 168 TU2/TU12共用部 169,170 TU12用ES段数カウンタ 175 ESメモリ 176 ESライト段数カウンタ 177,185 パルスジェネレータ(PG) 178 ESリード段数カウンタ 181 TUポインタ検出部 182 ESメモリ部 182B 送信ポインタ値保持・更新部 182C ポインタバイト挿入部 183 TUポインタ計算・挿入部 184 AU4ポインタ計算・挿入部 188 NDFイネーブル連続受信カウント部 189 インバリッドポインタ連続受信カウント部 194 カウンタ 195 受信ポインタ保持部 198 レジスタ 201,213A,213C,213E アクティブポ
インタ値保持部 202〜204 ポインタ抽出・処理回路 205,249 パラレル/シリアル(P/S)変換部 206,245 シリアル/パラレル(S/P)変換部 224〜226 クロスコネクト部 207 TU3設定レジスタ 208 TU2設定レジスタ 209 TU12設定レジスタ 210〜212 SPE先頭バイト認識回路 219A SPE先頭バイト認識回路 220,247 ESメモリ 221 TU3用ES段数カウンタ 231 セクションオーバヘッド(SOH) 232 AU4ポインタ 233 ペイロード(SPE) 234 TUポインタ 246 TUポインタ検出部 301 加入者端末 302 回線終端装置(NT) 303,306 伝送端局装置(LT) 304 交換装置(SW) 305 多重化装置(MUX) 307 中継伝送路
Claims (21)
- 【請求項1】SDH伝送方式におけるポインタ処理装置
において、入力された多重データをシリアルでポインタ
処理すべく、 該多重データの各チャンネルにアドレスを割り付けるた
めのアドレス生成部と、 少なくともH1/V1バイト,H2/V2バイトを含む
ポインタバイトの抽出を行なうポインタ抽出部と、 所要のポインタ処理を施すポインタ処理部と、 上記のポインタ抽出部,ポインタ処理部にて得られる該
多重データから抽出された各チャンネルのポインタバイ
トが示す情報群,受信したポインタバイトによりポイン
タアクションを起こすために必要な情報群及びポインタ
アクションを起こした結果の情報群を、各チャンネル毎
に該アドレス生成部で生成されたアドレスが示す領域に
保持するRAMと、 該RAMの書き込み/読み出しの一連の動作を制御する
RAM制御部とをそなえて構成されたことを特徴とす
る、SDH伝送方式におけるポインタ処理装置。 - 【請求項2】 該RAMが、第1RAMと第2RAMと
に分割して構成され、 該第1RAMが、上記の受信したポインタバイトのうち
のH1/V1バイトが示す情報群を保持するように構成
されるとともに、 該第2RAMが、上記の受信したポインタバイトのうち
のH2/V2バイトが示す情報群,上記のポインタアク
ションを起こすために必要な情報群及びポインタアクシ
ョンを起こした結果の情報群を保持するように構成され
ていることを特徴とする、請求項1記載のSDH伝送方
式におけるポインタ処理装置。 - 【請求項3】 該ポインタ処理部が、受信したH1/V
1バイトのビット数を圧縮して、このビット数を圧縮し
た情報を該RAMに保持させる第1ポインタ翻訳部をそ
なえて構成されていることを特徴とする、請求項1記載
のSDH伝送方式におけるポインタ処理装置。 - 【請求項4】 該ポインタ処理部が、 受信したH1/V1バイトのビット数を圧縮して、この
ビット数を圧縮した情報を該RAMに保持させる第1ポ
インタ翻訳部と、 該多重データからH2/V2バイトを抽出するタイミン
グで、該多重データ,該第1ポインタ翻訳部で生成した
ビット数圧縮情報並びに上記の受信ポインタバイトのH
2/V2バイトが示す情報群,ポインタアクションを起
こすために必要な情報群及びポインタアクションを起こ
した結果の情報群に基づいて、ポインタ処理制御信号及
びポインタ処理結果を生成して、これらの情報群を該R
AMに保持させる第2ポインタ翻訳部とをそなえて構成
されていることを特徴とする、請求項1記載のSDH伝
送方式におけるポインタ処理装置。 - 【請求項5】 該多重データから各チャンネルのポイン
タ値を示す情報信号を抽出し、該情報信号のMSBを除
く下位ビットを該RAMに保持させるように構成すると
ともに、 該多重データの各チャンネルの信号サイズがTU3のと
きの該情報信号のMSB1ビットを保持しうるラッチ回
路をそなえ、 該ラッチ回路の書き込み及び読み出しの制御信号とし
て、該TU3のチャンネルに割り当てたアドレス値をデ
コードした信号が使用されることを特徴とする、請求項
1記載のSDH伝送方式におけるポインタ処理装置。 - 【請求項6】 該ポインタ処理部が、 受信ポインタ値と前フレームの受信ポインタ値との一致
を検出して、この一致検出結果を1ビット情報で該RA
Mに保持させる一致検出部と、 無効な情報を示すポインタバイトを受信したときは該R
AMに保持されているポインタ値をポインタ値範囲外の
ある値に変換したのちにこの変換情報を該RAMに保持
させるポインタ値範囲外変換部と、 該RAMに格納されている一致検出結果を示す信号と前
ポインタ値と受信ポインタバイトの値との一致検出結果
の論理積によってノーマルポインタ値3連続一致受信を
検出するノーマルポインタ値3連続一致受信検出部とを
そなえて構成されていることを特徴とする、請求項1記
載のSDH伝送方式におけるポインタ処理装置。 - 【請求項7】 該ポインタ処理部が、LOP状態を検出
するLOP検出部をそなえ、該LOP検出部が、NDF
イネーブル受信と無効ポインタ受信と前フレームのND
Fイネーブル受信の情報と前フレームのカウント値とに
基づいて、所要の真理値表に従い、NDFイネーブル連
続受信回数または無効ポインタの連続受信回数をカウン
トするカウント制御部をそなえて構成されていることを
特徴とする、請求項1記載のSDH伝送方式におけるポ
インタ処理装置。 - 【請求項8】 該ポインタ処理部が、 NDFイネーブル受信と無効ポインタ受信と前フレーム
のNDFイネーブル受信の情報と前フレームのカウント
値とに基づいて、所要の真理値表に従い、NDFイネー
ブル連続受信回数または無効ポインタの連続受信回数を
カウントするカウント制御部をそなえることにより、L
OP状態を検出するLOP検出部をそなえるとともに、 INC/DEC受信結果を認識するINC/DEC受信
結果認識部をそなえ、該INC/DEC受信結果認識部
が、受信ポインタバイトからINCとDECを検出する
INC/DEC検出部と、NDFイネーブル及びINC
/DEC受信後のnフレーム間はINC/DEC受信に
よるスタッフ制御を抑制して、INC/DEC連続受信
によるメモリスリップを防止すべく、n進カウント部を
有するスタッフ制御抑制部とをそなえ、該n進カウント
部のカウント結果とINC及びDECのうちのどちらか
1つの受信結果をINC/DEC受信結果認識用RAM
に保持し、このRAMに保持したINC/DECの受信
結果とn進カウント値と該LOP検出部で得られるND
Fイネーブル受信結果とを用いて、INC/DEC受信
結果を認識するように構成されていることを特徴とす
る、請求項1記載のSDH伝送方式におけるポインタ処
理装置。 - 【請求項9】 該ポインタ処理部が、アラーム状態遷移
保護部をそなえ、 該アラーム状態遷移保護部が、アラーム状態遷移を行な
うためのm段の保護回路として、カウント機能を有する
カウント制御部と、該カウント制御部でのカウント値を
記憶するアラーム状態遷移保護用RAMとをそなえ、ア
ラーム状態遷移対象信号を受信すれば該カウント制御部
のカウントアップを行ない、該アラーム状態遷移対象信
号を未受信ならば該カウント制御部のカウントリセット
を行ない、該カウント制御部のカウント値が最大値にな
った時点で、アラーム状態に遷移し、アラーム解除条件
を受信するまでは該カウント制御部のカウント値を最大
値のまま該RAMで保持させ、該RAMから該カウント
値を読み出したときに該カウント値が最大値に達してい
るか否かで該当チャンネルがアラーム状態であるか否か
を認識するように構成されていることを特徴とする、請
求項1記載のSDH伝送方式におけるポインタ処理装
置。 - 【請求項10】 該ポインタ処理部が、受信ポインタ値
とは別に実際に今そのポインタ値でハードが動作してい
るアクティブポインタ値を各チャンネル毎に保持するア
クティブポインタ値保持部をそなえ、 該アクティブポインタ値保持部が、該アクティブポイン
タ値のうちMSBを除く下位ビットをアクティブポイン
タ値保持用RAMに保持させ、該多重データの各チャン
ネルの信号サイズがTU3のときのMSBの1ビットを
ラッチするラッチ回路をそなえるとともに、該ラッチ回
路の書き込み及び読み出しの制御信号として、TU3の
チャンネルに割り当てられたアドレス値をデコードした
信号が使用されるように構成されていることを特徴とす
る、請求項1記載のSDH伝送方式におけるポインタ処
理装置。 - 【請求項11】 該ポインタ処理部が、 受信ポインタ値とは別に実際に今そのポインタ値でハー
ドが動作しているアクティブポインタ値を各チャンネル
毎に保持するアクティブポインタ値保持部と、 SPEの先頭バイトとしてのJ1バイト,V5バイトを
認識するSPE先頭バイト認識部とをそなえ、 該SPE先頭バイト認識部が、該SPEの先頭バイトを
検索するためのオフセットカウンタ部を有し、該アクテ
ィブポインタ値保持部からアクティブポインタ値を読み
出し、SPEイネーブル信号とオフセットカウンタ値と
該アクティブポインタ値との一致検出結果の論理積によ
り、SPEの先頭バイト位置を認識するように構成され
ていることを特徴とする、請求項1記載のSDH伝送方
式におけるポインタ処理装置。 - 【請求項12】 該多重データの各チャンネルがTU3
/TU2/TU12のいずれの信号サイズにマッピング
されているかを設定するマッピング設定レジスタ群をそ
なえるとともに、該アドレス生成部によって各チャンネ
ルに割り付けられたアドレスを用い該マッピング設定レ
ジスタ群から該当チャンネルの信号サイズを選択する信
号サイズ選択部をそなえ、上記のマッピング設定レジス
タ群,信号サイズ選択回路により、該多重データの各チ
ャンネルの信号サイズを認識し、その情報を上記のポイ
ンタ抽出部,ポインタ処理部及びRAM制御部へ渡すこ
とによって、信号サイズに応じて共通の回路でポインタ
抽出・ポインタ処理を行なうように構成されていること
を特徴とする、請求項1記載のSDH伝送方式における
ポインタ処理装置。 - 【請求項13】 該マッピング設定レジスタ群として、
3個のTU3/TUG3設定レジスタと、各TU3/T
UG3設定レジスタ毎に7つ、合計21個のTU2/T
UG2設定レジスタとをそなえ、該TU3/TUG3設
定レジスタにより該当チャンネルがTU3にマッピング
されているか否かを判定し、TU3にマッピングされて
いなければ、該TU2/TUG2設定レジスタにより、
TU2にマッピング設定されているか、TU12にマッ
ピングされているかを判定して、該当チャンネルの信号
サイズを認識する信号サイズ認識部が設けられているこ
とを特徴とする、請求項12記載のSDH伝送方式にお
けるポインタ処理装置。 - 【請求項14】 該ポインタ処理部が、 受信ポインタ値とは別に実際に今そのポインタ値でハー
ドが動作しているアクティブポインタ値を各チャンネル
毎に保持するアクティブポインタ値保持部と、 SPEの先頭バイトを検索するためのオフセットカウン
タ部を有し、該アクティブポインタ値保持部からアクテ
ィブポインタ値を読み出し、SPEイネーブル信号とオ
フセットカウンタ値と該アクティブポインタ値との一致
検出結果の論理積により、SPEの先頭バイト位置を認
識するSPE先頭バイト認識部とをそなえ、 該多重データの各チャンネルがTU3/TU2/TU1
2のいずれの信号サイズにマッピングされているかを設
定するマッピング設定レジスタ群をそなえるとともに、
該アドレス生成部によって各チャンネルに割り付けられ
たアドレスを用い該マッピング設定レジスタ群から該当
チャンネルの信号サイズを選択する信号サイズ選択部を
そなえ、上記のマッピング設定レジスタ群,信号サイズ
選択部により、該多重データの各チャンネルの信号サイ
ズを認識し、その情報を上記のポインタ抽出部,ポイン
タ処理部及びRAM制御部へ渡すことによって、信号サ
イズに応じて共通の回路でポインタ抽出・ポインタ処理
を行なうように構成されたものにおいて、 該オフセットカウンタを各信号サイズ毎に装備し、各オ
フセットカウンタのカウント値を該マッピング設定レジ
スタ群からのマッピング設定情報により選択して、該S
PEの先頭バイト位置を認識するように構成されている
ことを特徴とする、請求項1記載のSDH伝送方式にお
けるポインタ処理装置。 - 【請求項15】 該ポインタ処理部が、ESメモリ機能
を有するポインタ付け替え用RAMをそなえ、入力多重
データからSPEデータとSPE先頭バイトを示す情報
ビットとを該RAMに書き込み、この書き込んだRAM
のデータを読み出し側のタイミングで読み出し、読み出
したSPE先頭バイトを示す情報ビットの値により、S
PE先頭位置を認識するように構成されていることを特
徴とする、請求項11記載のSDH伝送方式におけるポ
インタ処理装置。 - 【請求項16】 該ESメモリ機能を有するポインタ付
け替え用RAMを制御するライト/リード段数用カウン
タが設けられ、TU3マッピング設定時とTU2マッピ
ング設定時のカウント数を切り替えるべく、TU3用カ
ウント値及びTU2用カウント値をそれぞれデコードす
るTU3用デコード回路及びTU2用デコード回路をそ
なえ、 信号サイズによって該デコード回路の出力信号を選択し
て該カウンタのロード信号とすることにより、TU3マ
ッピング時及びTU2マッピング時の該ESメモリ機能
を有するポインタ付け替え用RAMの該ライト/リード
段数用カウンタを共通のカウンタとして構成しているこ
とを特徴とする、請求項15記載のSDH伝送方式にお
けるポインタ処理装置。 - 【請求項17】 該ESメモリ機能を有するポインタ付
け替え用RAMを制御するライト/リード段数用カウン
タが設けられ、TU3マッピング設定時とTU2マッピ
ング設定時とTU12マッピング設定時とのカウント数
を切り替えるべく、TU3用カウント値,TU2用カウ
ント値及びTU12用カウント値をそれぞれデコードす
るTU3用デコード回路,TU2用デコード回路及びT
U12用デコード回路をそなえ、信号サイズによって各
デコード回路の出力信号を選択してカウンタのロード信
号とすることにより、TU3/TU2/TU12マッピ
ング時の該ESメモリ機能を有するRAMの該ライト/
リード段数用カウンタを共通のカウンタとして構成して
いることを特徴とする、請求項15記載のSDH伝送方
式におけるポインタ処理装置。 - 【請求項18】 SDH伝送方式におけるポインタ処理
装置において、AU4ポインタについての処理を施すA
U4ポインタ処理部と、該AU4ポインタ処理部での処
理後にTUポインタについての処理を施すTUポインタ
処理部とをそなえ、 該AU4ポインタ処理部が、 伝送路側のクロックでAU4ポインタ翻訳,VC4イネ
ーブル信号の生成,VC4POHのJ1バイト位置を示
す信号の生成をそれぞれ行なうAU4ポインタ検出部
と、クロック乗換用ESメモリとをそなえ、 該伝送路側のクロックで、該ESメモリの書き込み制御
を行なうESライトカウンタを動作させるとともに、 装置側のクロックで、読み出し制御を行なうESリード
カウンタを動作させて、 上記のESライトカウンタ,ESリードカウンタのカウ
ンタ値の位相差の検出によりスタッフ制御を行なうこと
で、該伝送路側のクロックから該装置側のクロックへの
乗換を行ない、この乗換処理を施された信号に対して、
該装置側のクロックで、該TUポインタ処理部でのTU
ポインタの処理を行なうように構成されていることを特
徴とする、SDH伝送方式におけるポインタ処理装置。 - 【請求項19】 該AU4ポインタ処理部に、送信フレ
ーム信号を基にAU4ポインタ計算及びAU4ポインタ
挿入を行なうAU4ポインタ計算・挿入部をそなえ、該
AU4ポインタ計算・挿入部でのAU4ポインタ挿入後
のデータを該TUポインタ処理部へ渡すことを特徴とす
る、請求項18記載のSDH伝送方式におけるポインタ
処理装置。 - 【請求項20】 該AU4ポインタ計算・挿入部を有す
る該AU4ポインタ処理部でAU4ポインタを付け替え
た後の信号と、該TUポインタ処理部でTUポインタを
付け替えた後の信号とをモード設定により選択して送信
する選択回路をそなえたことを特徴とする、請求項19
記載のSDH伝送方式におけるポインタ処理装置。 - 【請求項21】 該TUポインタ処理部が、 該多重データの各チャンネルにアドレスを割り付けるた
めのアドレス生成部と、 少なくともH1/V1バイト,2/V2バイトを含むポ
インタバイトの抽出を行なうポインタ抽出部と、 所要のポインタ処理を施すポインタ処理部と、 上記のポインタ抽出部,ポインタ処理部にて得られる該
多重データから抽出された各チャンネルのポインタバイ
トが示す情報群,受信したポインタバイトによりポイン
タアクションを起こすために必要な情報群及びポインタ
アクションを起こした結果の情報群を、各チャンネル毎
に該アドレス生成部で生成されたアドレスが示す領域に
保持するRAMと、 該RAMの書き込み/読み出しの一連の動作を制御する
RAM制御部とをそなえて構成されたことを特徴とす
る、請求項18記載のSDH伝送方式におけるポインタ
処理装置。
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