JPH1028102A - Ｓｄｈ伝送方式におけるポインタ処理装置 - Google Patents

Ｓｄｈ伝送方式におけるポインタ処理装置

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JPH1028102A
JPH1028102A JP8182564A JP18256496A JPH1028102A JP H1028102 A JPH1028102 A JP H1028102A JP 8182564 A JP8182564 A JP 8182564A JP 18256496 A JP18256496 A JP 18256496A JP H1028102 A JPH1028102 A JP H1028102A
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    • H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
    • H04J3/0623—Synchronous multiplexing systems, e.g. synchronous digital hierarchy/synchronous optical network (SDH/SONET), synchronisation with a pointer process
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Abstract

(57)【要約】 【課題】 ＳＤＨ伝送方式における受信多重データに対
するポインタ処理を、シリアルで行なうことによって、
回路規模，消費電力，配線数等を大幅に削減する。 【解決手段】 ＳＤＨ伝送方式におけるポインタ処理装
置において、入力された多重データをシリアルでポイン
タ処理すべく、多重データの各チャンネルにアドレスを
割り付けるためのアドレス生成部１と、ポインタバイト
の抽出を行なうポインタ抽出部２と、所要のポインタ処
理を施すポインタ処理部３と、ポインタ抽出部２，ポイ
ンタ処理部３にて得られるポインタバイトが示す情報
群，ポインタアクションを起こすために必要な情報群及
びポインタアクションを起こした結果の情報群を、各チ
ャンネル毎に保持するＲＡＭ４と、ＲＡＭ４の書き込み
／読み出しの一連の動作を制御するＲＡＭ制御部５とを
そなえるように構成する。

Description

【発明の詳細な説明】
【０００１】（目次） 発明の属する技術分野 従来の技術 （Ａ）ＳＤＨ伝送方式の概要説明（図５５〜図６５） （Ｂ）ＳＤＨ伝送網の説明（図６６〜図６８） 発明が解決しようとする課題 課題を解決するための手段（図１，図２） 発明の実施の形態 （Ａ）ポインタ処理装置の全体構成説明（図３） （Ｂ）ＴＵポインタ処理部の説明（図４〜図３７，図４
５〜図５４） （Ｃ）ＡＵ４ポインタ処理部の説明（図３８〜図４４） （Ｄ）その他 発明の効果
【０００２】
【発明の属する技術分野】本発明は、ＩＴＵ−Ｔにおい
て標準化された同期ディジタルハイアラーキ（ＳＤＨ:S
ynchronous Digital Hierarchy）に基づく同期端局網お
ける情報伝達の際のポインタ処理に用いて好適な、ＳＤ
Ｈ伝送方式におけるポインタ処理装置に関する。
【０００３】近年のＬＳＩ（大規模集積回路）の高集積
化・低消費電力化に伴い、様々なシステムレベルの機能
を１チップのＬＳＩで実現できるところまで半導体技術
が進歩してきている。このため、近年では、可能な限り
ハード規模や消費電力などを削減できるようなハード構
成を工夫・構築し、尚且つ、より多くの機能を１チップ
のＬＳＩに装備することによって、システム（ＳＤＨ伝
送装置）を少数のＬＳＩで構成してシステムをできるだ
け小型化・低消費電力化することが強く望まれている。
【０００４】
【従来の技術】
（Ａ）ＳＤＨ伝送方式の概要説明 周知のように、ＳＤＨとは世界各国の高速サービスや既
存の低速サービスを有効に多重化するためのインタフェ
ースを統一する目的で規格・標準化されたもので、伝送
すべきデータの伝送速度（ビットレート）を、全て１５
５Ｍｂｐｓ（正確には、１５５．５２Ｍｂｐｓ）を基本
速度（多重化単位）としたデータ伝送速度（１５５Ｍｂ
ｐｓ×ｎ：ただし、ｎ＝１，４，１６，６４）に統一し
て多重化することにより、既存の低速データ（低次群情
報）を含む各種のデータが多重化できるようになってお
り、将来の新サービスに対しても柔軟に対応できるよう
になっている。
【０００５】具体的に、このＳＤＨでは、バーチャル・
コンテナ（ＶＣ）と呼ばれる仮想的な“箱”を定義し
て、いくつかの低次群情報をこの“箱”に入れて高次群
情報とし、さらにこれらの“箱”をいくつか集めてより
大きな“箱”に入れるといった方式を取ることにより、
異なる伝送速度を有する各種の情報を最終的に１つの大
きな“箱”に入れて伝送できるようにしている。
【０００６】例えば、図５５に示すように、ＳＤＨの基
本多重化単位はＳＴＭ−１(Synchronous Transfer Mode
Level 1) フレームと呼ばれ、このＳＴＭ−１フレーム
には、後述するＶＣ−４の収容位置指示及び周波数同期
のための管理ポインタ〔ＡＵ（Administrative Unit)ポ
インタ〕を付加したＡＵ−４が１つ収容され、さらに、
このＶＣ−４のフレームには、Ｃ(Container) −４と呼
ばれる１３８Ｍｂｐｓ系列のデータが１ｃｈ（チャンネ
ル）、もしくは、ＴＵＧ(Tributary Unit Group)−３が
３チャンネル分収容されるようになっている。
【０００７】さらに、このＴＵＧ−３のフレームには、
ＴＵ(Tributary Unit)−３（３４Ｍｂｐｓ系列）が１ｃ
ｈ、もしくは、ＴＵＧ−２（６Ｍｂｐｓ系列）が７ｃｈ
分多重され、ＴＵＧ−２には、ＴＵ−２が１ｃｈ、もし
くは、ＴＵ−１２が３ｃｈ分多重されている。なお、上
記のＴＵ−３は、Ｃ−３と呼ばれる３４Ｍｂｐｓ系列の
フレームにパスオーバヘッド（ＰＯＨ：転送先情報）を
付加してＶＣ−３とし、このＶＣ−３に収容位置指示，
周波数同期のためのＴＵポインタを付加したフレームで
ある。
【０００８】また、ＴＵ−２は、Ｃ−２（６Ｍｐｂｓ系
列）のフレームにＰＯＨを付加してＶＣ−２とし、この
ＶＣ−２にＴＵポインタを付加したフレームであり、Ｔ
Ｕ−１２は、Ｃ−１２（２Ｍｂｐｓ系列）のフレームに
ＰＯＨを付加してＶＣ−１２とし、このＶＣ−１２にＴ
Ｕポインタを付加したフレームである。従って、ＳＴＭ
−１信号の１フレーム内には、ＴＵ−３なら最大で３ｃ
ｈ、ＴＵ−２なら最大で２１ｃｈ、ＴＵ−１２なら最大
で６３ｃｈ分多重されていることになる。
【０００９】ここで、以下、上記のＳＴＭ−１，ＴＵ−
３，ＴＵ−２，ＴＵ−１２の各フレーム・フォーマット
について説明する。なお、以降、上記のＴＵ−３，ＴＵ
−２，ＴＵ−１２などは、単に、ＴＵ３，ＴＵ２，ＴＵ
１２などと表記する。 ＳＴＭ−１フレーム・フォーマット 図５６は上記のＳＴＭ−１のフレーム・フォーマットを
示す図で、この図５６に示すように、ＳＴＭ−１フレー
ムは、９行(ROW) ×２７０列(BYTE)の２次元のバイト配
列で表現され、先頭の９行×９列はセクションオーバヘ
ッド（ＳＯＨ）２３１とＡＵ（ＡＵ４）ポインタ２３２
からなり、続く９行×２６１列は多重化情報を収容する
ペイロード（ＳＰＥ:Synchronous Payload Envelope)２
３３と呼ばれる。
【００１０】そして、セクションオーバヘッド２３１
は、ＳＴＭ−１フレームのフレーム同期パターンを示す
Ａ１，Ａ２バイトや符号誤り監視用のＢ１バイトなどを
はじめとする様々な運用保守情報からなり、ＡＵ４ポイ
ンタ２３２は、ペイロード２３３内のＶＣ（ＶＣ４：図
５７参照）の収容位置（先頭アドレス）を示すＨ１バイ
ト（Ｈ１＃１〜Ｈ１＃３バイト），Ｈ２バイト（Ｈ２＃
１〜Ｈ２＃３バイト），Ｈ３バイト（Ｈ３＃１〜Ｈ３＃
３バイト）からなっている。
【００１１】ただし、通常は、上記のＨ１バイト（Ｈ１
＃１バイト），Ｈ２バイト（Ｈ２＃１バイト）に実際の
ＡＵ４ポインタ値が格納され、Ｈ１＃２バイト，Ｈ２＃
２バイト，Ｈ１＃３バイト，Ｈ２＃３バイトには従属ポ
インタ（ＣＩ：Concatination Indication) として固定
値が格納される。そして、例えば、この図５６に示すよ
うに、ＶＣ４の先頭バイトの番地を示すオフセットポイ
ンタ値は、Ｈ３＃３バイトの後が０番地で始まりＨ１＃
１バイトの前が７８２番地で終わると規定されているの
で、ＡＵ４ポインタ値が“０”なら、ＳＴＭ−１とＶＣ
４とのフレーム位相が一致しており、ＶＣ４がＨ３バイ
ト（Ｈ３＃３バイト）の直後から順次収容されているこ
とを示す。
【００１２】一方、ＡＵ４ポインタ値が“０”以外の値
なら、ＳＴＭ−１とＶＣ４とのフレーム位相が一致して
おらず、例えば図５７に示すように、ＶＣ４の先頭バイ
ト（Ｊ１バイト）が位相ずれ相当分だけ０番地からシフ
トした番地に位置するようにＶＣ４が収容されているこ
とを示す。なお、通常、ＡＵ４のオフセットポインタ値
は３バイト毎と定義されているので、ポインタ値が１つ
変化するとＶＣ４のフレーム位相は３バイト変化する。
【００１３】また、上記のＨ３バイト（Ｈ３＃１〜Ｈ３
＃３バイト）とこのＨ３バイトに続く３バイト（＃１〜
＃３バイト）は、それぞれ、負（ネガティブ）スタッフ
バイト，正（ポジティブ）スタッフバイトと呼ばれる周
波数調整用バイトであり、伝送フレーム（ＳＴＭ−１）
のクロック周波数と多重化情報（ＶＣ４）のクロック周
波数との間に微小な差がある場合に、これらのポジティ
ブ／ネガティブスタッフバイトを使用して（スタッフ制
御を行なって）周波数調整を行なうことにより、伝送フ
レームのクロック周波数差や位相変動を吸収して転送情
報の欠落を防止できるようになっている。
【００１４】ＴＵ３フレーム・フォーマット 次に、図５８は上記のＴＵ３のフレーム・フォーマット
を示す図で、この図５８に示すように、ＴＵ３フレーム
は、９行(ROW) ×８６列(BYTE)の２次元のバイト配列で
表現され、先頭の９行×１列のうち、Ｈ１バイト，Ｈ２
バイトが、ペイロード２３３内のＶＣ（ＶＣ３：図５９
参照）の収容位置指示，周波数同期のためのＴＵ（ＴＵ
３）ポインタであり、Ｈ３バイトとその後（紙面右方
向）に続く１バイト（オフセットポインタ値“０”）
が、それぞれ、周波数（フレーム位相）調整用のネガテ
ィブスタッフバイトとポジティブスタッフバイトであ
る。なお、先頭の９行×１列のうちＨ１〜Ｈ３バイト以
外の残りの６行×１列の部分は、固定スタッフバイト(F
ixed Stuff) である。
【００１５】そして、この図５８に示すように、ＶＣ３
の先頭バイトの番地を示すオフセットポインタ値は、Ｈ
３バイトの後が０番地で始まりＨ３バイトの前が７６４
番地で終わると規定されているので、ＴＵ３ポインタ値
が“０”なら、ＴＵ３とＶＣ３とのフレーム位相が一致
しており、ＶＣ３がＨ３バイトの直後（０番地）から順
次収容されていることを示す。
【００１６】一方、ＴＵ３ポインタ値が“０”以外の値
なら、ＴＵ３とＶＣ３とのフレーム位相が一致しておら
ず、例えば図５９に示すように、ＶＣ３の先頭バイト
（Ｊ１バイト）が位相ずれ相当分だけ０番地からシフト
した番地に位置するようにＶＣ３が順次収容されている
ことを示す。 ＴＵ２フレーム・フォーマット 図６０は上記のＴＵ２のフレーム・フォーマットを示す
図で、この図６０に示すように、ＴＵ２フレームは、４
行(ROW) ×１０８列(BYTE)の２次元のバイト配列で表現
され、先頭の４行×１列のうち、Ｖ１バイト，Ｖ２バイ
トがＶＣ２（図６１参照）の収容位置指示，周波数同期
のためのＴＵ（ＴＵ２）ポインタであり、Ｖ３バイトと
その後（紙面右方向）に続く１バイトが、それぞれ、周
波数（フレーム位相）調整用のネガティブスタッフバイ
トとポジティブスタッフバイトである。なお、Ｖ４バイ
トは、将来の利用ために国際的に予約されたバイトであ
るが、現在は使用されていない。
【００１７】そして、この図６０に示すように、ＶＣ２
の先頭バイトの番地を示すオフセットポインタ値は、Ｖ
２バイトの後が０番地で始まりＶ２バイトの前が４２７
番地で終わると規定されているので、ＴＵ２ポインタ値
が“０”なら、この場合も、ＴＵ２とＶＣ２とのフレー
ム位相が一致しており、ＶＣ２がＶ２バイトの直後（０
番地）から順次収容されていることを示す。
【００１８】一方、ＴＵ２ポインタ値が“０”以外の値
なら、ＴＵ２とＶＣ２とのフレーム位相が一致しておら
ず、例えば図６１に示すように、ＶＣ２の先頭バイト
（Ｖ５バイト）が位相ずれ相当分だけ０番地からシフト
した番地に位置するようにＶＣ２が収容されていること
を示す。 ＴＵ１２フレーム・フォーマット 図６２は上記のＴＵ１２のフレーム・フォーマットを示
す図で、この図６２に示すように、ＴＵ１２フレーム
は、４行(ROW) ×３６列(BYTE)の２次元のバイト配列で
表現され、上述のＴＵ２フレーム・フォーマットと同様
に、先頭の４行×１列のうち、Ｖ１バイト，Ｖ２バイト
がＶＣ１２（図６３参照）の収容位置指示，周波数同期
のためのＴＵ（ＴＵ１２）ポインタであり、Ｖ３バイト
とその後（紙面右方向）に続く１バイトが、それぞれ、
周波数（フレーム位相）調整用のネガティブスタッフバ
イトとポジティブスタッフバイトである。なお、このＴ
Ｕ１２におけるＶ４バイトも、将来の利用ために国際的
に予約されたバイトである。
【００１９】そして、この図６２に示すように、ＶＣ１
２の先頭バイトの番地を示すオフセットポインタ値は、
Ｖ２バイトの後が０番地で始まりＶ２バイトの前が１３
９番地で終わると規定されているので、ＴＵ１２ポイン
タ値が“０”なら、この場合も、ＴＵ１２とＶＣ１２と
のフレーム位相が一致しており、ＶＣ１２がＶ２バイト
の直後（０番地）から順次収容されていることを示す。
【００２０】一方、ＴＵ１２ポインタ値が“０”以外の
値なら、ＴＵ１２とＶＣ１２とのフレーム位相が一致し
ておらず、例えば図６３に示すように、ＶＣ１２の先頭
バイト（Ｖ５バイト）が位相ずれ相当分だけ０番地から
シフトした番地に位置するようにＶＣ１２が収容されて
いることを示す。 ＡＵ４／ＴＵ３／ＴＵ２／ＴＵ１２ポインタのフォー
マット ところで、上記の各ポインタ（ＡＵ４／ＴＵ３／ＴＵ２
／ＴＵ１２ポインタ）のポインタバイトは、図６４に示
すように、それぞれ全て同じフォーマットを有してお
り、４ビットのＮＤＦ(New Data Flag) ビット（Ｎ），
２ビットのＳＳビット，１０ビットポインタ値，ネガテ
ィブスタッフバイトからなっている。
【００２１】ここで、上記のＮＤＦ(New Data Flag) ビ
ット（Ｎ），２ビットのＳＳビット，１０ビットポイン
タ値の機能について説明する。 （１）ＮＤＦビット：以下の２つの状態を示す。 ・ＮＤＦイネーブル（“１００１”） このビット信号は、動作ポインタ値（アクティブポイン
タ値）をすぐに新しいポインタ値に変更するのに使用さ
れる。なお、ＮＤＦイネーブルは、ＮＤＦビット“１０
０１”のうち３ビット以上一致したときに検出される。
ただし、後述するＳＳビットが適正値でない場合はＮＤ
Ｆイネーブルは検出せず、無効ポインタ（インバリッド
ポインタ）とする。
【００２２】・ＮＤＦディゼーブル（“０１１０”） このビット信号は、通常のポインタ値（ノーマルポイン
タ値）を転送する場合に使用され、後述するようなイン
クリメント／デクリメント（Ｉ／Ｄ）表示も含む。ただ
し、ＳＳビットが該当値でない場合は無効ポインタ（イ
ンバリッドポインタ）とする。
【００２３】また、上記以外のＮＤＦビットの状態（Ｎ
ＤＦイネーブルでもＮＤＦディゼーブルでもない状態）
も、無効ポインタ（インバリッドポインタ）とする。 （２）ＳＳビット：このビット信号は、次表１に示すよ
うに、ＡＵ／ＴＵ内のＶＣのサイズを示す。
【００２４】
【表１】
【００２５】（３）１０ビットポインタ値：この信号
は、ＡＵ／ＴＵ内のＶＣの先頭位置（オフセットポイン
タ値）をバイナリコードで示す。この値は各５ビットの
インクリメント（Ｉ）ビットとデクリメント（Ｄ）ビッ
トにより構成され、次表２に示すように、各信号サイズ
によりポインタ値の有効範囲が決まっている。
【００２６】
【表２】
【００２７】なお、インクリメント表示は、動作ポイン
タ値とＩビットの反転が３ビット以上で、且つ、Ｄビッ
トの反転が２ビット以下のとき有効とし、有効時はポジ
ティブスタッフバイト領域（Ｈ３／Ｖ３バイト直後）の
データは読み込まれない。一方、デクリメント表示は、
動作ポインタ値とＤビットの反転が３ビット以上で、且
つ、Ｉビットの反転が２ビット以下のとき有効とし、有
効時はネガティブ・スタッフ・バイト領域（Ｈ３／Ｖ３
バイト）のデータが読み込まれる。
【００２８】また、Ｈ１，Ｈ２バイトまたはＶ１，Ｖ２
バイトが全て“１”の時は、ＰＡＩＳ(Path Alarm Indi
cation Signal)表示となる。次に、図６５はポインタの
状態遷移を説明するための図で、この図６５に示すよう
に、ポインタは、異常状態（ＬＯＰ），アラーム検出状
態（ＰＡＩＳ）の３つの状態を遷移する。なお、この図
６５において、“ＮＤＦ”はＮＤＦイネーブル検出、
“ＮＯＲｘ３”はノーマルポインタ値３フレーム連続一
致検出、“ＩＮＣ／ＤＥＣ”はインクリメント／デクリ
メント表示検出、“ＩＮＶｘＮ”はＮフレーム連続イン
バリッド（無効）ポインタ検出、“ＮＤＦｘＮ”はＮフ
レーム連続ＮＤＦイネーブル検出、“ＡＩＳｘ３”は３
フレーム連続ＰＡＩＳ表示検出をそれぞれ表す。
【００２９】つまり、この図６５に示すように、ポイン
タの状態は、通常状態（ＮＯＲＭ）において、ノーマル
ポインタを３回（フレーム）連続して検出した場合、ま
たはＩＮＣ／ＤＥＣ表示を検出した場合、もしくはＮＤ
Ｆイネーブル信号を１回検出した場合には、いずれも通
常状態が維持されるが、インバリッドポインタ（ＩＮ
Ｖ）又はＮＤＦイネーブル信号を所定回数連続して検出
した場合はＬＯＰ状態となり、ＡＩＳを３回連続して受
信した場合はアラーム検出（ＰＡＩＳ）状態となる。
【００３０】また、ＬＯＰ状態のときにＡＩＳを３回連
続して検出した場合もポインタの状態はアラーム状態に
遷移し、アラーム状態のときにインバリッドポインタを
所定回数連続して検出した場合はＬＯＰ状態に遷移す
る。なお、ＬＯＰ状態から通常状態に状態遷移するには
ノーマルポインタを３回連続して検出すればよく、アラ
ーム状態から通常状態に状態遷移するには同じくノーマ
ルポインタを３回連続して検出するか、ＮＤＦイネーブ
ル信号を１回検出すればよい。
【００３１】（Ｂ）ＳＤＨ伝送網の説明 図６６はＳＤＨ伝送網の一例を示すブロック図で、この
図６６において、３０１は加入者端末、３０２は回線終
端装置（ＮＴ）、３０３，３０６はそれぞれ伝送端局装
置（ＬＴ）、３０４は交換装置（ＳＷ）、３０５は多重
化装置（ＭＵＸ）、３０７は中継伝送路である。
【００３２】そして、この図６６に示すＳＤＨ網では、
複数の加入者端末３０１からのデータは、多重化装置３
０５でＳＴＭ−ｎフレーム（ただし、ｎ＝１，４，１
６，６４）に組み上げられ、伝送端局装置３０６でオー
バヘッド（ＳＯＨ，ＰＯＨ）の終端／付け替え処理，Ａ
Ｕ／ＴＵポインタの終端／付け替え等の処理を施され
て、対向する加入者端末３０１側へ中継伝送路３０７を
通じて伝送されるようになっている。
【００３３】このため、一般に、上記の伝送路端局装置
３０６は、ポインタ処理部分に着目すると、例えば図６
７に示すように、ポインタ処理装置２４３として、ＡＵ
４ポインタ処理部２４４′，ＴＵポインタ処理部２４
５′をそなえて構成されるが、受信多重データとしてＳ
ＴＭ−１フレームを考えると、図５５により前述したよ
うに、ＳＴＭ−１フレームには、ＴＵ３なら最大で３チ
ャンネル、ＴＵ２なら最大で２１チャンネル、ＴＵ１２
なら最大で６３チャンネル分多重されているので、通
常、ＴＵポインタ処理部２４５′には、ポインタ検出部
２４６，ＴＵポインタ付け替え用のエラスティック（Ｅ
Ｓ）メモリ２４７及びポインタ処理（挿入）部２４８
が、それぞれ少なくともＳＴＭ−１フレームに収容され
ているＴＵレベルのフレーム（チャンネル）数分（最大
で６３チャンネル分）設けられる。
【００３４】なお、ＡＵ４ポインタ処理部２４４′にお
いて、２４４はＡＵ４ポインタ検出部、２４５はシリア
ル／パラレル（Ｓ／Ｐ）変換部である。また、２４９は
パラレル／シリアル（Ｐ／Ｓ）変換部である。ここで、
ＡＵポインタ検出部２４４は、受信多重データ（ＳＴＭ
−１のＳＯＨを終端した後のＡＵ４フレーム）のＡＵ４
ポインタを検出（抽出）してＡＵ４ポインタの終端処理
を行なうものであり、Ｓ／Ｐ変換部２４５は、ＡＵ４ポ
インタ終端後のＶＣ４信号をＴＵレベル（ＴＵ３／ＴＵ
２／ＴＵ１２）のフレーム（チャンネル）に分離するも
のである。
【００３５】また、ＴＵポインタ処理部２４５′におい
て、各ポインタ検出部２４６は、それぞれ、受信ＴＵポ
インタの解析・状態検出を行なうものであり、各ＥＳメ
モリ２４７は、それぞれ、伝送路側のクロックから装置
側のクロックへクロック乗り換えを行なうものであり、
各ポインタ処理部２４８は、ＥＳメモリ２４７から読み
出したデータに対してポインタを計算し挿入する等の処
理を行なうものである。Ｐ／Ｓ変換部２４９は、分離さ
れた各チャンネルのデータを多重するものである。
【００３６】このような構成により、上述のポインタ処
理装置２４３では、ＳＴＭ−１フレーム（ＶＣ４フレー
ム）内に多重されているＴＵレベルのフレームに対する
処理（ＴＵポインタ処理）を各チャンネル毎に行なう。
すなわち、まず、ＳＴＭ−１フレーム内に多重されてい
るＴＵレベルのデータをＳ／Ｐ変換部２４５でＳ／Ｐ変
換することにより各チャンネル毎のデータに分離し、分
離後の各データからＴＵポインタを対応するポインタ検
出部２４６で検出（抽出）する。
【００３７】そして、抽出後の各チャンネル毎のデータ
（ＴＵポインタ）は、それぞれ、伝送路側のクロックに
従って対応するＥＳメモリ２４７に一旦書き込まれたの
ち、装置側のクロックに従って読み出されることによっ
て、クロック乗り換えが行なわれる。その後、各データ
は、対応するポインタ処理部２４８において装置側のク
ロックに従ってポインタ処理が行なわれ、Ｐ／Ｓ変換部
２４９においてＰ／Ｓ変換されることによって多重され
送信多重データとして出力される。
【００３８】なお、各ポインタ処理部２４８でのポイン
タ処理とは、例えば、受信ポインタの解析，アラーム検
出，動作ポインタ（アクティブポインタ）の更新，ポイ
ンタの付け替え（送信）などの処理である。
【００３９】
【発明が解決しようとする課題】しかしながら、このよ
うなポインタ処理装置２４３では、ＳＴＭ−１フレーム
（多重データ）に対するポインタ処理を各チャンネル毎
（ＳＴＭ−１フレームに収容されている異なる信号サイ
ズ毎）にパラレルで行なうために、例えば上記のポイン
タ検出部２４６，ＥＳメモリ２４７及びポインタ処理部
２４８等をそれぞれ最大で６３チャンネル分もそなえて
おり、装置全体の回路規模，消費電力，配線数等が大幅
に増大してしまっているという課題がある。
【００４０】また、上述のポインタ処理装置２４３で
は、ＴＵポインタ付け替え用のＥＳメモリ２４７で伝送
路側のクロックから装置側のクロックへクロック乗換を
行なうため、ＥＳメモリ２４７の段数において、伝送路
側のクロックと装置側のクロックのジッタ及びワンダの
影響を吸収できる分のメモリ段数もさらに必要になって
しまい、やはり装置全体の回路規模，消費電力，配線数
等が大幅に増大してしまうという課題もある。
【００４１】さらに、上述のポインタ処理装置２４３で
は、ＡＵ４ポインタに対する処理（具体的には、ポイン
タ付け替え処理）とＴＵポインタに対する処理とがそれ
ぞれ別々のハードにより行なわれるようになっているの
で、ＶＣ４レベルの信号とＶＣ３／ＶＣ２／ＶＣ１２レ
ベルの信号とをクロスコネクトする際には、例えば図６
８に示すように、ＶＣ４レベルの信号単位でのクロスコ
ネクト（ＴＳＩ：TimeSlot Interchange)を行なうクロ
スコネクト部２２４と、ＶＣ３／ＶＣ２／ＶＣ１２レベ
ルの信号単位でのクロスコネクトを行なうクロスコネク
ト部２２５との別々のハードを設ける必要があり、さら
に伝送端局装置３０６の規模が増大してしまうという課
題もある。
【００４２】本発明は、このような課題に鑑み創案され
たもので、ＳＴＭ−１フレームに対する（ＴＵ）ポイン
タ処理を、シリアルで行なうことによって、回路規模，
消費電力，配線数等を大幅に削減できるようにした、ポ
インタ処理装置を提供することを目的とする。また、本
発明は、伝送路側のクロックと装置側のクロックとの間
のクロック乗り換えのために必要なメモリを最小限にし
て、回路規模，消費電力，配線数等を大幅に削減できる
ようにするとともに、異なる信号サイズのフレームをク
ロスコネクトする際に、共通のクロスコネクト装置を使
用できるようにした、ポインタ処理装置を提供すること
も目的とする。
【００４３】
【課題を解決するための手段】図１は第１発明の原理ブ
ロック図で、この図１に示すＳＤＨ伝送方式におけるポ
インタ処理装置は、入力された多重データをシリアルで
ポインタ処理すべく、アドレス生成部１，ポインタ抽出
部２，ポインタ処理部３，ＲＡＭ（ランダムアクセスメ
モリ）４及びＲＡＭ制御部５をそなえて構成されてい
る。
【００４４】ここで、アドレス生成部１は、入力された
多重データの各チャンネルにアドレスを割り付けるため
のものであり、ポインタ抽出部２は、少なくともＨ１バ
イト又はＶ１バイト（Ｈ１／Ｖ１バイト），Ｈ２バイト
又はＶ２バイト（Ｈ２／Ｖ２バイト）を含むポインタバ
イトの抽出を行なうものであり、ポインタ処理部３は、
所要のポインタ処理を施すものである。
【００４５】また、ＲＡＭ４は、上記のポインタ抽出部
２，ポインタ処理部３にて得られる多重データから抽出
された各チャンネルのポインタバイトが示す情報群，受
信したポインタバイトによりポインタアクションを起こ
すために必要な情報群及びポインタアクションを起こし
た結果の情報群を、各チャンネル毎にアドレス生成部１
で生成されたアドレスが示す領域に保持するものであ
り、ＲＡＭ制御部５は、ＲＡＭ４の書き込み／読み出し
の一連の動作を制御するものである。
【００４６】上述のごとく構成された第１発明のポイン
タ処理装置では、ポインタ抽出部２，ポインタ処理部３
にて多重データから得られる上記の各種情報群を、アド
レス生成部１からのアドレスに従って各チャンネル毎に
ＲＡＭ４に保持させるので、多重データを各チャンネル
毎に分離する（パラレルデータに変換する）ことなく、
シリアルで、入力多重データに対するポインタ処理を行
なうことができる（請求項１）。
【００４７】なお、上述のＲＡＭ４は、第１ＲＡＭと第
２ＲＡＭとに分割して構成してもよく、この場合、第１
ＲＡＭは、上記の受信したポインタバイトのうちのＨ１
／Ｖ１バイトが示す情報群を保持するように構成される
とともに、第２ＲＡＭは、上記の受信したポインタバイ
トのうちのＨ２／Ｖ２バイトが示す情報群，上記のポイ
ンタアクションを起こすために必要な情報群及びポイン
タアクションを起こした結果の情報群を保持するように
構成される。
【００４８】これにより、本ポインタ処理装置では、第
１ＲＡＭに対しては、Ｈ１／Ｖ１バイトのタイミングに
従って上記の情報群の書き込みを行なうとともに、Ｈ２
／Ｖ２バイトのタイミングに従ってその情報群の読み出
しを行ない、第２ＲＡＭに対しては、Ｈ２／Ｖ２バイト
のタイミングに従って上記の各種情報群の書き込みと読
み出しとを行なうことができるので、上記第２ＲＡＭへ
のアクセスタイミング（Ｈ１／Ｖ１タイミング）が削減
される（請求項２）。
【００４９】次に、具体的に、上述のポインタ処理部３
は、受信したＨ１／Ｖ１バイトのビット数を圧縮して、
このビット数を圧縮した情報をＲＡＭ４に保持させる第
１ポインタ翻訳部をそなえて構成される。これにより、
ＲＡＭ４で保持すべき情報群のビット数が削減され、Ｒ
ＡＭ４に必要なビット数が削減される（請求項３）。ま
た、このポインタ処理部３は、上記の第１ポインタ翻訳
部に加えて、多重データからＨ２／Ｖ２バイトを抽出す
るタイミングで、多重データ，第１ポインタ翻訳部で生
成したビット数圧縮情報並びに上記の受信ポインタバイ
トのＨ２／Ｖ２バイトが示す情報群，ポインタアクショ
ンを起こすために必要な情報群及びポインタアクション
を起こした結果の情報群に基づいて、ポインタ処理制御
信号及びポインタ処理結果を生成して、これらの情報群
をＲＡＭ４に保持させる第２ポインタ翻訳部をそなえて
構成してもよい。これにより、各チャンネルのポインタ
処理に必要な各種のポインタ処理制御信号の生成やポイ
ンタ処理を、１つのポインタ処理部３で共通に行なうこ
とができる（請求項４）。
【００５０】また、図１に示すポインタ処理装置は、多
重データから各チャンネルのポインタ値を示す情報信号
を抽出し、その情報信号のＭＳＢ（最上位ビット）を除
く下位ビットをＲＡＭ４に保持させるように構成すると
ともに、多重データの各チャンネルの信号サイズがＴＵ
３のときの情報信号のＭＳＢ１ビットを保持しうるラッ
チ回路をそなえるように構成してもよい。なお、この場
合は、上記のラッチ回路の書き込み及び読み出しの制御
信号として、上記ＴＵ３のチャンネルに割り当てたアド
レス値をデコードした信号が使用される。
【００５１】これにより、本ポインタ処理装置では、Ｍ
ＳＢを除く下位ビットのみがＲＡＭ４に保持されるの
で、ＲＡＭ４に必要なビット数がさらに削減される。た
だし、このとき、信号サイズがＴＵ３の場合、ＭＳＢは
ＴＵ３以外のときの値とは異なる値になっている可能性
があるが、そのときのＭＳＢ１ビットはラッチ回路に保
持されるので、常にポインタ処理に必要な情報は確保さ
れる（請求項５）。
【００５２】さらに、上述のポインタ処理部３は、受信
ポインタ値と前フレームの受信ポインタ値との一致を検
出して、この一致検出結果を１ビット情報でＲＡＭ４に
保持させる一致検出部と、無効な情報を示すポインタバ
イトを受信したときはＲＡＭ４に保持されているポイン
タ値をポインタ値範囲外のある値に変換したのちにこの
変換情報をＲＡＭ４に保持させるポインタ値範囲外変換
部と、ＲＡＭ４に格納されている一致検出結果を示す信
号と前ポインタ値と受信ポインタバイトの値との一致検
出結果の論理積によってノーマルポインタ値３連続一致
受信を検出するノーマルポインタ値３連続一致受信検出
部とをそなえて構成してもよい。
【００５３】これにより、ポインタ処理部３は、ＲＡＭ
４に格納されている一致検出結果を示す信号（１ビット
情報）と前ポインタ値と受信ポインタバイトの値との一
致検出結果の論理積によってノーマルポインタ値３連続
一致受信を検出するので、ＲＡＭ４に１ビット情報の一
致検出結果を保持させるだけで、ノーマルポインタ値を
何回連続して受信したかをカウントするための専用の回
路やカウント結果を保持するための専用の回路などを複
数チャンネル分そなえずに、各チャンネルに対する通常
のノーマルポインタ値３連続一致受信検出をシリアルで
行なうことができる（請求項６）。
【００５４】また、上述のポインタ処理部３は、ＬＯＰ
(Loss Of Pointer) 状態を検出するＬＯＰ検出部をそな
え、このＬＯＰ検出部が、ＮＤＦイネーブル受信と無効
ポインタ受信と前フレームのＮＤＦイネーブル受信の情
報と前フレームのカウント値とに基づいて、所要の真理
値表に従い、ＮＤＦイネーブル連続受信回数または無効
ポインタの連続受信回数をカウントするカウント制御部
をそなえるように構成してもよい。
【００５５】これにより、ポインタ処理部３では、ＮＤ
Ｆイネーブル連続受信回数または無効ポインタの連続受
信回数のいずれかをカウントすれば、ＬＯＰ状態を検出
することができるので、ＮＤＦイネーブル連続受信回数
をカウントする専用の回路，無効ポインタの連続受信回
数をカウントする専用の回路をそれぞれ複数チャンネル
分そなえずに、各チャンネルに対するＬＯＰ状態をシリ
アルで検出することができる（請求項７）。
【００５６】さらに、上述のポインタ処理部３は、上記
のＬＯＰ検出部に加えて、ＩＮＣ／ＤＥＣ（インクリメ
ント／デクリメント）受信結果を認識するＩＮＣ／ＤＥ
Ｃ受信結果認識部をそなえ、このＩＮＣ／ＤＥＣ受信結
果認識部が、受信ポインタバイトからＩＮＣとＤＥＣを
検出するＩＮＣ／ＤＥＣ検出部と、ＮＤＦイネーブル及
びＩＮＣ／ＤＥＣ受信後のｎフレーム（ｎは自然数）間
はＩＮＣ／ＤＥＣ受信によるスタッフ制御を抑制して、
ＩＮＣ／ＤＥＣ連続受信によるメモリスリップを防止す
べく、ｎ進カウント部を有するスタッフ制御抑制部とを
そなえ、ｎ進カウント部のカウント結果とＩＮＣ及びＤ
ＥＣのうちのどちらか１つの受信結果をＩＮＣ／ＤＥＣ
受信結果認識用ＲＡＭに保持し、このＲＡＭに保持した
ＩＮＣ／ＤＥＣの受信結果とｎ進カウント値と上記のＬ
ＯＰ検出部で得られるＮＤＦイネーブル受信結果とを用
いて、ＩＮＣ／ＤＥＣ受信結果を認識するように構成し
てもよい。
【００５７】これにより、上述のポインタ処理部３で
は、ＩＮＣ及びＤＥＣのうちのどちらか１つの受信結果
をＩＮＣ／ＤＥＣ受信結果認識用ＲＡＭに保持するだけ
で、ＩＮＣ／ＤＥＣ受信結果を認識することができるの
で、ＩＮＣ受信結果，ＤＥＣ受信結果の両方をＲＡＭに
保持する必要はなく、ＲＡＭに必要なビット数を削減す
ることができる（請求項８）。
【００５８】また、上述のポインタ処理部３は、アラー
ム状態遷移保護部をそなえ、このアラーム状態遷移保護
部が、アラーム状態遷移を行なうためのｍ段（ｍは自然
数）の保護回路として、カウント機能を有するカウント
制御部と、このカウント制御部でのカウント値を記憶す
るアラーム状態遷移保護用ＲＡＭとをそなえ、アラーム
状態遷移対象信号を受信すればカウント制御部のカウン
トアップを行ない、アラーム状態遷移対象信号を未受信
ならばカウント制御部のカウントリセットを行ない、カ
ウント制御部のカウント値が最大値になった時点で、ア
ラーム状態に遷移し、アラーム解除条件を受信するまで
はカウント制御部のカウント値を最大値のままＲＡＭ４
で保持させ、ＲＡＭ４から上記のカウント値を読み出し
たときにそのカウント値が最大値に達しているか否かで
該当チャンネルがアラーム状態であるか否かを認識する
ように構成してもよい。
【００５９】これにより、上述のポインタ処理部３で
は、カウント制御部によって、アラーム状態遷移対象信
号を受信した回数に応じたカウント値のみをＲＡＭ４の
該当するチャンネルアドレスに保持させるので、ＲＡＭ
４に必要なビット数を最小限に抑えつつ、複数チャンネ
ルに対するアラーム状態の認識をシリアルで行なうこと
ができる（請求項９）。
【００６０】さらに、上述のポインタ処理部３は、受信
ポインタ値とは別に実際に今そのポインタ値でハードが
動作しているアクティブポインタ値を各チャンネル毎に
保持するアクティブポインタ値保持部をそなえ、このア
クティブポインタ値保持部が、上記のアクティブポイン
タ値のうちＭＳＢを除く下位ビットをアクティブポイン
タ値保持用ＲＡＭに保持させ、多重データの各チャンネ
ルの信号サイズがＴＵ３のときのＭＳＢの１ビットをラ
ッチするラッチ回路をそなえるとともに、このラッチ回
路の書き込み及び読み出しの制御信号として、ＴＵ３の
チャンネルに割り当てられたアドレス値をデコードした
信号が使用されるように構成してもよい。
【００６１】これにより、ポインタ処理部３では、アク
ティブポインタ値の全ビットをＲＡＭに保持することな
く、各チャンネルのポインタ処理に必要なアクティブポ
インタ値をシリアルで生成することができるので、この
場合も、ＲＡＭに必要なビット数が削減される（請求項
１０）。また、上述のポインタ処理部３は、上記のアク
ティブポインタ値保持部に加えて、ＳＰＥ（Synchronou
s Payload Envelope) の先頭バイトとしてのＪ１バイ
ト，Ｖ５バイトを認識するＳＰＥ先頭バイト認識部をそ
なえ、このＳＰＥ先頭バイト認識部が、ＳＰＥの先頭バ
イトを検索するためのオフセットカウンタ部を有し、上
記のアクティブポインタ値保持部からアクティブポイン
タ値を読み出し、ＳＰＥイネーブル信号とオフセットカ
ウンタ値とアクティブポインタ値との一致検出結果の論
理積により、ＳＰＥの先頭バイト位置を認識するように
構成してもよい。
【００６２】これにより、ポインタ処理部３では、アク
ティブポインタ値保持部からアクティブポインタ値をシ
リアルで読み出し、ＳＰＥイネーブル信号とオフセット
カウンタ値とアクティブポインタ値との一致検出結果の
論理積により、ＳＰＥの先頭バイト位置を認識するの
で、アクティブポインタ値保持用の回路，オフセットカ
ウンタ値カウント用の回路などを複数チャンネル分そな
えずに、各チャンネルのＳＰＥの先頭バイトをシリアル
で認識することができる（請求項１１）。
【００６３】さらに、図１に示すポインタ処理装置は、
多重データの各チャンネルがＴＵ３／ＴＵ２／ＴＵ１２
のいずれの信号サイズにマッピングされているかを設定
するマッピング設定レジスタ群をそなえるとともに、ア
ドレス生成部１によって各チャンネルに割り付けられた
アドレスを用い上記のマッピング設定レジスタ群から該
当チャンネルの信号サイズを選択する信号サイズ選択回
路をそなえ、上記のマッピング設定レジスタ群，信号サ
イズ選択回路により、多重データの各チャンネルの信号
サイズを認識し、その情報をポインタ抽出部２，ポイン
タ処理部３及びＲＡＭ制御部５へ渡すことによって、信
号サイズに応じて共通の回路でポインタ抽出・ポインタ
処理を行なうように構成してもよい。
【００６４】これにより、本ポインタ処理装置では、常
に、多重データの各チャンネルがＴＵ３／ＴＵ２／ＴＵ
１２のいずれの信号サイズにマッピングされているかを
認識することができるので、多重データに異なる信号サ
イズのチャンネルが混在する場合でも、異なる信号サイ
ズのチャンネル数分、ポインタ抽出部２，ポインタ処理
部３などをそなえずに、共通の回路でポインタ抽出・ポ
インタ処理を行なうことができる（請求項１２）。
【００６５】具体的に、上述のポインタ処理装置は、上
記のマッピング設定レジスタ群として、３個のＴＵ３／
ＴＵＧ３設定レジスタと、これらの各ＴＵ３／ＴＵＧ３
設定レジスタ毎に７つ、合計２１個のＴＵ２／ＴＵＧ２
設定レジスタとをそなえ、上記のＴＵ３／ＴＵＧ３設定
レジスタにより該当チャンネルがＴＵ３にマッピングさ
れているか否かを判定し、ＴＵ３にマッピングされてい
なければ、上記のＴＵ２／ＴＵＧ２設定レジスタによ
り、ＴＵ２にマッピング設定されているか、ＴＵ１２に
マッピングされているかを判定して、該当チャンネルの
信号サイズを認識する信号サイズ認識部が設けられる。
【００６６】これにより、本ポインタ処理装置では、例
えば、ＴＵ３用の設定レジスタを３チャンネル分，ＴＵ
２用の設定レジスタを２１チャンネル分，ＴＵ１２用の
設定レジスタを６３チャンネル分というように、全ての
信号サイズに対応できる分の設定レジスタをそなえず
に、計２４個の設定レジスタをそなえるだけで、全チャ
ンネルに対するポインタ処理を行なうことができる（請
求項１３）。
【００６７】また、図１に示すポインタ処理装置は、上
述のごとく信号サイズに応じて共通の回路でポインタ抽
出・ポインタ処理を行なうように構成されたものにおい
て、上記のオフセットカウンタを各信号サイズ毎に装備
し、各オフセットカウンタのカウント値をマッピング設
定レジスタ群からのマッピング設定情報により選択し
て、ＳＰＥの先頭バイト位置を認識するように構成して
もよい。
【００６８】これにより、本ポインタ処理装置では、Ｓ
ＰＥの先頭バイト位置の認識についても、多重データに
異なる信号サイズのチャンネルが混在していても、共通
の回路で全チャンネル分の処理を行なうことができる
（請求項１４）。さらに、上述のポインタ処理部３は、
ＥＳ（エラスティック）メモリ機能を有するポインタ付
け替え用ＲＡＭをそなえ、入力多重データからＳＰＥデ
ータとＳＰＥ先頭バイトを示す情報ビットとをこのＲＡ
Ｍに書き込み、書き込んだＲＡＭのデータを読み出し側
のタイミングで読み出し、読み出したＳＰＥ先頭バイト
を示す情報ビットの値により、ＳＰＥ先頭位置を認識す
るように構成してもよい。
【００６９】これにより、ポインタ処理部３では、共通
のポインタ付け替え用ＲＡＭを用いて、全チャンネル分
のＳＰＥの先頭位置認識処理をシリアルで行なって、ポ
インタ付け替え処理を行なうことができる（請求項１
５）。また、上述のポインタ処理装置は、上記のポイン
タ付け替え用ＲＡＭを制御するライト／リード段数用カ
ウンタをそなえ、さらにＴＵ３マッピング設定時とＴＵ
２マッピング設定時のカウント数を切り替えるべく、Ｔ
Ｕ３用カウント値及びＴＵ２用カウント値をそれぞれデ
コードするＴＵ３用デコード回路及びＴＵ２用デコード
回路をそなえ、信号サイズによって各デコード回路の出
力信号を選択して上記のカウンタのロード信号とするこ
とにより、ＴＵ３マッピング時及びＴＵ２マッピング時
の上記ＲＡＭのライト／リード段数用カウンタを共通の
カウンタとして構成してもよい。
【００７０】これにより、本ポインタ処理装置では、Ｔ
Ｕ３マッピング設定時とＴＵ２マッピング設定時のカウ
ント数を、各デコード回路の出力信号を選択して切り替
えることによって、多重データにＴＵ３／ＴＵ２という
異なる信号サイズのチャンネルが混在していても、共通
のカウンタでライト／リード段数のカウント処理を行な
うことができる（請求項１６）。
【００７１】さらに、上述のポインタ処理装置は、上記
のポインタ付け替え用ＲＡＭを制御するライト／リード
段数用カウンタをそなえ、さらにＴＵ３マッピング設定
時とＴＵ２マッピング設定時とＴＵ１２マッピング設定
時とのカウント数を切り替えるべく、ＴＵ３用カウント
値，ＴＵ２用カウント値及びＴＵ１２用カウント値をそ
れぞれデコートするＴＵ３用デコード回路，ＴＵ２用デ
コード回路及びＴＵ１２用デコード回路をそなえ、信号
サイズによって各デコード回路の出力信号を選択してカ
ウンタのロード信号とすることにより、ＴＵ３／ＴＵ２
／ＴＵ１２マッピング時の上記ＲＡＭのライト／リード
段数用カウンタを共通のカウンタとして構成してもよ
い。
【００７２】これにより、本ポインタ処理装置では、Ｔ
Ｕ３マッピング設定時とＴＵ２マッピング設定時とＴＵ
１２マッピング設定時とのカウント数を、各デコード回
路の出力信号を選択して切り替えることによって、多重
データにＴＵ３／ＴＵ２／ＴＵ１２という異なる信号サ
イズのチャンネルが混在していても、共通のカウンタで
ライト／リード段数のカウント処理を行なうことができ
る（請求項１７）。
【００７３】次に、図２は第２発明の原理ブロック図
で、この図２に示すＳＤＨ伝送方式におけるポインタ処
理装置は、ＡＵ４ポインタについての処理を施すＡＵ４
ポインタ処理部６と、このＡＵ４ポインタ処理部６での
処理後にＴＵポインタについての処理を施すＴＵポイン
タ処理部７とをそなえて構成され、さらに、ＡＵ４ポイ
ンタ処理部６が、ＡＵ４ポインタ検出部６ａ，クロック
乗換用ＥＳ（エラスティック）メモリ６ｂ，ＥＳライト
カウンタ６ｃ及びＥＳリードカウンタ６ｄを有して構成
されている。
【００７４】ここで、ＡＵ４ポインタ検出部６ａは、伝
送路側のクロックでＡＵ４ポインタ翻訳，ＶＣ４イネー
ブル信号の生成，ＶＣ４ＰＯＨ（パスオーバヘッド）の
Ｊ１バイト位置を示す信号の生成をそれぞれ行なうもの
であり、ＥＳメモリ６ｂは、ＡＵ４ポインタ検出部６ａ
によるＡＵ４ポインタ検出後の信号のクロックを伝送路
側のクロックから装置側のクロックへ乗り換えさせるた
めのものである。
【００７５】ＥＳライトカウンタ６ｃは、ＥＳメモリ６
ｂの書き込み制御を伝送路側のクロックで行なうもので
あり、ＥＳリードカウンタ６ｄは、ＥＳメモリ６ｂの読
み出し制御を装置側のクロックで行なうものである。上
述のごとく構成された第２発明のポインタ処理装置で
は、伝送路側のクロックでＥＳライトカウンタ６ｃを動
作させるとともに、装置側のクロックでＥＳリードカウ
ンタ６ｄを動作させ、ＥＳライトカウンタ６ｃ，ＥＳリ
ードカウンタ６ｄのカウンタ値の位相差の検出によりス
タッフ制御を行なうことで、ＡＵ４ポインタ処理部６側
で伝送路側のクロックから装置側のクロックへの乗り換
え処理を行なう。
【００７６】これにより、ＴＵポインタ処理部７では、
クロック乗り換え後の多重データに対してＴＵポインタ
処理を行なえばよいので、クロック乗り換え時のクロッ
ク変動などの影響を吸収するためのＥＳ段数を全チャン
ネル分そなえる必要がなくなる（請求項１８）。なお、
上述のＡＵ４ポインタ処理部６は、送信フレーム信号を
基にＡＵ４ポインタ計算及びＡＵ４ポインタ挿入を行な
うＡＵ４ポインタ計算・挿入部をそなえ、このＡＵ４ポ
インタ計算・挿入部でのＡＵ４ポインタ挿入後のデータ
をＴＵポインタ処理部７へ渡すようにしてもよい。これ
により、本ポインタ処理装置では、ＡＵ４ポインタ計算
・挿入部でのＡＵ４ポインタ挿入後のデータから、ＥＳ
メモリ６ｂでの処理状態（スタッフ制御など）を把握す
ることができる（請求項１９）。
【００７７】また、上述のポインタ処理装置は、上記の
ＡＵ４ポインタ計算・挿入部を有するＡＵ４ポインタ処
理部６でＡＵ４ポインタを付け替えた後の信号と、ＴＵ
ポインタ処理部でＴＵポインタを付け替えた後の信号と
をモード設定により選択して送信する選択回路をそなえ
てもよい。これにより、本ポインタ処理装置は、ＡＵ４
ポインタ付け替え後の信号とＴＵポインタ付け替え後の
信号とを選択的に出力することができるので、後段の装
置（例えばクロスコネクト装置等）では、１つの装置で
両方の信号に対応することができる（請求項２０）。
【００７８】さらに、上述のＴＵポインタ処理部７は、
図１に示すアドレス生成部１，ポインタ抽出部２，ポイ
ンタ処理部３，ＲＡＭ４及びＲＡＭ制御部５をそなえて
構成してもよい。これにより、この図２に示すＴＵポイ
ンタ処理部７でも、図１にて前述したように、多重デー
タを各チャンネル毎に分離する（パラレルデータに変換
する）ことなく、シリアルで、入力多重データに対する
ポインタ処理（ＴＵポインタ処理）を行なうことができ
る（請求項２１）。
【００７９】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。 （Ａ）ポインタ処理装置の全体構成説明 図３は本発明の一実施形態としてのポインタ処理装置が
適用される伝送端局装置の要部の構成を示すブロック図
であるが、この図３に示す伝送端局装置（ＬＴ）８は、
図６４における伝送端局装置３０６に相当するもので、
セクションオーバヘッド／ラインオーバヘッド（ＳＯＨ
／ＬＯＨ）終端処理部８Ａ，ポインタ処理装置８Ｂ，パ
スオーバヘッド（ＰＯＨ）終端処理部８Ｃ，クロスコネ
クト（ＸＣ）装置８Ｄ，ＰＯＨ挿入処理部８Ｅ，ＡＵ４
ポインタ挿入処理部８Ｆ及びＳＯＨ／ＬＯＨ挿入処理部
８Ｇをそなえて構成されている。
【００８０】ここで、ＳＯＨ／ＬＯＨ終端処理部８Ａ
は、受信多重データ（ＳＴＭ−ｎフレーム：ただし、ｎ
は多重度で、ｎ＝１，４，１６，６４のいずれかであ
る）のオーバヘッド部分（ＳＯＨ／ＬＯＨ）を検出し、
そのＳＴＭ−ｎフレームからオーバヘッド部分を取り除
く終端処理を行なうものであり、ポインタ処理装置８Ｂ
は、このＳＯＨ／ＬＯＨ終端処理部８Ａで終端処理され
た多重データ（ＡＵ４フレーム）に対して、ＡＵ４ポイ
ンタの終端／付け替えやＴＵポインタの付け替えなどの
ポインタ処理を行なうものである。
【００８１】このため、本ポインタ処理装置８Ｂは、こ
の図３に示すように、ＡＵ４ポインタ処理部８１Ｂ，Ｔ
Ｕポインタ処理部８２Ｂ及びセレクタ回路８３Ｂをそな
えて構成され、ＡＵ４ポインタ処理部８１Ｂにおいて、
ＡＵ４フレームからＡＵポインタを検出してＡＵ４フレ
ームからＡＵ４ポインタを取り除いてＶＣ４とする終端
処理や、一旦終端されたＡＵ４フレーム（つまり、ＶＣ
４）にＡＵ４ポインタを付加（挿入）するポインタ付け
替え処理などが行なわれ、ＴＵポインタ処理部８２Ｂに
おいて、ＶＣ４の収容位置を指示するＴＵポインタの付
け替えなどが行なわれるようになっている。
【００８２】なお、セレクタ回路８３Ｂは、ＡＵ４ポイ
ンタ処理部８１Ｂ，ＴＵポインタ処理部８２Ｂを通じて
入力されるＡＵ４ポインタ終端後（ＴＵポインタ付け替
え後）の多重データと、ＡＵ４ポインタ処理部８１Ｂか
ら入力されるＡＵポインタ付け替え後の多重データと
を、外部からのクロスコネクト設定信号に応じて選択的
に出力するものである。
【００８３】また、ＰＯＨ終端処理部８Ｃは、上述のポ
インタ処理装置８のＡＵ４ポインタ処理部８１Ｂからの
多重データのＰＯＨを終端もしくはモニタするためのも
のであり、クロスコネクト装置８Ｄは、ポインタ処理装
置８Ｂからの多重データ（ＶＣ４／ＶＣ３／ＶＣ２／Ｖ
Ｃ１２）を、ＶＣ４単位あるいはＶＣ３／ＶＣ２／ＶＣ
１２単位でクロスコネクト（ＴＳＩ：タイムスロットの
入れ替え）するものである。
【００８４】さらに、ＰＯＨ挿入処理部８Ｅは、クロス
コネクト装置８ＥからのＶＣ４フレームに対して、ＰＯ
Ｈが上記のＰＯＨ終端処理部８Ｃにて終端されていれば
ＰＯＨを挿入し、終端されていなければそのＶＣ４フレ
ームをそのまま出力（スルー）するものであり、ＡＵ４
ポインタ挿入処理部８Ｆは、ＶＣ４フレームに対して、
ＡＵ４ポインタがポインタ処理装置８のＡＵ４ポインタ
処理部８１Ｂにて終端されていればＡＵ４ポインタを挿
入し、終端されていなければそのＶＣ４フレームをその
まま出力するものである。
【００８５】ＳＯＨ／ＬＯＨ挿入処理部８Ｇは、ＡＵ４
ポインタの挿入されているＶＣ４フレーム（つまり、Ａ
Ｕ４）に対して、ＳＯＨ／ＬＯＨを挿入することによ
り、ＳＴＭ−ｎフレームを組み上げて送信多重データを
生成するものである。つまり、本実施形態のポインタ処
理装置８Ｂは、項目（Ｃ）にて後述するように、上記の
セレクタ回路８３Ｂによって、ＡＵ４ポインタ終端後の
多重データ（ＶＣ４）とＡＵ４ポインタ挿入済み（付け
替え後）の多重データ（ＡＵ４）とを外部の設定により
選択的に出力することができるようになっており、これ
により、ＶＣ４レベルの信号とそれ以下の信号とのクロ
スコネクトを、１つのクロスコネクト装置８Ｄで行なえ
るようになっているのである。
【００８６】例えば、ＶＣ４単位でクロスコネクトを行
なう場合は、ＡＵ４ポインタ処理部８１ＢでＡＵ４ポイ
ンタの付け替えが行なわれ、ＡＵ４ポインタ挿入済みの
多重データがセレクタ回路８３Ｂを経由してクロスコネ
クト装置８Ｄへ渡される。なお、このとき、ＶＣ４のＰ
ＯＨはＰＯＨ終端処理部８Ｃにおいて終端されずスルー
される（モニタ可能）。
【００８７】そして、クロスコネクト装置８Ｄによるク
ロスコネクト後の多重データは、ＡＵ４ポインタ，ＶＣ
４のＰＯＨがそれぞれ挿入済みであるので、ＰＯＨ挿入
処理部８Ｅ，ＡＵ４ポインタ挿入処理部８Ｆをスルーし
て、ＳＯＨ／ＬＯＨ挿入処理部にてＳＯＨ／ＬＯＨが挿
入されて、ＳＴＭ−ｎフレームに組み上げられる。一
方、ＶＣ３／ＶＣ２／ＶＣ１２単位でクロスコネクトを
行なう場合は、ＡＵ４ポインタ処理部８１Ｂ，ＰＯＨ終
端処理部８ＣにおいてそれぞれＡＵ４ポインタ，ＰＯＨ
の終端処理が行なわれ、ＴＵポインタ処理部８２Ｂにお
いてＴＵポインタの付け替えが行なわれたのち、ＡＵ４
ポインタ終端後の多重データ（ＶＣ３／ＶＣ２／ＶＣ１
２）がセレクタ回路８３Ｂを経由してクロスコネクト装
置８Ｄへ渡される。
【００８８】そして、この場合のクロスコネクト装置８
Ｄによるクロスコネクト後の多重データは、ＡＵ４ポイ
ンタ，ＶＣ４のＰＯＨがそれぞれ終端されているので、
ＰＯＨ挿入処理部８Ｅ，ＡＵ４ポインタ挿入処理部８Ｆ
にて、それぞれが挿入され、ＳＯＨ／ＬＯＨ挿入処理部
にてＳＯＨ／ＬＯＨが挿入されて、ＳＴＭ−ｎフレーム
に組み上げられる。
【００８９】以下、上述のポインタ処理装置８の詳細に
ついて説明するが、便宜上、ＴＵポインタ処理部８２
Ｂ，ＡＵ４ポインタ処理部８１Ｂの順に説明を行なう。
なお、以下では、受信多重データがＳＴＭ−１フレーム
の場合について述べるが、ＳＴＭ−ｎフレーム（ｎ＝
４，１６，６４）の場合も、ＳＴＭ−１フレームに分離
された後の処理は同様である。
【００９０】（Ｂ）ＴＵポインタ処理部の説明 図４はＴＵポインタ処理部８２Ｂの要部の構成を示すブ
ロック図で、この図４において、１０はアドレス生成
部、１１はポインタ抽出部、１２はポインタ処理部、１
３はＲＡＭ（ランダムアクセスメモリ）制御部、１４は
ＲＡＭである。ここで、アドレス生成部１０は、ＳＴＭ
−１フレームのＳＯＨに含まれるフレーム同期パターン
（Ａ１，Ａ２バイト）検出に基づいて生成されるフレー
ム信号に基づいて、ＳＴＭ−１フレーム内に多重された
ＴＵレベルの各チャンネル（多重データ）に割り付ける
アドレス（チャンネルアドレス）を生成するものであ
り、ポインタ抽出部１１は、多重データから各チャンネ
ルのポインタバイト（少なくともＨ１／Ｖ１バイト，Ｈ
２／Ｖ２バイトを含む）の抽出をシリアルで行なうもの
であり、ポインタ処理部１２は、ポインタ抽出部１１か
らの多重データから各チャンネルのポインタの解析，状
態検出，ポインタの付け替え等をシリアルで行なうもの
である。
【００９１】なお、このポインタ処理部１２は、後述す
るように、次のような機能部分を有している。 （１）受信ポインタ値保持機能 （２）ノーマルポインタ３連続一致受信検出機能 （３）ＬＯＰ(Loss Of Pointer) 検出機能 （４）インクリメント／デクリメント（ＩＮＣ／ＤＥ
Ｃ）受信結果認識機能 （５）アラーム状態遷移検出機能 （６）アクティブポインタ値保持機能 （７）ＳＰＥ先頭バイト（Ｊ１／Ｖ５）バイト認識機能 また、ＲＡＭ制御部１３は、各チャンネルのポインタ処
理部１２の結果をシリアルにＲＡＭ１４へ書き込み／読
み出しを行なう一連の動作を制御するための制御信号を
生成するものであり、ＲＡＭ１４は、ポインタ処理部１
２の出力データを各チャンネル毎にアドレス生成部１０
からのチャンネルアドレスが示す領域に保持するもので
ある。
【００９２】なお、このＲＡＭ１４には、図１０により
後述するように以下に示すような情報群（多重データか
ら得られるポインタ処理に必要な情報群）が保持される
ようになっている。 ポインタ抽出部１１にて得られる多重データから抽
出された各チャンネルのポインタバイトが示す情報群
（例えば、受信ポインタ値の上位２ビット） 受信したポインタバイトによりポインタアクション
を起こすために必要な情報群（ＮＤＦイネーブル(EN)信
号など） ポインタアクションを起こした結果の情報群（イン
バリッドポインタ検出信号（INV(iNV)-V1)，ＡＩＳ（Ａ
ｉＳ）検出信号(AIS-V1)など） 上述のごとく構成された本実施形態のＴＵポインタ処理
部８２Ｂでは、ポインタ抽出部１１，ポインタ処理部１
２を通じて生成される上記の各情報群〜が、アドレ
ス生成部１０で生成されたＲＡＭアドレス（チャンネル
アドレス）の示すＲＡＭ２１の番地に、ＲＡＭ制御部１
３で生成されるライトイネーブル信号（受信ポインタバ
イトの検出タイミング）に従って書き込まれる。
【００９３】そして、ポインタ処理部１２では、ＲＡＭ
１４から前フレームの情報群〜を、ＲＡＭ制御部１
３で生成されるリードイネーブル信号に従って読み出
し、読み出した各チャンネルの情報群〜を用いてポ
インタ処理をシリアルに行なう。つまり、上述のＴＵポ
インタ処理部８２Ｂは、各チャンネルに割り付けたアド
レスの示す番地に、各チャンネルに共通のポインタ抽出
部１１及びポインタ処理部１２で生成した情報群〜
を、ＲＡＭ１４にシリアルで保持できるようになってい
るのである。この結果、ポインタ処理を行なうべきチャ
ンネル数（ＳＴＭ−１フレーム内のＴＵレベルの信号）
が多くなっても、多重データを各チャンネル毎に分離す
ることなく、全チャンネルに共通の回路（１つのポイン
タ処理部１２）で処理することができるようになる。
【００９４】従って、ポインタ処理のための回路を全チ
ャンネルに対応できるよう複数チャンネル分（最大で６
３チャンネル分）そなえる必要がなく、本ポインタ処理
装置８Ｂの装置規模，消費電力，各機能（回路）ブロッ
ク間の配線数などを大幅に削減することができる。とこ
ろで、上記のＲＡＭ１４は、例えば図５に示すように、
ＲＡＭ２１（第１ＲＡＭ：ＲＡＭＲ１）とＲＡＭ２２
（第２ＲＡＭ：ＲＡＭＲ２）とに分割して、ＲＡＭ１４
に保持させていた上記の各情報群〜を、それぞれ以
下に示すように、ＲＡＭ２１，ＲＡＭ２２に分割して保
持させるようにしてもよい。
【００９５】・ＲＡＭ２１（ＲＡＭＲ１） 受信ポインタバイトのうちのＨ１／Ｖ１バイトが示
す情報群 ・ＲＡＭ２２（ＲＡＭＲ２） 受信ポインタバイトのうちのＨ２／Ｖ２バイトが示
す情報群 上記のポインタアクションを起こすために必要な情
報群 上記のポインタアクションを起こした結果の情報群 ただし、この場合、Ｈ１／Ｖ１バイト，Ｈ２／Ｖ２バイ
トが示す情報群を得る必要があるので、ポインタ抽出部
１１には、多重データから各チャンネルのＨ１又はＶ１
バイトを抽出するＨ１／Ｖ１バイト抽出部２３と、多重
データから各チャンネルのＨ２又はＶ２バイトを抽出す
るＨ２／Ｖ２バイト抽出部２４とが設けられており、各
ＲＡＭ２１，２２に保持されたデータを用いてシリアル
でポインタ処理が行なわれるようになっている。
【００９６】これにより、上述のＴＵポインタ処理部８
２Ｂでは、Ｈ１／Ｖ１バイト抽出部２３において多重デ
ータから抽出された情報群（ポインタバイト）が、アド
レス生成部１０で生成したＲＡＭアドレス（チャンネル
アドレス）の示すＲＡＭ２１の番地に、ＲＡＭ制御部１
３で生成されるＨ１／Ｖ１バイトの検出タイミングで書
き込まれる。一方、多重データからＨ２／Ｖ２バイト抽
出部２４で抽出された情報群とポインタ処理部２５で生
成された情報群は、ＲＡＭ制御部１３で生成したＨ２／
Ｖ２バイトの検出タイミングでＲＡＭ２２に書き込まれ
る。
【００９７】そして、ポインタ処理部１２では、ＲＡＭ
２１，２２から各情報群を受信Ｈ２／Ｖ２バイトの検出
タイミングで読み出し、ＲＡＭ２２から読み出した各チ
ャンネルの受信Ｈ１／Ｖ１バイトの情報群と、ＲＡＭ２
２から読み出した各チャンネルの受信Ｈ２／Ｖ２バイト
の情報群及びＨ２／Ｖ２バイト抽出部２４で生成した信
号とを用いてポインタ処理を行なう。
【００９８】つまり、上述のＴＵポインタ処理部８２Ｂ
では、図４に示すＲＡＭ１４をＲＡＭ２１とＲＡＭ２２
とに分割することにより、ＲＡＭ２１に対しては、受信
Ｈ１／Ｖ１バイトのタイミングでデータの書き込みが行
なわれ、受信Ｈ２／Ｖ２バイトのタイミングでデータの
読み出しが行なわれる一方、ＲＡＭ２２に対しては、受
信Ｈ２／Ｖ２バイトのタイミングでデータの書き込みと
読み出しとが行なわれるのである。
【００９９】従って、ＲＡＭ２２へのアクセスタイミン
グが削減され、ＲＡＭ２１，２２（ＲＡＭ１４）自体の
消費電力を削減することができる。なお、以降の説明で
は、便宜上、ＲＡＭ１４をＲＡＭ２１とＲＡＭ２２とに
分割している場合と分割していない場合とがあるが、基
本的に、ＲＡＭ１４は分割してもよいし分割しなくても
よい。
【０１００】次に、図６は上述のアドレス生成部１０の
詳細構成を示すブロック図であるが、この図６に示すよ
うに、アドレス生成部１０は、ＴＵＧ３用アドレスカウ
ンタ１５，ＴＵＧ２用アドレスカウンタ１６，ＴＵ１２
用アドレスカウンタ１７，ＡＮＤゲート１８及び１入力
反転型のＡＮＤゲート１９をそなえて構成されている。
【０１０１】ここで、ＴＵＧ３用アドレスカウンタ（３
進カウンタ）１５は、ＳＴＭ−１フレーム（ＶＣ４フレ
ーム）に多重されているＴＵＧ３（最大で３つ分多重さ
れている）の番号（チャンネル数）をカウントするもの
であり、ＴＵＧ２用アドレスカウンタ（７進カウンタ）
１６は、ＴＵＧ３フレームに多重されているＴＵＧ２
（最大で７つ分多重されている）のチャンネル数をカウ
ントするものであり、ＴＵ１２用アドレスカウンタ（３
進カウンタ）１７は、ＴＵＧ２フレームに多重されてい
るＴＵ１２（最大で３つ分多重されている）のチャンネ
ル数をカウントするものである。なお、各アドレスカウ
ンタ１５〜１７は、いずれも、フレーム信号により初期
値をロードする。
【０１０２】そして、本実施形態では、この図６に示す
ように、アドレスカウンタ１５のキャリーアウト（Ｃ
Ｏ）をアドレスカウンタ１６のキャリーイン（ＣＩ）に
接続するとともに、アドレスカウンタ１６のキャリーア
ウトをアドレスカウンタ１７のキャリーインに接続する
ことにより、６３進カウンタが構成されており、これら
３つのアドレスカウンタ１５〜１７の出力がＲＡＭ１４
用のＲＡＭアドレス（チャンネルアドレス）として使用
されるようになっている。
【０１０３】また、ＡＮＤゲート（論理積演算素子）１
８は、後述するＴＵ１２設定信号によりＴＵ１２モード
に設定されていないとき（ＴＵ１２設定信号がＬレベル
のとき）は、アドレスカウンタ１７の出力を“０”に変
換するものであり、１入力反転型のＡＮＤゲート１９
は、後述するＴＵ３設定信号によりＴＵ３モードに設定
されたとき（ＴＵ３設定信号がＨレベルのとき）にの
み、アドレスカウンタの出力を“０”に変換するもので
ある。
【０１０４】これにより、このアドレス生成部１０で
は、ＴＵ１２モード設定信号，ＴＵ３モード設定信号に
応じて動作させるカウンタ１５〜１７の組み合わせ（カ
ウンタ１５のみ，カウンタ１５とカウンタ１６，カウン
タ１５〜１７全て）を切り替えて、ＲＡＭ１４用のアド
レスを例えば図７に示すような組み合わせで生成するこ
とによって、ＴＵ３／ＴＵ２／ＴＵ１２用のチャンネル
アドレスをＲＡＭ１４上で共用させる。
【０１０５】従って、ＳＴＭ−１フレーム内に異なる信
号サイズのフレーム（ＶＣ４／ＶＣ３／ＶＣ２／ＶＣ１
２）がどの組み合わせで混在していても、１つのアドレ
ス生成部１０で柔軟に対応することができる。なお、図
７においては、アドレス００〜０２HEX がＴＵ３／ＴＵ
２／ＴＵ１２共用アドレスであり、アドレス０３〜１４
HEX がＴＵ２／ＴＵ１２共用アドレスである。
【０１０６】ところで、上述のアドレス生成部１０は、
例えば図８に示すように、図６に示す構成に加えて、ア
ドレス変換部２０をそなえるようにしてもよい。ここ
で、このアドレス変換部２０は、各カウンタ１５〜１７
からのアドレス出力について所望の加算処理を施して、
ＲＡＭ１４において空きアドレスを生じさせないような
アドレス変換信号を生成するものである。
【０１０７】このため、アドレス変換部２０は、例えば
ＳＴＭ−１レベルにおいてＴＵ１２が最大６３チャネル
多重されている場合を考えると、図９に示すように、ハ
ーフアダー２０−１，フルアダー２０−２〜２０−８，
ＥＸＯＲゲート（排他的論理和回路）２０−９を組み合
わせた回路として構成される。すなわち、このアドレス
変換部２０によるアドレス変換方式は、上記のように、
ＳＴＭ−１レベルにおいてＴＵ１２が最大６３チャネル
多重されている場合を例にとると、図７（カウンタ値と
アドレスの関係）に示すようになるが、この関係を満足
するように、ハーフアダー２０−１のＡ，Ｂ入力端に
は、それぞれアドレスカウンタ１７のビット「１」(T1C
N1) ，アドレスカウンタ１６のビット「２」(T2CN2) が
入力され、フルアダー２０−２のＡ，Ｂ，Ｃｉ入力端に
は、それぞれアドレスカウンタ１７のビット「０」(T1C
N0) ，アドレスカウンタ１６のビット「２」(T2CN2) ，
アドレスカウンタ１６のビット「１」(T2CN1) が入力さ
れるようになっている。
【０１０８】また、フルアダー２０−３のＡ，Ｂ，Ｃｉ
入力端には、それぞれアドレスカウンタ１７のビット
「１」(T1CN1) ，アドレスカウンタ１６のビット「１」
(T2CN1) ，アドレスカウンタ１６のビット「０」(T2CN
0) が入力され、フルアダー２０−４のＡ，Ｂ，Ｃｉ入
力端には、それぞれアドレスカウンタ１７のビット
「０」(T1CN0) ，アドレスカウンタ１６のビット「０」
(T2CN0) ，アドレスカウンタ１５のビット「０」(T3CN
0) が入力されるようになっている。
【０１０９】さらに、フルアダー２０−５のＡ，Ｂ，Ｃ
ｉ入力端には、それぞれアドレスカウンタ１７のビット
「０」(T1CN0) ，ハーフアダー２０−１の桁上げ出力，
フルアダー２０−６の桁上げ出力が入力され、フルアダ
ー２０−６のＡ，Ｂ，Ｃｉ入力端には、それぞれハーフ
アダー２０−１の和出力，フルアダー２０−２の桁上げ
出力，フルアダー２０−７の桁上げ出力が入力されるよ
うになっている。
【０１１０】また、フルアダー２０−７のＡ，Ｂ，Ｃｉ
入力端には、それぞれフルアダー２０−２の和出力，フ
ルアダー２０−３の桁上げ出力，フルアダー２０−８の
桁上げ出力が入力され、フルアダー２０−８のＡ，Ｂ，
Ｃｉ入力端には、それぞれフルアダー２０−３の和出
力，アドレスカウンタ１５のビット「１」(T3CN1) ，フ
ルアダー２０−４の桁上げ出力が入力されるようになっ
ている。
【０１１１】ＥＸＯＲゲート２０−９には、それぞれア
ドレスカウンタ１５のビット「１」(T1CN1) ，フルアダ
ー２０−５の和出力が入力され、ＥＸＯＲゲート２０−
９の出力，フルアダー２０−５〜２０−８，２０−４の
和出力が、このアドレス変換部２０の出力となってい
る。すなわち、図７，図９に示すように、アドレス番号
「０」〜「２」は、そのまま０〜２アドレス出力となる
ため、アドレスカウンタ１５のビット（ｂｉｔ）「０」
とビット「１」とをそれぞれアドレス変換部２０の０桁
目と１桁目に入力している。
【０１１２】また、アドレス番号「３」の時にはアドレ
スカウンタ１６が「１」を示しており、その時に「３」
出力がでるようににするために、アドレスカウンタ１６
のＬＳＢ（最下位ビット「０」）をアドレス変換部２０
の０桁目と１桁目に入力している。そしてこのように入
力されたデータは、前述の０桁目と１桁目どうしを加算
するようになっている。そうすることにより、アドレス
番号「０」〜「５」が得られる。
【０１１３】次に、アドレス番号「６」の時にアドレス
カウンタ１６が「２」を示しており、その時に「６」出
力が出るようにするために、アドレスカウンタ１６のビ
ット「１」をアドレス変換部２０の１桁目と２桁目に入
力している。このようにして入力されたデータはそれぞ
れの桁において加算を行なうようになっている。さら
に、アドレス番号「１２」の時にはアドレスカウンタ１
６が「４」を示しており、その時に「１２」出力が出る
ようにするために、アドレスカウンタ１６のＭＳＢ（最
上位ビット「２」）をアドレス変換部２０の２桁目と３
桁目に入力している。このようにして入力されたデータ
は、それぞれの桁において加算を行なうようになってい
る。
【０１１４】また、アドレス番号「２１」（１５HEX ）
の時、アドレスカウンタ１７が「１」を示しており、そ
の時に「２１」が出力されるように、アドレスカウンタ
１５のＬＳＢ（ビット「０」）をアドレス変換部２０の
４桁，２桁，０桁目にそれぞれ入力している。すなわ
ち、１５HEX を加算するようになっている。次に、アド
レス番号「４２」（２ＡHEX ）の時、アドレスカウンタ
１５が「２」を示しており、その時に「４２」が出力さ
れるように、アドレスカウンタ１５のＭＳＢ（最上位ビ
ット「１」）をアドレス変換部２０の５桁，３桁，１桁
目にそれぞれ入力している。すなわち、２ＡHEX を加算
するようになっている。
【０１１５】以上の操作により、この場合のアドレス生
成部１０では、すべての空アドレスが圧縮されたアドレ
ス出力が得られ（図１０のアドレス空間参照）、ＲＡＭ
１４へのアドレス線が７ビットから６ビットに変換され
る。従って、ＲＡＭ１４に生じていた空アドレスが削減
され、ＲＡＭ１４自体の規模を削減することができる。
【０１１６】次に、図１１はポインタ処理部１２に設け
られたポインタ翻訳部１２Ａの構成を示すブロック図
で、この図１１に示すポインタ翻訳部（第１ポインタ翻
訳部）１２Ａは、アラーム状態検出部２６，ＮＤＦ検出
部２７，ＳＳビット不一致検出部２８，ＮＤＦイネーブ
ル検出部２９，ポインタ値上位２ビット抽出部３０，Ｏ
Ｒゲート（論理和回路）３１，反転ゲート（インバー
タ）３２及びＡＮＤゲート（論理積回路）３２′をそな
えて構成されている。
【０１１７】ここで、アラーム状態検出部２６は、受信
した多重データ（Ｈ１／Ｖ１バイト）が全て“１”（Ａ
ＬＬ“１”）になっているか否かを検出するものであ
り、ＮＤＦ検出部２７は、受信したＨ１／Ｖ１バイトか
ら無効なＮＤＦビット（Ｎビット：図６４参照）の値を
検出するものであり、ＳＳビット不一致検出部２８は、
受信したＨ１／Ｖ１バイトのうちのＳＳビットとＳＳビ
ット受信期待値との不一致を検出するものである。
【０１１８】また、ＮＤＦイネーブル検出部２９は、受
信したＨ１／Ｖ１バイトからＮＤＦビットが“１００
１”のイネーブルとなっているか否かを検出するもので
あり、ポインタ値上位２ビット抽出部３０は、受信した
Ｈ１／Ｖ１バイトからポインタ値の上位２ビットを抽出
するものである。上述のごとく構成されたポインタ翻訳
部１２Ａでは、受信Ｈ１／Ｖ１バイト（８ビット）のＡ
ＬＬ“１”検出をアラーム状態検出部２６で行ない、そ
こで生成した信号を１ビットのアラーム状態検出信号
（ＡＩＳ−Ｖ１信号）として出力する。このとき、ＮＤ
Ｆ検出部２７では、受信Ｈ１／Ｖ１のＮＤＦビット（４
ビット）から、ノーマルＮＤＦ（"0110"），ＮＤＦイネ
ーブル（"1001"）のいずれでもないＮＤＦビットの受信
の検出を行なう。
【０１１９】また、ＳＳビット不一致検出部２８では、
信号サイズによりＳＳビットの値が決められていること
から、その値をＳＳビットの受信期待値とし、この受信
期待値に基づいて、受信Ｈ１／Ｖ１バイトのＳＳビット
の２ビットの不一致検出を行ない、ＮＤＦイネーブル検
出部２９では、受信Ｈ１／Ｖ１バイトのＮＤＦビット
（４ビット）から、ＮＤＦイネーブル（"1001"）の検出
を行ない、ポインタ値上位２ビット検出部３０では、受
信Ｈ１／Ｖ１バイトからポインタ値の上位２ビットを抽
出する。
【０１２０】そして、ＮＤＦ検出部２７で生成した信号
とＳＳビット不一致検出部２８で生成した信号との論理
和をＯＲゲート２９でとった信号が、１ビットのインバ
リッドポインタ検出信号〔ＩＮＶ−Ｖ１信号）として出
力され、ＳＳビット不一致検出部２８で生成した信号の
反転信号（インバータ３２の出力）とＮＤＦイネーブル
検出部２９で生成した信号との論理積をＡＮＤゲート３
２′でとった信号が、１ビットのＮＤＦイネーブル信号
（ＮＤＦ−ＥＮ信号）として出力される。
【０１２１】この結果、ＲＡＭ２１（又はＲＡＭ１４）
には、それぞれ１ビットのアラーム状態検出信号，イン
バリッドポインタ検出信号，ＮＤＦイネーブル信号と２
ビットのポインタ値との計５ビット分のデータ（情報）
が保持されることになる。なお、これらのデータの保持
はＲＡＭ制御部１３からのライトイネーブル信号（Ｈ１
／Ｖ１バイトの検出タイミング）に従って行なわれる。
【０１２２】つまり、本実施形態のポインタ翻訳部（第
１ポインタ翻訳部）１２Ａは、受信したＨ１／Ｖ１バイ
トのビット数（８ビット）を５ビットに圧縮して、この
ビット数を圧縮した情報をＲＡＭ２１（又はＲＡＭ１
４）に保持させるようになっているのである。これによ
り、ＲＡＭ２１（又はＲＡＭ１４）に必要なビット数が
８ビットから５ビットに削減される。従って、使用する
ＲＡＭ２１（又はＲＡＭ１４）自体をも小型化すること
ができる。
【０１２３】なお、図１２は上記のＲＡＭ２１（又はＲ
ＡＭ１４）に保持されるデータ内容例を示す図である
が、必ずしもこの図１２に示す並びでデータを保持する
必要はない。ところで、上述のごとくポインタ翻訳部１
２ＡによりＲＡＭ２１（ＲＡＭ１４でもよい）に保持さ
れたデータは、例えば図１３に示すように、ポインタ翻
訳部（第２ポインタ翻訳部）３３によってＨ２／Ｖ２バ
イトタイミングで読み出され、そのデータとＨ２／Ｖ２
バイトの値によりポインタ処理が行なわれるようになっ
ている。なお、ポインタ処理結果は前述のＲＡＭ２２
（ＲＡＭ１４でもよい）に保持される。
【０１２４】ここで、このポインタ翻訳部３３は、多重
データからＨ２／Ｖ２バイトを抽出するタイミングで、
多重データ，ポインタ翻訳部１２Ａで生成したビット数
圧縮情報並びに上記の受信ポインタバイトのＨ２／Ｖ２
バイトが示す情報群，ポインタアクションを起こすため
に必要な情報群及びポインタアクションを起こした結果
の情報群に基づいて、ポインタ処理制御信号及びポイン
タ処理結果を生成して、これらの情報群をＲＡＭ２２に
保持させるものである。
【０１２５】このため、ポインタ翻訳部３３は、例えば
図１４に示すように、受信ポインタ値範囲外検出部(OUT
OF RANGE)３５，インクリメント（ＩＮＣ）表示検出部
４０，デクリメント（ＤＥＣ）表示検出部４１，不一致
検出部４５，ＡＮＤゲート３４，３８，３９，４３，４
４，４７，ＯＲゲート４８，インバータ３７，ＮＯＲゲ
ート（否定論理和回路）３６，４２，４６及び１入力反
転型のＡＮＤゲート４９をそなえて構成されている。
【０１２６】ここで、受信ポインタ値範囲外検出部３５
は、受信ポインタ値がそれぞれ信号サイズ毎に決まって
いるポインタ値の有効範囲〔ＴＵ３で０〜７６４（図５
８参照），ＴＵ２で０〜４２７（図６０参照），ＴＵ１
２で０〜１３９（図６２参照）〕を超えているか否かを
検出するものであり、ＩＮＣ表示検出部４０は、受信ポ
インタ値とアクティブポインタ値を比較してＩビット
（図６４参照）が３ビット以上反転しており、且つ、Ｄ
ビットの反転が２ビット以下の状態（ＩＮＣ表示状態）
を検出するものである。なお、アクティブポインタ値と
は、受信ポインタ値とは別に実際に今そのポインタ値で
ハードが動作しているポインタ値のことである。
【０１２７】また、ＤＥＣ表示検出部４１は、受信ポイ
ンタ値とアクティブポインタ値とを比較してＤビットが
３ビット以上反転し、且つ、Ｉビットの反転が２ビット
以下の状態（ＤＥＣ表示状態）を検出するものであり、
不一致検出部４５は、受信ポインタ値とアクティブポイ
ンタ値との不一致検出を行なうものである。上述のごと
く構成されたポインタ翻訳部３３では、ＲＡＭ２１に保
持された各データ（図１２参照）に基づいて、以下に述
べるようなポインタ処理を行なうことによって、ポイン
タ処理制御信号，ポインタ処理結果（ＴＵ−ＰＡＩＳ
検出信号，ポインタ値範囲外検出信号，ノーマルポ
インタ検出信号，ＩＮＣ検出信号，ＤＥＣ検出信
号，ＮＤＦ検出信号，インバリッドポインタ検出信
号）をそれぞれ生成する。
【０１２８】具体的に、まず、ＴＵ−ＰＡＩＳ検出信
号は、ＡＮＤゲート３４において、ＲＡＭ２１より読み
出されたＡＩＳ−Ｖ１信号と、受信Ｈ２／Ｖ２バイトと
の論理積がとられることにより生成される。また、ポ
インタ値範囲外検出信号は、受信ポインタ値範囲外検出
部３５におて、ＲＡＭ２１よりＨ２／Ｖ２バイトタイミ
ングで読み出された受信ポインタ値２ビットと受信Ｈ２
／Ｖ２バイトとを合わせた１０ビットとに基づいて生成
される。例えば、上述のようにポインタ値の有効範囲
は、ＴＵ３で０〜７６４、ＴＵ２ＤＥ０〜４２７、ＴＵ
１２で０〜１３９であるので、これらの範囲外のポイン
タ値を受信したときにポインタ値範囲外検出信号がＨレ
ベルとなる。
【０１２９】さらに、ノーマルポインタ検出信号は、
ＲＡＭ２１より読み出されたＩＮＶ−Ｖ１信号とＮＤＦ
−ＥＮ信号とのＮＯＲ論理をＮＯＲゲート３６でとり、
このＮＯＲゲート３６の出力信号と上記のポインタ値範
囲外検出信号（受信ポインタ値範囲外検出部３５の出力
信号）をインバータ３７で反転した反転信号との論理積
をＡＮＤゲート３８でとることによって生成される。
【０１３０】また、ＩＮＣ検出信号，ＤＥＣ検出信
号は、それぞれ、ＩＮＣ表示部４０，ＤＥＣ表示部４１
で生成された信号と、ＮＯＲゲート３６の出力信号と、
ＮＯＲゲート４２（後述するノーマルポインタ値３連続
一致受信検出信号と３フレーム禁止信号とのＮＯＲ論
理）で生成される信号との論理積をＡＮＤゲート４３，
４４でとることによって生成され、ＮＤＦ検出信号
は、上記のポインタ値範囲外検出信号の反転信号（イン
バータ３７の出力）とＲＡＭ２１より読み出されたＮＤ
Ｆ−ＥＮ信号との論理積をＡＮＤゲート３９でとること
によって生成される。
【０１３１】なお、このとき、ＩＮＣ表示部４０，ＤＥ
Ｃ表示部４１では、受信ポインタ値とアクティブポイン
タ値との比較を行なっており、ＩＮＣ表示部ではＩビッ
トの反転が３ビット以上、且つ、Ｄビットの反転が２ビ
ット以下の検出を行ない、ＤＥＣ表示部ではＤビットの
反転が３ビット以上、且つ、Ｉビットの反転が２ビット
以下の検出を行なっている。
【０１３２】また、インバリッドポインタ検出信号
は、不一致検出部４５にて受信ポインタ値とアクティブ
ポインタ値との不一致検出を行ない、その検出結果と、
ＮＯＲ論理４６の出力〔ＮＤＦ検出信号，後述するノ
ーマルポインタ値３連続一致受信検出信号，ＩＮＣ検
出信号，ＤＥＣ検出信号とのＮＯＲ論理の結果〕との
論理積をＡＮＤゲート４７でとり、さらに、その論理積
結果と、ＩＮＶ−Ｖ１信号とポインタ値範囲外検出信
号との論理和をＯＲゲート４８でとったのち、その出力
とＴＵ−ＰＡＩＳ検出信号の反転信号との論理積をＡ
ＮＤゲート４９でとることにより生成される。
【０１３３】このように、本実施形態のポインタ処理装
置８Ｂ（ＴＵポインタ処理部８２Ｂ）によれば、各チャ
ンネルのポインタ処理に必要な各種のポインタ処理制御
信号，ポインタ処理結果の生成を、各チャンネルに共通
のポインタ処理部１２（ポインタ翻訳部３３）によって
行なうことができるので、例えば図４５に示すように、
受信ポインタ値のうちの１０ビットポインタ値の全てが
“１”となっているか否かを判定するための１０入力の
ＡＮＤゲート（論理積演算素子）１８７を、ＴＵレベル
に応じたチャンネル数（ＴＵ１２のときが最大で６３ｃ
ｈ）分そなえる必要がなく、さらに装置規模，消費電
力，各機能ブロック間の配線数などを大幅に削減するこ
とができる。
【０１３４】次に、図１５は本実施形態の受信ポインタ
値の保持機能部分に着目したＴＵポインタ処理部８２Ｂ
の構成を示すブロック図で、この図１５に示すように、
ＴＵポインタ処理部８２Ｂは、上記のＲＡＭ２２（又は
ＲＡＭ１４）のほかに、デコード回路５０，５４，フリ
ップフロップ（ＦＦ）回路５１〜５３及びセレクタ回路
５５をそなえて構成されている。
【０１３５】ここで、デコード回路５０は、アドレス生
成部１０からのＲＡＭ２２（又はＲＡＭ１４）用のライ
トアドレス（チャンネルアドレス）からＴＵ３のチャン
ネルに割り当てたアドレス値をデコードし、各ＦＦ回路
５１〜５３用のイネーブル信号を生成するものであり、
各ＦＦ回路（ラッチ回路）５１〜５３は、それぞれ、Ｔ
Ｕ３（ＳＴＭ−１フレーム内には最大３チャンネル分収
容されている）の１チャンネル分の受信ポインタ値のＭ
ＳＢを保持するものである。
【０１３６】また、デコード回路５４は、ＲＡＭ２２
（又はＲＡＭ１４）のリードアドレスからＴＵ３のチャ
ンネルに割り当てたアドレス値をデコードするものであ
り、セレクタ回路５５は、デコード回路５４からのデコ
ード信号を選択信号として、各ＦＦ回路５１〜５３の出
力を選択するものである。なお、各ＦＦ回路５１〜５３
の出力のいずれも選択されない場合は“０”が出力され
る。
【０１３７】上述のごとく構成されたＴＵポインタ処理
部８２Ｂでは、１０ビットの受信ポインタ値のうちＭＳ
Ｂを除く９ビット分のポインタ値のみが、ＲＡＭ２２
（又はＲＡＭ１４）に保持される。そして、信号サイズ
がＴＵ３のときはデコード回路５０によりＲＡＭアドレ
スからＴＵ３に割り当てたアドレス値をデコードし、そ
のデコード信号を各ＦＦ回路５１〜５３用のイネーブル
信号として出力する。
【０１３８】これにより、ＲＡＭ２２（又はＲＡＭ１
４）に保持されなかった残りの受信ポインタ値（ＭＳ
Ｂ）がそれぞれ対応するＦＦ回路５１〜５３に保持され
る。なお、ＲＡＭ２２（又はＲＡＭ１４）への書き込み
及び各ＦＦ回路５１〜５３への書き込みは、それぞれＨ
２／Ｖ２バイトの抽出タイミングに従って行なわれる。
また、受信ポインタ値を読み出すときも同様に、ＲＡＭ
アドレスからＴＵ３に割り付けたアドレス値をデコード
回路５４でデコードし、そのデコード信号をセレクト信
号としてＴＵ３のポインタ値のＭＳＢを保持したＦＦ回
路５１〜５３の出力信号をセレクタ回路５５で選択す
る。ＲＡＭアドレスがＴＵ３以外の値を示すときはＭＳ
Ｂを“０”として扱う。
【０１３９】つまり、上述のＴＵポインタ処理部８２Ｂ
は、ＴＵ２／ＴＵ１２のときのポインタ値範囲内のポイ
ンタ値を受信したときは必ずＭＳＢが“０”であること
に着目し、ＲＡＭ２２（又はＲＡＭ１４）に保持する受
信ポインタ値をＭＳＢを除く９ビットとし、それ以外の
とき（ＴＵ３のとき）はＭＳＢが必ずしも“０”とは限
らないので、そのときのＭＳＢをＦＦ回路５１〜５３で
保持するようにしているのである。
【０１４０】従って、ＲＡＭ（又はＲＡＭ１４）に必要
なビット数がさらに削減されＲＡＭ（又はＲＡＭ１４）
を小型化することが可能になる。また、信号サイズがＴ
Ｕ３の場合、上記のＭＳＢはＴＵ２／ＴＵ１２のときの
値とは異なる値になっているが、そのときのＭＳＢ１ビ
ットはＦＦ回路５１〜５３に保持されるので、常にポイ
ンタ処理に必要な情報は確保され、確実に処理を行なう
ことができる。
【０１４１】次に、図１６はノーマルポインタ値３連続
一致受信検出機能部分に着目したポインタ処理部１２の
構成を示すブロック図であるが、この図１６に示すポイ
ンタ処理部１２は、ＯＲゲート５６，ＲＡＭ５７，一致
検出部５８，ノーマルポインタ値３連続一致受信検出部
５８ａ及びポインタ値範囲外変換部６４をそなえて構成
されている。
【０１４２】ここで、ＯＲゲート５６は、ＩＮＶ−Ｖ１
信号（図１１，図１２参照）とポインタ値範囲外検出信
号（図１４の参照）との論理和をとることによって、
ポインタ値範囲外変換部６４用の制御信号を生成するも
のであり、ＲＡＭ５７は、受信ポインタ値などを保持す
るものであり、一致検出部５８は、受信ポインタ値とＲ
ＡＭ５７に保持された前フレームの受信ポインタ値との
一致を検出して、その一致検出結果を１ビット情報でＲ
ＡＭ５７に保持させるものである。
【０１４３】また、ノーマルポインタ値３連続一致受信
検出部５８ａは、ＲＡＭ５７に格納されている一致検出
結果を示す信号と前ポインタ値と受信ポインタバイトの
値との一致検出結果の論理積によってノーマルポインタ
値３連続一致受信を検出するもので、この図１６に示す
ように、例えばＯＲゲート５９，ＡＮＤゲート６０，６
１，インバータ６２，６３を有して構成されている。
【０１４４】さらに、ポインタ値範囲外変換部６４は、
無効な情報を示すポインタバイトを受信したときはＲＡ
Ｍ５７に保持されているポインタ値をポインタ値範囲外
のある値に変換したのちにこの変換情報をＲＡＭ５７に
保持させるもので、例えば、ＯＲゲート５６の出力信号
が“１”（Ｈレベル）のとき（ＩＮＶ−Ｖ１信号，ポイ
ンタ値範囲外検出信号のいずれか又は両方を受信したと
き）に、受信ポインタ値をポインタ値範囲外の信号に変
換し、ＯＲゲート５６の出力信号が“０”（Ｌレベル）
のときに、受信ポインタ値をスルーしてＲＡＭ５７へ出
力するようになっている。
【０１４５】上述のごとく構成されたポインタ処理部１
２では、ＩＮＶ−Ｖ１信号とポインタ値範囲外検出信号
とのＯＲゲート５６での論理和が“１”のときは、ＲＡ
Ｍ５７に保持する受信ポインタ値が、ポインタ値範囲外
のある値（例えば、ＴＵ３なら７６５以上、ＴＵ２なら
４２８以上、ＴＵ１２なら１４０以上）に変換されたの
ちＲＡＭ５７に保持される。
【０１４６】このとき、ＲＡＭ５７に保持された前フレ
ームの受信ポインタ値と現在の受信ポインタ値との一致
検出が一致検出部５８で行なわれ、その結果とインバー
タ６３の出力（ＮＤＦ検出信号とノーマルポインタ検出
信号をインバータ６２で反転させた反転信号とのＯＲゲ
ート５９，インバータ６３によるＮＯＲ論理）との論理
積がＡＮＤゲート６０でとられることによって、現在の
受信ポインタ値が前フレームと同一のノーマルポインタ
値であるかを示す同一ノーマルポインタ値受信信号が生
成され（この時点でノーマルポインタ値を２回連続して
受信しているかが分かる）、これがＲＡＭ５７に保持さ
れる。
【０１４７】そして、次のポインタ値が受信されると、
さらに、その受信ポインタ値と、ＲＡＭ５７から読み出
された同一ノーマルポインタ値受信信号との論理積がＡ
ＮＤゲート６１でとられ、この結果がノーマルポインタ
値３連続一致受信検出信号として生成・出力される。こ
のように、上述のポインタ処理部１２（ポインタ処理装
置８Ｂ）によれば、ＲＡＭ５７に、受信ポインタ値と前
フレームの受信ポインタ値との一致検出結果（１ビット
情報）を保持させるだけで、各チャンネルに対するノー
マルポインタ値３連続一致受信検出をシリアルで行なう
ことができるので、ＲＡＭ５７に必要なビット数を削減
できるとともに、例えば図４７に示すようなノーマルポ
インタ３連続一致受信検出回路をＳＴＭ−１フレーム内
のチャンネル数に応じた数だけそなえずに、ノーマルポ
インタ値３連続一致受信検出を行なうことができる。
【０１４８】従って、本ポインタ処理装置８Ｂの装置規
模，消費電力，各機能ブロック間の配線数などを大幅に
削減することができる。なお、図４７に示すノーマルポ
インタ３連続一致検出回路は、一致検出部１９１におい
て、受信ポインタ値と受信ポインタ保持部１９５に保持
された前フレームの受信ポインタ値との一致検出を行な
い、その検出結果に応じて、フリップフロップ（ＦＦ）
回路（カウント結果を保持するための回路）１９２で保
持しているカウント値を＋１（一致）あるいは０にリセ
ット（不一致）し、カウンタ（ノーマルポインタ値を何
回連続して受信したかをカウントするための回路）１９
４の出力が“２”となった時点でそのカウント値“２”
をデコード回路１９３でデコードすることによってノー
マルポインタ値３連続一致信号（１チャンネル分）を生
成・出力するようになっている。
【０１４９】次に、図１７はＬＯＰ検出機能部分に着目
したポインタ処理部１２の構成を示すブロック図である
が、この図１７に示すポインタ処理部１２は、カウント
制御部６５′とＲＡＭ７２とをそなえて構成されてい
る。ここで、上記のカウント制御部（ＬＯＰ検出部）６
５′は、ＮＤＦイネーブル検出信号とインバリッドポイ
ンタ検出信号とが同時に検出されないことに着目して、
ＮＤＦネーブル検出信号とインバリッドポインタ検出信
号とＲＡＭ７２に保持された前フレームのＮＤＦイネー
ブル検出信号の状態とに基づいて、次表３に示す真理値
表に従い、ＮＤＦイネーブル連続受信回数またはインバ
リッドポインタの連続受信回数をカウントして、そのカ
ウント結果に応じてＬＯＰ状態検出信号を生成・出力す
るものである。ＲＡＭ７２は、前フレームのカウント制
御部６５′でのカウント結果及びＮＤＦイネーブル検出
信号を保持するものである。
【０１５０】
【表３】
【０１５１】具体的に、上述のカウント制御部６５′
は、ＮＤＦイネーブル連続受信回数または無効ポインタ
連続受信回数をカウントする加算回路（保護カウンタ）
６５，ＯＲゲート６６，１入力反転型のＡＮＤゲート６
７，７０，３入力ＯＲゲート６８，全入力反転型のＡＮ
Ｄゲート６９，ＡＮＤゲート７１を用い、加算回路６５
の一方の入力をＯＲゲート６６により“０”または
“１”とし、もう一方の加算器６５の入力をＡＮＤゲー
ト６７によりＲＡＭ７２に保持した“前カウント値”又
は“０”とすることで、表３に示す真理値表に従った動
作が実現されている。
【０１５２】上述のごとく構成されたポインタ処理部１
２では、カウント制御部６５′が、ＮＤＦイネーブルと
インバリッドポインタ検出信号とＲＡＭ７２に保持され
た前フレームのＮＤＦイネーブル信号の受信状態とに基
づいて、表３に示す真理値表に従い、加算回路６５のカ
ウンタ値を“０”にクリアしたり、“１”にセットした
り、前カウント値を＋１したりすることによって、ＮＤ
Ｆイネーブル連続受信回数またはインバリッドポインタ
の連続受信回数をカウントする。
【０１５３】そして、例えば、ＬＯＰ検出の保護段数が
ＮＤＦイネーブル信号連続受信８段（回）、インバリッ
ドポインタの連続受信８段の場合であれば、そのカウン
ト値が“８”となった時点で、ＬＯＰ状態検出信号が加
算回路６５から出力される。つまり、上述のカウント制
御部６５′は、ＮＤＦイネーブル信号連続受信回数また
は無効ポインタの連続受信回数のいずれかをカウントす
れば、ＬＯＰ状態を検出することができるようになって
おり、ＮＤＦイネーブル連続受信回数をカウントするカ
ウンタと、インバリッドポインタの連続受信回数をカウ
ントするカウンタとが共用化されているのである。
【０１５４】従って、例えば図４６に示すように、ＮＤ
Ｆイネーブル連続受信回数をカウントする専用の回路
（ＮＤＦイネーブル信号連続受信回数カウント部１８
８），インバリッドポインタの連続受信回数をカウント
する専用の回路（インバリッドポインタ連続受信回数カ
ウント部１８９）をそれぞれ複数チャンネル分そなえる
必要がなく、さらに、本ポインタ処理装置８Ｂの装置規
模，消費電力，各機能ブロック間の配線数などを大幅に
削減することができる。なお、図４６において、１９０
はＯＲゲートである。
【０１５５】次に、図１８はＩＮＣ／ＤＥＣ受信結果認
識機能部分に着目したポインタ処理部１２の構成を示す
ブロック図であるが、この図１８に示すポインタ処理部
１２は、ＩＮＣ／ＤＥＣ受信結果を認識するＩＮＣ／Ｄ
ＥＣ受信結果認識部７３Ａとして、スタッフ抑制部７３
Ｂ，ＲＡＭ７４，デコード回路７５，１入力反転型のＡ
ＮＤゲート７６，７８，ＡＮＤゲート７７，ＯＲゲート
７９をそなえて構成されている。
【０１５６】ここで、スタッフ制御抑制部７３Ｂは、図
１４により前述したＩＮＣ／ＤＥＣ検出部としてのＩＮ
Ｃ表示検出部４０，ＡＮＤゲート４３，ＤＥＣ表示検出
部４１，ＡＮＤゲート４４でそれぞれ検出されたＩＮＣ
／ＤＥＣ検出信号及びＡＮＤゲート３９で検出されたＮ
ＤＦイネーブル信号（ＮＤＦ検出信号）のいずれかを受
信した後の３フレーム間はＩＮＣ／ＤＥＣ受信によるス
タッフ制御を抑制して、ＩＮＣ／ＤＥＣ連続受信による
メモリスリップを防止するためのもので、３入力ＯＲゲ
ート８０及び次表４に示す真理値表に従って動作する３
進カウント部７３を有している。
【０１５７】
【表４】
【０１５８】なお、この３進カウント部７３は、上記の
表４に示す真理値表に従って動作するよう、例えば図１
９に示すように、ＥＸＯＲ７３−１，１入力反転型のＡ
ＮＤゲート７３−２，７３−３及びＯＲゲート７３−４
を用いて実現されている。また、ＲＡＭ（ＩＮＣ／ＤＥ
Ｃ受信結果認識用ＲＡＭ）７４は、３進カウント部７３
のカウント値とＮＤＦ検出信号とＩＮＣ（またはＤＥ
Ｃ）検出信号を保持するものであり、デコード回路７５
は、このＲＡＭ７４に保持されたカウント値の“１”を
デコードするものである。
【０１５９】上述のごとく構成されたポインタ処理部１
２（ＩＮＣ／ＤＥＣ受信結果認識部７３Ａ）では、スタ
ッフ制御抑制部７３Ｂの３進カウント部７３が、表４に
示す真理値表に従って動作し、この３進カウント部７３
のカウント値（新カウント値）とＮＤＦ検出信号（受信
結果）とＩＮＣ及びＤＥＣのうちのどちらか１つの検出
信号（受信結果）とがＲＡＭ７４に保持される。
【０１６０】その後、このＲＡＭ７４に保持された上記
の各受信結果データ（カウント値）が読み出されると、
そのカウント値に対してデコード回路７５が“１”をデ
コードし、このデコード結果とＮＤＦ検出信号の反転信
号とのＡＮＤゲート７６での論理積によって生成した信
号と、ＩＮＣ（またはＤＥＣ）検出信号とのＡＮＤゲー
ト７７，７８での論理積により、ＩＮＣ受信結果及びＤ
ＥＣ受信結果が出力（認識）される。また、ＲＡＭ７４
から読みだされたカウント値のＯＲゲート７９での論理
和により３フレーム禁止信号が生成される。
【０１６１】このように、上述のポインタ処理部１２
（ポインタ処理装置８Ｂ）によれば、ＩＮＣまたはＤＥ
Ｃのどちらか１つの受信結果をＲＡＭ７４に保持するだ
けで、ＩＮＣ／ＤＥＣ受信結果を認識できるので、ＩＮ
Ｃ受信結果，ＤＥＣ受信結果の両方をＲＡＭ７４に保持
しなくてもよいので、ＲＡＭ７４に必要なビット数が削
減され、ＲＡＭ７４を小型することができるとともに、
その消費電力も削減することができる。
【０１６２】なお、上記の３進カウント部７３は、ｎ進
（ｎは３以外の自然数）カウント部として、ＩＮＣ／Ｄ
ＥＣ検出信号，ＮＤＦ検出信号受信後のｎフレーム間、
ＩＮＣ／ＤＥＣ受信によるスタッフ制御を抑制するよう
にしてもよい。次に、図２０はアラーム状態遷移検出機
能部分に着目したポインタ処理部１２の構成を示すブロ
ック図であるが、この図２０に示すポインタ処理部１２
は、アラーム状態遷移保護部８１Ａとして、カウント制
御部８１，ＲＡＭ８２及びデコード回路８３をそなえて
構成されている。
【０１６３】ここで、カウント制御部８１は、アラーム
状態遷移を行なうためのｍ段（ｍは自然数）の保護回路
として、保護段数をカウントする機能を有するもので、
次表５に示す真理値表に従って動作するよう、例えば図
２１に示すように、ＡＮＤゲート８１−１，８１−３，
ＯＲゲート８１−２，８１−５，８１−６，１入力反転
型のＡＮＤゲート８１−７，８１−８を用いて実現され
ている。
【０１６４】
【表５】
【０１６５】また、ＲＡＭ（アラーム状態遷移保護用Ｒ
ＡＭ）８２は、このカウント制御部８１のカウント値を
保持するものであり、デコード回路８３は、ＲＡＭ８２
から読み出したカウント制御部８１のカウンタ値の最大
値をデコードするものである。すなわち、この図２０に
示すアラーム状態遷移保護部８１Ａ（ポインタ処理部１
２）は、上記の表５に示すように、アラーム状態遷移対
象信号（ＴＵ−ＰＡＩＳ信号）を受信すれば、カウント
制御部８１をカウントをカウントアップし、アラーム状
態遷移対象信号を未受信ならばカウント制御部８１のカ
ウントリセットを行ない、カウント制御部８１のカウン
ト値が最大値になった（つまり、保護段数ｍに達した）
時点で、アラーム状態に遷移し、アラーム解除条件を受
信するまではカウント制御部８１のカウント値を最大値
のままＲＡＭ８２で保持させ、このＲＡＭ８２からカウ
ント値を読み出したときにそのカウント値が最大値に達
しているか否かで該当チャンネルがアラーム状態である
か否かを認識するようになっている。
【０１６６】上述のごとく構成されたポインタ処理部１
２（アラーム状態遷移保護部８１Ａ）では、カウント制
御部８１のカウント値が、アドレス生成部１０からのチ
ャンネルアドレスに従ってＲＡＭ８２に保持される。そ
して、ＲＡＭ８２に保持されたカウント値（又は、図２
０中に一点鎖線で示すようにカウント制御部８１から出
力されるカウント値）が最大値になっているかどうか、
つまり保護段数ｍに達しているかどうかがデコード回路
８３で判定され、カウント値が最大値になっていればア
ラーム状態信号が出力される。
【０１６７】具体的に、上記のアラーム状態としてＴＵ
−ＰＡＩＳの検出状態であるＡＩＳ状態を認識する場合
を考える。ここで、ポインタがＡＩＳ状態に遷移するの
は、図６５により前述したように、ＴＵ−ＰＡＩＳ検出
信号を３回連続して受信した場合であるから、上記の保
護段数ｍはｍ＝３となり、上述のデコード回路８３は、
例えば図２２に示すように、それぞれ最大値“３”をデ
コードするデコード回路８４，８５とこれらの各デコー
ド回路８４，８５の出力の論理和をとるＯＲゲート８８
をそなえて構成される。
【０１６８】上述のごとく構成されたポインタ処理部１
２では、まず、アラーム解除条件信号（ノーマルポイン
タ３連続一致受信検出信号もしくはＮＤＦイネーブル検
出信号），ＴＵ−ＰＡＩＳ検出信号の受信結果に応じ
て、カウント制御部８１のカウント値が上記の表５に示
す真理値表に従って制御され、そのカウント値がアドレ
ス生成部１０からのチャンネルアドレスに従ってＲＡＭ
８２にシリアルに保持される。
【０１６９】そして、ＲＡＭ８２から読み出されたカウ
ント値，カウント制御部８１の出力カウント値は、それ
ぞれデコード回路８３の対応するデコード回路８６，８
７へ出力され、カウント値が最大値“３”となっていれ
ば、それぞれデコード回路８６，８７でＡＩＳ検出保護
段数である“３”がデコードされ、ＯＲゲート８８での
論理和によりＡＩＳ状態信号が生成されて、ＡＩＳ状態
が認識される。
【０１７０】このように、上述のポインタ処理部１２
（ポインタ処理装置８Ｂ）によれば、アラーム状態遷移
対象信号（ＴＵ−ＰＡＩＳ信号）の受信回数に応じたカ
ウント値のみをＲＡＭ８２の該当するチャンネルアドレ
スに保持させるので、ＲＡＭ８２に必要なビット数を最
小限に抑えつつ、複数チャンネルに対するアラーム状態
（ＡＩＳ状態）の認識をシリアルで行なうことができ
る。
【０１７１】従って、例えば図４８に示すような、保護
段数カウント用のカウント制御部１９６，デコード回路
１９７及びカウント値とアラーム検出結果とを保持する
ためのレジスタ１９８をそなえたアラーム状態検出保護
回路を、複数チャンネル分（ＳＴＭ−１フレーム内に収
容されている信号サイズが全てＴＵ１２の場合が最大で
６３チャンネル分）そなえる必要はなく、さらに本ポイ
ンタ処理装置８Ｂの装置規模，消費電力，各機能ブロッ
ク間の配線数などを大幅に削減することができる。
【０１７２】ところで、上述の実施形態では、図１６に
示すＲＡＭ５７，図１７に示すＲＡＭ７２，図１８に示
すＲＡＭ７４，図２０，図２２に示すＲＡＭ８２を、そ
れぞれ図４に示すＲＡＭ１４（図５に示すＲＡＭ２２）
とは異なるＲＡＭとして説明したが、同一のＲＡＭ１４
（ＲＡＭ２２）として、それぞれの機能を共用化しても
よい。
【０１７３】例えば、上記の各ＲＡＭ５７，７２，７
４，８２をＲＡＭ２２と同一のものとして共用化した場
合、ＲＡＭ２２には、以下の各種データが例えば図２３
に示すように保持される。 （１）ビット番号「０〜８」：図１５により前述したＭ
ＳＢを除く受信ポインタ値（９ビット） （２）ビット番号「９」：図１６に示すＡＮＤゲート６
０で生成された前フレームと同一ノーマルポインタ値受
信信号 （３）ビット番号「１０〜１２」：図１７に示すＬＯＰ
検出用の加算回路６５の出力であるＬＯＰ検出用保護カ
ウンタ値（３ビット） （４）ビット番号「１３」：図１４に示すＡＮＤゲート
３９の論理積結果であるＮＤＦ検出信号 （５）ビット番号「１４，１５」：図１８に示す３進カ
ウント部７３の出力である３フレーム禁止用カウンタ値
（２ビット） （６）ビット番号「１６，１７」：図２２に示すカウン
ト制御部８４の出力（ＡＩＳ検出用保護カウンタ値：２
ビット） （７）ビット番号「１８」：図１４に示すＡＮＤゲート
４３の論理積結果であるＩＮＣ検出信号 なお、必ずしもこの図２３に示すような並びで各データ
を保持する必要はない。
【０１７４】次に、図２４はアクティブポインタ値保持
機能部分に着目したポインタ処理部１２の構成を示すブ
ロック図であるが、この図２４に示すポインタ処理部１
２は、受信ポインタ値とは別に実際に今そのポインタ値
でハードが動作しているアクティブポインタ値を各チャ
ンネル毎に保持するアクティブポインタ値保持部８９Ａ
として、ＲＡＭ８９，デコード回路９０，９４，フリッ
プフロップ（ＦＦ）回路９１〜９３，セレクタ９５及び
アクティブポインタ値更新制御部９６をそなえて構成さ
れている。
【０１７５】ここで、ＲＡＭ（アクティブポインタ値保
持用ＲＡＭ）８９は、アクティブポインタ値（１０ビッ
ト：図６４参照）のうちＭＳＢを除く９ビットを各チャ
ンネル毎に保持するものであり、デコード回路９０は、
このＲＡＭ８９用のライトアドレス（チャンネルアドレ
ス）としてアドレス生成部１０で生成されたアドレスを
基にＴＵ３用のアドレス値として割り当てたアドレス値
をデコードするものである。
【０１７６】また、ラッチ回路としての各ＦＦ回路９１
〜９３は、ＳＴＭ−１フレームの場合に最大で３チャン
ネル収容されるＴＵ３のうち１チャンネル分ずつアクテ
ィブポインタ値のＭＳＢ（１ビット）を保持するもの
で、ここでは、ＦＦ回路９１がｃｈ１のＭＳＢ、ＦＦ回
路９２がｃｈ２のＭＳＢ、ＦＦ回路９３がｃｈ３のＭＳ
Ｂをそれぞれ保持するようになっている。
【０１７７】さらに、デコード回路９４は、ＲＡＭ８９
のリードアドレス信号を基にＴＵ３に割り当てられたア
ドレス値をデコードするものであり、セレクタ９５は、
デコード回路９４からのデコード信号を選択信号とし
て、各ＦＦ回路９１〜９３に保持されたデータを選択的
に出力するものである。なお、このセレクタ９５は、各
ＦＦ回路９１〜９３で保持されたデータのうちいずれも
選択されない場合、“０”を出力するようになってい
る。
【０１７８】アクティブポインタ値更新制御部９６は、
ＩＮＣ／ＤＥＣ受信，ＮＤＦ受信，ノーマルポインタ値
３連続一致のいずれか検出すると、ＲＡＭ８９に保持さ
れたアクティブポインタ値を更新するものである。つま
り、上述のアクティブポインタ値保持部８９Ａは、アク
ティブポインタ値のうちＭＳＢを除く下位ビットをＲＡ
Ｍ８９に保持させ、多重データの各チャンネルの信号サ
イズがＴＵ３のときのＭＳＢの１ビットをラッチするＦ
Ｆ回路９１〜９３をそなえるとともに、これらのＦＦ回
路９１〜９３の書き込み及び読み出し用の制御信号とし
て、ＴＵ３のチャンネルに割り当てられたアドレス値を
デコード回路９０，９４でデコードした信号が使用され
るように構成されている。
【０１７９】上述のごとく構成されたポインタ処理部１
２では、まず、アクティブポインタ値（１０ビット）の
うち、ＭＳＢを除く計９ビットが、アドレス生成部１０
からのチャンネルアドレスに従ってＲＡＭ８９に保持さ
れる。このとき、信号サイズがＴＵ３のときはデコード
回路９０によりチャンネルアドレスからＴＵ３に割り当
てられたアドレス値がデコードされ、そのデコード信号
をイネーブル信号としてポインタ値のＭＳＢが対応する
チャンネル用のＦＦ回路９１〜９３に保持される。
【０１８０】ＲＡＭ８９に保持されたアクティブポイン
タ値を読み出すときも同様に、ＲＡＭ８９のチャンネル
アドレス（リードアドレス）を基にＴＵ３に割り当てら
れたアドレス値が、デコード回路９４でデコードされ、
そのデコード信号がセレクタ９５用のセレクト信号とし
て使用され、セレクタ９５によってＴＵ３のアクティブ
ポインタ値のＭＳＢを保持したＦＦ回路９１〜９３の出
力が選択される。ただし、チャンネルアドレスがＴＵ３
以外の値を示すときは、そのＭＳＢを“０”としてアク
ティブポインタ値とする。
【０１８１】なお、このとき、アクティブポインタ値更
新制御部９６では、ＮＤＦ検出信号受信，ＩＮＣ／ＤＥ
Ｃ受信，ノーマルポインタ値３連続一致受信のいずれか
を検出する毎に、ＲＡＭ８９に保持されているアクティ
ブポインタ値の更新を行なっている。このように、上述
のポインタ処理部１２（ポインタ処理装置８Ｂ）によれ
ば、アクティブポインタ値（１０ビット）の全ビットを
ＲＡＭ８９に保持するのではなく、ＭＳＢを除く９ビッ
トをＲＡＭ８９に保持し、ＴＵ３のときのアクティブポ
インタ値のＭＳＢはＦＦ回路９１〜９３で保持するの
で、アクティブポインタ値の全ビットをＲＡＭ８９に保
持しなくても、各チャンネルのポインタ処理に必要なア
クティブポインタ値をシリアルで生成することができ
る。
【０１８２】従って、ＲＡＭ８９に必要なビット数が削
減され、ＲＡＭ８９の小型化，低消費電力化に多いに寄
与することとなる。なお、上述のＲＡＭ８９も、図２３
により前述したように、図４に示すＲＡＭ１４（又は図
５に示すＲＡＭ２２）と同一のＲＡＭとして構成しても
よいが、このＲＡＭ８９に保持されるアクティブポイン
タ値は、後述するＳＰＥ先頭バイトの認識時に使用され
るので、基本的に別のＲＡＭとして構成する方がよい。
【０１８３】次に、図２５はＳＰＥ先頭バイト（Ｊ１／
Ｖ５バイト）認識機能部分に着目したポインタ処理部１
２の構成を示すブロック図で、この図２５に示すポイン
タ処理部１２は、図２４により上述したアクティブポイ
ンタ保持部８９Ａに加えて、ＳＰＥ先頭バイト認識部９
７Ａをそなえて構成されている。ここで、ＳＰＥ先頭バ
イト認識部９７Ａは、ＳＰＥの先頭バイトとしてのＪ１
バイト（ＶＣ４，ＶＣ３の先頭バイト：図５７，図５９
参照）又はＶ５バイト（ＶＣ２，ＶＣ１２の先頭バイ
ト：図６１，図６３参照）を認識するもので、この図２
５に示すように、オフセットカウンタ部９７，一致検出
部９８及びＡＮＤゲート９９を有している。
【０１８４】そして、オフセットカウンタ部９７は、フ
レーム信号を契機に、図５６〜図６３により前述したＳ
ＰＥのオフセットポインタ値をカウントしてＳＰＥの先
頭バイトを検索するためのものであり、一致検出部９８
は、アクティブポインタ保持部８９ＡのＲＡＭ８９から
上述のごとく保持されたアクティブポインタ値をＳＰＥ
イネーブル信号をリードイネーブル信号として読み出
し、このアクティブポインタ値とオフセットカウンタ部
９７のオフセットカウンタ値との一致検出を行なうもの
であり、ＡＮＤゲート９９は、ＳＰＥイネーブル信号と
一致検出部９８での一致検出結果との論理積をとること
により、ＳＰＥ先頭バイト位置（Ｊ１／Ｖ５バイト）指
示信号を生成・出力するものである。
【０１８５】つまり、このＳＰＥ先頭バイト認識部９７
Ａは、ＳＰＥの先頭バイトを検索するためのオフセット
カウンタ部９７Ａを有し、アクティブポインタ値保持部
８９Ａからアクティブポインタ値を読み出し、ＳＰＥイ
ネーブル信号と、オフセットカウンタ値及びアクティブ
ポインタ値の一致検出結果との論理積により、ＳＰＥの
先頭バイト位置を認識するようになっている。
【０１８６】上述のごとく構成されたポインタ処理部１
２では、ＳＰＥイネーブル信号に従ってＲＡＭ８９から
保持されたアクティブポインタ値が読み出されるととも
に、フレーム信号を契機にオフセットカウンタ部９７が
ＳＰＥのオフセットポインタ値をカウントし始める。そ
して、ＲＡＭ８９から読み出されたアクティブポインタ
値は、一致検出部８９において、オフセットカウンタ部
９７のカウンタ値と一致しているか否かの一致検出が行
なわれる。
【０１８７】さらに、この一致検出結果は、ＡＮＤゲー
ト９９においてＳＰＥイネーブル信号と論理積がとら
れ、その論理積結果がＪ１／Ｖ５バイト指示信号として
生成・出力される。なお、ここでは、このＪ１／Ｖ５バ
イト指示信号が“１”（Ｈレベル）のときに、多重デー
タのうち、そのタイムスロットのデータがＪ１／Ｖ５バ
イトであることを示す。
【０１８８】このように、上述のポインタ処理部１２に
よれば、多重データ（ＳＴＭ−１フレーム）内のＶＣ４
／ＶＣ３／ＶＣ２／ＶＣ１２の先頭バイト（Ｊ１／Ｖ５
バイト）位置の認識処理をシリアルに行なうので、全チ
ャンネルに共通のＳＰＥ先頭バイト認識部９７Ａ（一致
検出部９８，ＡＮＤゲート９９）で各チャンネル（ＴＵ
レベルの信号）に対する処理を行なうことができる。
【０１８９】従って、例えば図４９に示すように、一致
検出部１９９，ＡＮＤゲート２００，アクティブポイン
タ値保持部２０１及びオフセットカウンタ部２０１′を
複数チャンネル分（ＳＴＭ−１フレームではＴＵ１２の
最大６３チャンネル分）そなえる必要がなく、本ポイン
タ処理装置８Ｂの装置規模，消費電力，各機能ブロック
間の配線数などをさらに大幅に削減することができる。
【０１９０】（Ｂ１）ＴＵポインタ処理部の変形例の説
明 図２６は上述のＴＵポインタ処理部８２Ｂの変形例を示
すブロック図で、この図２６に示すＴＵポインタ処理部
８２Ｂは、図４に示す構成に加えて、マッピング設定レ
ジスタ群１００とセレクタ１０１とをそなえて構成され
ている。ここで、マッピング設定レジスタ群１００は、
多重データ（ＳＴＭ−１フレーム）の各チャンネルがＴ
Ｕ３／ＴＵ２／ＴＵ１２のいずれの信号サイズにマッピ
ングされているかを設定するものであり、セレクタ部
（信号サイズ選択部）１０１は、アドレス生成部１０に
よって各チャンネルに割り付けられたアドレスを用いマ
ッピング設定レジスタ群１００から該当チャンネルの信
号サイズを選択して、マッピング情報をシリアルに（多
重して）出力するものである。なお、これらのマッピン
グ設定レジスタ群１００，セレクタ部１０１の詳細構成
については、図３０により後述する。
【０１９１】そして、本変形例のＴＵポインタ処理部８
２Ｂは、これらのマッピング設定レジスタ群１００，セ
レクタ部１０１により、多重データの各チャンネルの信
号サイズを認識し、その情報をポインタ抽出部１１，ポ
インタ処理部１２，ＲＡＭ制御部１３に渡すことによっ
て、多重データ内に異なる信号サイズのフレーム（チャ
ンネル）が混在している場合でも、その信号サイズに応
じて共通の回路でポインタ抽出・ポインタ処理を行なう
ようになっている。
【０１９２】このため、まず、ポインタ抽出部１１は、
例えば図２７に示すように、ＴＵ３用Ｈ１バイト抽出タ
イミング生成部１０２，ＴＵ２用Ｖ１バイト抽出タイミ
ング生成部１０３，ＴＵ１２用Ｖ１バイト抽出タイミン
グ生成部１０４，ＴＵ３用Ｈ２バイト抽出タイミング生
成部１０５，ＴＵ２用Ｖ２バイト抽出タイミング生成部
１０６，ＴＵ１２用Ｖ２バイト抽出タイミング生成部１
０７，セレクタ回路１０８，１０９をそなえて構成され
る。
【０１９３】ここで、Ｈ１バイト抽出タイミング生成部
１０２は、ＴＵ３のＨ１バイトを抽出するタイミングを
生成するものであり、Ｖ１バイトタイミング生成部１０
３は、ＴＵ２のＶ１バイトを抽出するタイミングを生成
するものであり、Ｖ１バイトタイミング生成部１０４
は、ＴＵ１２のＶ１バイトを抽出するタイミングを生成
するものである。
【０１９４】また、Ｈ２バイト抽出タイミング生成部１
０５は、ＴＵ３のＨ２バイトを抽出するタイミングを生
成するものであり、Ｖ２バイト抽出タイミング生成部１
０６は、ＴＵ２のＶ２バイトを抽出するタイミングを生
成するものであり、Ｖ２バイト抽出タイミング生成部１
０７は、ＴＵ１２のＶ２バイトを抽出するタイミングを
生成するものである。
【０１９５】さらに、セレクタ回路１０８は、各タイミ
ング生成部１０２〜１０４の各出力（ＴＵ３のＨ１バイ
ト抽出タイミング信号，ＴＵ２のＶ１バイト抽出タイミ
ング信号，ＴＵ１２のＶ１バイト抽出タイミング信号）
を、セレクタ部１０１からの多重マッピング情報により
選択して出力するものであり、セレクタ回路１０９は、
各タイミング生成部１０５〜１０７の各出力（ＴＵ３の
Ｈ２バイト抽出タイミング信号，ＴＵ２のＶ２バイト抽
出タイミング信号，ＴＵ１２のＶ２バイト抽出タイミン
グ信号）を、同様に、セレクタ部１０１からの多重マッ
ピング情報により選択して出力するものである。
【０１９６】これにより、上述のポインタ抽出部１１で
は、ＶＣ４フレーム内に多重されるＴＵ３ポインタバイ
ト，ＴＵ２ポインタバイト，ＴＵ１２ポインタバイトの
付加されるタイムスロットがそれぞれ異なるため、マッ
ピング設定レジスタ群１００，セレクタ部１０１からの
多重マッピング情報（多重データの各チャンネルの信号
サイズ）を受けて、その信号サイズに応じて、Ｈ１／Ｖ
１バイト抽出タイミング信号，Ｈ２／Ｖ２タイミング抽
出タイミング信号を切り替えることで、信号サイズに応
じたポインタ抽出処理をシリアルに行なうことができ
る。
【０１９７】さて次に、本変形例におけるポインタ処理
部１２は、異なる信号サイズのチャンネルが混在する場
合に対応すべく、例えば図２８に示すように、ＴＵ３用
ＳＳビット値保持部１１０，ＴＵ２用ＳＳビット値保持
部１１１，ＴＵ１２用ＳＳビット値保持部１１２，ＴＵ
３用最大ポインタ値保持部１１３，ＴＵ２用最大ポイン
タ値保持部１１４，ＴＵ１２用最大ポインタ値保持部１
１５，セレクタ回路１１６，１１７及び比較部１１８を
そなえて構成される。
【０１９８】ここで、ＳＳビット値保持部１１０は、Ｔ
Ｕ３のＳＳビットの受信期待値（“１０”）を保持する
ものであり、ＳＳビット値保持部１１１、ＴＵ２のＳＳ
ビットの受信期待値（“００”）を保持するものであ
り、ＳＳビット値保持部１１２は、ＴＵ１２のＳＳビッ
トの受信期待値（“１０”）を保持するものである。ま
た、最大ポインタ値保持部１１３は、ＴＵ３ポインタ値
の最大値（“７６４”）を保持するものであり、最大ポ
インタ値保持部１１４は、ＴＵ２ポインタ値の最大値
（“４２７”）を保持するものであり、最大ポインタ値
保持部１１５は、ＴＵ１２ポインタ値の最大値（“１３
９”）を保持するものである。
【０１９９】さらに、セレクタ回路１１６は、各ＳＳビ
ット値保持部１１０〜１１２に保持されているＴＵ３／
ＴＵ２／ＴＵ１２のＳＳビットの受信期待値を、マッピ
ング設定レジスタ群１００，セレクタ部１０１からの多
重マッピング情報に応じて選択出力するものであり、セ
レクタ回路１１７は、各最大ポインタ値保持部１１３〜
１１５に保持されているＴＵ３／ＴＵ２／ＴＵ１２のポ
インタ値の各最大値を、同様にマッピング設定レジスタ
群１００，セレクタ部１０１からの多重マッピング情報
に応じて選択出力するものである。
【０２００】比較部１１８は、受信ポインタ値とセレク
タ回路１１７によって選択されたポインタ値との大きさ
の比較を行ない、セレクタ回路１１７によって選択され
たポインタ値よりも大きいポインタ値を受信した場合に
ポインタ値範囲外検出信号として“１”を出力しそれ以
外は正常値として“０”を出力するものである。これに
より、上述のポインタ処理部１２では、マッピング設定
レジスタ群１００，セレクタ部１０１から各チャンネル
の信号サイズについての情報を受け、受信ポインタ値が
その信号サイズの正常値（ＴＵ３なら“７６４”以下、
ＴＵ２なら“４２７”以下、ＴＵ１２なら“１３９”以
下）であれば、その信号サイズに応じたＳＳビットの受
信期待値を生成することで、信号サイズに応じたポイン
タ処理を前述したごとくシリアルに行なうことができ
る。
【０２０１】具体例を述べると、例えば図１１に示すＳ
Ｓビット不一致検出部２８では、各信号サイズに対して
決められたＳＳビット値が表１に示したように異なるの
で、それらを多重マッピング情報により信号サイズに対
応したＳＳビット値をセレクタ１１６で選択し、それを
ＳＳビットの受信期待値として、受信ＳＳビットとの不
一致検出を行なう。
【０２０２】また、図１４に示す受信ポインタ値範囲外
検出部３５では、各信号サイズ毎のポインタ値の有効範
囲が表２に示したように決められているため、そのポイ
ンタ値範囲をマッピング設定情報によりセレクタ１１７
で選択して切り替え、選択したポインタ値に基づいて、
ポインタ値範囲外の受信を検出する（つまり、この場合
は、図２８に示す比較部１１８が受信ポインタ値範囲外
検出部３５に含まれるものとして考える）。
【０２０３】さらに、本変形例におけるＲＡＭ制御部１
３は、異なる信号サイズのチャンネルが混在する場合に
対応すべく、例えば図２９に示すように、ＴＵ３用ＲＡ
Ｍアクセスタイミング生成部１１９，ＴＵ２用ＲＡＭア
クセスタイミング生成部１２０，ＴＵ１２用ＲＡＭアク
セスタイミング生成部１２１及びセレクタ回路１２２を
有して構成される。
【０２０４】ここで、各ＲＡＭアクセスタイミング生成
部１１９〜１２１は、それぞれ、ＲＡＭ１４（又はＲＡ
Ｍ２１，ＲＡＭ２２）へのアクセス（ライト／リード）
タイミングを生成するもので、ここでは、ＲＡＭアクセ
スタイミング生成部１１９がＴＵ３用のＲＡＭアクセス
タイミングを生成し、ＲＡＭアクセスタイミング生成部
１２０がＴＵ２用のＲＡＭアクセスタイミングを生成
し、ＲＡＭアクセスタイミング生成部１２１がＴＵ１２
用のＲＡＭアクセスタイミングを生成するようになって
いる。
【０２０５】セレクタ回路１２２は、マッピング設定レ
ジスタ群１００，セレクタ部１０１からの多重マッピン
グ情報信号によって各ＲＡＭアクセスタイミング生成部
１１９〜１２１の出力（ＴＵ３／ＴＵ２／ＴＵ１２用の
ＲＡＭアクセスタイミング信号）を選択出力するもので
ある。これにより、上述のＲＡＭ制御部１３では、マッ
ピング設定レジスタ群１００，セレクタ部１０１から各
チャンネルの信号サイズについての情報を受け、その信
号サイズに応じたＲＡＭアクセスタイミング信号を生成
することで、信号サイズに応じたＲＡＭ１４に対するデ
ータ（情報群）の書き込み／読み出し制御を行なうこと
ができる。
【０２０６】以上のように、上述のＴＵポインタ処理部
８２Ｂ（ポインタ処理装置８Ｂ）によれば、アドレス生
成部１０で生成されたチャンネルアドレスで該当チャン
ネルのマッピング設定レジスタ群１００をセレクタ部１
０１で選択することにより、多重データの各チャンネル
がＴＵ３／ＴＵ２／ＴＵ１２のいずれの信号サイズにマ
ッピングされているかを、常に、認識するので、信号サ
イズが混在しても共通の回路でポインタ処理を行なうこ
とができる。
【０２０７】つまり、ＳＴＭ−１フレームに対するポイ
ンタ処理を考えた場合、例えば図５０に示すように、Ｔ
Ｕ３用のポインタ抽出・処理（最大３チャンネル分），
ＴＵ２用のポインタ抽出・処理（最大２１チャンネル
分），ＴＵ１２用のポインタ抽出・処理（最大６３チャ
ンネル分）の最大８７チャンネル分のポインタ抽出・処
理を行なうためのポインタ抽出・処理回路２０２〜２０
４をそなえて、パラレル／シリアル（Ｐ／Ｓ）変換部２
０５で信号サイズに応じて、ポインタ処理後のデータを
選択して多重出力するような処理の必要がなくなる。な
お、図５０において、２０６は多重データを各信号サイ
ズ毎のデータに分離するシリアル／パラレル（Ｓ／Ｐ）
変換部である。
【０２０８】従って、さらに大幅に、本ポインタ処理装
置８Ｂの装置規模，消費電力，各機能ブロック間の配線
数などを削減することができる。次に、図３０は上述の
マッピング設定レジスタ群１００，セレクタ部１０１の
詳細構成を示すブロック図で、この図３０に示すよう
に、ＳＴＭ−１フレームのデータを処理することを前提
とすると、マッピング設定レジスタ群１００は、３個
（３チャンネル分）のＴＵ３／ＴＵＧ３設定レジスタ(T
U3/TUG3 #1〜#3) １２３と、これらの各ＴＵ３／ＴＵＧ
３設定レジスタ１２３毎に７つ、合計２１個（２１チャ
ンネル分）のＴＵ２／ＴＵＧ２設定レジスタ(TU2/TUG2
#1〜#7) １２４とをそなえ、セレクタ部１０１は、信号
サイズ認識部１２５Ａを有して構成される。
【０２０９】ここで、ＴＵ３／ＴＵＧ３設定レジスタ１
２３は、ＶＣ４フレーム内に収容（マッピング）された
ＴＵＧ３がＴＵ３に設定されているかＴＵＧ３に設定さ
れているかの情報を格納するもので、例えば、この設定
レジスタ１２３の値が“１”のときはそのＴＵＧ３フレ
ームにはＴＵ３が多重されており、“０”のときはその
ＴＵＧ３フレームにはＴＵ２またはＴＵ１２が多重され
ていることを示す。
【０２１０】また、ＴＵ２／ＴＵＧ２設定レジスタ１２
４は、ＴＵＧ３にマッピングされたＴＵＧ２がＴＵ２に
設定されているかＴＵＧ２に設定されているかの情報を
格納するもので、例えば、この設定レジスタの値が
“１”のときはそのＴＵＧ２フレームにはＴＵ２が多重
されており、“０”のときはそのＴＵＧ２フレームには
ＴＵ１２が多重されていることを示す。
【０２１１】さらに、信号サイズ認識部１２５Ａは、各
設定レジスタ１２３，１２４に格納されている設定値に
基づいて、該当チャンネルの信号サイズを認識して、ア
ドレス生成部１０用のＴＵ３／ＴＵ２／ＴＵ１２設定信
号を生成・出力するもので、ここでは、この図３０に示
すように、セレクタ回路１２５〜１２７，１入力反転型
のＡＮＤゲート１２８，全入力反転型のＡＮＤゲート１
２９及び図６に示すものと同様のＴＵＧ３用アドレスカ
ウンタ１５，ＴＵＧ２用アドレスカウンタ１６を用いて
その機能が実現されている。
【０２１２】ここで、セレクタ回路１２５は、アドレス
生成部１０のＴＵＧ３用アドレスカウンタ１５のカウン
タ値が示すチャンネルに該当するＴＵ３／ＴＵＧ３設定
レジスタ１２３の情報を選択するものであり、各セレク
タ回路１２６は、ＴＵＧ２用アドレスカウンタ１６のカ
ウンタ値が示すチャンネルに該当するＴＵ２／ＴＵＧ２
設定レジスタ１２４の情報を選択するものであり、セレ
クタ回路１２７は、ＴＵＧ３用アドレスカウンタ１５の
カウンタ値が示すチャンネルに該当するＴＵ２／ＴＵＧ
２設定レジスタ１２４の情報を選択するものである。
【０２１３】上述のごとく構成された本変形例における
ＴＵポインタ処理部８２Ｂでは、ＴＵＧ３用アドレスカ
ウンタ１５のカウンタ値によって、ＴＵ３／ＴＵＧ３設
定レジスタ１２３の設定値（データ"#1 〜#3")がセレク
タ回路１２５で選択されてＴＵ３設定信号が生成され
る。なお、このＴＵ設定信号は、ここでは、“１”のと
きのみ、そのチャンネルがＴＵ３であることを示す。
【０２１４】また、ＴＵＧ２アドレスカウンタ１６のカ
ウンタ値によって、ＴＵ２／ＴＵＧ２設定レジスタ１２
４（ＴＵＧ３＃１用，ＴＵＧ３＃２用，ＴＵＧ３＃３
用）の７個のレジスタからデータ"#1 〜#7" が３つのセ
レクタ回路１２６によって選択され、それら３つの選択
信号がセレクタ回路１２７によってＴＵＧ３用アドレス
カウンタ１５のカウンタ値に応じて選択される。
【０２１５】そして、ＴＵ３設定信号の反転信号と、セ
レクタ回路１２７の出力信号との論理積がＡＮＤゲート
１２８でとられＴＵ２設定信号が生成される。なお、こ
のＴＵ２設定信号は、ここでは、“１”のときのみその
チャンネルがＴＵ２であることを示す。また、ＴＵ３設
定信号の反転信号とセレクタ回路１２７の出力信号の反
転信号との論理積がＡＮＤゲート１２９でとられること
によって、ＴＵ１２設定信号が生成される。なお、この
ＴＵ１２設定信号は、ここでは、“１”のときのみその
チャンネルがＴＵ１２であることを示す。
【０２１６】つまり、上述の信号サイズ認識部１２５Ａ
では、ＴＵ３／ＴＵＧ３設定レジスタ１２３により該当
チャンネルがＴＵ３にマッピングされているか否かを判
定し、ＴＵ３にマッピングされていなければ、ＴＵ２／
ＴＵＧ２設定レジスタ１２４により、ＴＵ２にマッピン
グ設定されているか、ＴＵ１２にマッピングされている
かを判定して、該当チャンネルの信号サイズを認識して
いるのである。
【０２１７】以上の処理により、ＶＣ４フレーム内に多
重される最大６３チャンネル分のＴＵレベルのデータ
を、３個のＴＵ３／ＴＵＧ３設定レジスタ１２３、２１
個のＴＵ２／ＴＵＧ２設定レジスタ１２４、合計２４個
のレジスタの設定データにより認識することができる。
従って、ＶＣ４フレーム内に多重されるチャンネルの信
号サイズを認識するのに、例えば図５１（ａ）〜図５１
（ｃ）に示すように、ＴＵ３設定レジスタ２０７を３チ
ャンネル分、ＴＵ２設定レジスタ２０８を２１チャンネ
ル分、ＴＵ１２設定レジスタ２０９を６３チャンネル
分、合計８７（３＋２１＋６３）個のレジスタをそなえ
る必要がない。
【０２１８】これにより、上述のＴＵポインタ処理部８
２Ｂは、レジスタの個数が約３分の１になり、さらに本
ポインタ処理装置８Ｂの装置規模，消費電力，各機能ブ
ロック間の配線数などを削減することができる。次に、
図３１は本変形例におけるＳＰＥ先頭バイト（Ｊ１／Ｖ
５バイト）の認識機能部分に着目したポインタ処理部１
２の構成を示すブロック図で、この図３１に示すポイン
タ処理部１２は、異なる信号サイズのチャンネルが混在
する場合に対応すべく、図２５に示すオフセットカウン
タ部９７として、ＴＵ３用オフセットカウンタ１３０，
ＴＵ２用オフセットカウンタ１３１，ＴＵ１２用オフセ
ットカウンタ１３２及びセレクタ回路１３３Ａをそなえ
て構成されている。
【０２１９】ここで、ＴＵ３用オフセットカウンタ１３
０は、ＴＵ３のオフセットポインタ値をカウントするも
のであり、ＴＵ２用オフセットカウンタ１３１は、ＴＵ
２のオフセットポインタ値をカウントするものであり、
ＴＵ１２用オフセットカウンタ１３２は、ＴＵ１２のオ
フセットポインタ値をカウントするものである。また、
セレクタ回路１３３Ａは、各オフセットカウンタ１３０
〜１３２のカウンタ値を、上述のごとく信号サイズ認識
部１２５Ａにおいて生成されるＴＵ３設定信号／ＴＵ２
設定信号／ＴＵ１２設定信号に応じて選択出力するもの
で、ここでは、ＡＮＤゲート１３３〜１３５及びＯＲゲ
ート１３６を用いてその機能が実現されている。
【０２２０】つまり、上述のＴＵポインタ処理部８２Ｂ
（ポインタ処理装置８Ｂ）は、マッピング設定レジスタ
群１００，セレクタ部（信号サイズ選択部）１０１によ
り、多重データの各チャンネルの信号サイズを認識し、
その情報をポインタ抽出部１１，ポインタ処理部１２及
びＲＡＭ制御部１３へ渡すことによって、信号サイズに
応じて共通の回路でポインタ抽出・ポインタ処理を行な
うように構成されたものにおいて、各信号サイズ毎に装
備されるオフセットカウンタとしてオフセットカウンタ
１３０〜１３２をそなえ、各カウンタ１３０〜１３２の
カウント値をマッピング設定レジスタ群１００からのマ
ッピング設定情報（ＴＵ３／ＴＵ２／ＴＵ１２設定信
号）により選択して、ＳＰＥの先頭バイト位置を認識す
るように構成されている。
【０２２１】上述のごとく構成されたポインタ処理部１
２（ＳＰＥ先頭バイト認識部９７Ａ）では、ＴＵ３設定
信号とＴＵ３用オフセットカウンタ１３０の出力との論
理積がＡＮＤゲート１３３でとられ、ＴＵ２設定信号と
ＴＵ２用オフセットカウンタ１３１の出力との論理積が
ＡＮＤゲート１３４でとられ、さらにＴＵ１２設定信号
とＴＵ１２用オフセットカウンタ１３２の出力と論理積
がＡＮＤゲート１３５でとられる。
【０２２２】そして、これら３つのＡＮＤゲート１３３
〜１３５での論理積結果（ＯＲゲート１３６の出力）
と、ＲＡＭ８９からＳＰＥイネーブル信号に従って読み
出されるアクティブポインタ値との一致検出が一致検出
部９８で行なわれ、その出力とＳＰＥイネーブル信号と
の論理積がＡＮＤゲート９９でとられることによってＪ
１／Ｖ５バイト指示信号が生成・出力される。
【０２２３】つまり、このポインタ処理部１２では、セ
レクタ回路１３３Ａを構成するＡＮＤゲート１３３〜１
３５での論理積とＲＯゲート１３６での論理和によっ
て、設定されている信号サイズに応じたオフセットカウ
ンタ値を切り替えて、選択されたオフセットカウンタ値
とアクティブポインタ値との比較を行なうことにより、
異なる信号サイズのチャンネルが混在しても確実にＳＰ
Ｅ先頭バイトを認識できるようになっているのである。
【０２２４】従って、例えば、図５２（ａ）に示すよう
なＴＵ３用のＳＰＥ先頭バイト（Ｊ１バイト）認識回路
２１０，図５２（ｂ）に示すようなＴＵ２用のＳＰＥ先
頭バイト（Ｖ５バイト）認識回路２１１，図５２（ｃ）
に示すようなＴＵ１２用のＳＰＥ先頭バイト（Ｖ５バイ
ト）認識回路２１２を、それぞれ、チャンネル数分そな
える必要がなく、さらに、本ポインタ処理装置８Ｂの装
置規模，消費電力，配線数などを大幅に削減することが
できる。
【０２２５】なお、図５２（ａ）〜図５２（ｃ）におい
て、２１３Ａ，２１３Ｃ，２１３ＥはＴＵ３／ＴＵ２／
ＴＵ１２用のアクティブポインタ値保持部、２１３Ｂ，
２１３Ｄ，２１３ＦはＴＵ３／ＴＵ２／ＴＵ１２用のオ
フセットカウンタ部、２１３〜２１５は一致検出部、２
１６〜２１８はＡＮＤゲートである。次に、図３２は本
変形例におけるポインタ付け替え機能部分に着目したポ
インタ処理部１２の構成を示すブロック図で、この図３
２に示すポインタ処理部１２は、ライト段数カウンタ１
３９，リード段数カウンタ１４０，ＥＳメモリ機能を有
するポインタ付け替え用のＲＡＭ１４１及びＡＮＤゲー
ト１４２を有して構成されている。
【０２２６】ここで、ライト段数カウンタ１３９は、Ｒ
ＡＭ１４１にデータを書き込むメモリの段数を示すもの
であり、リード段数カウンタ１４０は、ＲＡＭ１４１か
らデータを読み出すメモリの段数を示すものである。上
述のごとく構成されたポインタ処理部１２では、受信側
のチャンネルアドレスにライト段数カウンタ１３９のカ
ウンタ値を付加してＲＡＭ１４１用のライトアドレスを
生成するとともに、送信側のチャンネルアドレスにリー
ド段数カウンタ１４０のカウンタ値を付加してＲＡＭ１
４１用のリードアドレスを生成する。
【０２２７】そして、図３１（又は図２５）に示すＳＰ
Ｅ先頭バイト認識部９７Ａによって生成された受信側の
Ｊ１／Ｖ５バイト指示信号は、受信多重データ（ＶＣ−
ｎ：ただし、ｎ＝２，３，４，１２のいずれか）ととも
に、例えば図３３に示すように、上記のライトアドレス
の示すＲＡＭ１４１の領域に受信側ＳＰＥイネーブル信
号に従って、順次、シリアルに書き込まれる。なお、こ
のＲＡＭ１４１には、必ずしも、図３３に示すような並
びで各データを保持する必要はない。
【０２２８】ＲＡＭ１４１に書き込まれた各データは、
上記のリードアドレスの示す領域から送信側のＳＰＥイ
ネーブル信号（読み出し側のタイミング）に従って、順
次、読み出され、このうちのＪ１／Ｖ５バイト指示信号
が送信側のＳＰＥイネーブル信号と各チャンネルに共通
のＡＮＤゲート１４２で論理積をとられることにより、
送信多重データに対するＪ１／Ｖ５バイト指示信号が生
成される。この信号により送信側のＳＰＥの先頭バイト
を認識することが可能になる。
【０２２９】つまり、上述のポインタ処理部１２は、入
力多重データからＳＰＥデータとＳＰＥ先頭バイトを示
す情報ビット（Ｊ１／Ｖ５バイト指示信号）とをＲＡＭ
１４１に（シリアルに）書き込み、この書き込んだＲＡ
Ｍ１４１のデータを読み出し側のタイミングで（シリア
ルに）読み出し、読み出したＳＰＥ先頭バイトを示す情
報ビットの値により、ＳＰＥ先頭位置を認識するように
なっているのである。
【０２３０】従って、例えば図５３に示すようにＥＳメ
モリ２２０から読み出したＪ１／Ｖ５バイト指示信号と
送信ＳＰＥイネーブル信号との論理積をＡＮＤゲート２
１９でとってポインタ付け替えのためのＳＰＥ先頭バイ
トを認識するようなＳＰＥ先頭バイト認識回路２１９Ａ
を処理すべき多重データのチャンネル数に応じた数だけ
そなえる必要がなく、多重データに異なる信号サイズの
チャンネルが混在していても、共通の回路で全チャンネ
ル分の処理を行なうことができ、やはり装置規模，消費
電力，各機能ブロック間の配線数などを大幅に削減する
ことができる。
【０２３１】次に、図３４は上述のライト段数カウンタ
１３９（又はリード段数カウンタ１４０）の構成を示す
ブロック図で、この図３４に示すライト段数カウンタ１
３９は、ＴＵ３用カウンタ部１４Ａを３個（３チャンネ
ル分:TU3#1〜TU3#3)とセレクタ回路１５２とをそなえ、
これらの各ＴＵ３用カウンタ部１４Ａが、それぞれ、Ｔ
Ｕ３／ＴＵ２共用カウンタ部１４Ｂを１個(TU3/TU2#1)
と、ＴＵ２用カウンタ部１４Ｃを６個(TU2#2〜TU2#7)
と、セレクタ回路１５１とをそなえて構成されている。
【０２３２】さらに、この図３４に示すように、１チャ
ンネル分のＴＵ３用カウンタ部１４Ａにおいて、ＴＵ３
／ＴＵ２共用カウンタ部１４Ｂは、ＴＵ３／ＴＵ２共用
ＥＳ段数カウンタ１４５，ＴＵ３用デコード回路１４
６，ＴＵ２用デコード回路１４８，ＡＮＤゲート１４
７，１４９及びＯＲゲート１５０を有して構成され、各
ＴＵ２用カウンタ部１４Ｃは、それぞれ、ＴＵ２用ＥＳ
段数カウンタ１４３及びＴＵ２用デコード回路１４４を
有して構成されている。
【０２３３】ここで、各ＴＵ２用カウンタ部１４Ｃにお
いて、ＴＵ２用ＥＳ段数カウンタ１４３は、ＴＵ２のＥ
Ｓ段数をカウントするものであり、ＴＵ２用デコード回
路１４４は、ＴＵ２のＥＳ段数の最大値をデコードする
もので、例えば、ＴＵ２のＥＳ段数を１２段とすると、
ＴＵ２用ＥＳ段数カウンタ１４３のカウント値“１１”
をデコードする。そして、そのデコード信号は、ＴＵ２
用ＥＳ段数カウンタ１４３に“０”をロードさせるロー
ド信号として用いられ、これにより、ＴＵ２用ＥＳ段数
カウンタ１４３は“０〜１１”までカウントする１２進
カウンタとなる。
【０２３４】また、ＴＵ３／ＴＵ２共用カウンタ部１４
Ｂにおいて、ＴＵ３用デコード回路１４６は、ＴＵ３の
ＥＳ段数の最大値をデコードするものであり、ＴＵ２用
デコード回路１４８は、ＴＵ２のＥＳ段数の最大値をデ
コードするものであり、ＡＮＤゲート１４７は、ＴＵ３
用デコード回路１４６の出力信号と前記のＴＵ３設定信
号との論理積をとるものであり、ＡＮＤゲート１４９
は、ＴＵ２用デコード回路１４８の出力信号と前記のＴ
Ｕ２設定信号との論理積をとるものであり、ＯＲゲート
１５０は、これらの各ＡＮＤゲート１４７，１４９の出
力信号の論理和をとり、その論理和結果をＴＵ３／ＴＵ
２共用ＥＳ段数カウンタ１４５用のロード信号として出
力するものである。
【０２３５】そして、ＴＵ３／ＴＵ２共用ＥＳ段数カウ
ンタ１４５は、ＴＵ３又はＴＵ２のＥＳ段数をカウント
するもので、上記のＴＵ３設定信号，ＴＵ２設定信号に
応じてＯＲゲート１５０からのロード信号の入力タイミ
ングが切り替えられることにより、ＴＵ３のＥＳ段数カ
ウント動作とＴＵ２のＥＳ段数カウント動作とが切り替
えられるようになっている。
【０２３６】例えば、ＴＵ２のＥＳ段数を１２段、ＴＵ
３のＥＳ段数を１８段とすると、ＴＵ３用デコード回路
１４６ではカウンタ１４５のカウント値“１７”をデコ
ードし、ＴＵ２用デコード回路１４８ではカウンタ１４
５のカウント値“１１”をデコードする。そして、各デ
コード信号は、それぞれ対応するＡＮＤゲート１４７，
１４９にてＴＵ３設定信号，ＴＵ２設定信号と論理積が
とられ、ＴＵ３設定信号が“１”であれば（このとき、
ＴＵ２設定信号は“０”）、ＴＵ３用デコード回路１４
６でカウント値“１７”をデコードした信号がカウンタ
１４５に“０”をロードさせるロード信号となる。これ
により、ＴＵ３設定時には、カウンタ１４５は、ＴＵ３
のＥＳ段数１８段（“０〜１７”）をカウントするカウ
ンタとなる。
【０２３７】一方、ＴＵ２設定信号が“１”であれば
（このとき、ＴＵ３設定信号は“０”）、ＴＵ２用デコ
ード回路１４８でカウント値“１１”をデコードした信
号がカウンタ１４５に“０”をロードさせるロード信号
となる。これにより、ＴＵ２設定時には、カウンタ１４
５は、ＴＵ２のＥＳ段数１１段（“０〜１１”）をカウ
ントするカウンタとなる。
【０２３８】つまり、上述のライト段数カウンタ１３９
は、ＴＵ３マッピング設定時とＴＵ２マッピング設定時
のカウント数を切り替えるべく、ＴＵ３用カウント値及
びＴＵ２用カウント値をそれぞれデコードするＴＵ３用
デコード回路１４６及びＴＵ２用デコード回路１４８を
そなえ、信号サイズによってデコード回路１４６，１４
８の出力信号を選択してカウンタ１４５のロード信号と
することにより、ＴＵ３マッピング時及びＴＵ２マッピ
ング時のＲＡＭ１４１（図３２参照）のライト段数カウ
ンタ１３９を共通のカウンタとして構成しているのであ
る。
【０２３９】なお、セレクタ回路１５１は、１個のＴＵ
３／ＴＵ２共用カウンタ部１４Ｂの出力（カウント値）
と７個のＴＵ２用カウンタ部１４Ｃの各出力（カウント
値）との合計７チャンネル分のカウント値のうちの１つ
を選択出力するものであるが、ＴＵ３に設定されている
ときは、常時、ＴＵ３／ＴＵ２共用カウンタ部１４Ｂの
出力を選択する機能を有している。また、セレクタ回路
１５２は、３チャンネル分のＴＵ３用カウンタ部１４Ａ
（セレクタ回路１５１）の各出力（カウンタ値）のうち
の１つを選択出力するものである。
【０２４０】上述のごとく構成されたライト段数カウン
タ１３９（又はリード段数カウンタ）では、ＶＣ４フレ
ーム内にマッピングされているＴＵレベルの信号サイズ
がＴＵ３の場合、信号サイズ認識部１２５Ａ（図３０参
照）からのＴＵ３設定信号が“１”となりＴＵ３に設定
されるので、ＴＵ３／ＴＵ２共用カウンタ部１４Ｂのカ
ウンタ１４５がＴＵ３のＥＳ段数カウント用カウンタと
して動作し、そのカウント値（TU3#1 〜TU3#3 の３チャ
ンネル分）がＥＳ段数カウンタ値としてセレクタ１５
１，１５２を通じてシリアルに出力される。
【０２４１】一方、ＶＣ４フレーム内にマッピングされ
ているＴＵレベルの信号サイズがＴＵ２の場合は、信号
サイズ認識部１２５ＡからのＴＵ２設定信号が“１”と
なりＴＵ２に設定されるので、ＴＵ３／ＴＵ２共用カウ
ンタ部１４Ｂのカウンタ１４５及び各ＴＵ２用カウンタ
部１４Ｃのカウンタ１４３がそれぞれＴＵ２のＥＳ段数
カウント用カウンタとして動作し、各ＴＵ３用ＥＳ段数
カウンタ部１４Ａ毎に７チャネル分（合計３×７＝２１
チャンネル分）の各カウント値(TU2#1〜TU2#7)がＥＳ段
数カウンタ値としてセレクタ１５１，１５２を通じてシ
リアルに出力される。
【０２４２】このように、上述のポインタ処理部１２
（ポインタ処理装置８Ｂ）によれば、多重データ（ＶＣ
４フレーム）にマッピングされているＴＵレベルの信号
サイズ（ＴＵ３，ＴＵ２）に応じてカウンタ１４５の最
大値を切り替えるためのデコード回路，１４４，１４
６，１４８をそなえることにより、多重データにＴＵ
３，ＴＵ２という異なる信号サイズが混在していても、
共通のライト段数カウンタ１３９（又はリード段数カウ
ンタ１４０）でＥＳ段数をカウントすることができる。
【０２４３】従って、例えば図５４（ａ）に示すように
ＴＵ３用ＥＳ段数カウンタ２２１を３チャネル分、図５
４（ｂ）に示すようにＴＵ２用ＥＳ段数カウンタ２２２
を２１チャンネル分、それぞれそなえる必要がなく、さ
らに、本ポインタ処理装置８Ｂの装置規模・消費電力・
配線数を大幅に削減することができる。ところで、上述
のライト段数カウンタ１３９（又はリード段数カウンタ
１４０）は、全てのＴＵレベルの信号（ＴＵ３／ＴＵ２
／ＴＵ１２）の混在に対応する場合には、例えば図３５
に示すように、ＴＵ３用カウンタ部１６Ａを３個（３チ
ャンネル分）とセレクタ回路１７２とをそなえ、これら
の各ＴＵ３用カウンタ部１６Ａが、それぞれ、ＴＵ３／
ＴＵ２／ＴＵ１２共用カウンタ部１６１を１個(TU3/TU2
#1) と、ＴＵ２／ＴＵ１２共用カウンタ部１６６を６個
(TU2#2〜TU2#7)と、セレクタ回路１７１とをそなえて構
成されている。
【０２４４】さらに、この図３５に示すように、１チャ
ンネル分のＴＵ３用カウンタ部１６Ａにおいて、ＴＵ３
／ＴＵ２／ＴＵ１２共用カウンタ部１６１は、ＴＵ３／
ＴＵ２／ＴＵ１２共用部１６３，ＴＵ１２用ＥＳ段数カ
ウンタ１６４，１６５及びセレクタ回路１６２を有して
構成され、各ＴＵ２／ＴＵ１２共用カウンタ部１６６
が、ＴＵ２／ＴＵ１２共用部１６８，ＴＵ１２用ＥＳ段
数カウンタ１６９，１７０及びセレクタ回路１６７を有
して構成されている。
【０２４５】ここで、ＴＵ３／ＴＵ２／ＴＵ１２共用カ
ウンタ部１６１において、ＴＵ３／ＴＵ２／ＴＵ１２共
用部１６３は、ＴＵ３，ＴＵ２又はＴＵ１２のＥＳ段数
をカウントするもので、前記のＴＵ３設定信号，ＴＵ２
設定信号，ＴＵ１２設定信号に応じて、ＴＵ３／ＴＵ２
／ＴＵ１２のＥＳ段数カウント動作（カウンタの最大
値）が切り替えられるようになっている。
【０２４６】このため、具体的に、このＴＵ３／ＴＵ２
／ＴＵ１２共用部１６３は、例えば図３６に示すよう
に、ＴＵ３／ＴＵ２／ＴＵ１２共用ＥＳ段数カウンタ１
５３，ＴＵ３用デコード回路１４６，ＴＵ２用デコード
回路１４８，ＴＵ１２用デコード回路１５５，ＡＮＤゲ
ート１４７，１４９，１５７及びＯＲゲート１５９を有
して構成され、図３４に示すカウンタ部１４Ｂと同様の
原理で、ＴＵ３設定信号，ＴＵ２設定信号，ＴＵ１２設
定信号に応じて対応するデコード回路１４６，１４８，
１５５でデコードしたデコード信号をカウンタ１５３の
ロード信号として用いることにより、ＴＵ３設定時のカ
ウンタ値の最大値，ＴＵ２設定時のカウンタ値の最大値
及びＴＵ１２設定時のカウンタ値の最大値が切り替えら
れるようになっている。
【０２４７】また、各ＴＵ１２用ＥＳ段数カウンタ１６
４，１６５は、それぞれ、ＴＵ１２のＥＳ段数をカウン
トするものであり、セレクタ回路１６２は、ＴＵ３／Ｔ
Ｕ２／ＴＵ１２共用部１６３，各ＴＵ１２用ＥＳ段数カ
ウンタ１６４，１６５の各出力のうちの１つを選択出力
するものである。なお、このセレクタ回路１６２は、Ｔ
Ｕ３設定信号によりＴＵ３に設定されているとき、もし
くはＴＵ２設定信号によりＴＵ２に設定されているとき
には、常時、ＴＵ３／ＴＵ２／ＴＵ１２共用部１６３の
出力を選択する機能を有している。
【０２４８】さらに、各ＴＵ２／ＴＵ１２共用カウンタ
部１６６において、ＴＵ２／ＴＵ１２共用部１６８は、
ＴＵ２又はＴＵ１２のＥＳ段数をカウントするもので、
上記のＴＵ２設定信号，ＴＵ１２設定信号に応じて、Ｔ
Ｕ２のＥＳ段数カウント動作とＴＵ１２のＥＳ段数カウ
ント動作が切り替えられるようになっている。このた
め、具体的に、このＴＵ２／ＴＵ１２共用部１６８は、
例えば図３７に示すように、ＴＵ２／ＴＵ１２共用ＥＳ
段数カウンタ１５４，ＴＵ２用デコード回路１４４，Ｔ
Ｕ１２用デコード回路１５６，ＡＮＤゲート１４９，１
５８及びＯＲゲート１６０を有して構成され、この場合
も、ＴＵ２設定信号，ＴＵ１２設定信号に応じて対応す
るデコード回路１４４，１５６でデコードしたデコード
信号をカウンタ１５４のロード信号として用いることに
より、ＴＵ２設定時のカウンタ値の最大値とＴＵ１２設
定時のカウンタ値の最大値とが切り替えられるようにな
っている。
【０２４９】また、各ＴＵ１２用ＥＳ段数カウンタ１６
９，１７０は、それぞれ、上述のカウンタ１６４，１６
５の同様のもので、ＴＵ１２のＥＳ段数をカウントする
ものであり、セレクタ回路１６７は、これらのＴＵ２／
ＴＵ１２共用部１６８，各ＴＵ１２用ＥＳ段数カウンタ
１６９，１７０の各出力のうちの１つを選択出力するも
のである。なお、このセレクタ回路１６７は、ＴＵ２設
定信号によりＴＵ２に設定されているときには、常時、
ＴＵ２／ＴＵ１２共用部１６８の出力を選択する機能を
有している。
【０２５０】つまり、図３５に示すライト段数カウンタ
１３９（又はリード段数カウンタ１４０）は、図３４に
示すＴＵ２用ＥＳ段数カウンタ１４３，ＴＵ３／ＴＵ２
共用ＥＳ段数カウンタ１４５に、それぞれＴＵ１２設定
時のＥＳ段数をカウントする制御系をさらにそなえた構
成となっているのである。これにより、例えば、ＴＵ１
２設定時のＥＳ段数を１０段とすると、ＴＵ１２設定時
には、ＴＵ１２用の各デコード回路１５５，１５６（図
３６，図３７参照）でカウント値“９”がデコードさ
れ、そのデコード信号がそれぞれ対応するカウンタ１５
３，１５４のロード信号となり、各カウンタ１５３，１
５４がそれぞれＴＵ１２のＥＳ段数１０段（“０〜
９”）をカウントするカウンタとなる。
【０２５１】なお、上記のセレクタ回路１７１は、上述
の各カウンタ部１６１，１６６の各出力（カウンタ値）
のうちの１つを選択出力するものであるが、ここでは、
ＴＵ３設定信号によりＴＵ３に設定されているときに
は、常時、カウンタ部１６１の出力を選択する機能を有
している。また、セレクタ回路１７２は、３チャンネル
分のＴＵ３用カウンタ部１６Ａの出力のうちの１つを選
択出力するものである。
【０２５２】上述のごとく構成された図３５に示すライ
ト段数カウンタ１３９（又はリード段数カウンタ１４
０）では、ＶＣ４フレーム内にマッピングされているＴ
Ｕレベルの信号サイズがＴＵ３の場合、信号サイズ認識
部１２５Ａ（図３０参照）からのＴＵ３設定信号が
“１”となりＴＵ３に設定されるので、ＴＵ３／ＴＵ２
／ＴＵ１２共用部１６３のカウンタ１５３がＴＵ３のＥ
Ｓ段数カウント用カウンタとして動作する。
【０２５３】そして、このとき、セレクタ回路１６２，
１７１は、ＴＵ３に設定されていることから、それぞ
れ、ＴＵ３／ＴＵ２／ＴＵ１２共用部１６３の出力，カ
ウンタ部１６１の出力が、常時、選択されるので、その
カウント値がＴＵ３のＥＳ段数カウンタ値としてセレク
タ１７２を通じてシリアルに出力される。また、ＶＣ４
フレーム内にマッピングされているＴＵレベルの信号サ
イズがＴＵ２の場合は、ＴＵ２設定信号によりＴＵ２に
設定されるので、ＴＵ３／ＴＵ２／ＴＵ１２共用部１６
３のカウンタ１５３及び各カウンタ部１６６のＴＵ２／
ＴＵ１２共用部１６８におけるカウンタ１５４がそれぞ
れＴＵ２のＥＳ段数カウント用カウンタとして動作す
る。
【０２５４】そして、このとき、セレクタ回路１６２，
１６７は、ＴＵ２に設定されていることから、それぞ
れ、ＴＵ３／ＴＵ２／ＴＵ１２共用部１６３の出力，各
カウンタ部１６６のＴＵ２／ＴＵ１２共用部１６８の出
力が、常時、選択されるので、そのカウント値がＴＵ２
のＥＳ段数カウンタ値としてセレクタ１７２を通じてシ
リアルに出力される。
【０２５５】さらに、ＶＣ４フレーム内にマッピングさ
れているＴＵレベルの信号サイズがＴＵ１２の場合は、
ＴＵ１２設定信号によりＴＵ１２に設定されるので、Ｔ
Ｕ３／ＴＵ２／ＴＵ１２共用部１６３のカウンタ１５３
及び各カウンタ部１６６のＴＵ２／ＴＵ１２共用部１６
８におけるカウンタ１５４がそれぞれＴＵ１２のＥＳ段
数カウント用カウンタとして動作する。
【０２５６】そして、セレクタ回路１６２（１６７）
が、それぞれ、ＴＵ３／ＴＵ２／ＴＵ１２共用部１６３
（ＴＵ２／ＴＵ１２共用部１６８）の出力，カウンタ１
６４，１６５（１６８，１６９）の各出力を順次選択す
ることにより、セレクタ回路１７１，１７２を通じて、
ＴＵ１２のＥＳ段数カウンタ値がシリアルに出力され
る。
【０２５７】このように、上述のポインタ処理部１２
（ポインタ処理装置８Ｂ）によれば、ＴＵ３用カウント
値，ＴＵ２用カウント値及びＴＵ１２用カウント値をそ
れぞれデコードするＴＵ３用デコード回路１４６，ＴＵ
２用デコード回路１４８及びＴＵ１２用デコード回路１
５６をそなえ、信号サイズによって各デコード回路１４
６，１４８，１５６の出力信号を選択してカウンタ１５
３のロード信号とすることにより、ＴＵ３／ＴＵ２／Ｔ
Ｕ１２マッピング時のライト段数カウンタ１３９（又は
リード段数カウンタ１４０）を共通のカウンタとしてい
るので、合計６３個〔＝（３＋３×６）×３〕のカウン
タでＴＵレベルの信号の混在の全ての組み合わせ（（１
＋２7 ）×（１＋２7 ）×（１＋２7 ））に対して動作
可能である。
【０２５８】従って、例えば図５４（ａ）に示すように
ＴＵ３用ＥＳ段数カウンタ２２１を３チャネル分、図５
４（ｂ）に示すようにＴＵ２用ＥＳ段数カウンタ２２２
を２１チャンネル分、図５４（ｃ）に示すようにＴＵ１
２用ＥＳ段数カウンタ２２３を６３チャンネル分それぞ
れそなえる必要がなく、さらに、本ポインタ処理装置８
Ｂの装置規模・消費電力・配線数を大幅に削減すること
ができる。
【０２５９】（Ｃ）ＡＵポインタ処理部の説明 次に、図３８は図３に示すＡＵ４ポインタ処理部８１Ｂ
に着目したポインタ処理装置８Ｂの構成を示すブロック
図で、この図３８に示すように、ＡＵ４ポインタ処理部
８１Ｂは、ＡＵ４ポインタ検出部１７４，ＥＳメモリ１
７５，ＥＳライト段数カウンタ１７６，パルスジェネレ
ータ（ＰＧ）１７７，ＥＳリード段数カウンタ１７８及
び位相比較部１７９をそなえて構成されている。
【０２６０】ここで、上記のＡＵ４ポインタ検出部１７
４は、受信フレーム信号，伝送路側クロックに応じてパ
ルスジェネレータ１７７で生成されるタイミング信号に
従って、ＳＤＨ伝送方式における受信多重データからＡ
Ｕ４ポインタを検出することにより、伝送路側のクロッ
クで、ＡＵ４ポインタの翻訳，ＶＣ４イネーブル信号の
生成，ＶＣ４のＳＰＥ先頭バイト（ＰＯＨ内のＪ１バイ
ト）位置を示すＪ１バイト指示信号の生成などの各処理
をそれぞれ行なうものである。
【０２６１】また、ＥＳメモリ部１７５は、クロック乗
換用のメモリで、ＡＵ４ポインタ検出部１７４からの受
信多重データ（ＶＣ４イネーブル信号，Ｊ１バイト指示
信号も含まれる）が伝送路側のクロックで書き込まれ、
その受信多重データが装置側のクロックで読み出される
ことによって、受信多重データのクロック乗換処理が行
なわれるようになっている。
【０２６２】さらに、ＥＳライト段数カウンタ１７６
は、伝送路側のクロック動作することにより、伝送路側
のクロックで受信多重データをＥＳメモリ１７５へ書き
込む書き込み制御を行なうものであり、ＥＳリード段数
カウンタ１７８は、装置側のクロックで動作することに
より、ＥＳメモリ１７５に書き込まれた受信多重データ
を装置側のクロックで読み出す読み出し制御を行なうも
のである。
【０２６３】また、位相比較部１７９は、ＥＳライト段
数カウンタ１７６，ＥＳリード段数カウンタ１７８の各
カウンタ値を比較して各カウンタ値の位相差を検出し、
その位相差に基づいてＥＳリード段数カウンタ１７８の
読み出し動作を制御することによって、受信多重データ
に対するスタッフ制御（位相調整制御）を行なうもので
ある。
【０２６４】上述のごとく構成されたＡＵポインタ処理
部８１Ｂでは、ＡＵ４ポインタ検出部１７４において、
ＡＵ４ポインタの翻訳，ＶＣ４イネーブル信号の生成，
Ｊ１バイト指示信号の生成がそれぞれ行なわれ、ＥＳメ
モリ１７５にＶＣ４領域のデータが書き込まれる。この
とき、ＥＳライト段数カウンタ１７６が伝送路側のクロ
ックで動作するので、ＥＳメモリ１７５へのデータの書
き込みは伝送路側のクロックで行なわれる。
【０２６５】一方、ＥＳメモリ１７５からのデータの読
み出しは、ＥＳリード段数カウンタ１７８が装置側のク
ロックで動作するので、装置側のクロックで行なわれ
る。そして、このとき位相比較部１７９では、装置側の
クロック（カウンタ１７８のカウンタ値）と伝送路側の
クロック（カウンタ１７６のカウンタ値）との位相を比
較しており、その比較結果（位相差）を、ＥＳリード段
数カウンタ１７８へ渡すことによって、スタッフ制御を
行なうとともに、クロック乗り換えを行なう。
【０２６６】クロック乗り換え後のデータは、ＴＵポイ
ンタ処理部１８０へ渡され、そこで装置側のクロックを
用いて後述するようなＴＵポインタの付け替えなどのＴ
Ｕポインタ処理が行なわれる。このように、上述のＡＵ
４ポインタ処理部８１Ｂでは、ＥＳライト段数カウンタ
１７６，ＥＳリード段数カウンタ１７８の各カウンタ値
の位相差の検出によりスタッフ制御を行なうことで、Ｅ
Ｓメモリ１７５において、伝送路側のクロックから装置
側のクロックへの乗換が行なわれるので、クロックのジ
ッタ・ワンダなどの影響を考慮してＥＳメモリ段数を決
める際、ＡＵ４ポインタの１チャンネル分だけを考慮す
ればよいことになる。
【０２６７】従って、図６７により前述したように、Ｔ
Ｕポインタ処理部２４５′においてクロック乗換を行な
った場合には、クロックのジッタ・ワンダの影響を吸収
できる程度のＥＳメモリ段数は全チャンネル数分必要で
あったのに比べて、本ポインタ処理装置８Ｂの装置規
模，消費電力を大幅に削減することできる。なお、図３
８において、ＴＵポインタ処理部８２Ｂは、その構成を
機能毎に簡略化して示しており、ＴＵポインタ（Ｈ１／
Ｖ１バイト，Ｈ２／Ｖ２バイト，Ｈ３／Ｖ３バイト）の
検出（抽出）処理を行なうＴＵポインタ検出部１８１
と、ポインタ付け替え用のＥＳメモリ部１８２と、ＴＵ
ポインタの計算・挿入処理（スタッフ制御処理）を行な
うＴＵポインタ計算・挿入部１８３を有している。な
お、ＥＳメモリ部１８２に対するデータの書き込み／読
み出しは装置側のクロックで行なわれるようになってい
る。
【０２６８】そして、上記のＥＳメモリ部１８２は、例
えば図３９に示すように、上述のＡＵポインタ処理部８
１Ｂにおけるスタッフ制御機能と同様の機能を有するス
タッフ制御部１８２Ａとして、フレームカウンタ８２Ａ
−１，位相比較部８２Ａ−２，ＳＰＥイネーブル信号生
成部８２Ａ−３及びＲＡＭ８２Ａ−４を有しており、図
３２〜図３７により前述したライト段数カウンタ１３９
で生成されたライト側のカウンタ値とリード段数カウン
タ１４０で生成されたリード側のカウンタ値とが位相比
較部８２Ａ−２で位相比較されることによって各カウン
タ値の位相差に応じたスタッフ制御信号（正／負スタッ
フ要求信号）が生成されるようになっている。
【０２６９】具体的に、上述の位相比較部８２Ａ−２で
は、ライト側のカウンタ値からリード側のカウンタ値を
差し引き、その結果が、負になれば正スタッフ要求信号
を生成し、正になれば負スタッフ要求信号を生成するこ
とによって、後述する送信ポインタ値保持・更新処理に
おいて多重データの位相調整を行なわせるようになって
いる。
【０２７０】なお、上述のごとく生成された正スタッフ
要求信号，負スタッフ要求信号は、それぞれ、アドレス
生成部１０（図４参照）で生成されるＲＡＭアドレス
（チャンネルアドレス）の示すＲＡＭ８２Ａ−４の領域
に順次書き込まれるとともに、ＳＰＥイネーブル信号生
成部８２Ａ−３での送信側イネーブル信号生成用の信号
として用いられ、ＳＰＥイネーブル信号生成部８２Ａ−
３では、上記の正／負スタッフ要求信号と、送信側フレ
ーム信号により動作するフレームカウンタ８２Ａ−１の
出力とに基づいて、送信側ＳＰＥイネーブル信号が生成
される。
【０２７１】また、上記のライト段数カウンタ１３９，
リード段数カウンタ１４０は、それぞれ、図３２〜図３
７により前述したように信号サイズ混在時に対応できる
よう構成されたものであるが、信号サイズが混在しな
い、つまり、予め処理するＴＵフレームの信号サイズが
分かっている場合には、その信号サイズに応じた段数を
カウントするカウンタを用いればよい。
【０２７２】次に、上記のＴＵポインタ計算・挿入部１
８３は、ＴＵポインタの計算・挿入処理機能として、図
４０に示すごとく構成された送信ポインタ値保持・更新
部１８２Ｂと、図４１に示すようなポインタバイト挿入
部１８２Ｃとを有して構成されている。また、上記の送
信ポインタ値保持・更新部１８２Ｂは、図４０に示すよ
うに、アドレス生成部８２Ｂ−１，ＲＡＭ制御部８２Ｂ
−２，ポインタ値計算用オフセットカウンタ８２Ｂ−
３，送信ポインタ値保持用ＲＡＭ８２Ｂ−４及び送信ポ
インタ値更新制御部８２Ｂ−５をそなえ、さらに、この
送信ポインタ値更新制御部８２Ｂ−５が、一致検出部８
２Ｂ−６，セレクタ８２Ｂ−７，加減算器８２Ｂ−８及
び反転ゲート８２Ｂ−９を有して構成されている。な
お、上記のアドレス生成部８２Ｂ−１，ＲＡＭ制御部８
２Ｂ−２は、図４に示すアドレス生成部１０，ＲＡＭ制
御部１３とそれぞれ同様の機能を有している。
【０２７３】そして、この送信ポインタ値保持・更新部
１８２Ｂでは、送信多重データに挿入すべき送信ポイン
タ値が、ＲＡＭ制御部８２Ｂによって、アドレス生成部
８２Ｂ−１で生成されるチャンネルアドレスの示すＲＡ
Ｍ８２Ｂ−４の領域に順次書き込まれたのち、図４１に
示すポインタバイト挿入部１８２Ｃ用の送信ポインタ値
として読み出されるが、この読み出し時に、図３９によ
り上述したスタッフ制御部１８２Ａからの正／負スタッ
フ要求信号に応じて、送信ポインタ値更新制御部８２Ｂ
−５による送信ポインタ値の更新（スタッフ制御）が行
なわれる。
【０２７４】具体的に、この送信ポインタ値更新制御部
８２Ｂ−５では、まず、一致検出部８２Ｂ−６におい
て、図３１に示すＲＡＭ１４１から読み出された送信Ｊ
１／Ｖ５指示信号に従って、ＲＡＭ８２Ｂ−４から読み
出された送信ポインタ値（リードデータ）とオフセット
カウンタ８２Ｂ−３のカウンタ値との一致検出を行な
い、一致していればセレクタ回路８２Ｂ−７をＲＡＭ８
２Ｂ−４側に切り替えてＲＡＭ８２Ｂ−４からのリード
データ（送信ポインタ値）を選択する。
【０２７５】一致していなければセレクタ回路８２Ｂ−
７をオフセットカウンタ８２Ｂ−３側に切り替えてオフ
セットカウンタ値を送信ポインタ値として選択する。な
お、この一致検出部８２Ｂ−６での検出結果は、反転ゲ
ート８２Ｂ−９で反転されることにより、ＮＤＦ検出信
号となり、送信ポインタ値とともにＲＡＭ８２Ｂ−４に
保持され、読み出し時にＮＤＦ送信要求信号として図４
１に示すポインタバイト挿入部１８２Ｃへ出力されるよ
うになっている。
【０２７６】そして、セレクタ回路８２Ｂ−７で選択さ
れた送信ポインタ値は、正スタッフ要求信号受信時に
は、加減算器８２Ｂ−８によりそのポインタ値が「＋
１」され、負スタッフ要求信号受信時には、加減算器８
２Ｂ−８によりそのポインタ値が「−１」されて、新た
な送信ポインタ値としてＲＡＭ８２Ｂ−４に書き込まれ
る。なお、正／負スタッフ要求信号をいずれも受信して
いない場合には、加減算器８２Ｂ−８はセレクタ回路８
２Ｂ−７の出力をスルーし、送信ポインタ値の更新は行
なわない。
【０２７７】その後、上記の送信ポインタ値は、図４１
に示すポインタバイト挿入部１８２Ｃにおいて、送信側
フレーム信号に従って、スタッフ制御部１８２Ａからの
正／負スタッフ要求信号（図３９参照），送信ポインタ
更新・保持部１８２ＢからのＮＤＦ送信要求信号（図４
０参照），アラーム状態遷移保護部８１ＡからのＡＩＳ
状態信号（図２２参照）などに基づき、図３２に示すＲ
ＡＭ１４１から読み出された送信多重データに挿入され
て送信多重出力信号として出力される。なお、このポイ
ンタ挿入部１８２Ｃでは、次のような各処理〜が行
なわれる。
【０２７８】正スタッフ要求信号受信時、送信ポイン
タ値のＩビット（図６４参照）を全て反転させて、Ｈ１
／Ｖ１バイト，Ｈ２／Ｖ２バイトを挿入し、正スタッフ
バイト領域にダミーデータを挿入 負スタッフ要求信号受信時、送信ポインタ値のＤビッ
ト（図６４参照）を全て反転させて、Ｈ１／Ｖ１バイ
ト，Ｈ２／Ｖ２バイトを挿入し、負スタッフバイト領域
（つまり、Ｈ３／Ｖ３バイト）にＳＰＥ信号を挿入 ＮＤＦ送信要求信号受信時、ＮＤＦイネーブル表示を
Ｎビット（図６４参照）に挿入 ＡＩＳ状態信号受信時（ＡＩＳ状態信号が“１”の
時）、送信ポインタバイトを全て“１”にする 上記〜以外の時はＮＤＦディゼーブル表示をＮビ
ットに挿入 （Ｃ１）ＡＵ４ポインタ処理部の変形例の説明 図４２は上述のＡＵ４ポインタ処理部８１Ｂの変形例を
示すブロック図で、この図４２に示すＡＵ４ポインタ処
理部８１Ｂは、図３８に示す構成に加えて、送信フレー
ム信号を基にＡＵ４ポインタ計算処理及びＡＵ４ポイン
タ挿入処理を行なうＡＵ４ポインタ計算・挿入部１８４
をそなえて構成されている。なお、この図４２におい
て、符号１８５で示すものは送信フレーム信号と装置側
のクロックとに基づいて送信ＳＴＭ−１フレームを生成
するためのパルスジェネレータ（ＰＧ）である。
【０２７９】このような構成により、上述のＡＵ４ポイ
ンタ処理部８１Ｂでは、図３８により上述したごとくＥ
Ｓメモリ１７５においてスタッフ制御処理，クロック乗
換処理が行なわれるとともに、パルスジェネレータ１８
５で生成された送信ＳＴＭ−１フレームに従って、この
ＥＳメモリ１７５からＶＣ４データが読み出され、この
ＶＣ４データに対して、ＡＵ４ポインタ１８４でＡＵ４
ポインタの計算及び挿入処理が行なわれたのち、このＡ
Ｕ４ポインタ挿入後のデータがＴＵポインタ処理部８２
Ｂへ渡される。
【０２８０】これにより、ＡＵ４ポインタ付け替え後の
データからＡＵポインタ値をモニタすれば、ＥＳメモリ
１７５での処理状態（スタッフ挿入されたか否かなどの
状態）を極めて容易に検証することが可能になる。従っ
て、例えば、ポインタ処理に何らかの問題が生じた場
合、その問題が、ＡＵポインタ処理側にあるのか、ＴＵ
ポインタ処理側にあるのかを迅速に特定して対処するこ
とができるようになる。
【０２８１】なお、図６７により前述したポインタ処理
装置２４３では、ＡＵ４ポインタ処理部２４４′でＡＵ
４ポインタが終端されているため、ＡＵ４ポインタ処理
部２４４′の出力データをモニタしても、スタッフ制御
状態などを検証することが困難になっている。ところ
で、本実施形態では、図３により前述したように、上述
のＡＵ４ポインタ計算・挿入部１８４をそなえたもの
に、図４３に示すごとく、ＡＵ４ポインタ処理部８１
Ｂ′の出力とＴＵポインタ処理部８２Ｂの出力とを外部
のモード設定信号に応じて選択出力するセレクタ回路８
３Ｂがそなえられている。なお、この図４３では、図４
２に示すパルスジェネレータ１７７，１８５，ＥＳライ
ト段数カウンタ１７６，ＥＳリード段数カウンタ１７
８，位相比較部１７９の図示を略している。
【０２８２】これにより、この図４３に示すポインタ処
理装置８Ｂでは、ＡＵ４ポインタ処理部８１Ｂ′でＡＵ
４ポインタを付け替えた後のデータと、ＴＵポインタ処
理部８２ＢでＴＵポインタを付け替えた後のデータと
が、モード設定信号に応じてセレクタ回路１８６から選
択的に出力される。例えば、クロスコネクト単位がＶＣ
４の場合はモード設定信号によりＡＵ４ポインタ付け替
え後のデータを選択して出力し、クロスコネクト単位が
ＶＣ３／ＶＣ２／ＶＣ１２の場合はＴＵポインタ付け替
え後のデータを選択して出力する。
【０２８３】従って、本ポインタ処理装置８Ｂの後段に
位置するクロスコネクト装置８Ｄ（図３参照）では、例
えば図４４に示すように１つのクロスコネクト部（ハー
ド）２２６で、ＡＵ４ポインタ付け替え後のデータとＴ
Ｕポインタ付け替え後のデータとに対応して、ＶＣ４／
ＶＣ３／ＶＣ２／ＶＣ１２単位のクロスコネクト処理を
共通に行なうことができるので、クロスコネクト装置８
Ｄ自体の装置規模さえも小型化することができる。
【０２８４】（Ｄ）その他 なお、上述のポインタ処理装置８Ｂは、項目（Ｃ）のＡ
Ｕ４ポインタ処理部８１Ｂをそなえる場合は、ＴＵポイ
ンタ処理部８２Ｂには通常のものを用い、項目（Ｂ）の
ＴＵポインタ処理部８２Ｂをそなえる場合は、ＡＵ４ポ
インタ処理部８１Ｂには通常のものを用いるようにして
もよい。また、上述のポインタ処理装置８Ｂは、必ずし
もＴＵポインタ処理部８２Ｂの両方をその構成要素とす
る必要はなく、項目（Ｂ）のＴＵポインタ処理部８２Ｂ
のみをそなえて、ＴＵポインタ処理専用の装置としても
よい。
【０２８５】
【発明の効果】以上詳述したように、第１発明のＳＤＨ
伝送方式におけるポインタ処理装置によれば、多重デー
タから得られるポインタ処理に必要な各種情報群を、各
チャンネル毎にＲＡＭにシリアルで保持するので、多重
データを各チャンネル毎に分離することなく、シリアル
で、ポインタ処理を行なうことができる。従って、ポイ
ンタ処理のための回路を複数チャンネル分そなえる必要
がなく、装置（回路）規模，消費電力，各機能（回路）
ブロック間の配線数などを大幅に削減することができる
（請求項１）。
【０２８６】また、上記のＲＡＭを、第１ＲＡＭと第２
ＲＡＭとに分割すれば、第２ＲＡＭへのアクセスタイミ
ング（Ｈ１／Ｖ１タイミング）が削減されるので、ＲＡ
Ｍ自体の消費電力をさらに削減することができる（請求
項２）。さらに、上記のＲＡＭには、受信したＨ１／Ｖ
１バイトのビット数を圧縮して、このビット数を圧縮し
た情報を保持させるので、ＲＡＭに必要なビット数が削
減され、使用するＲＡＭも小型化することができる（請
求項３）。
【０２８７】また、各チャンネルのポインタ処理に必要
な各種のポインタ処理制御信号の生成やポインタ処理
は、１つのポインタ処理部で行なうことができるので、
さらに装置規模，消費電力，各機能ブロック間の配線数
などを大幅に削減することができる（請求項４）。さら
に、このとき、各チャンネルのポインタ値を示す情報信
号のＭＳＢを除く下位ビットのみをＲＡＭに保持させる
ようにすることができるので、ＲＡＭに必要なビット数
がさらに削減されＲＡＭを小型化することが可能にな
る。なお、信号サイズがＴＵ３の場合、上記のＭＳＢは
ＴＵ３以外のときの値とは異なる値になっている可能性
があるが、そのときのＭＳＢ１ビットはラッチ回路に保
持されるので、常にポインタ処理に必要な情報は確保さ
れ、確実に処理を行なうことができる（請求項５）。
【０２８８】また、ＲＡＭに、受信ポインタ値と前フレ
ームの受信ポインタ値との一致検出結果（１ビット情
報）を保持させるだけで、ノーマルポインタ値を何回連
続して受信したかをカウントするための専用の回路やカ
ウント結果を保持するための専用の回路などを複数チャ
ンネル分そなえずに、各チャンネルに対する通常のノー
マルポインタ値３連続一致受信検出をシリアルで行なう
ことができるので、ＲＡＭを小型化できるとともに、こ
の場合も、装置規模，消費電力，各機能ブロック間の配
線数などを大幅に削減することができる（請求項６）。
【０２８９】また、ＮＤＦイネーブル連続受信回数また
は無効ポインタの連続受信回数のいずれかをカウントす
れば、ＬＯＰ状態を検出することができるので、ＮＤＦ
イネーブル連続受信回数をカウントする専用の回路，無
効ポインタの連続受信回数をカウントする専用の回路を
それぞれ複数チャンネル分そなえずに、各チャンネルに
対するＬＯＰ状態をシリアルで検出することができる。
従って、この場合も、装置規模，消費電力，各機能ブロ
ック間の配線数などを大幅に削減することができる（請
求項７）。
【０２９０】さらに、ＩＮＣ及びＤＥＣのうちのどちら
か１つの受信結果をＩＮＣ／ＤＥＣ受信結果認識用ＲＡ
Ｍに保持するだけで、ＩＮＣ／ＤＥＣ受信結果を認識す
ることができるので、ＩＮＣ受信結果，ＤＥＣ受信結果
の両方をＲＡＭに保持する必要はなく、これにより、Ｒ
ＡＭに必要なビット数を削減してＲＡＭを小型化するこ
とが可能になるとともに、その消費電力も削減すること
ができる（請求項８）。
【０２９１】また、アラーム状態遷移対象信号を受信し
た回数に応じたカウント値のみをＲＡＭの該当するチャ
ンネルアドレスに保持させるので、ＲＡＭに必要なビッ
ト数を最小限に抑えつつ、複数チャンネルに対するアラ
ーム状態の認識をシリアルで行なうことができる。従っ
て、この場合も、アラーム状態の認識を行なうための回
路を複数チャンネル分そなえる必要はなく、装置規模，
消費電力，各機能ブロック間の配線数などを大幅に削減
することができる（請求項９）。
【０２９２】さらに、アクティブポインタ値の全ビット
をＲＡＭに保持しなくても、各チャンネルのポインタ処
理に必要なアクティブポインタ値をシリアルで生成する
ことができるので、この場合もＲＡＭに必要なビット数
が削減され、ＲＡＭの小型化，低消費電力化に大いに寄
与することとなる（請求項１０）。また、アクティブポ
インタ値保持用の回路，オフセットカウンタ値カウント
用の回路などを複数チャンネル分そなえずに、各チャン
ネルのＳＰＥの先頭バイトをシリアルで認識することが
できるので、装置規模，消費電力，各機能ブロック間の
配線数などを大幅に削減することができる（請求項１
１）。
【０２９３】さらに、多重データの各チャンネルがＴＵ
３／ＴＵ２／ＴＵ１２のいずれの信号サイズにマッピン
グされているかを、常に、認識することができるので、
多重データに異なる信号サイズのチャンネルが混在する
場合でも、共通の回路でポインタ抽出・ポインタ処理を
行なうことができ、さらに大幅に装置規模，消費電力，
各機能ブロック間の配線数などを削減することができる
（請求項１２）。
【０２９４】具体的には、このとき、例えば、ＴＵ３用
の設定レジスタを３チャンネル分，ＴＵ２用の設定レジ
スタを２１チャンネル分，ＴＵ１２用の設定レジスタを
６３チャンネル分というように、全ての信号サイズに対
応できる分（計８７チャンネル分）の設定レジスタをそ
なえずに、約１／３の個数（計２４個）の設定レジスタ
をそなえるだけで、全チャンネルに対するポインタ処理
を行なうことができるので、さらに装置規模，消費電
力，各機能ブロック間の配線数などを削減することがで
きる（請求項１３）。
【０２９５】また、ＳＰＥの先頭バイト位置の認識処
理，ポインタ付け替え処理についても、多重データに異
なる信号サイズのチャンネルが混在していても、共通の
回路で全チャンネル分の処理を行なうことができるの
で、やはり装置規模，消費電力，各機能ブロック間の配
線数などを大幅に削減することができる（請求項１４，
１５）。
【０２９６】また、ＴＵ３マッピング設定時とＴＵ２マ
ッピング設定時のカウント数を、各デコード回路の出力
信号を選択して切り替えることによって、多重データに
ＴＵ３／ＴＵ２という異なる信号サイズのチャンネルが
混在していても、共通のカウンタでライト／リード段数
のカウント処理を行なうことができるので、本来、ＴＵ
３用として３チャンネル分、ＴＵ２用として２１チャン
ネル分必要であったライト／リード段数カウンタを１チ
ャンネル分に削減でき、装置規模，消費電力，各機能ブ
ロック間の配線数などを大幅に削減することができる
（請求項１６）。
【０２９７】さらに、ＴＵ３マッピング設定時とＴＵ２
マッピング設定時とＴＵ１２マッピング設定時とのカウ
ント数を、各デコード回路の出力信号を選択して切り替
えれば、多重データにＴＵ３／ＴＵ２／ＴＵ１２という
異なる信号サイズのチャンネルが混在していても、共通
のカウンタでライト／リード段数のカウント処理を行な
うことができるので、さらに大幅に装置規模，消費電
力，各機能ブロック間の配線数などを大幅に削減するこ
とができる（請求項１７）。
【０２９８】次に、第２発明のＳＤＨ伝送方式における
ポインタ処理装置によれば、ＡＵポインタ処理部側でク
ロック乗り換え処理を行なうので、クロック変動などの
影響を吸収するために必要なＥＳメモリをＴＵポインタ
処理部に全チャンネル分そなえる必要がなくなり、本装
置の小型化，低消費電力化などに大いに寄与する（請求
項１８）。
【０２９９】また、このとき、ＡＵポインタ挿入後のデ
ータをＴＵポインタ処理部へ渡すようにすれば、ＡＵポ
インタ挿入後のデータから、ＥＳメモリでの処理状態
（スタッフ制御など）を把握することができるので、Ｅ
Ｓメモリの動作状態を極めて容易に検証することが可能
になる。従って、例えば、ポインタ処理に何らかの問題
が生じた場合、その問題が、ＡＵポインタ処理側にある
のか、ＴＵポインタ処理側にあるのかを迅速に特定・対
処することができるようになる（請求項１９）。
【０３００】さらに、ＡＵポインタ付け替え後の信号と
ＴＵポインタ付け替え後の信号とを選択的に出力するよ
うにすれば、後段の装置（例えばクロスコネクト装置
等）では、１つの装置で両方の信号に対応することがで
きるので、その装置規模さえも小型化することができる
ようになる（請求項２０）。なお、第２発明のポインタ
処理装置におけるＴＵポインタ処理部も、第１発明のも
のと同様に、多重データを各チャンネル毎に分離する
（パラレルデータに変換する）ことなく、シリアルで、
入力多重データに対するポインタ処理（ＴＵポインタ処
理）を行なうようにすれば、さらに本装置の小型化，低
消費電力化に寄与することとなる（請求項２１）。
【図面の簡単な説明】
【図１】第１発明の原理ブロック図である。
【図２】第２発明の原理ブロック図である。
【図３】本発明の一実施形態としてのポインタ処理装置
が適用される伝送端局装置の要部の構成を示すブロック
図である。
【図４】本実施形態のポインタ処理装置におけるＴＵポ
インタ処理部の要部の構成を示すブロック図である。
【図５】本実施形態のＴＵポインタ処理部の要部の他の
構成を示すブロック図である。
【図６】本実施形態のＴＵポインタ処理部におけるアド
レス生成部の詳細構成を示すブロック図である。
【図７】本実施形態のアドレス生成部の動作を説明する
ためのアドレス変換テーブルの一例を示す図である。
【図８】本実施形態のアドレス生成部の他の詳細構成を
示すブロック図である。
【図９】本実施形態のアドレス変換部の詳細構成を示す
ブロック図である。
【図１０】本実施形態のアドレス変換部の動作を説明す
るための図である。
【図１１】本実施形態のポインタ処理部に設けられた第
１ポインタ翻訳部の構成を示すブロック図である。
【図１２】本実施形態のＲＡＭに保持されるデータ内容
例を示す図である。
【図１３】本実施形態の第２ポインタ翻訳部に着目した
ＴＵポインタ処理部の構成を示すブロック図である。
【図１４】本実施形態の第２ポインタ翻訳部の詳細構成
を示すブロック図である。
【図１５】本実施形態の受信ポインタ値の保持機能部分
に着目したＴＵポインタ処理部の構成を示すブロック図
である。
【図１６】本実施形態のノーマルポインタ値３連続一致
受信検出機能部分に着目したポインタ処理部の構成を示
すブロック図である
【図１７】本実施形態のＬＯＰ検出機能部分に着目した
ポインタ処理部の構成を示すブロック図である。
【図１８】本実施形態のＩＮＣ／ＤＥＣ受信結果認識機
能部分に着目したポインタ処理部の構成を示すブロック
図である。
【図１９】本実施形態の３進カウント部の詳細構成を示
すブロック図である。
【図２０】本実施形態のアラーム状態遷移検出機能部分
に着目したポインタ処理部の構成を示すブロック図であ
る。
【図２１】本実施形態のカウント制御部の詳細構成を示
すブロック図である。
【図２２】本実施形態のＡＩＳ状態遷移検出機能部分に
着目したポインタ処理部の構成を示すブロック図であ
る。
【図２３】本実施形態のＲＡＭに保持されるデータ内容
例を示す図である。
【図２４】本実施形態のアクティブポインタ値保持機能
部分に着目したポインタ処理部の構成を示すブロック図
である。
【図２５】本実施形態のＳＰＥ先頭バイト（Ｊ１／Ｖ５
バイト）認識機能部分に着目したポインタ処理部の構成
を示すブロック図である。
【図２６】本実施形態のＴＵポインタ処理部の変形例を
示すブロック図である。
【図２７】本変形例におけるポインタ抽出部の要部の構
成を示すブロック図である。
【図２８】本変形例におけるポインタ処理部の要部の構
成を示すブロック図である。
【図２９】本変形例におけるＲＡＭ制御部の要部の構成
を示すブロック図である。
【図３０】本変形例におけるマッピング設定レジスタ
群，セレクタ部の詳細構成を示すブロック図である。
【図３１】本変形例におけるＳＰＥ先頭バイト（Ｊ１／
Ｖ５バイト）認識機能部分に着目したポインタ処理部の
構成を示すブロック図である。
【図３２】本変形例におけるポインタ付け替え機能部分
に着目したポインタ処理部の構成を示すブロック図であ
る。
【図３３】本変形例におけるポインタ付け替え用のＲＡ
Ｍに保持されるデータ内容例を示す図である。
【図３４】本変形例におけるライト（リード）段数カウ
ンタの構成を示すブロック図である。
【図３５】本変形例におけるライト（リード）段数カウ
ンタの他の構成を示すブロック図である。
【図３６】本変形例のライト（リード）段数カウンタに
おけるＴＵ３／ＴＵ２／ＴＵ１２共用部の構成を示すブ
ロック図である。
【図３７】本変形例のライト（リード）段数カウンタに
おけるＴＵ２／ＴＵ１２共用部の構成を示すブロック図
である。
【図３８】本実施形態のＡＵ４ポインタ処理部に着目し
たポインタ処理装置の構成を示すブロック図である。
【図３９】本実施形態のＴＵポインタ処理部におけるＥ
Ｓメモリ部の構成を示すブロック図である。
【図４０】本実施形態のＴＵポインタ処理部におけるＴ
Ｕポインタ計算・挿入部の構成を示すブロック図であ
る。
【図４１】本実施形態のＴＵポインタ処理部におけるＴ
Ｕポインタ計算・挿入部の構成を示すブロック図であ
る。
【図４２】本実施形態のＡＵ４ポインタ処理部に着目し
たポインタ処理装置の変形例を示すブロック図である。
【図４３】本実施形態のＡＵ４ポインタ処理部に着目し
たポインタ処理装置の変形例を示すブロック図である。
【図４４】本実施形態にかかるクロスコネクト装置の一
例を模式的に示すブロック図である。
【図４５】本実施形態のポインタ処理装置により得られ
る効果を説明するための図である。
【図４６】本実施形態のポインタ処理装置により得られ
る効果を説明するための図である。
【図４７】本実施形態のポインタ処理装置により得られ
る効果を説明するための図である。
【図４８】本実施形態のポインタ処理装置により得られ
る効果を説明するための図である。
【図４９】本実施形態のポインタ処理装置により得られ
る効果を説明するための図である。
【図５０】本実施形態のポインタ処理装置により得られ
る効果を説明するための図である。
【図５１】（ａ）〜（ｃ）はそれぞれ本実施形態のポイ
ンタ処理装置により得られる効果を説明するための図で
ある。
【図５２】（ａ）〜（ｃ）はそれぞれ本実施形態のポイ
ンタ処理装置により得られる効果を説明するための図で
ある。
【図５３】本実施形態のポインタ処理装置により得られ
る効果を説明するための図である。
【図５４】（ａ）〜（ｃ）はそれぞれ本実施形態のポイ
ンタ処理装置により得られる効果を説明するための図で
ある。
【図５５】ＳＤＨ伝送方式におけるハイアラーキ構造を
説明するための図である。
【図５６】ＳＤＨ伝送方式におけるＳＴＭ−１のフレー
ム・フォーマットを示す図である。
【図５７】ＳＴＭ−１フレームに収容されるＶＣ４の収
容位置を説明するための図である。
【図５８】ＳＤＨ伝送方式におけるＴＵ３のフレーム・
フォーマットを示す図である。
【図５９】ＴＵ３フレームに収容されるＶＣ３の収容位
置を説明するための図である。
【図６０】ＳＤＨ伝送方式におけるＴＵ２のフレーム・
フォーマットを示す図である。
【図６１】ＴＵ２フレームに収容されるＶＣ２の収容位
置を説明するための図である。
【図６２】ＳＤＨ伝送方式におけるＴＵ１２のフレーム
・フォーマットを示す図である。
【図６３】ＴＵ１２フレームに収容されるＶＣ１２の収
容位置を説明するための図である。
【図６４】ＳＤＨ伝送方式におけるポインタバイトのフ
ォーマットを示す図である。
【図６５】ＳＤＨ伝送方式におけるポインタ値の状態遷
移を説明するための図である。
【図６６】ＳＤＨ伝送網の一例を示すブロック図であ
る。
【図６７】ポインタ処理装置の一例を示すブロック図で
ある。
【図６８】クロスコネクト装置の一例を示すブロック図
である。
【符号の説明】
１，１０，８２Ｂ−１ アドレス生成部 ２，１１ ポインタ抽出部 ３，１２，２４８ ポインタ処理部 ４，１４，５７，７２，７４，８２Ａ−４，８２Ｂ−
４，１４１ ＲＡＭ（ランダムアクセスメモリ） ５，８２Ｂ−２ ＲＡＭ制御部 ６，８１Ｂ，２４４′ ＡＵ４ポインタ処理部 ６ａ，１７４，２４４ ＡＵ４ポインタ検出部 ６ｂ ＥＳメモリ ６ｃ ＥＳライトカウンタ ６ｄ ＥＳリードカウンタ ７，８２Ｂ，２４５′ ＴＵポインタ処理部 ８ 伝送端局装置（ＬＴ） ８Ａ セクションオーバヘッド／ラインオーバヘッド
（ＳＯＨ／ＬＯＨ）終端処理部 ８Ｂ，２４３ ポインタ処理装置 ８Ｃ パスオーバヘッド（ＰＯＨ）終端処理部 ８Ｄ クロスコネクト（ＸＣ）装置 ８Ｅ ＰＯＨ挿入処理部 ８Ｆ ＡＵ４ポインタ挿入処理部 ８Ｇ ＳＯＨ／ＬＯＨ挿入処理部 １２Ａ （第１）ポインタ翻訳部 １４Ａ ＴＵ３用カウンタ部 １４Ｂ ＴＵ３／ＴＵ２共用カウンタ部 １４Ｃ ＴＵ２用カウンタ部 １５ ＴＵＧ３用アドレスカウンタ １６ ＴＵＧ２用アドレスカウンタ １６Ａ ＴＵ３用カウンタ部 １７ ＴＵ１２用アドレスカウンタ １８，１９ ＡＮＤゲート ２０ アドレス変換部 ２０−１ ハーフアダー ２０−２〜２０−８ フルアダー ２０−９，７３−１ 排他的論理和回路（ＥＸＯＲ） ２１ ＲＡＭ（ＲＡＭＲ１：第１ＲＡＭ） ２２ ＲＡＭ（ＲＡＭＲ２：第２ＲＡＭ） ２３ Ｈ１／Ｖ１バイト抽出部 ２４ Ｈ２／Ｖ２バイト抽出部 ２６ アラーム状態検出部 ２７ ＮＤＦ検出部 ２８ ＳＳビット不一致検出部 ２９ ＮＤＦイネーブル検出部 ３０ ポインタ値上位２ビット抽出部 ３１，４８，５６，５９，６６，６８，７３−４，７
９，８１−２，８１−５，８１−６，８８，１３６，１
５０，１５９，１６０，１９０ ＯＲゲート（論理和回
路） ３２，３７，６２，６３，８２Ｂ−９ 反転ゲート（イ
ンバータ） ３２′，３４，３８，３９，４３，４４，４７，４９，
６０，６１，６７，６９〜７１，７３−２，７３−３，
７６〜７８，８１−１，８１−３，８１−４，８１−
７，８１−８，９９，１２８，１２９，１３３〜１３
５，１３８，１４２，１４７，１４９，１５７，１８
７，２００，２１６〜２１８，２１９ ＡＮＤゲート
（論理積回路） ３３ （第２）ポインタ翻訳部 ３５ 受信ポインタ値範囲外検出部(OUT OF RANGE) ３６，４２，４６ ＮＯＲゲート（否定論理和回路） ４０ インクリメント（ＩＮＣ）表示検出部 ４１ デクリメント（ＤＥＣ）表示検出部 ４５ 不一致検出部 ５０，５４，７５，８３，８４，８５，９０，９４，１
４４，１４６，１４８，１５５，１５６，１９３，１９
７ デコード回路 ５１〜５３，９１〜９３，１９２ フリップフロップ
（ＦＦ）回路 ５８，８２Ｂ−６，９８，１３７，１９１，１９９，２
１３〜２１５ 一致検出部 ５８ａ ノーマルポインタ値３連続一致受信検出部 ６４ ポインタ値範囲外変換部 ５５，８２Ｂ−７，８３Ｂ，９５，１０８，１０９，１
１６，１１７，１２２，１２５〜１２７，１３３Ａ，１
５１，１５２，１６２，１６７，１７１，１７２ セレ
クタ回路 ６５ 加算回路 ６５′，８１，１９６ カウント制御部 ７３ ３進カウント部 ７３Ｂ スタッフ抑制部 ８２ ＲＡＭ（アラーム状態遷移保護用ＲＡＭ） ８２Ａ−１ フレームカウンタ ８２Ａ−２，１７９ 位相比較部 ８２Ａ−３ ＳＰＥイネーブル信号生成部 ８２Ｂ−３ オフセットカウンタ ８２Ｂ−８ 加減算器 ８９ ＲＡＭ（アクティブポインタ値保持用ＲＡＭ） ９６ アクティブポインタ値更新制御部 ９７，２０１′，２１３Ｂ，２１３Ｄ，２１３Ｆ オフ
セットカウンタ部 ９７Ａ ＳＰＥ先頭バイト認識部 １００ マッピング設定レジスタ群 １０１ セレクタ部 １０２ ＴＵ３用Ｈ１バイト抽出タイミング生成部 １０３ ＴＵ２用Ｖ１バイト抽出タイミング生成部 １０４ ＴＵ１２用Ｖ１バイト抽出タイミング生成部 １０５ ＴＵ３用Ｈ２バイト抽出タイミング生成部 １０６ ＴＵ２用Ｖ２バイト抽出タイミング生成部 １０７ ＴＵ１２用Ｖ２バイト抽出タイミング生成部 １１０ ＴＵ３用ＳＳビット値保持部 １１１ ＴＵ２用ＳＳビット値保持部 １１２ ＴＵ１２用ＳＳビット値保持部 １１３ ＴＵ３用最大ポインタ値保持部 １１４ ＴＵ２用最大ポインタ値保持部 １１５ ＴＵ１２用最大ポインタ値保持部 １１８ 比較部 １１９ ＴＵ３用ＲＡＭアクセスタイミング生成部 １２０ ＴＵ２用ＲＡＭアクセスタイミング生成部 １２１ ＴＵ１２用ＲＡＭアクセスタイミング生成部 １２３ ＴＵ３／ＴＵＧ３設定レジスタ(TU3/TUG3 #1〜
#3) １２４ ＴＵ２／ＴＵＧ２設定レジスタ(TU2/TUG2 #1〜
#7) １２５Ａ 信号サイズ認識部 １３０ ＴＵ３用オフセットカウンタ １３１ ＴＵ２用オフセットカウンタ １３２ ＴＵ１２用オフセットカウンタ １３９ ライト段数カウンタ １４０ リード段数カウンタ １４３，２２２ ＴＵ２用ＥＳ段数カウンタ １４５ ＴＵ３／ＴＵ２共用ＥＳ段数カウンタ １５３ ＴＵ３／ＴＵ２／ＴＵ１２共用ＥＳ段数カウン
タ １５４ ＴＵ２／ＴＵ１２共用ＥＳ段数カウンタ １６１ ＴＵ３／ＴＵ２／ＴＵ１２共用カウンタ部 １６３ ＴＵ３／ＴＵ２／ＴＵ１２共用部 １６４，１６５，２２３ ＴＵ１２用ＥＳ段数カウンタ １６６ ＴＵ２／ＴＵ１２共用カウンタ部 １６８ ＴＵ２／ＴＵ１２共用部 １６９，１７０ ＴＵ１２用ＥＳ段数カウンタ １７５ ＥＳメモリ １７６ ＥＳライト段数カウンタ １７７，１８５ パルスジェネレータ（ＰＧ） １７８ ＥＳリード段数カウンタ １８１ ＴＵポインタ検出部 １８２ ＥＳメモリ部 １８２Ｂ 送信ポインタ値保持・更新部 １８２Ｃ ポインタバイト挿入部 １８３ ＴＵポインタ計算・挿入部 １８４ ＡＵ４ポインタ計算・挿入部 １８８ ＮＤＦイネーブル連続受信カウント部 １８９ インバリッドポインタ連続受信カウント部 １９４ カウンタ １９５ 受信ポインタ保持部 １９８ レジスタ ２０１，２１３Ａ，２１３Ｃ，２１３Ｅ アクティブポ
インタ値保持部 ２０２〜２０４ ポインタ抽出・処理回路 ２０５，２４９ パラレル／シリアル（Ｐ／Ｓ）変換部 ２０６，２４５ シリアル／パラレル（Ｓ／Ｐ）変換部 ２２４〜２２６ クロスコネクト部 ２０７ ＴＵ３設定レジスタ ２０８ ＴＵ２設定レジスタ ２０９ ＴＵ１２設定レジスタ ２１０〜２１２ ＳＰＥ先頭バイト認識回路 ２１９Ａ ＳＰＥ先頭バイト認識回路 ２２０，２４７ ＥＳメモリ ２２１ ＴＵ３用ＥＳ段数カウンタ ２３１ セクションオーバヘッド（ＳＯＨ） ２３２ ＡＵ４ポインタ ２３３ ペイロード（ＳＰＥ） ２３４ ＴＵポインタ ２４６ ＴＵポインタ検出部 ３０１ 加入者端末 ３０２ 回線終端装置（ＮＴ） ３０３，３０６ 伝送端局装置（ＬＴ） ３０４ 交換装置（ＳＷ） ３０５ 多重化装置（ＭＵＸ） ３０７ 中継伝送路
フロントページの続き (72)発明者 江本 秀夫 大阪府大阪市中央区城見２丁目２番６号 富士通関西ディジタル・テクノロジ株式会 社内 (72)発明者 蔵屋 久義 大阪府大阪市中央区城見２丁目２番６号 富士通関西ディジタル・テクノロジ株式会 社内

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】ＳＤＨ伝送方式におけるポインタ処理装置
    において、入力された多重データをシリアルでポインタ
    処理すべく、 該多重データの各チャンネルにアドレスを割り付けるた
    めのアドレス生成部と、 少なくともＨ１／Ｖ１バイト，Ｈ２／Ｖ２バイトを含む
    ポインタバイトの抽出を行なうポインタ抽出部と、 所要のポインタ処理を施すポインタ処理部と、 上記のポインタ抽出部，ポインタ処理部にて得られる該
    多重データから抽出された各チャンネルのポインタバイ
    トが示す情報群，受信したポインタバイトによりポイン
    タアクションを起こすために必要な情報群及びポインタ
    アクションを起こした結果の情報群を、各チャンネル毎
    に該アドレス生成部で生成されたアドレスが示す領域に
    保持するＲＡＭと、 該ＲＡＭの書き込み／読み出しの一連の動作を制御する
    ＲＡＭ制御部とをそなえて構成されたことを特徴とす
    る、ＳＤＨ伝送方式におけるポインタ処理装置。
  2. 【請求項２】 該ＲＡＭが、第１ＲＡＭと第２ＲＡＭと
    に分割して構成され、 該第１ＲＡＭが、上記の受信したポインタバイトのうち
    のＨ１／Ｖ１バイトが示す情報群を保持するように構成
    されるとともに、 該第２ＲＡＭが、上記の受信したポインタバイトのうち
    のＨ２／Ｖ２バイトが示す情報群，上記のポインタアク
    ションを起こすために必要な情報群及びポインタアクシ
    ョンを起こした結果の情報群を保持するように構成され
    ていることを特徴とする、請求項１記載のＳＤＨ伝送方
    式におけるポインタ処理装置。
  3. 【請求項３】 該ポインタ処理部が、受信したＨ１／Ｖ
    １バイトのビット数を圧縮して、このビット数を圧縮し
    た情報を該ＲＡＭに保持させる第１ポインタ翻訳部をそ
    なえて構成されていることを特徴とする、請求項１記載
    のＳＤＨ伝送方式におけるポインタ処理装置。
  4. 【請求項４】 該ポインタ処理部が、 受信したＨ１／Ｖ１バイトのビット数を圧縮して、この
    ビット数を圧縮した情報を該ＲＡＭに保持させる第１ポ
    インタ翻訳部と、 該多重データからＨ２／Ｖ２バイトを抽出するタイミン
    グで、該多重データ，該第１ポインタ翻訳部で生成した
    ビット数圧縮情報並びに上記の受信ポインタバイトのＨ
    ２／Ｖ２バイトが示す情報群，ポインタアクションを起
    こすために必要な情報群及びポインタアクションを起こ
    した結果の情報群に基づいて、ポインタ処理制御信号及
    びポインタ処理結果を生成して、これらの情報群を該Ｒ
    ＡＭに保持させる第２ポインタ翻訳部とをそなえて構成
    されていることを特徴とする、請求項１記載のＳＤＨ伝
    送方式におけるポインタ処理装置。
  5. 【請求項５】 該多重データから各チャンネルのポイン
    タ値を示す情報信号を抽出し、該情報信号のＭＳＢを除
    く下位ビットを該ＲＡＭに保持させるように構成すると
    ともに、 該多重データの各チャンネルの信号サイズがＴＵ３のと
    きの該情報信号のＭＳＢ１ビットを保持しうるラッチ回
    路をそなえ、 該ラッチ回路の書き込み及び読み出しの制御信号とし
    て、該ＴＵ３のチャンネルに割り当てたアドレス値をデ
    コードした信号が使用されることを特徴とする、請求項
    １記載のＳＤＨ伝送方式におけるポインタ処理装置。
  6. 【請求項６】 該ポインタ処理部が、 受信ポインタ値と前フレームの受信ポインタ値との一致
    を検出して、この一致検出結果を１ビット情報で該ＲＡ
    Ｍに保持させる一致検出部と、 無効な情報を示すポインタバイトを受信したときは該Ｒ
    ＡＭに保持されているポインタ値をポインタ値範囲外の
    ある値に変換したのちにこの変換情報を該ＲＡＭに保持
    させるポインタ値範囲外変換部と、 該ＲＡＭに格納されている一致検出結果を示す信号と前
    ポインタ値と受信ポインタバイトの値との一致検出結果
    の論理積によってノーマルポインタ値３連続一致受信を
    検出するノーマルポインタ値３連続一致受信検出部とを
    そなえて構成されていることを特徴とする、請求項１記
    載のＳＤＨ伝送方式におけるポインタ処理装置。
  7. 【請求項７】 該ポインタ処理部が、ＬＯＰ状態を検出
    するＬＯＰ検出部をそなえ、該ＬＯＰ検出部が、ＮＤＦ
    イネーブル受信と無効ポインタ受信と前フレームのＮＤ
    Ｆイネーブル受信の情報と前フレームのカウント値とに
    基づいて、所要の真理値表に従い、ＮＤＦイネーブル連
    続受信回数または無効ポインタの連続受信回数をカウン
    トするカウント制御部をそなえて構成されていることを
    特徴とする、請求項１記載のＳＤＨ伝送方式におけるポ
    インタ処理装置。
  8. 【請求項８】 該ポインタ処理部が、 ＮＤＦイネーブル受信と無効ポインタ受信と前フレーム
    のＮＤＦイネーブル受信の情報と前フレームのカウント
    値とに基づいて、所要の真理値表に従い、ＮＤＦイネー
    ブル連続受信回数または無効ポインタの連続受信回数を
    カウントするカウント制御部をそなえることにより、Ｌ
    ＯＰ状態を検出するＬＯＰ検出部をそなえるとともに、 ＩＮＣ／ＤＥＣ受信結果を認識するＩＮＣ／ＤＥＣ受信
    結果認識部をそなえ、該ＩＮＣ／ＤＥＣ受信結果認識部
    が、受信ポインタバイトからＩＮＣとＤＥＣを検出する
    ＩＮＣ／ＤＥＣ検出部と、ＮＤＦイネーブル及びＩＮＣ
    ／ＤＥＣ受信後のｎフレーム間はＩＮＣ／ＤＥＣ受信に
    よるスタッフ制御を抑制して、ＩＮＣ／ＤＥＣ連続受信
    によるメモリスリップを防止すべく、ｎ進カウント部を
    有するスタッフ制御抑制部とをそなえ、該ｎ進カウント
    部のカウント結果とＩＮＣ及びＤＥＣのうちのどちらか
    １つの受信結果をＩＮＣ／ＤＥＣ受信結果認識用ＲＡＭ
    に保持し、このＲＡＭに保持したＩＮＣ／ＤＥＣの受信
    結果とｎ進カウント値と該ＬＯＰ検出部で得られるＮＤ
    Ｆイネーブル受信結果とを用いて、ＩＮＣ／ＤＥＣ受信
    結果を認識するように構成されていることを特徴とす
    る、請求項１記載のＳＤＨ伝送方式におけるポインタ処
    理装置。
  9. 【請求項９】 該ポインタ処理部が、アラーム状態遷移
    保護部をそなえ、 該アラーム状態遷移保護部が、アラーム状態遷移を行な
    うためのｍ段の保護回路として、カウント機能を有する
    カウント制御部と、該カウント制御部でのカウント値を
    記憶するアラーム状態遷移保護用ＲＡＭとをそなえ、ア
    ラーム状態遷移対象信号を受信すれば該カウント制御部
    のカウントアップを行ない、該アラーム状態遷移対象信
    号を未受信ならば該カウント制御部のカウントリセット
    を行ない、該カウント制御部のカウント値が最大値にな
    った時点で、アラーム状態に遷移し、アラーム解除条件
    を受信するまでは該カウント制御部のカウント値を最大
    値のまま該ＲＡＭで保持させ、該ＲＡＭから該カウント
    値を読み出したときに該カウント値が最大値に達してい
    るか否かで該当チャンネルがアラーム状態であるか否か
    を認識するように構成されていることを特徴とする、請
    求項１記載のＳＤＨ伝送方式におけるポインタ処理装
    置。
  10. 【請求項１０】 該ポインタ処理部が、受信ポインタ値
    とは別に実際に今そのポインタ値でハードが動作してい
    るアクティブポインタ値を各チャンネル毎に保持するア
    クティブポインタ値保持部をそなえ、 該アクティブポインタ値保持部が、該アクティブポイン
    タ値のうちＭＳＢを除く下位ビットをアクティブポイン
    タ値保持用ＲＡＭに保持させ、該多重データの各チャン
    ネルの信号サイズがＴＵ３のときのＭＳＢの１ビットを
    ラッチするラッチ回路をそなえるとともに、該ラッチ回
    路の書き込み及び読み出しの制御信号として、ＴＵ３の
    チャンネルに割り当てられたアドレス値をデコードした
    信号が使用されるように構成されていることを特徴とす
    る、請求項１記載のＳＤＨ伝送方式におけるポインタ処
    理装置。
  11. 【請求項１１】 該ポインタ処理部が、 受信ポインタ値とは別に実際に今そのポインタ値でハー
    ドが動作しているアクティブポインタ値を各チャンネル
    毎に保持するアクティブポインタ値保持部と、 ＳＰＥの先頭バイトとしてのＪ１バイト，Ｖ５バイトを
    認識するＳＰＥ先頭バイト認識部とをそなえ、 該ＳＰＥ先頭バイト認識部が、該ＳＰＥの先頭バイトを
    検索するためのオフセットカウンタ部を有し、該アクテ
    ィブポインタ値保持部からアクティブポインタ値を読み
    出し、ＳＰＥイネーブル信号とオフセットカウンタ値と
    該アクティブポインタ値との一致検出結果の論理積によ
    り、ＳＰＥの先頭バイト位置を認識するように構成され
    ていることを特徴とする、請求項１記載のＳＤＨ伝送方
    式におけるポインタ処理装置。
  12. 【請求項１２】 該多重データの各チャンネルがＴＵ３
    ／ＴＵ２／ＴＵ１２のいずれの信号サイズにマッピング
    されているかを設定するマッピング設定レジスタ群をそ
    なえるとともに、該アドレス生成部によって各チャンネ
    ルに割り付けられたアドレスを用い該マッピング設定レ
    ジスタ群から該当チャンネルの信号サイズを選択する信
    号サイズ選択部をそなえ、上記のマッピング設定レジス
    タ群，信号サイズ選択回路により、該多重データの各チ
    ャンネルの信号サイズを認識し、その情報を上記のポイ
    ンタ抽出部，ポインタ処理部及びＲＡＭ制御部へ渡すこ
    とによって、信号サイズに応じて共通の回路でポインタ
    抽出・ポインタ処理を行なうように構成されていること
    を特徴とする、請求項１記載のＳＤＨ伝送方式における
    ポインタ処理装置。
  13. 【請求項１３】 該マッピング設定レジスタ群として、
    ３個のＴＵ３／ＴＵＧ３設定レジスタと、各ＴＵ３／Ｔ
    ＵＧ３設定レジスタ毎に７つ、合計２１個のＴＵ２／Ｔ
    ＵＧ２設定レジスタとをそなえ、該ＴＵ３／ＴＵＧ３設
    定レジスタにより該当チャンネルがＴＵ３にマッピング
    されているか否かを判定し、ＴＵ３にマッピングされて
    いなければ、該ＴＵ２／ＴＵＧ２設定レジスタにより、
    ＴＵ２にマッピング設定されているか、ＴＵ１２にマッ
    ピングされているかを判定して、該当チャンネルの信号
    サイズを認識する信号サイズ認識部が設けられているこ
    とを特徴とする、請求項１２記載のＳＤＨ伝送方式にお
    けるポインタ処理装置。
  14. 【請求項１４】 該ポインタ処理部が、 受信ポインタ値とは別に実際に今そのポインタ値でハー
    ドが動作しているアクティブポインタ値を各チャンネル
    毎に保持するアクティブポインタ値保持部と、 ＳＰＥの先頭バイトを検索するためのオフセットカウン
    タ部を有し、該アクティブポインタ値保持部からアクテ
    ィブポインタ値を読み出し、ＳＰＥイネーブル信号とオ
    フセットカウンタ値と該アクティブポインタ値との一致
    検出結果の論理積により、ＳＰＥの先頭バイト位置を認
    識するＳＰＥ先頭バイト認識部とをそなえ、 該多重データの各チャンネルがＴＵ３／ＴＵ２／ＴＵ１
    ２のいずれの信号サイズにマッピングされているかを設
    定するマッピング設定レジスタ群をそなえるとともに、
    該アドレス生成部によって各チャンネルに割り付けられ
    たアドレスを用い該マッピング設定レジスタ群から該当
    チャンネルの信号サイズを選択する信号サイズ選択部を
    そなえ、上記のマッピング設定レジスタ群，信号サイズ
    選択部により、該多重データの各チャンネルの信号サイ
    ズを認識し、その情報を上記のポインタ抽出部，ポイン
    タ処理部及びＲＡＭ制御部へ渡すことによって、信号サ
    イズに応じて共通の回路でポインタ抽出・ポインタ処理
    を行なうように構成されたものにおいて、 該オフセットカウンタを各信号サイズ毎に装備し、各オ
    フセットカウンタのカウント値を該マッピング設定レジ
    スタ群からのマッピング設定情報により選択して、該Ｓ
    ＰＥの先頭バイト位置を認識するように構成されている
    ことを特徴とする、請求項１記載のＳＤＨ伝送方式にお
    けるポインタ処理装置。
  15. 【請求項１５】 該ポインタ処理部が、ＥＳメモリ機能
    を有するポインタ付け替え用ＲＡＭをそなえ、入力多重
    データからＳＰＥデータとＳＰＥ先頭バイトを示す情報
    ビットとを該ＲＡＭに書き込み、この書き込んだＲＡＭ
    のデータを読み出し側のタイミングで読み出し、読み出
    したＳＰＥ先頭バイトを示す情報ビットの値により、Ｓ
    ＰＥ先頭位置を認識するように構成されていることを特
    徴とする、請求項１１記載のＳＤＨ伝送方式におけるポ
    インタ処理装置。
  16. 【請求項１６】 該ＥＳメモリ機能を有するポインタ付
    け替え用ＲＡＭを制御するライト／リード段数用カウン
    タが設けられ、ＴＵ３マッピング設定時とＴＵ２マッピ
    ング設定時のカウント数を切り替えるべく、ＴＵ３用カ
    ウント値及びＴＵ２用カウント値をそれぞれデコードす
    るＴＵ３用デコード回路及びＴＵ２用デコード回路をそ
    なえ、 信号サイズによって該デコード回路の出力信号を選択し
    て該カウンタのロード信号とすることにより、ＴＵ３マ
    ッピング時及びＴＵ２マッピング時の該ＥＳメモリ機能
    を有するポインタ付け替え用ＲＡＭの該ライト／リード
    段数用カウンタを共通のカウンタとして構成しているこ
    とを特徴とする、請求項１５記載のＳＤＨ伝送方式にお
    けるポインタ処理装置。
  17. 【請求項１７】 該ＥＳメモリ機能を有するポインタ付
    け替え用ＲＡＭを制御するライト／リード段数用カウン
    タが設けられ、ＴＵ３マッピング設定時とＴＵ２マッピ
    ング設定時とＴＵ１２マッピング設定時とのカウント数
    を切り替えるべく、ＴＵ３用カウント値，ＴＵ２用カウ
    ント値及びＴＵ１２用カウント値をそれぞれデコードす
    るＴＵ３用デコード回路，ＴＵ２用デコード回路及びＴ
    Ｕ１２用デコード回路をそなえ、信号サイズによって各
    デコード回路の出力信号を選択してカウンタのロード信
    号とすることにより、ＴＵ３／ＴＵ２／ＴＵ１２マッピ
    ング時の該ＥＳメモリ機能を有するＲＡＭの該ライト／
    リード段数用カウンタを共通のカウンタとして構成して
    いることを特徴とする、請求項１５記載のＳＤＨ伝送方
    式におけるポインタ処理装置。
  18. 【請求項１８】 ＳＤＨ伝送方式におけるポインタ処理
    装置において、ＡＵ４ポインタについての処理を施すＡ
    Ｕ４ポインタ処理部と、該ＡＵ４ポインタ処理部での処
    理後にＴＵポインタについての処理を施すＴＵポインタ
    処理部とをそなえ、 該ＡＵ４ポインタ処理部が、 伝送路側のクロックでＡＵ４ポインタ翻訳，ＶＣ４イネ
    ーブル信号の生成，ＶＣ４ＰＯＨのＪ１バイト位置を示
    す信号の生成をそれぞれ行なうＡＵ４ポインタ検出部
    と、クロック乗換用ＥＳメモリとをそなえ、 該伝送路側のクロックで、該ＥＳメモリの書き込み制御
    を行なうＥＳライトカウンタを動作させるとともに、 装置側のクロックで、読み出し制御を行なうＥＳリード
    カウンタを動作させて、 上記のＥＳライトカウンタ，ＥＳリードカウンタのカウ
    ンタ値の位相差の検出によりスタッフ制御を行なうこと
    で、該伝送路側のクロックから該装置側のクロックへの
    乗換を行ない、この乗換処理を施された信号に対して、
    該装置側のクロックで、該ＴＵポインタ処理部でのＴＵ
    ポインタの処理を行なうように構成されていることを特
    徴とする、ＳＤＨ伝送方式におけるポインタ処理装置。
  19. 【請求項１９】 該ＡＵ４ポインタ処理部に、送信フレ
    ーム信号を基にＡＵ４ポインタ計算及びＡＵ４ポインタ
    挿入を行なうＡＵ４ポインタ計算・挿入部をそなえ、該
    ＡＵ４ポインタ計算・挿入部でのＡＵ４ポインタ挿入後
    のデータを該ＴＵポインタ処理部へ渡すことを特徴とす
    る、請求項１８記載のＳＤＨ伝送方式におけるポインタ
    処理装置。
  20. 【請求項２０】 該ＡＵ４ポインタ計算・挿入部を有す
    る該ＡＵ４ポインタ処理部でＡＵ４ポインタを付け替え
    た後の信号と、該ＴＵポインタ処理部でＴＵポインタを
    付け替えた後の信号とをモード設定により選択して送信
    する選択回路をそなえたことを特徴とする、請求項１９
    記載のＳＤＨ伝送方式におけるポインタ処理装置。
  21. 【請求項２１】 該ＴＵポインタ処理部が、 該多重データの各チャンネルにアドレスを割り付けるた
    めのアドレス生成部と、 少なくともＨ１／Ｖ１バイト，２／Ｖ２バイトを含むポ
    インタバイトの抽出を行なうポインタ抽出部と、 所要のポインタ処理を施すポインタ処理部と、 上記のポインタ抽出部，ポインタ処理部にて得られる該
    多重データから抽出された各チャンネルのポインタバイ
    トが示す情報群，受信したポインタバイトによりポイン
    タアクションを起こすために必要な情報群及びポインタ
    アクションを起こした結果の情報群を、各チャンネル毎
    に該アドレス生成部で生成されたアドレスが示す領域に
    保持するＲＡＭと、 該ＲＡＭの書き込み／読み出しの一連の動作を制御する
    ＲＡＭ制御部とをそなえて構成されたことを特徴とす
    る、請求項１８記載のＳＤＨ伝送方式におけるポインタ
    処理装置。
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