JPH114207A - ポインタ処理回路、多重化装置および多重分離装置 - Google Patents

Abstract

(57)【要約】 【課題】 異なるクロック系あるいは異なる伝送路から
の受信データを同一クロックと同一フレームに乗せ換え
る。 【解決手段】 バイト多重分離回路14は、受信データ20
から各仮想コンテナの先頭位置信号(E) とSTM フレーム
信号の先頭の位置を示す信号(D) とを使用して、多重さ
れている仮想コンテナを分離し、仮想コンテナごとに多
重分離し、バイト多重分離信号(H) を出力する。エラス
ティックストア回路15は、バイト多重分離信号(H) から
スタッフフレーム信号(F) と仮想コンテナ種別情報(B)
と受信クロック18とによってペイロードデータだけを格
納し、読出し制御信号(K) と装置内クロック21とによっ
てペイロード信号(I) を読み出し、スタッフ要求信号
(J) を出力する。ポインタ生成回路17は、仮想コンテナ
種別情報(B) と各仮想コンテナの状態信号(G) とスタッ
フ要求信号(J) とペイロードの位置を示す信号(L)とか
らポインタを生成し、ペイロード信号(I) に挿入し、装
置内データ23を出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ポインタ処理回
路、多重化装置および多重分離装置に関し、たとえば、
同期デジタルハイアラ−キ(Synchronous Digital Hiera
rchy) システムにおいて複数種類の仮想コンテナ(Virtu
al Container) の多重化や多重分離に適用し得るもので
ある。

【０００２】

【従来の技術】近年、広帯域ISDN（B-ISDN）システムの
実現のための実用化研究開発が盛んに行われている。た
とえば、ネットワークノードインタフェース(NNI) のた
めに同期デジタルハイアラ−キが定義され標準化されて
いる。

【０００３】このSDH 用のネットワークノードインタフ
ェース仕様については、「ITU-T （国際電気通信連合電
気通信標準化部門）勧告、G.707 」（文献１）で技術仕
様が勧告されている。また、ポインタ処理については、
「ITU-T 勧告、G.783 」（文献２）で技術仕様が勧告さ
れている。

【０００４】このSDH は、各種高速サービス信号や既存
速度の信号を柔軟に同期多重することができる構造を持
っている。このSDH におけるSTM （Synchronous Tranpo
rt Module ：同期伝送モジュール）のフレームの構成を
図２に示す。この図２において、SDH のSTM フレーム
は、１フレームの長さが125 μsec （フレーム周期8KH
z）である。インタフェース速度として、155.52MHz ×
Ｎで統一されている。なお、このＮは、 1、 4、16、64
などが定められている。STM フレームは、１行（１フレ
ーム）を125 μsec とし、９行で構成され、主に、セク
ションオーバヘッド(SOH) 部と、ペイロード(PL)部とか
ら構成されている。セクションオーバヘッド部は、ネッ
トワーク管理情報を収容する。ペイロード部は、主情報
を収容する。

【０００５】N=1 、すなわち、STM-1 の場合、インタフ
ェース速度は155.52MHz であり、STM-4 の場合、155.52
MHz × 4=622.08MHzであり、STM-16の場合、155.52MHz
×16=2488.32MHz であり、STM-64の場合、155.52MHz ×
64=9953.28MHz である。

【０００６】図３は、STM-1 フレームの説明図である。
この図３において、STM フレームは、９行×270 列（＝
261 列＋9 列）で構成されている。先頭部分の９行×９
列の中には、セクションオーバヘッド(SOH) 部とAU-3ポ
インタ部とが配置されている。ペイロード(PL)部は、９
行×261 列で構成されている。

【０００７】このようなSDH のSTM フレームの構成にお
いて、ポインタの機能は、従来の同期多重におけるフレ
ーム位相合わせと、スタッフ多重（非同期多重）におけ
るスタッフ制御に相当する機能を有する。

【０００８】ポインタには、AU (Administrative Unit)
ポインタとTU (Tributary Unit) ポインタとがある。こ
のAUポインタは、STM-N フレームの固定位置にあり、仮
想コンテナ（Virtual Container 、規格化された多重化
単位）VC-3, VC-4などの高次の仮想コンテナの先頭位置
を示すものである。一方、TUポインタは、STM-N フレー
ムに対して固定していない、すなわち、フローティング
されていない高次仮想コンテナ内にあってVC-11, VC-21
などの低次仮想コンテナの先頭位置を示すものである。
なお、AUポインタとTUポインタとは、基本的な構成およ
び機能は同じである。

【０００９】図４は、STM-1 フレームにおけるAU-3ポイ
ンタを説明するための図である。この図４において、AU
-3ポインタPTR は、９列（９バイト）で構成されてい
る。AU-3ポインタPTR は、H1バイト、H2バイト、H3バイ
トとから構成されるポインタが３組設定されており、こ
の３組のポインタによってペイロードPLに#1〜#3の順番
でバイトインタリーブ多重されている仮想コンテナVC-3
#1〜VC-3#3の各先頭バイト位置を示している。

【００１０】図５は、AU-3ポインタのH1〜H3バイトのビ
ット説明図である。この図５において、H1バイトの４ビ
ットのＮは、新規データフラグNDF を示すもので、「10
01」のときは、「変更あり」を意味し、「0110」は、
「変更なし」を意味する。H1バイトの２ビットのＳは、
AUのタイプの指定を行うものである。H1、H2バイトの10
ビットのIDは、ポインタ値を示すものである。H3バイト
は、負スタッフアクションを規定するものである。

【００１１】ここで、上述の文献１では、複数のコンテ
ナC-n から一つのSTM-N フレームに多重化する多重化構
成が示されている。また、ポインタ値から仮想コンテナ
VCの先頭位置を識別する方法が示されている。

【００１２】

【発明が解決しようとする課題】しかしながら、上述の
文献２では、ポインタの処理方法は示されているが、複
数種類の仮想コンテナVCを処理する方法については示さ
れていない。上述の文献１に示されるように、たとえ
ば、AU-3ポインタのH1、H2バイトは、仮想コンテナVC-3
を管理することはできるが、他の仮想コンテナVC-4やVC
-4-Xc （XcはVC-4の複数連結の数を表す、たとえば、VC
-4-4C 、VC-4-16C、VC-4-64C）を管理することはできな
い。このため、複数の伝送路から異なる種類の仮想コン
テナVC-3、VC-4、VC-4-Xc などがSDH 伝送装置に供給さ
れ、これらの仮想コンテナを多重化し、STM-N フレーム
を形成するためには、それぞれの仮想コンテナを処理す
る回路を複数設ける必要があり、回路規模が大きくなっ
ていた。

【００１３】このようなことから、同一伝送路系に複数
の仮想コンテナ（たとえば、VC-3、VC-4、VC-4-Xc の組
合せ）が同時に多重化された多重信号を処理することが
でき、しかも異なるクロック系あるいは異なる伝送路か
らの受信データを同一クロックと同一フレームに乗せ換
える（同期させる）ことが簡単な回路構成でできる回路
や装置の実現が要請されている。

【００１４】

【課題を解決するための手段】そこで、本発明のポイン
タ処理回路は、第１のクロック信号（たとえば、伝送系
クロック信号）と第２のフレーム信号（たとえば、伝送
系フレーム信号）とに基づき、いくつかの異なるサイズ
の仮想コンテナがポインタ値に基づき多重化されている
第１の多重信号を受信し、この第１の多重信号に対して
非同期で動作している装置へ第１の多重信号から形成し
た第２の多重信号を供給するために装置の第２のクロッ
ク信号と第２のフレーム信号とに同期した第２の多重信
号を形成するものである。なお、上記装置としては、た
とえば、多重化装置、多重分離装置、伝送装置などを挙
げることができる。

【００１５】具体的には、本発明のポインタ処理回路
は、(1) 第１の多重信号から仮想コンテナのサイズ種別
を判定するとともに、ポインタ値を読み取り、各仮想コ
ンテナの状態を解釈し、第１の多重信号から各仮想コン
テナを多重分離出力するとともに、スタッフフレーム信
号を形成し出力する多重分離手段と、(2) エラスティッ
クメモリ回路を含み、第１のクロック信号とスタッフフ
レーム信号と仮想コンテナのサイズ種別とに基づき書込
みアドレスを生成し、各仮想コンテナのペイロードデー
タをエラスティックメモリ回路に書き込み、第２のフレ
ーム信号に基づき生成された読出し制御信号と第２のク
ロック信号とに基づき読出しアドレスを生成し、エラス
ティックメモリ回路からペイロードデータを読み出すと
ともに、スタッフ要求信号を出力するエラスティックス
トア手段と、(3) スタッフ要求信号と第２のフレーム信
号から形成した仮想コンテナのペイロードの位置を示す
ペイロード位置信号と仮想コンテナのサイズ種別と仮想
コンテナの状態とから読出し制御信号を生成するととも
に、読み出されたペイロードデータに対するポインタ値
を生成し、このポインタ値を前記読み出されたペイロー
ドデータに付加して第２の多重信号を形成するポインタ
値付加手段とを含むものである。

【００１６】なお、仮想コンテナのサイズ種別とは、た
とえば、VC-2、VC-3、VC-4、VC-11、VC-12 などのサイ
ズ種別を識別する種別情報を意味する。また、仮想コン
テナの状態とは、正常状態、異常状態などを表す。さら
に、上記ポインタ値は、たとえば、AUポインタやTUポイ
ンタなどである。

【００１７】このように構成して、いろいろなサイズの
仮想コンテナが多重化されている第１の多重信号の各仮
想コンテナの種類を識別し、ポインタ値を読み取りなが
ら仮想コンテナごとに多重分離してエラスティックスト
ア手段に一時格納し、読み出すときに装置フレーム信号
と装置クロック信号とを用いて仮想コンテナごとに読み
出し、再びポインタ値を生成し付加して第２の多重信号
とすることで、第２のフレーム信号（たとえば、装置フ
レーム信号）と第２のクロック信号（たとえば、装置ク
ロック信号）とによって乗せ換えられた高次の多重信号
を形成することができる。

【００１８】たとえば、エラスティックストア手段は、
エラスティックメモリ回路を有するマスタエラスティッ
クストア部と、エラスティックメモリ回路を有する２つ
のスレーブエラスティックストア部とを含み、コンテナ
サイズ種別情報が第１のサイズ種別（たとえば、仮想コ
ンテナVC-3）のときには、マスタエラスティックストア
部と２つのスレーブエラスティックストア部とを独立に
動作させ、第２のサイズ種別（たとえば、仮想コンテナ
VC-4）のときには、マスタエラスティックストア部の動
作に同期して２つのスレーブエラスティックストア部が
動作するように構成することも好ましい。

【００１９】また、本発明の多重化装置は、上述のポイ
ンタ処理回路を複数含み、それぞれのポインタ処理回路
から出力される第２の多重信号をさらに第２のクロック
信号と第２のフレーム信号とを使用して多重化し、高次
の多重信号を形成する多重化手段を含むことで、異なる
クロック系の第１の多重信号または異なる伝送系からの
第１の多重信号をポインタ処理後に多重化し、第２のフ
レーム信号と第２のクロック信号とによって乗せ換えら
れた高次の多重信号を形成することができる。

【００２０】さらに、本発明の多重分離装置は、上述の
ポインタ処理回路を複数含み、それぞれのポインタ処理
回路から出力される第２の多重信号を第２のクロック信
号と第２のフレーム信号とを使用して低次の信号に多重
分離する多重分離手段を含むことで、異なるクロック系
の第１の多重信号または異なる伝送系からの第１の多重
信号をポインタ処理後に多重分離し、第２のフレーム信
号と第２のクロック信号とによって乗せ換えられた低次
の信号を出力することができる。

【００２１】

【発明の実施の形態】次に本発明の好適な実施例を図面
を用いて説明する。そこで、本実施例においては、複数
の種類の仮想コンテナVCの種類を自動判別する仮想コン
テナ種別判定回路と、複数の種類の仮想コンテナVCサイ
ズを処理可能なエラスティックストア回路とを設け、複
数の種類の仮想コンテナがバイト多重化されたSTM-N 信
号のポインタとペイロード信号とを扱うことができるよ
うに構成する。

【００２２】また、各仮想コンテナVC-nが独立にスタッ
フフレームを処理するエラスティックストア手段を設
け、それぞれ異なるクロック系あるいは伝送路からの複
数の種類の仮想コンテナがバイト多重化されたSTM-N 信
号のポインタとペイロード信号を扱うことができるよう
に構成する。

【００２３】図１は、本実施例のポインタ処理回路１の
回路構成図である。本ポインタ処理回路１には、複数の
仮想コンテナVCが同時に多重化された信号が供給され
る。すなわち、STM-N フレームのAU-nポインタを処理す
る伝送装置に適用されるポインタ処理回路１を示す。仮
想コンテナVCのサイズは、VC-3、VC-4、VC-4-4c 、VC-4
-16c、VC-4-64cであり、それぞれのポインタAC-3、AC-
4、AC-4-4c 、AC-4-16c、AC-4-64cで管理されている。
これらの５種類のポインタAU-nの組合せを多重化したST
M-64フレームを受信データとする。

【００２４】ただし、本実施例のポインタ処理回路１が
処理するデータは、セクションオーバヘッド(SOH) を除
くポインタ(PTR) とペイロード(PL)である。

【００２５】本ポインタ処理回路１において、STM-64フ
レームデータを受信データ20として入力し、フレームの
位置、たとえば、フレームの先頭あるいはAUポインタの
位置を示す受信フレームパルス19（第１のフレーム信
号）を入力し、受信データの速度に一致したクロックを
受信クロック18（第１のクロック信号）として入力す
る。同様に、装置内クロック21（第２のクロック信号）
と装置内フレームパルス22（第２のフレーム信号）を入
力する。

【００２６】具体的には、本ポインタ処理回路１は、受
信フレームパルス19をカウントし、受信フレームの整数
倍の周期で初期化され、STM-64フレーム信号のAUポイン
タの位置（位相）を示す信号(A) とSTM-64フレーム信号
の先頭の位置を示す信号(D)とを出力する受信フレーム
カウンタ回路11と、STM-64フレームの受信データ20から
上記STM-64フレーム信号のAUポインタの位置（位相）を
示す信号(A) に基づき、受信データ20内のAUポインタの
H1、H2バイトデータを分析し、５種類の仮想コンテナVC
-3、VC-4、VC-4-4C 、VC-4-16C、VC-4-64Cなどの仮想コ
ンテナVCの組み合わせを自動判定し、仮想コンテナ種別
情報(B) を出力するコンテナ種別判定回路12とを備え
る。なお、このコンテナ種別判定回路12は、判定条件と
して、受信データのビット誤りを考慮して保護を持たせ
るとよい。

【００２７】さらに、本ポインタ処理回路１は、ポイン
タ解釈回路13を備え、受信データ20から仮想コンテナ種
別情報(B) とSTM-64フレーム信号のAUポインタの位置
（位相）を示す信号(A) とを用いてポインタを解釈し各
仮想コンテナVC-nの先頭位置信号（パスオーバヘッドPO
H のJ1バイト）(E) とスタッフフレーム信号(F) と各仮
想コンテナVC-nの状態信号（正常：ノーマルNORM、ポイ
ンタ異常：LOP 、AIS ）(G) とを出力する。このポイン
タ解釈は、図６(A) に示すフローによって行われる。

【００２８】ポインタの解釈方法：この図６において、
AUポインタを受信すると（ステップS10 ）、警報表示(A
IS) であるか否かを確認し（ステップS11 ）、警報表示
(AIS) でなければ、次に、AUポインタが無効値であるか
否かを確認し（ステップS12 ）、無効値でなければ、次
に、新規データフラグ(NDF) がイネーブル（変更あり）
であるか否かを確認する（ステップS13 ）。イネーブル
の場合は、C PTR*[0]=R PTR*[0] とする（ステップS19
）。なお、C PTR[ ]は、装置内部のAUポインタ値を表
す。R PTR[ ]は、受信したAUポインタ値を表す。* は10
ビットポインタであることを表す。

【００２９】上記ステップS13 で、イネーブルでない場
合（変更なし）、同じ10ビットポインタ値であるか否か
を確認し（ステップS14 ）、同じであれば、次に、C PT
R[0]=R PTR[0] とする（ステップS18 ）。一方、同じで
ないならば、次に、正当化された状態（Justfication）
であるか否かを確認し（ステップS15 ）、正当化されて
いれば、C PTR*[0]=C PTR*[-1]±1 とする（ステップS1
7 ）。一方、正当化されていないならば、C PTR[0]=C P
TR[-1]とする（ステップS16 ）。上述のステップS11 〜
S19 までがポインタの解釈方法である。このようなポイ
ンタ解釈方法は、ITU-T 勧告G.783 の図2-8 に示されて
いる方法と同様である。

【００３０】図10は、本実施例のポインタ解釈回路13に
おける状態遷移を表すための図である。この図10におい
て、入力される受信データ20の仮想コンテナVCの仮想コ
ンテナ種別情報(B) の内容に応じて、ポインタ解釈回路
13の状態は、仮想コンテナVC-3の12個のAU-3ポインタの
12個の状態と、仮想コンテナVC-4の4 個のAU-4ポインタ
の4 個の状態と、仮想コンテナVC-4-4c の１個のAU-4-4
c ポインタの１個の状態とから形成される。各状態にお
いて、ポインタの状態は、ノーマルポインタNORM状態
と、ロスオブポインタ(Los Of Pointer)状態と、警報表
示ポインタ状態(Alarm Indication Signal) とから構成
される。仮想コンテナ種別情報(B) の内容によっていず
れの状態にも状態遷移して処理することができる。

【００３１】また、本ポインタ処理回路１は、バイト多
重分離回路14を備え、受信データ20から各仮想コンテナ
VC-nの先頭位置信号（パスオーバヘッドPOH のJ1バイ
ト）(E) とSTM-64フレーム信号の先頭の位置を示す信号
(D) とを使用して、多重されている仮想コンテナVCを分
離し仮想コンテナVCごとに多重分離しバイト多重分離信
号(H) を出力する。すなわち、STM-64フレーム信号の先
頭の位置を示す信号(D)を認識しながら受信データ20と
各仮想コンテナVC-nの先頭位置信号(E) を仮想コンテナ
VC-3サイズに合わせて 3×64系列に多重分離しバイト多
重分離信号(H) を出力する。

【００３２】また、本ポインタ処理回路１は、エラステ
ィックストア(Elastic store) 回路15を備え、バイト多
重分離信号(H) に対して、スタッフフレーム信号(F) と
仮想コンテナ種別情報(B) と受信クロック18とによって
格納し、読出し制御信号(K)と装置内クロック21とによ
ってペイロード信号(I) とスタッフ要求信号(J) とを読
み出す。エラスティックストア回路の技術については、
たとえば、文献：特開平6-120939号公報（ポインタ処理
回路）などにも解説されている。本実施例のエラスティ
ックストア回路15は、仮想コンテナ種別情報(B) に応じ
てエラスティックメモリへの書き込み／読み出しのため
の内部カウンタのアドレスを一致させて巡回させること
で、５種類の仮想コンテナVC-nすべてを処理するエラス
ティックストアを構成している。

【００３３】さらに、本ポインタ処理回路１は、SDH 伝
送装置などからの装置内フレームパルス22を受け、ペイ
ロードの位置を示す信号(L) を出力する装置内フレーム
カウンタ回路16と、仮想コンテナ種別情報(B) と各仮想
コンテナVC-nの状態信号(G)とスタッフ要求信号(J) と
ペイロードの位置を示す信号(L) とから読出し制御信号
(K) を生成しエラスティックストア回路15に与え、ペイ
ロード信号(I) にポインタを挿入し、装置内データ23と
して出力するポインタ生成回路17とを備える。

【００３４】ポインタ生成回路17における、スタッフ動
作の判断は、前フレームまでの新規データフラグNDF 生
成とスタッフ生成の履歴と、エラスティックストア回路
15からのスタッフ要求信号(J) によって判断する。ペイ
ロード信号(I) に対してペイロードの位置を示す信号
(L) と仮想コンテナ種別情報(B) と各仮想コンテナVC-n
の状態信号(G) とスタッフ要求信号(J) とを使用してポ
インタが挿入される。これによって、受信データ20を装
置内クロックと装置内フレームに乗せ換えた装置内デー
タ23が形成される。

【００３５】本ポインタ生成回路17は、図6(B)に示すポ
インタ生成のフローにしたがって生成され挿入される。
この図6(B)において、装置フレームに基づきAUポインタ
の再番号付けを行った後（ステップS20 ）、ポインタ値
が変更されたか否かを確認し（ステップS21 ）、変更さ
れているならば、NDF(T PTR[0])=1001、SS(T PTR[0])=S
S(ES PTR[0])、T PTR*[0]=ES PTR*[0]とする（ステップ
S25 ）。なお、ここでNDF(T PTR[ ]は、AUポインタ内の
新規データフラグである。SS(T PTR[ ])は、送信された
AUポインタのSSビットを表す。SS(ES TPR[ ]) は、送信
されたAUポインタのSSビットを表す。T PTR[ ]は、送信
されたAUポインタの値を表す。ES PTR[0] は、エラステ
ィックストアのAUポインタの出力を表す。

【００３６】上記ステップS21 において、ポインタ値が
変更されていない場合は、次に、正当性が与えられてい
るか否かを確認する（ステップS22 ）。正当であれば、
次に、NDF(T PTR[0])=0110、SS(T PTR[0])=SS(ES PTR
[0])、 T PTR*[0]=I／D(ES PTR) とする（ステップS24
）。なお、ここで、Ｉ／D( )は、AUポインタのインバ
ートI （インクリメント）またはD （デクリメント）を
表す。上記ステップS22 において、正当でなければ、次
に、NDF(T PTR[0])=0110、SS(T PTR[0])=SS(ES PTR
[0])、T PTR*[0]=ES PTR*[0]とする（ステップS23 ）。
また、上述のステップS11 で、受信AUポインタが、警報
表示(AIS) である場合は、T PTR[0],DATA[0]= すべて
（警報表示）とする（ステップS26 ）。なお、DATAは、
ペイロードデータを表す。上記ステップ23〜26が終了す
ると、AUポインタを送信する（ステップS27）。このよ
うなポインタ生成方法は、ITU-T 勧告G.783 の図2-8 に
示されている方法と同様である。

【００３７】図11は、ポインタ生成回路17における状態
遷移を表すための図である。この図11において、入力さ
れる受信データ20の仮想コンテナVCの仮想コンテナ種別
情報(B) の内容に応じて、ポインタ生成回路17の状態
は、仮想コンテナVC-3の12個のAU-3ポインタの12個の状
態と、仮想コンテナVC-4の4 個のAU-4ポインタの4 個の
状態と、仮想コンテナVC-4-4c の１個のAU-4-4c ポイン
タの１個の状態とから形成される。各状態において、ポ
インタの状態は、ノーマルポインタNORM状態と、警報表
示ポインタ状態(Alarm Indication Signal) とのいずれ
かが選択される。仮想コンテナ種別情報(B) の内容によ
っていずれの状態にも状態遷移して処理することができ
る。

【００３８】ポインタ処理回路１の動作：次に、図１の
ポインタ処理回路１の動作を説明する。先ず、受信フレ
ームパルス19は、受信フレームカウンタ回路11に与えら
れ、ここでAUポインタの位置を示す信号(A) とフレーム
の先頭の位置を示す信号(D) とが生成され、AUポインタ
の位置を示す信号(A) は、コンテナ種別判定回路12とポ
インタ解釈回路13とに与えられ、バイト多重分離回路14
に与えられる。受信データ20は、コンテナ種別判定回路
12で仮想コンテナ種別が判定され、仮想コンテナ種別情
報(B) がポインタ解釈回路13とエラスティックストア回
路15とに与えられる。

【００３９】同時に受信データ20は、AUポインタの位置
を示す信号(A) と仮想コンテナ種別情報(B) とによって
ポインタ解釈回路13でポインタの状態が解釈され、仮想
コンテナVC-nの先頭位置信号（パスオーバヘッドPOH の
J1バイト）(E) とスタッフフレーム信号(F) と各仮想コ
ンテナVC-nの状態信号（正常：ノーマルNORM、ポインタ
異常：LOP, AIS）(G) とが出力される。仮想コンテナVC
-nの先頭位置信号(E)は、バイト多重分離回路14に与え
られ、スタッフフレーム信号(F) は、エラスティックス
トア回路15に与えられ、仮想コンテナVC-nの状態信号
(G) は、ポインタ生成回路17に与えられる。

【００４０】さらに、受信データ20は、バイト多重分離
回路14で、フレームの先頭の位置を示す信号(D) に基づ
き仮想コンテナごとに分離され、多重分離信号(H) とし
てエラスティックストア回路15に与えられる。エラステ
ィックストア回路15で仮想コンテナ種別情報(B) とスタ
ッフフレーム信号(F) とから判断され受信クロック18に
よって多重分離信号(H) からペイロードデータが書き込
まれる。書き込まれたペイロードデータは、ポインタ生
成回路17からの読出し制御信号(K) によって装置内クロ
ック21に基づきペイロードデータ(I) が読み出されると
ともにスタッフ要求信号(J) が出力されポインタ生成回
路17に与えられる。ポインタ生成回路17では、装置内カ
ウンタ回路16で生成されたペイロード位置信号(L) と仮
想コンテナ種別情報(B) と仮想コンテナVC-nの状態信号
(G) とスタッフ要求信号(J) とから判断してペイロード
データ(I) に対するAUポインタ値が生成されるとともに
読出し制御信号(K) が生成され、生成したAUポインタ値
がペイロードデータ(I) に付加されて装置内データ23が
出力される。

【００４１】エラスティックストア回路15の動作をさら
に詳細に説明する。本エラスティックストア回路15を１
系列のVC-3に割り当てた場合には、エラスティックスト
アを3 ×64個（VC-4-64c）用いる。

【００４２】仮想コンテナVC-3を受信する場合は、図７
(A) に示すように、本エラスティックストア回路15は、
エラスティックストア（マスタ）151 と、エラスティッ
クストア（スレーブ）152 、153 とを独立して動作させ
る。この場合、エラスティックストア（マスタ）151
と、エラスティックストア（スレーブ）152 、153 と
は、書込みアドレス(P) と読出しアドレス(R) は、一致
する必要がなくそれぞれが独立にスタッフ動作可能にな
るように構成する。

【００４３】すなわち、本エラスティックストア回路15
のエラスティックストア（スレーブ）152 、153 のセレ
クタ152b、152cをオフ（下側に接続）することによっ
て、マスタの書込みアドレス(P) が取り込まれず、マス
タの読出しアドレス(R) が取り込まれないように制御す
る。これによってエラスティックストア（マスタ）151
と、エラスティックストア（スレーブ）152 、153 とが
独立に動作できるようになる。

【００４４】図８は、本実施例のエラスティックストア
（マスタ）151 の回路構成図である。この図８におい
て、本エラスティックストア（マスタ）151 には、エラ
スティックメモリ151aが備えられ、多重分離信号（書込
みデータ）(H) が１ワード10ビットで16ワード単位で、
書込みアドレス(P) によってペイロードデータだけが書
き込まれる。そして、読出しアドレス(R) によってペイ
ロードデータ（読み出しデータ）(Ix)が読み出される。
この読み出しにおいては、順次ペイロードのデータをビ
ットスリップを起こさないように読み出される。

【００４５】この１ワードが10ビットの構成には、たと
えば、ビット１〜ビット８にはペイロード信号が含ま
れ、ビット９にはパスオーバヘッドPOH のJ1バイトの位
置を示す信号が含まれ、ビット10にはビット１〜ビット
９に含まれる信号に対するパリティ信号が含まれる。

【００４６】本エラスティックストア回路15の回路規模
は、3072(=16×3 ×64) ワード10ビットとなり、このよ
うな回路規模でSTM-64フレーム信号を処理することがで
きるようになる。

【００４７】さらに、本エラスティックストア（マス
タ）151 には、書込みカウンタ151bを備え、スタッフフ
レーム信号（書込み制御信号）(F) と受信クロック（書
込みクロック）18を受けエラスティックメモリ151aへの
書込みアドレスを生成する。さらにまた、本エラスティ
ックストア（マスタ）151 には、読出しカウンタ151cを
備え、装置内クロック（読出しクロック）21と読出し制
御信号(K) とを受けエラスティックメモリ151aへの読出
しアドレスを生成する。

【００４８】また、本エラスティックストア（マスタ）
151 には、アドレス比較回路151dを備え、装置内クロッ
ク（読出しクロック）21を受け、さらに書込みアドレス
と読出しアドレスとを比較し、書込みアドレスと読出し
アドレスとの間のギャップが近づくとスタッフ要求信号
(J) を出力する。本エラスティックストア（マスタ）15
1 は、書込みアドレス(P) と読出しアドレス(R) とをエ
ラスティックストア（スレーブ）152 、153 とに与える
ために出力する。

【００４９】図９は、本実施例のエラスティックストア
（スレーブ）152 、153 の回路構成図である。この図９
において、エラスティックストア（スレーブ）152 、15
3 には、エラスティックメモリ152aが備えられ、多重分
離信号（書込みデータ）(Hx)を受けて１ワード10ビット
で16ワード単位で書込みアドレス(Ox)によってペイロー
ドデータだけが書き込まれる。そして、読出しアドレス
(Sx)によってペイロードデータ（読出しデータ）(Ix)を
出力する。この読出しにおいては、順次ペイロードデー
タをビットスリップを起こさないように読み出すように
することが好ましい。ワード構成は、上述のエラスティ
ックメモリ151aと同様である。

【００５０】また、本エラスティックストア（スレー
ブ）152 、153 には、書込みカウンタ152dが備えられ、
スタッフフレーム信号（書込み制御信号）(Fx)と受信ク
ロック（書込みクロック）18とを受け、エラスティック
メモリ152aに対する書込みアドレス(Ox)を出力する。さ
らに、本エラスティックストア（スレーブ）152 、153
には、読出しカウンタ152eが備えられ、装置内クロック
（読出しクロック）21と読出し制御信号(Kx)とを受けて
エラスティックメモリ152aに対する読出しアドレス(Sx)
を出力する。

【００５１】さらにまた、本エラスティックストア（ス
レーブ）152 、153 には、仮想コンテナVC種別情報(B)
に従ってエラスティックストア（マスタ）151 からの書
込みアドレス(P) または内部で生成した書込みアドレス
(Ox)を選択しエラスティックメモリ152aに与えるセレク
タ152bと、仮想コンテナVC種別情報(B) に従ってエラス
ティックストア（マスタ）151 からの読出しアドレス
(R) または内部で生成した読出しアドレス(Sx)を選択し
エラスティックメモリ152aに与えるセレクタ152cとを備
える。

【００５２】セレクタ152bは、VC-3を表す仮想コンテナ
VC種別情報(B) が与えられた場合は、内部で生成した書
込みアドレス(Ox)を選択しエラスティックメモリ152aに
与える。これによって、エラスティックストア（スレー
ブ）152 、153 は、それぞれエラスティックストア（マ
スタ）151 と独立して書込み動作することになる。

【００５３】また、セレクタ152bは、VC-4を表す仮想コ
ンテナVC種別情報(B) が与えられた場合は、エラスティ
ックストア（マスタ）151 からの書込みアドレス(P) を
選択しエラスティックメモリ152aに与える。これによっ
て、エラスティックストア（スレーブ）152 、153 は、
エラスティックストア（マスタ）151 に従属して書込み
動作することになる。

【００５４】さらに、セレクタ152cは、VC-3を表す仮想
コンテナVC種別情報(B) が与えられた場合は、内部で生
成した読出しアドレス(Sx)を選択しエラスティックメモ
リ152aに与える。これによって、エラスティックストア
（スレーブ）152 、153 は、それぞれエラスティックス
トア（マスタ）151 と独立して読出し動作することにな
る。

【００５５】さらにまた、セレクタ152cは、VC-4を表す
仮想コンテナVC種別情報(B) が与えられた場合は、エラ
スティックストア（マスタ）151 からの読出しアドレス
(R)を選択しエラスティックメモリ152aに与える。これ
によって、エラスティックストア（スレーブ）152 、15
3 は、エラスティックストア（マスタ）151 に従属して
読出し動作することになる。

【００５６】また、本エラスティックストア（スレー
ブ）152 、153 には、アドレス比較回路152fを備え、装
置内クロック（読出しクロック）21を受け、しかも内部
で生成した書込みアドレス(Ox)と内部で生成した読出し
アドレス(Sx)とを比較し、書込みアドレスと読出しアド
レスとの間のギャップが近づくとスタッフ要求信号(Jx)
を出力する。

【００５７】仮想コンテナVC-4を受信する場合は、図７
(B) に示すように、本エラスティックストア回路15は、
エラスティックストア（マスタ）151 に対して、エラス
ティックストア（スレーブ）152 、153 を従属させて動
作させる。この場合、エラスティックストア（マスタ）
151 と、エラスティックストア（スレーブ）152 、153
とは、書込みアドレスを一致させながら巡回させる。さ
らに、読出しアドレスも一致させながら巡回させるよう
に構成する。

【００５８】すなわち、本エラスティックストア回路1
5’のエラスティックストア（スレーブ）152'、153'の
セレクタ152b’、152c’をオン（上側に接続）すること
によって、マスタの書込みアドレス(P) が取り込まれ、
マスタの読出しアドレス(R) が取り込まれるように制御
する。これによってエラスティックストア（マスタ）15
1'に基づきエラスティックストア（スレーブ）152'、15
3'が従属して動作できるようになる。

【００５９】図７は、仮想コンテナVC-3からVC-4へある
いはその逆のサイズ変更をする場合の動作を示してい
る。仮想コンテナVC-3の場合は、エラスティックストア
（マスタ）151 、エラスティックストア（スレーブ）15
2 、153 のそれぞれのアドレスを一致させる必要はな
く、個々独立に動作する。たとえば、エラスティックス
トア（マスタ）151 、エラスティックストア（スレー
ブ）152 、153 のそれぞれが異なるフレームでのスタッ
フ動作が可能である。

【００６０】また、仮想コンテナVC-4の場合は、３つの
書込みアドレスを一致させて巡回させ、３つの読出しア
ドレスも一致させて巡回させる。仮想コンテナVC-4-4C
では3×4 、仮想コンテナVC-4-16cでは 3×16、仮想コ
ンテナVC-4-64cでは 3×64個のそれぞれのアドレスを一
致させて巡回する。また、これらの組合せを行うことも
よい。 3×64個のエラスティックストア151 、152 、15
3 の内、いずれといずれをアドレスを一致させて巡回さ
せるかを制御する信号は、仮想コンテナVC種別情報(B)
である。エラスティックストア151 、152 、153 を 3×
64個並列に配置し、アドレスを一致させて巡回させるエ
ラスティックストアのグループを仮想コンテナVCの種類
に応じて決定し、この決定に従って各書込みカウンタ・
読出しカウンタのそれぞれのアドレスを一致させて巡回
させることで、５種類の仮想コンテナVC-nすべての組合
せを処理することができるようになる。

【００６１】以上のようにして、本ポインタ処理回路1
は、複数の種類の仮想コンテナを自動判別し、その判別
結果に従ってポインタ解釈回路13、エラスティックスト
ア回路15、ポインタ生成回路17などが動作するように構
成したので、同一伝送系に複数の仮想コンテナVCが同時
に多重化されたSTM-N フレーム信号のポインタを簡単な
構成で処理することができるようになる。なお、上述の
実施例においては、AUポインタの処理について説明した
が、低次の仮想コンテナVC-2、VC-3、VC-11 、VC-12 な
どを多重化するためにTUポインタTU-2、TU-3、TU-11 、
TU-12 などの処理にも同じように適用することができ
る。

【００６２】図12は、複数の伝送路からの低次のSTM-N
フレーム信号を取り込み、ポインタ処理して高次のSTM-
N フレーム信号（装置内データ）に多重化する多重化装
置の構成図である。この図12において、多重化装置に
は、上述のポインタ処理回路１をＮ個使用してポインタ
処理回路1A〜1NでSTM-4 フレームの受信データ20a 〜20
n と、受信フレームパルス19a 〜19n と、受信クロック
18a 〜18n とを取り込む。受信クロックの周波数はｆ
で、それぞれジッタによって周波数が f±f1、 f±f2、
・・・ f±fmで揺らいでいる。ジッタ周波数f1、f2、・
・・、fmは、受信クロックの周波数ｆに対して十分に小
さい範囲とする。

【００６３】さらに、ポインタ処理回路1A〜1Nには、装
置フレームとクロックとに乗せ換えるため装置内フレー
ムパルス22と装置内クロック21とが共通的に与えられ
る。この装置内クロック21のクロック周波数はｆであ
る。

【００６４】受信データ20a 〜20n は、ポインタ処理回
路1A〜1Nでそれぞれポインタ処理され、装置内フレーム
パルス22と装置内クロック21とによって乗せ換えられた
装置内データ23a 〜23n はバイト多重化回路２に与えら
れる。バイト多重化回路２は、装置内フレームパルス22
と装置内クロック21とが供給されて、バイトインタルー
ブ多重を行いSTM-16の装置内データ24を形成し出力す
る。すなわち、受信データ20a 〜20n がすべてSTM-4 フ
レーム信号の場合、仮想コンテナVCサイズは仮想コンテ
ナVC-3またはVC-4またはVC-4-4c 、n=4 とすると、STM-
16フレームの装置内クロック21と装置内フレームパルス
22によって乗せ換えられ同期した装置内データ24を得る
ことができる。

【００６５】なお、多重分離装置を実現するために、バ
イト多重化回路２の代わりに、バイト多重分離回路を用
いることもできる。この場合、たとえば、受信データ20
a 〜20n がすべてSTM-4 フレーム信号で、仮想コンテナ
VCサイズは、VC-3またはVC-4で、n=4 とすると、装置内
クロック21と装置内フレームパルス22とに乗せ換えて16
系列のSTM-1 装置内を形成することも容易にできる。

【００６６】このようにして、多重化装置、多重分離装
置は、スタッフフレームを解釈して、各仮想コンテナVC
独立にスタッフフレームを生成するように構成したの
で、異なるクロック系あるいは伝送路からの受信データ
を同一のクロックと同一のフレームに乗せ換え、多重化
あるいは多重分離して送信する伝送装置に適用すること
ができる。

【００６７】

【発明の効果】以上述べたように本発明は、ポインタ処
理回路が、異なるサイズの仮想コンテナが多重化されて
いる多重信号から仮想コンテナのサイズ種別を判定する
とともにポインタ値を読み取り各仮想コンテナの状態を
解釈し多重信号から各仮想コンテナを多重分離出力し、
受信クロック信号とスタッフフレーム信号と仮想コンテ
ナのサイズ種別とに基づき各仮想コンテナのペイロード
データをエラスティックメモリ回路に書き込み、装置系
フレーム信号に基づき生成された読出し制御信号と装置
系クロック信号とに基づきエラスティックメモリ回路か
らペイロードデータを読み出し、スタッフ要求信号とペ
イロード位置信号と仮想コンテナのサイズ種別と仮想コ
ンテナの状態とからペイロードデータに対するポインタ
値を生成し付加することで、同一伝送路系に複数の仮想
コンテナが同時に多重化された多重信号を処理すること
ができ、しかも異なるクロック系あるいは異なる伝送系
からの受信データを同一クロックと同一フレームに乗せ
換えることが簡単な回路構成でできるようになる。

【図面の簡単な説明】

【図１】本発明の実施例のポインタ処理回路の回路構成
図である。

【図２】従来例のSDH におけるSTM フレームの構成図で
ある。

【図３】従来例のSDH におけるSTM-1 フレームの構成図
である。

【図４】従来例のSDH におけるSTM-1 フレームのAU-3ポ
インタの説明図である。

【図５】従来例のAU-3ポインタの構成図である。

【図６】図１に示す実施例におけるポインタ処理フロー
チャートである。

【図７】同実施例のエラスティックストア回路の内部同
期の説明のための図である。

【図８】同実施例のエラスティックストア（マスタ）の
回路構成図である。

【図９】同実施例のエラスティックストア（スレーブ）
の回路構成図である。

【図１０】同実施例のポインタ解釈回路における状態遷
移を表すための図である。

【図１１】同実施例のポインタ生成回路における状態遷
移を表すための図である。

【図１２】同実施例の多重化装置における複数の伝送系
路からの低次のSTM-N フレーム信号を取り込み、ポイン
タ処理して高次のSTM-N フレーム信号（装置内データ）
に多重化する構成例を示す構成図である。

【符号の説明】

１ ポインタ処理回路 11 受信フレームカウンタ回路 12 コンテナ種別判定回路 13 ポインタ解釈回路 14 バイト多重分離回路 15 エラスティックストア回路 16 装置内フレームカウンタ回路 17 ポインタ生成回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】 第１のクロック信号と第１のフレーム信
   号とによって、いくつかの異なるサイズの仮想コンテナ
   がポインタ値に基づき多重化されている第１の多重信号
   を受信し、該第１の多重信号に対して非同期で動作して
   いる装置へ前記第１の多重信号から形成した第２の多重
   信号を供給するために前記装置の第２のクロック信号と
   第２のフレーム信号とに同期した前記第２の多重信号を
   形成するポインタ処理回路であって、該回路は、 前記第１の多重信号から前記仮想コンテナのサイズ種別
   を判定するとともに、前記ポインタ値を読み取り、前記
   各仮想コンテナの状態を解釈し、前記第１の多重信号か
   ら各仮想コンテナを多重分離出力するとともに、スタッ
   フフレーム信号を形成し出力する多重分離手段と、 エラスティックメモリ回路を含み、前記第１のクロック
   信号と前記スタッフフレーム信号と前記仮想コンテナの
   サイズ種別とに基づき書込みアドレスを生成し、前記各
   仮想コンテナのペイロードデータを前記エラスティック
   メモリ回路に書き込み、前記第２のフレーム信号に基づ
   き生成された読出し制御信号と前記第２のクロック信号
   とに基づき読出しアドレスを生成し、前記エラスティッ
   クメモリ回路から前記ペイロードデータを読み出すとと
   もに、スタッフ要求信号を出力するエラスティックスト
   ア手段と、 前記スタッフ要求信号と前記第２のフレーム信号から形
   成した前記仮想コンテナのペイロードの位置を示すペイ
   ロード位置信号と前記仮想コンテナのサイズ種別と前記
   仮想コンテナの状態とから前記読出し制御信号を生成す
   るとともに、前記読み出されたペイロードデータに対す
   るポインタ値を生成し、該ポインタ値を前記読み出され
   たペイロードデータに付加して前記第２の多重信号を形
   成するポインタ値付加手段とを含むことを特徴とするポ
   インタ処理回路。
2. 【請求項２】 請求項１に記載のポインタ処理回路にお
   いて、前記多重分離手段は、 前記第１のフレーム信号からフレーム先頭位置信号と前
   記第１の多重信号内のポインタの位置を示すポインタ位
   置信号とを生成する受信フレームカウンタ部と、 前記ポインタ位置信号から前記第１の多重信号内の前記
   各仮想コンテナのサイズ種別を判定し、コンテナサイズ
   種別情報を出力するコンテナサイズ種別判定部と、 前記コンテナサイズ種別情報と前記ポインタ位置信号と
   から前記第１の多重信号内の各仮想コンテナの状態を解
   釈し、前記各仮想コンテナの先頭位置信号と前記スタッ
   フフレーム信号と状態信号とを出力するポインタ解釈部
   と、 前記各仮想コンテナの先頭位置信号と前記フレーム先頭
   位置信号とに基づき前記第１の多重信号から前記各仮想
   コンテナを多重分離出力する多重分離部とを含むことを
   特徴とするポインタ処理回路。
3. 【請求項３】 請求項２に記載のポインタ処理回路にお
   いて、前記ポインタ値付加手段は、 前記第２のフレーム信号から前記ペイロード位置信号を
   生成する装置フレームカウンタ部と、 前記スタッフ要求信号と前記ペイロード位置信号と前記
   仮想コンテナのサイズ種別情報と前記仮想コンテナの状
   態信号とから前記読出し制御信号を生成するとともに、
   前記読み出されたペイロードデータに対するポインタ値
   を生成し、該ポインタ値を前記読み出されたペイロード
   データに付加して前記第２の多重信号を形成するポイン
   タ値生成部とを含むことを特徴とするポインタ処理回
   路。
4. 【請求項４】 請求項１、２または３に記載のポインタ
   処理回路において、前記エラスティックストア手段は、 前記エラスティックメモリ回路を有するマスタエラステ
   ィックストア部と、 前記エラスティックメモリ回路を有する２つのスレーブ
   エラスティックストア部とを含み、 前記コンテナサイズ種別情報が第１のサイズ種別のとき
   には、前記マスタエラスティックストア部と前記２つの
   スレーブエラスティックストア部とを独立に動作させ、
   第２のサイズ種別のときには、前記マスタエラスティッ
   クストア部の動作に同期して前記２つのスレーブエラス
   ティックストア部が動作するように前記２つのスレーブ
   エラスティックストア部のエラスティックメモリ回路に
   対する書込みアドレス・読出しアドレスを生成させる制
   御を行う制御手段を含むことを特徴とするポインタ処理
   回路。
5. 【請求項５】 請求項１ないし４のいずれかに記載のポ
   インタ処理回路を複数含み、 それぞれの前記ポインタ処理回路から出力される前記第
   ２の多重信号をさらに前記第２のクロック信号と前記第
   ２のフレーム信号とを使用して多重化し、高次の多重信
   号を形成する多重化手段を含むことを特徴とする多重化
   装置。
6. 【請求項６】 請求項１ないし４のいずれかに記載のポ
   インタ処理回路を複数含み、 それぞれの前記ポインタ処理回路から出力される前記第
   ２の多重信号を前記第２のクロック信号と前記第２のフ
   レーム信号とを使用して低次の信号に多重分離する多重
   分離手段を含むことを特徴とする多重分離装置。