JPH07212338A - ポインタ処理回路 - Google Patents

Abstract

(57)【要約】 【目的】 Ｂ−ＩＳＤＮのＳＤＨインタフェースにおけ
るポインタ処理を、従来に比べより簡単な構成で能率的
に行い得る。 【構成】 ＳＴＭフレーム信号Ｓ０がホールド機能付フ
リップフロップ１は、ＳＴＭフレーム信号Ｓ０中のポイ
ンタを抽出し、信号Ｓ１としてポインタパルス出力処理
部２に与える。ポインタパルス出力処理部２は、前フレ
ームのＶＣ状態なども考慮して、現フレームのポインタ
値を必要に応じて更新し、このポインタパルス信号Ｓ２
を出力すると共に、信号Ｓ３の保護段数カウンタ値を状
態保持用のホールド機能付フリップフロップ５〜７に与
え、多重化されている３個のポインタを分離して、信号
Ｓ４〜Ｓ６をＶＣ判定処理部４に与える。ＶＣ判定処理
部４は、ＶＣサイズやＶＣ状態を判定し出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はポインタ処理回路に関
し、例えば、広帯域ＩＳＤＮ（Ｂ−ＩＳＤＮ）における
ＳＤＨ（同期デジタルハイアラキー：Ｓｙｎｃｈｒｏｎ
ｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ）データ
のインタフェース用に適用し得るものである。

【０００２】

【従来の技術】近年、広帯域ＩＳＤＮの実現のための研
究開発が行われている。例えば、ネットワークノードイ
ンタフェース（ＮＮＩ）のために同期デジタルハイアラ
キー（ＳＤＨ）が定義され、標準化されつつある。

【０００３】このＳＤＨは、各種高速サービス信号や既
存速度の信号を柔軟に同期多重できる構造を持つ。この
ＳＤＨの１フレームの構成を図２に示す。そして、１フ
レームは１２５μｓｅｃ（フレーム周期８ｋＨｚ）であ
る。そして、インタフェース速度として、１５５．５２
Ｍｂｐｓ×Ｎで統一されている。尚、Ｎは、０、１、
４、１６が定められている。

【０００４】そして、このＳＤＨのフレームは、１行
（１フレーム）を１２５μｓｅｃとして、９行で構成さ
れ、主に、セクションオーバヘッド（ＳＯＨ）部とペイ
ロード部とから構成されている。そして、セクションオ
ーバヘッド部は、主にネットワーク管理情報を収容す
る。そして、ペイロード部は、主に主情報を収容する。

【０００５】ここで、上述のＮ＝０の場合は、ＳＴＭ−
０（同期伝送レベル−０）と呼び、インタフェース速度
５１．８４Ｍｂｐｓとされている。尚、ここでＳＴＭ
（Ｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｐｏｒｔ又はＴ
ｒａｎｓｆｅｒ Ｍｏｄｕｌｅ）は同期伝送モジュール
を表す。また、Ｎ＝１の場合は、ＳＴＭ−１と呼び、イ
ンタフェース速度１５５．５２Ｍｂｐｓとされている。
また、Ｎ＝４の場合は、ＳＴＭ−４と呼び、インタフェ
ース速度６２２．０８Ｍｂｐｓとされている。そして、
Ｎ−１６の場合は、ＳＴＭ−１６と呼び、インタフェー
ス速度２４８８．３２Ｍｂｐｓとされている。

【０００６】図３はＳＴＭ−０の説明図である。この図
３において、ＳＴＭ−０は、９行×９０列（＝８７列＋
３列）で構成されいる。そして、３列（＝３バイト）×
９行の中には、セクションオーバヘッド部とＡＵ−３ポ
インタ部とが構成されている。ペイロード部は、９行×
８７列で構成されている。

【０００７】図４はＳＴＭ−１の説明図である。この図
４において、ＳＴＭ−１は、９行×２７０列（＝２６１
列＋９列）で構成されている。そして、９列×９行の中
には、セクションオーバヘッド部とＡＵ−３ポインタ部
とが構成されている。ペイロード部は、９行×２６１列
で構成されている。

【０００８】この様なＳＤＨの各フレーム構造におい
て、ポインタの機能は、従来の同期多重におけるフレー
ム位相合わせと、スタッフ（Ｓｔｕｆｆ）多重（非同期
多重）におけるスタッフ制御に相当する機能を有する。

【０００９】そして、このポインタには、ＡＵ（Ａｄｍ
ｉｎｉｓｔｒａｔｉｖｅ Ｕｎｉｔ）ポインタとＴＵ
（Ｔｒｉｂｕｔａｒｙ Ｕｎｉｔ）ポインタとがある。
そして、このＡＵポインタはＳＴＭ−Ｎフレームの固定
位置にあり、ＶＣ（Ｖｉｒｔｕａｌ Ｃｏｎｔａｉｎｅ
ｒ、バーチャルコンテナ、規格化された多重化単位）−
４や、ＶＣ−３等の高次ＶＣの先頭位置を示すものであ
る。また、ＴＵポインタはＳＴＭ−Ｎフレームに対して
固定していない（フローティングしている）高次ＶＣ内
にあり、ＶＣ−２１、ＶＣ−１１等の低次ＶＣの先頭位
置を示すものである。尚、ＡＵポインタとＴＵポインタ
の動作及び構成は同様である。

【００１０】図５は上述のＳＴＭ−０におけるＡＵ−３
ポインタの機能を説明するための説明図である。この図
５において、ＡＵ−３ポインタは４行目に３列（３バイ
ト）挿入されている。この４行目の３列（３バイト）
は、Ｈ１バイトとＨ２バイトとＨ３バイトとから構成さ
れている。尚、Ｈ１バイトとＨ２バイトのビット配列は
図６に示す様に構成されている。

【００１１】そして、ＡＵ−３（又はＡＵ−４）ポイン
タのポインタの値は、ペイロード（情報収容場所）に多
重化されているＶＣの先頭バイト位置を示すものであ
る。このＶＣの先頭バイト位置はＨ１バイトとＨ２バイ
トを合わせた１６ビットの内の図６の１０ビットのポイ
ンタ値（１０ｂｉｔ ｐｏｉｎｔｅｒ ｖａｌｕｅ）で
表している。

【００１２】ここで、図６のＩビットは、Ｉｎｃｒｅｍ
ｅｎｔビットであって、ポインタ値に対する増加指定ビ
ットである。また、Ｄビットは、Ｄｅｃｒｅｍｅｎｔビ
ットであって、ポインタ値に対する減少指定ビットであ
る。そして、図６のＳＳビットは、ＡＵ−ｎ又はＴＵ−
ｎのタイプを表すものである。例えば、このＳＳビット
は、ＶＣ−３の場合は『１０』が設定される。

【００１３】更に、図６において、ＮＤＦ（ニューデー
タフラグ、Ｎｅｗ Ｄａｔａ Ｆｌａｇ Ｂｉｔ）はポ
インタ値を即座に変更する（ｅｎａｂｌｅの）場合は、
４ビットのデータ『１００１』が設定され、ポインタの
変更が必要でない通常の場合（ｄｉｓａｂｌｅの場合）
は４ビットのデータ『０１１０』が設定される。

【００１４】また、一方、ＳＴＭ−１においても、図７
に示す様にＡＵ−３ポインタが９列（９バイト）で設定
されている。そして、この図７に示す様にＳＴＭ−１の
場合はポインタ（Ｈ１バイト、Ｈ２バイト、Ｈ３バイ
ト）が３組設定されており、この３組のポインタによっ
て、ペイロードに＃１〜＃３の順番でバイトインタリー
ブ多重されているＶＣ−３＃１〜ＶＣ−３＃３の各先頭
バイト位置を示している。この図７のＳＴＭ−１のＡＵ
−３ポインタのＨ１バイト及びＨ２バイトのビット設定
も図６の設定と同様である。

【００１５】そして、ＮＤＦビットで『０１１０』（ポ
インタの変更が必要でない通常のｄｉｓａｂｌｅの場
合）で新しいポインタ値を送信する場合は、受信側にお
いて３回同一ポインタ値を検出後、ポインタ値の変更を
行う。

【００１６】上述の様なポインタによる位相合わせや、
スタッフ制御については、文献：ＮＴＴ技術ジャーナ
ル、１９９０年、２月、ページ５１〜５６、『世界統一
された同期デジタルハイアラーキ、ＳＤＨ（ＮＮＩ）そ
の２』などにも解説されている。

【００１７】そして、上述の様なポインタによるフレー
ム位相調整の動作を簡単に説明する。この動作を図８の
ポインタ処理の説明図を参照しながら説明する。

【００１８】伝送路などからのＳＴＭのフレーム信号
が、基準位相に対してＹバイト分ずれている場合は、ペ
イロードの頭がＸバイト分ずれているので、多重化した
場合は、ＡＵポインタ値を変更して、ペイロードの頭を
Ｘ＋Ｙバイト分ずらせる状態とさせる。このようにし
て、フレーム位相調整が行われる。

【００１９】更に、ポインタによるスタッフ制御の動作
を図９を参照しながら説明する。この図９（ａ）に示す
様に、元のＡＵポインタの周波数よりも多重化周波数が
大きい場合は、元のＡＵポインタの全バイトだけで多重
化したペイロードの全バイトには足りず、ＡＵポインタ
に正スタッフバイトを付加するのである。

【００２０】また、図９（ｂ）に示すように、元のＡＵ
ポインタの周波数よりも多重化周波数の方が低い場合
は、元のＡＵポインタの全バイトを収めることができな
いため、負スタッフバイトの分、ペイロードがＡＵポイ
ンタ部にはみださせることで、スタッフ制御の動作を行
うものである。

【００２１】そして更に、ＳＴＭ−０又は１用のポイン
タ処理用のＬＳＩの開発も行われている。例えば、論文
（１）：１９９１年電子情報通信学会春季全国大会、Ｂ
７６９、『ＳＴＭ−０／１インタフェースＬＳＩ構成の
検討』などに、ポインタ処理用のＬＳＩの構成方法など
が示されている。

【００２２】図１０は従来のＬＳＩの構成図である。こ
の図１０において、従来はＳＴＭ−１インタフェースに
含まれる３つのＡＵポインタ処理を行うために各ＡＵポ
インタを分離して、そして、それぞれ独立に処理してい
た。そして、上記論文（１）では、１つのＡＵポインタ
を処理できるＬＳＩを３チップ（３個ＬＳＩ）を備えて
いる。このチップ１〜３は、ＳＯＨ終端、ＡＵポインタ
処理、ＶＣ−３ＰＯＨ終端などを行う機能を有してい
る。

【００２３】そして、ＳＴＭ−１に多重化されている３
個のＡＵ−３ポインタをチップ（ＬＳＩ）１において、
３個に分離出力する。つまり、＃０〜＃２の３個に分離
出力するものである。

【００２４】そして、この３個に分離出力された信号の
内、信号＃１、＃２を他の２個のチップ（ＬＳＩ）２と
チップ（ＬＳＩ）３とに送る。そして、チップ（ＬＳ
Ｉ）１は信号＃０（ＡＵ−３ポインタ信号）を引き続き
処理を継続する。他のチップ（ＬＳＩ）２、３では、信
号＃１（ＡＵ−３ポインタ信号）、信号＃２（ＡＵ−３
ポインタ信号）の信号をそれぞれ受信し、ＡＵ−３ポイ
ンタ処理を行う。

【００２５】また、他の論文（２）：１９９１年電子情
報通信学会春季全国大会、Ｂ−７８５、『ＳＤＨ伝送シ
ステムのＡＵ−４処理方式』によると、ＡＵ−３ポイン
タに対しては３個のポインタ＃０〜＃２に分離した後、
独立にポインタ処理を行うものである。

【００２６】また、更に、ＡＵ−３ポインタと、３個の
ＡＵポインタが纏まって、一つのポインタであるかの様
に扱われるＡＵ−４ポインタとの判定を、３つのＡＵポ
インタを同時に処理する事によって行う。

【００２７】この処理によって、ＡＵ−４ポインタと判
定されると、このＡＵ−４ポインタを３つのＡＵ−３ポ
インタに分離しているので、信号＃０のＡＵポインタだ
けを処理し、信号＃１、＃２のＡＵポインタは無視し、
信号＃０の処理結果を信号＃１、＃２に適用するもので
ある。

【００２８】

【発明が解決しようとする課題】しかしながら、上述の
論文（１）、（２）のポインタ処理によれば、例えば、
ＳＴＭ−１に含まれている３個のＡＵポインタを処理す
るためには、図１０に示されているチップ（ＬＳＩ）１
〜３の、同じ様なポインタ処理回路を３個必要としてい
る。この様な構成は、ＳＤＨインタフェース回路を軽薄
短小な回路で実現する上では十分ではない。つまり、回
路を集積化する場合、無駄な回路まで集積化すること
や、回路構成が能率的でない場合は、ＬＳＩの小形化や
信頼性の向上や低消費電力化のためには不適当であっ
た。

【００２９】また、ＡＵ−４ポインタの処理を扱うため
には、信号＃０の処理結果を信号＃１、＃２へ与えて反
映させなければならず、信号＃０〜＃２がチップ（ＬＳ
Ｉ）１〜３の様な、独立な回路構成では、処理回路（チ
ップ１〜３）の相互の信号のやり取りが複雑になってし
まい、回路の動作率が高くなり、消費電力を大きくさせ
る作用を与えていた。

【００３０】従って、上述の様なＳＤＨインタフェース
として、特にＡＵ−３ポインタやＡＵ−４ポインタなど
の処理を、簡単な構成で、能率的な回路で行い得て、Ｌ
ＳＩ化に適した仕組みが求められている。

【００３１】以上のようなことから、Ｂ−ＩＳＤＮのＳ
ＤＨインタフェースにおけるポインタ処理を、従来に比
べ、より簡単な構成で、能率的に行い得るポインタ処理
回路の提供が望まれているいた。

【００３２】

【課題を解決するための手段】そこで、この発明は、伝
送情報（例えば、ＡＴＭセルなど）が情報収容単位（例
えば、ＳＤＨにおける仮想コンテナＶＣなど）で、少な
くとも１以上のポインタ（例えば、ＳＴＭ−１の場合は
３個のＡＵポインタなど、例えば、ＡＵ−３、ＡＵ−
４、ＴＵなど）を用いて多重化されているフレーム信号
（例えば、ＳＴＭ−Ｎ（＝０、１、４、１６）フレーム
信号など）で与えられると、上記フレーム信号中の各ポ
インタから判断して、各ポインタのポインタ値を必要に
応じて更新し得るポインタ処理回路において、以下の特
徴的な構成で実現した。

【００３３】つまり、現フレーム信号中の各ポインタだ
けを抽出して出力するポインタ抽出回路を備える。更
に、抽出された現フレーム信号中の各ポインタと、前フ
レーム信号中のポインタ値更新後の各ポインタと、前フ
レーム信号中の情報収容単位に対する判断結果情報とか
ら、現フレーム信号中の上記各ポインタのポインタ値を
更新し、この更新後の各ポインタ値に対応した各ポイン
タパルスを出力するポインタパルス出力処理回路を備え
る。

【００３４】更にまた、上記現フレーム信号中の更新後
の各ポインタを分離出力すると共に、次フレーム信号中
の各ポインタ処理のために上記ポインタ出力処理回路に
与えるポインタ分離回路を備える。そして更に、上記ポ
インタ分離回路からの上記現フレーム信号中の更新後の
各ポインタから現フレーム信号中の情報収容単位の状態
（例えば、ＶＣサイズやＶＣ状態など）を判断し、判断
結果情報を次フレーム信号中の各ポインタ処理のために
上記ポインタパルス出力処理回路に与える情報収容単位
状態判断回路を備えるものである。

【００３５】

【作用】この発明のポインタ処理回路の構成において、
このポインタ処理回路には、ポインタ抽出回路によって
フレーム信号中のポインタだけが内部に取り込まれるよ
うに構成される。これによって、ポインタ以外のデータ
に対する処理を行う必要がない。

【００３６】そして、ポインタパルス出力処理回路は、
ポインタ抽出回路からの現フレームの各ポインタと、ポ
インタ分離回路からの前フレームのポインタ値更新後の
各ポインタと、情報収容単位状態判断回路からの前フレ
ームの情報収容単位に対する判断結果情報とから、現フ
レームの上記各ポインタのポインタ値を更新できる。そ
して、この更新後の各ポインタ値に対応したポインタを
出力することができる。

【００３７】尚、ポインタ分離回路は、現フレームの更
新後の各ポインタを分離出力するので、例えば、フレー
ム中に３個のポインタが含まれていると、３個を分離出
力することができる。

【００３８】また、情報収容単位状態判断回路は、ポイ
ンタ分離回路から各ポインタが分離されて、同時に与え
られるので、短時間に各ポインタから情報収容単位（例
えば、仮想コンテナＶＣ）の状態（例えば、ＶＣ−３、
ＶＣ−４などのＶＣサイズやＶＣ状態など）を判断する
ことができる。

【００３９】しかも、フレーム信号中のポインタの数が
複数であっても、何等構成を変更する必要がない。更
に、フレーム信号中の情報収容単位（例えば、仮想コン
テナＶＣ）の大きさにも影響されない。

【００４０】

【実施例】次にこの発明をＡＵ（アドミニストラティブ
・ユニット、Ａｄｍｉｎｉｓｔｒａｔｉｖｅ Ｕｎｉ
ｔ、例えば、ＡＵ−３又はＡＵ−４）ポインタ処理回路
に適用した場合の好適な一実施例を図面を用いて説明す
る。

【００４１】『ＡＵポインタ処理回路の構成』： 図
１はこの一実施例のＡＵポインタ処理回路の機能ブロッ
ク図である。この図１の機能ブロック図において、この
ＡＵポインタ処理回路は、主に、入力側のホールド機能
付フリップフロップ１と、ポインタパルス出力処理部２
と、パルス生成回路３と、ＶＣ判定処理部４と、状態保
持用のホールド機能付フリップフロップ５〜７とから構
成されている。

【００４２】『入力側のホールド機能付フリップフロッ
プ１』： この図１のＡＵポインタ処理回路におい
て、入力側のホールド機能付フリップフロップ１には、
例えば、１６ビットデータバス（パラレル）で信号Ｓ０
が与えられる。この信号Ｓ０は、ＡＵポインタなどを含
むＳＤＨ信号（ＳＴＭフレーム信号）である。そして、
このホールド機能付フリップフロップ１の機能や内部構
成については、後述の図１３、図１４を用いて説明す
る。そして、このホールド機能付フリップフロップ１
は、主に、入力されるＳＴＭフレーム多重信号の内、Ａ
Ｕポインタ処理を行うタイミングだけ、ＳＴＭフレーム
多重信号を取り込むためのものである。

【００４３】従って、図１のホールド機能付フリップフ
ロップ１のホールド（Ｈ）入力にパルス生成回路３から
パルス信号がロウレベルで与えられているときには、ホ
ールドオフ動作し、入力信号をそのまま出力する。しか
しながら、パルス生成回路３からパルス信号が、ロウレ
ベルからハイレベルに変化して与えられると、ロウレベ
ルからハイレベルへの変化タイミングで入力信号をホー
ルド出力する。

【００４４】つまり、図１のホールド機能付フリップフ
ロップ１は、図１５の動作タイミングチャートに示す様
に、パルス信号Ｓ８がロウレベルのときには、入力の信
号Ｓ０の、第（ｎ−１）フレームのポインタＰＴＲ＃２
と、第ｎフレームのポインタＰＴＲ＃０〜ＰＴＲ＃１と
をそのまま信号Ｓ１として出力し、パルス信号Ｓ８がロ
ウレベルからハイレベルに変化してタイミングの第ｎフ
レームのポインタＰＴＲ＃２をホールド出力し、信号Ｓ
１（受信ポインタ値）として出力している。そして、こ
の第ｎフレームのポインタＰＴＲ＃２のホールド出力状
態は、パルス信号Ｓ８がハイレベルからロウレベルに変
化するまで継続される。

【００４５】即ち、図１のホールド機能付フリップフロ
ップ１は、タイミングチャート図１６の信号Ｓ８に示す
様に、第（ｎ＋１）フレームのポインタ信号の直前まで
継続してホールド出力する。そして、この信号Ｓ１（受
信ポインタ値）は、ポインタパルス出力処理部２に与え
られる。

【００４６】従って、図１のホールド機能付フリップフ
ロップ１は、ＳＴＭフレームからポインタＰＴＲを取り
出す処理が必要なときにだけ、パルス生成回路３から信
号Ｓ８のロウレベル信号（ホールドオフ信号）によって
信号Ｓ１（受信ポインタ値）として取り出し、ポインタ
パルス出力処理部２に与える。そして、信号Ｓ８がロウ
レベル以外のハイレベルでホールド機能付フリップフロ
ップ１のホールド（Ｈ）入力で供給される場合は、ホー
ルドオンで信号Ｓ１（受信ポインタ値）が出力される。

【００４７】『状態保持用のホールド機能付フリップフ
ロップ５〜７』： 一方、図１のホールド機能付フリ
ップフロップ５〜７は、ポインタパルス出力処理部２か
らの信号Ｓ３の状態をＳＴＭフレームの１フレームに渡
って保持し、入力信号Ｓ０の多重度の数（多重度３）だ
け直列的に接続しているものである。このため、パルス
生成回路３からは、パルス信号Ｓ９がホールド機能付フ
リップフロップ５〜７の各ホールド（Ｈ）入力に与えら
れている。

【００４８】そして、図１において、最後部に接続され
ているホールド機能付フリップフロップ７は、Ｑ出力で
ある信号Ｓ６は、ポインタパルス出力処理部２にフィー
ドバックされ、与えられている。

【００４９】『ポインタパルス出力処理部２と、ＶＣ判
定処理部４』： そして、図１のＡＵポインタ処理回
路において、特徴的な構成の、ポインタパルス出力処理
部２と、ＶＣ判定処理部４との、具体的な一例の構成回
路は、後述の図１１、図１２で一例を説明する。

【００５０】ここで、その概要を説明すると、図１のポ
インタパルス出力処理部２は、信号Ｓ１（受信ポインタ
値）と、ＶＣ判定処理部４の出力信号Ｓ７と、ホールド
機能付フリップフロップ７のＱ出力信号である信号Ｓ６
（１フレーム前の多重されている信号Ｓ３）とから、ポ
インタパルスの生成出力処理を行う。

【００５１】即ち、状態保持用のホールド機能付フリッ
プフロップ５〜７は、入力信号Ｓ０にポインタが多重さ
れている多重度の数（３個）だけ備えられているので、
このホールド機能付フリップフロップ５〜７によって、
適当なタイミングでホールド信号が生成させると、この
ポインタパルス出力部２に供給する入力信号Ｓ１（受信
ポインタ値）と入力信号Ｓ６内の多重度（３）の各位相
を一致させることができる。

【００５２】そして、図１の状態保持用のホールド機能
付フリップフロップ５〜７は、各Ｑ出力の信号Ｓ４〜Ｓ
６によって、ＳＴＭフレームの１フレーム中に多重され
ている３個のポインタＰＴＲ＃０〜ＰＴＲ＃２に分離出
力される。そして、この信号Ｓ４〜Ｓ６は、ＶＣ判定処
理部４に与えられる。これによって、ＶＣ判定処理部４
は、信号Ｓ４〜Ｓ６を同時に処理でき、ＳＴＭフレーム
内のＶＣ（仮想コンテナ）の状態（ＶＣ状態やＶＣサイ
ズなど）を、信号Ｓ４〜Ｓ６から同時に判定することが
できる。

【００５３】『パルス生成回路３』： そして、図１
のパルス生成回路３は、ＳＴＭのフレーム周期に対応し
て、ＳＴＭフレーム中のＡＵポインタ（第ｎフレームの
ＰＴＲ＃０〜ＰＴＲ＃２）の挿入位置に対応したパルス
信号Ｓ８、Ｓ９（図１５、図１６のタイミングチャート
にタイミング図示）を生成する。

【００５４】そして、この図１のパルス生成回路３は、
パルス信号Ｓ８を、このＡＵポインタ処理回路の入力側
のホールド機能付フリップフロップ１のホールド（Ｈ）
入力に与える。更に、パルス信号Ｓ９を、ホールド機能
付フリップフロップ５〜７の各ホールド（Ｈ）入力と、
ＶＣ判定処理部４とに与える。

【００５５】そして、図１のパルス生成回路３からの信
号Ｓ８がハイレベル（ホールドオン）で入力側のホール
ド機能付フリップフロップ１に供給されている時期と、
ほぼ同時期に、図１５、図１６の動作タイミングチャー
トに示す様に、信号Ｓ９もハイレベル（ホールドオン）
でホールド機能付フリップフロップ５〜７の各ホールド
（Ｈ）入力と、ＶＣ判定処理部４とに供給されている。
従って、入力側のホールド機能付フリップフロップ１が
ホールドオン状態（受信ポインタをホールドしている状
態）のときには、ポインタパルス出力処理部２、ＶＣ判
定処理部４の動作は停止される。

【００５６】この様な動作によって、ポインタパルス出
力処理部２、ＶＣ判定処理部４の動作率を低下させ、こ
のＡＵポインタ処理回路の消費電力も削減させようとし
ている。

【００５７】尚、図１のパルス生成回路３は、上述以外
に、この一実施例のＡＵポインタ処理回路の各部に対す
るクロック（ＣＬＫ）を生成し与える。このクロック
（ＣＬＫ）は、ＳＴＭ−０又はＳＴＭ−１フレーム中の
ＡＵポインタを処理する上では、例えば、数十ＭＨｚ程
度がものが必要である。

【００５８】『ポインタパルス出力処理部２の構成』：
図１１はこの一実施例のポインタパルス出力処理部
２の機能ブロック図である。この図１１において、ポイ
ンタパルス出力処理部２は、排他的論理和（Ｅｘ−Ｏ
Ｒ）回路２１と、不一致検出回路２２と、Ｉ（Ｉｎｃｒ
ｅｍｅｎｔ）ビット・Ｄ（Ｄｅｃｒｅｍｅｎｔ）ビット
反転検出回路２３と、ＡＩＳ（Ａｌａｒｍ Ｉｎｄｉｃ
ａｔｉｏｎ Ｓｉｇｎａｌ、警報表示信号）−Ｉｎｄ
（Ｉｎｄｉｃａｔｉｏｎ）検出回路２４と、Ｃｏｎｃ
（Ｃｏｎｃａｔｅｎａｔｉｏｎ）−Ｉｎｄ（Ｉｎｄｉｃ
ａｔｉｏｎ）検出回路２５と、Ｉｎｖ（Ｉｎｖａｌｉ
ｄ）−Ｐｏｉｎｔ（Ｐｏｉｎｔｅｒ）検出回路２６と、
ＮＤＦ（Ｎｅｗ Ｄａｔａ Ｆｌａｇ）−Ｅｎａｂｌｅ
検出回路２７と、保護段数カウント部２８と、装置内ポ
インタ判定部２９と、状態判定部３０と、フレームカウ
ンタ３１と、排他的論理和（Ｅｘ−ＯＲ）回路３２とか
ら構成されている。

【００５９】そして、この図１１のポインタパルス出力
処理部２には、ホールド機能付フリップフロップ７から
信号Ｓ６が与えられる。この信号Ｓ６は、保護段数カウ
ンタ値と装置内ポインタ値である。この信号Ｓ６は、排
他的論理和（Ｅｘ−ＯＲ）回路２１と、装置内ポインタ
判定部２９と、保護段数カウント部２８とに与えられ
る。

【００６０】更に、図１１のポインタパルス出力処理部
２には、入力側のホールド機能付フリップフロップ１か
ら受信ポインタ値信号Ｓ１が与えられ、この信号Ｓ１は
排他的論理和（Ｅｘ−ＯＲ）回路２１と、ＡＩＳ（Ａｌ
ａｒｍ Ｉｎｄｉｃａｔｉｏｎ Ｓｉｇｎａｌ、警報表
示信号）−Ｉｎｄ（Ｉｎｄｉｃａｔｉｏｎ）検出回路２
４と、Ｃｏｎｃ（Ｃｏｎｃａｔｅｎａｔｉｏｎ）−Ｉｎ
ｄ（Ｉｎｄｉｃａｔｉｏｎ）検出回路２５と、Ｉｎｖ
（Ｉｎｖａｌｉｄ）−Ｐｏｉｎｔ（Ｐｏｉｎｔｅｒ）検
出回路２６と、ＮＤＦ（Ｎｅｗ Ｄａｔａ Ｆｌａｇ）
−Ｅｎａｂｌｅ検出回路２７とに供給される。

【００６１】更にまた、図１１のポインタパルス出力処
理部２には、ＶＣ判定処理部４から信号Ｓ７（ＶＣサイ
ズ、ＶＣ状態）が与えられ、この信号Ｓ７は、保護段数
カウント部２８と装置内ポインタ判定部２９と、状態判
定部３０とに供給される。

【００６２】そして、図１１の排他的論理和（Ｅｘ−Ｏ
Ｒ）回路２１と、不一致検出回路１１と、Ｉ（Ｉｎｃｒ
ｅｍｅｎｔ）ビット・Ｄ（Ｄｅｃｒｅｍｅｎｔ）ビット
反転検出回路２３とから構成される回路３３では、信号
Ｓ６の装置内ポインタ値と、信号Ｓ１の受信ポインタ値
とを比較し、ポインタ値が不一致であるか否かを検出す
る。そして、不一致であるならば、不一致検出回路２２
は保護段数カウント部２８に不一致信号を供給する。

【００６３】そして、更に、図１１の上記回路３３は、
装置内ポインタ値と、信号Ｓ１の受信ポインタ値とか
ら、Ｉ（Ｉｎｃｒｅｍｅｎｔ）ビットとＤ（Ｄｅｃｒｅ
ｍｅｎｔ）ビットの反転を検出する。即ち、Ｉ（Ｉｎｃ
ｒｅｍｅｎｔ）ビットとは、例えば、図６に図示の１０
ビットポインタ値の内の５ビットであって、この５ビッ
トは、正スタッフ（正ジャスティフィケーション、ＶＣ
−３の周波数を高める処理）を表すためのものである。
このＩ（Ｉｎｃｒｅｍｅｎｔ）ビットの反転を検出す
る。そして、検出信号を保護段数カウント部２８に供給
する。

【００６４】更に、図１１の上記回路３３は、装置内ポ
インタ値と、信号Ｓ１の受信ポインタ値とから、Ｄ（Ｄ
ｅｃｒｅｍｅｎｔ）ビットの反転も検出する。そのため
に、例えば、図６に図示の１０ビットポインタ値の５ビ
ットであって、この５ビットは、負スタッフ（負ジャス
ティフィケーション、ＶＣ−３の周波数を低めにさせる
処理）を表すためのＤ（Ｄｅｃｒｅｍｅｎｔ）ビットの
反転を検出する。そして、検出信号を保護段数カウント
部２８に供給する。

【００６５】そして、図１１のＡＩＳ（Ａｌａｒｍ Ｉ
ｎｄｉｃａｔｉｏｎ Ｓｉｇｎａｌ、警報表示信号）−
Ｉｎｄ（Ｉｎｄｉｃａｔｉｏｎ）検出回路２４は、入力
側のホールド機能付フリップフロップ１からの受信ポイ
ンタ値信号Ｓ１から、ＡＩＳ（Ａｌａｒｍ Ｉｎｄｉｃ
ａｔｉｏｎ Ｓｉｇｎａｌ、警報表示信号）−Ｉｎｄ
（Ｉｎｄｉｃａｔｉｏｎ）状態であるか否かを検出し、
検出信号を保護段数カウント部２８に供給する。

【００６６】そして、図１１のＣｏｎｃ（Ｃｏｎｃａｔ
ｅｎａｔｉｏｎ）−Ｉｎｄ（Ｉｎｄｉｃａｔｉｏｎ）検
出回路２５は、入力側のホールド機能付フリップフロッ
プ１からの受信ポインタ値信号Ｓ１から、Ｃｏｎｃ（Ｃ
ｏｎｃａｔｅｎａｔｉｏｎ）−Ｉｎｄ（Ｉｎｄｉｃａｔ
ｉｏｎ）状態であるか否かを検出する。つまり、特定使
用状態であるか否かを検出し、検出信号を保護段数カウ
ント部２８に供給する。

【００６７】そして、図１１のＩｎｖ（Ｉｎｖａｌｉ
ｄ）−Ｐｏｉｎｔ（Ｐｏｉｎｔｅｒ）検出回路２６は、
入力側のホールド機能付フリップフロップ１からの受信
ポインタ値信号Ｓ１から、Ｉｎｖ（Ｉｎｖａｌｉｄ）−
Ｐｏｉｎｔ（Ｐｏｉｎｔｅｒ）状態であるか否かを検出
する。つまり、障害時ポインタであるか否かを検出し、
検出信号を保護段数カウント部２８に供給する。

【００６８】そして、図１１のＮＤＦ（Ｎｅｗ Ｄａｔ
ａ Ｆｌａｇ）−Ｅｎａｂｌｅ検出回路２７は、入力側
のホールド機能付フリップフロップ１からの受信ポイン
タ値信号Ｓ１から、ＮＤＦ（Ｎｅｗ Ｄａｔａ Ｆｌａ
ｇ）−Ｅｎａｂｌｅ状態であるか否かを検出する。つま
り、例えば、図６に図示の４ビットのＮＤＦ（ＮｅｗＤ
ａｔａ Ｆｌａｇ）ビットが、『１００１』の場合は、
イネーブルであって、また、『０１１０』の場合は、デ
ィゼーブル（ｄｉｓａｂｌｅ）状態である。そして、Ｎ
ＤＦ（Ｎｅｗ Ｄａｔａ Ｆｌａｇ）−Ｅｎａｂｌｅ状
態の場合は、検出信号を保護段数カウント部２８と装置
内ポインタ判定部２９とに供給する。

【００６９】そして、図１１の保護段数カウント部２８
は、内部に、Ｎｏｒｍ−Ｐｏｉｎｔ（Ｎｏｒｍａｌ Ｐ
ｏｉｎｔｅｒ）カウンタや、ＡＩＳ−Ｉｎｄ（Ａｌａｒ
ｍＩｎｄｉｃａｔｉｏｎ Ｓｉｇｎａｌ、警報表示信
号、−Ｉｎｄｉｃａｔｉｏｎ）カウンタや、Ｉｎｖ（Ｉ
ｎｖａｌｉｄ）−Ｐｏｉｎｔ（Ｐｏｉｎｔｅｒ）カウン
タや、Ｃｏｎｃ（Ｃｏｎｃａｔｅｎａｔｉｏｎ）−Ｉｎ
ｄ（Ｉｎｄｉｃａｔｉｏｎ）カウンタや、ＮＤＦ（Ｎｅ
ｗ Ｄａｔａ Ｆｌａｇ）−Ｅｎａｂｌｅカウンタなど
が内蔵されている。

【００７０】そして、上述の各カウンタは、各状態を判
断するめの条件を各カウンタのイネーブル信号とし、各
検出信号によって、各カウンタのカウントアップ又はリ
セットをさせる。

【００７１】つまり、図１１の保護段数カウント部２８
は、入力信号として、８種類の各信号を与えられる。即
ち、信号Ｓ６（保護段数カウンタ値と装置内ポインタ
値）と、不一致検出回路２２の検出信号と、Ｉ（Ｉｎｃ
ｒｅｍｅｎｔ）ビット・Ｄ（Ｄｅｃｒｅｍｅｎｔ）ビッ
ト反転検出回路２３の検出信号と、ＡＩＳ（Ａｌａｒｍ
Ｉｎｄｉｃａｔｉｏｎ Ｓｉｇｎａｌ、警報表示信号）
−Ｉｎｄ（Ｉｎｄｉｃａｔｉｏｎ）検出回路２４の検出
信号と、Ｃｏｎｃ（Ｃｏｎｃａｔｅｎａｔｉｏｎ）−Ｉ
ｎｄ（Ｉｎｄｉｃａｔｉｏｎ）検出回路２５の検出信号
と、Ｉｎｖ（Ｉｎｖａｌｉｄ）−Ｐｏｉｎｔ（Ｐｏｉｎ
ｔｅｒ）検出回路２６の検出信号と、ＮＤＦ（Ｎｅｗ
Ｄａｔａ Ｆｌａｇ）−Ｅｎａｂｌｅ検出回路２７の検
出信号と、信号Ｓ７（ＶＣサイズ情報）とを与えられ
る。

【００７２】そして、図１１の保護段数カウント部２８
は、内部に構成されている、上述の様な各カウンタによ
ってカウントし、出力信号として信号Ｓ３（保護段数カ
ウンタ値Ｓ３ａ）を生成して、図１のホールド機能付フ
リップフロップ５に対して出力する。更に、この信号Ｓ
３ａ（保護段数カウンタ値）は、状態判定部３０にも供
給される。

【００７３】そして、図１１の状態判定部３０は、保護
段数カウント部２８からの保護段数カウンタ値Ｓ３ａ
と、ＶＣ判定処理部４からの信号Ｓ７のＶＣサイズ情報
とから、状態を判断する。例えば、ＮＯＲＭ（ｎｏｒｍ
ａｌ、通常使用）状態、ＬＯＰ（Ｌｏｓｓ Ｏｆ Ｐｏ
ｉｎｔｅｒ、障害発生時）状態、ＡＩＳ（ＡｌａｒｍＩ
ｎｄｉｃａｔｉｏｎ Ｓｉｇｎａｌ、警報表示信号）状
態、などの各状態を判断し、信号Ｓ２ａを出力する。

【００７４】そして、図１１の装置内ポインタ判定部２
９は、信号Ｓ１（受信ポインタ値）と、信号Ｓ６（保護
段数カウンタ値と装置内ポインタ値）と、Ｉ（Ｉｎｃｒ
ｅｍｅｎｔ）ビット・Ｄ（Ｄｅｃｒｅｍｅｎｔ）ビット
反転検出回路２３の検出信号と、ＮＤＦ（Ｎｅｗ Ｄａ
ｔａ Ｆｌａｇ）−Ｅｎａｂｌｅ検出回路２７の検出信
号と、信号Ｓ７（ＶＣサイズ情報）などを与えられる
と、装置内ポインタ値を決定して排他的論理和（Ｅｘ−
ＯＲ）回路３２に供給すると共に、信号Ｓ３ｂ（装置内
ポインタ値）として出力する。

【００７５】更に、図１１の装置内ポインタ判定部２９
は、例えば、この一実施例のポインタ処理回路に与えら
れているＳＴＭフレームのポインタを示すカウンタと比
較し、このＳＴＭフレームのペイロード（情報フール
ド）をの先頭を示すパルス信号を生成する。更に、Ｉ
（Ｉｎｃｒｅｍｅｎｔ）ビット・Ｄ（Ｄｅｃｒｅｍｅｎ
ｔ）ビットの反転情報を元にして、このＳＴＭフレーム
内のペイロード（情報フィールド）を示すペイロード表
示信号も生成して信号Ｓ２ｂとして出力することができ
る。

【００７６】『ＶＣ判定処理部４の構成』： 図１２
は一実施例のＶＣ判定処理部４の一例の機能ブロック図
である。この図１２において、ＶＣ判定処理部４は、主
にカウンタデコーダ部４１と、ＶＣ−４状態遷移部４２
と、ＶＣ−３又はＶＣ−４を判定するＶＣ−３／ＶＣ−
４状態遷移部４３とから構成されている。

【００７７】そして、この図１２において、カウンタデ
コーダ４１は、図１のポインタ入力処理部２から＃０
（ポインタ）の保護段数カウンタ値Ｓ６を与えられる。
更に、カウンタデコーダ４１は、図１のホールド機能付
フリップフロップ６から＃１（ポインタ）の保護段数カ
ウンタ値Ｓ５を与えられる。更にまた、カウンタデコー
ダ４１は、図１のホールド機能付フリップフロップ５か
ら＃２（ポインタ）の保護段数カウンタ値Ｓ４を与えら
れる。

【００７８】そして、図１２のカウンタデコーダ４１
は、与えられた＃０〜＃２の保護段数カウンタ値Ｓ４〜
Ｓ６から、カウンタ値をデコードし、このデコード値を
ＶＣ−４（仮想コンテナ）状態遷移部４２と、ＶＣ−３
／ＶＣ−４状態遷移部４３とに与える。

【００７９】そして、図１２のＶＣ−４状態遷移部４２
は、カウンタデコーダ部４１から与えられたデコード値
から、ＶＣ−４（１５０Ｍｂｐｓの４次群の仮想コンテ
ナ）の状態を判定する。つまり、４次群の１５０Ｍｂｐ
ｓであるＶＣ−４（仮想コンテナ）の状態が、ノーマル
（ＮＯＲＭ）ポインタ状態か、ＡＩＳポインタ状態か、
ＬＯＰ（Ｌｏｓｓ Ｏｆ Ｐｏｉｎｔｅｒ、障害時ポイ
ンタ）状態かなどを判定するものである。そして、この
判定結果を信号Ｓ７として出力する。

【００８０】更に、図１２のＶＣ−３／ＶＣ−４状態遷
移部４３は、カウンタデコーダ部４１から与えられるデ
コーダ値から、仮想コンテナＶＣ−３であるか、それと
も仮想コンテナＶＣ−４であるかなどの、ＶＣサイズの
判定を行い、この判定結果も信号Ｓ７として出力する。

【００８１】『ホールド機能付フリップフロップの機
能』： 図１３は、上述のホールド機能付フリップフ
ロップ１、５〜７の機能を説明する説明図である。この
図１３において、ホールド機能付フリップフロップは、
データ（ＤＡＴＡ）が、Ｄ０〜Ｄ１０と与えられると、
クロック（ＣＬＫ）の供給に伴って、Ｑ出力からデータ
をホールド出力したり、ホールドせずに出力する。尚、
上記クロック（ＣＬＫ）は、この一実施例のＡＵポイン
タ処理回路では、例えば、数十ＭＨｚ程度が必要であ
る。

【００８２】即ち、この図１３のホールド（ＨＯＬＤ）
信号が論理０（ロウレベル）でホールド機能付フリップ
フロップに与えられる場合は、ホールドせずに、例え
ば、入力データＤ０をＱ出力からそのまま出力する。一
方、ホールド（ＨＯＬＤ）信号が論理１（ハイレベル）
でホールド機能付フリップフロップに与えられる場合
は、ホールドして、例えば、入力データＤ１をクロック
（ＣＬＫ）でホールドして、Ｑ出力からデータＤ１をホ
ールド出力する。

【００８３】また、この図１３のホールド出力は、ホー
ルド（ＨＯＬＤ）信号が、論理１（ハイレベル）の間は
ホールド出力が継続される。そして、ホールド機能付フ
リップフロップは、ホールド（ＨＯＬＤ）信号が論理０
（ロウレベル）になると、ホールド状態は解除され、再
び、例えば、データ入力Ｄ７〜Ｄ９をホールドせずにＱ
出力から出力する。

【００８４】『ホールド機能付フリップフロップの構
成』： 図１４は、上述のホールド機能付フリップフ
ロップ１、５〜７の一実施例の内部機能ブロック図であ
る。この図１４において、Ｄ入力信号はＡＮＤ回路１３
に与えられる。また、ホールド（ＨＯＬＤ）信号もＮＯ
Ｔ回路１１とＡＮＤ回路１２に与えられる。そして、ク
ロック（ＣＬＯＣＫ）はＤフリップフロップ１５のクロ
ック入力に与えられる。

【００８５】『ホールド（ＨＯＬＤ）信号が論理０（ロ
ウレベル）のときの動作』： そして、図１４のＤ入
力の信号は、ホールド（ＨＯＬＤ）信号が論理０（ロウ
レベル）のときに、ＡＮＤ回路１３でゲート出力され
る。これによって、ＡＮＤ回路１３から出力されたＤ入
力信号は、ＯＲ回路１４のａ入力に与えられる。このと
きに、ＯＲ回路１４のｂ入力には、ＡＮＤ回路１２から
論理０（ロウレベル）信号が与えられる。

【００８６】これは、ホールド（ＨＯＬＤ）信号が論理
０（ロウレベル）でＡＮＤ回路１２に与えられているた
め、ＡＮＤ回路１２の出力は論理０（ロウレベル）で出
力するためである。

【００８７】そして、図１４のＯＲ回路１４のａ入力に
与えられたＤ入力信号は、ｂ入力が論理０（ロウレベ
ル）で与えられているため、ＯＲ回路１４出力から出力
され、Ｄフリップフロップ１５のＤ入力に与えられる。
そして、Ｄフリップフロップ１５のＤ入力に与えられた
信号は、クロック（ＣＬＯＣＫ）の立ち上がりタイミン
グで検出されてＱ出力から出力される。

【００８８】『ホールド（ＨＯＬＤ）信号が論理１（ハ
イレベル）のときの動作』： 次に、図１４のホール
ド（ＨＯＬＤ）信号が論理１（ハイレベル）で、ＮＯＴ
回路１１とＡＮＤ回路１２に与えられると、Ｄ入力信号
はＡＮＤ回路１３では、ゲート出力されず、論理０（ロ
ウレベル）信号が出力され、ＯＲ回路１４のａ入力に与
えられる。

【００８９】また、一方、ＡＮＤ回路１２のｃ入力に
は、ホールド（ＨＯＬＤ）信号が論理１（ハイレベル）
で与えられているので、ＡＮＤ回路１２のｄ入力に与え
られているＱ出力信号をそのままゲート出力し、ＯＲ回
路１４のｂ入力に与える。これによって、ＯＲ回路１４
のａ入力には論理０（ロウレベル）が与えられ、一方、
ｂ入力にはＱ出力信号が与えられているので、Ｑ出力信
号をＤフリップフロップ１５のＤ入力に与える。

【００９０】そして、Ｄフリップフロップ１５のＤ入力
に与えられたＱ出力信号は、再びクロック（ＣＬＯＣ
Ｋ）によって検出され、Ｑ出力から出力される。この様
にして、ホールド（ＨＯＬＤ）信号が論理１（ハイレベ
ル）の間は、最初のＱ出力を繰り返す。

【００９１】『ポインタ処理回路の動作（第ｎフレーム
に対する動作）』： 図１５、図１６は図１における
一実施例のＡＵポインタ処理回路の動作タイミングチャ
ートである。このＡＵポインタ処理回路に入力される信
号Ｓ０（ＳＴＭフレーム、図１５）が例えば、１６ビッ
トデータバスで供給されると、入力側のホールド機能付
フリップフロップ１のホールド（Ｈ）入力には、パルス
生成回路３から図１５の信号Ｓ８が供給される。図１５
の信号Ｓ８が、例えば、第ｎフレームの信号Ｓ０に与え
られる場合、図１５の第ｎフレームのポインタＰＴＲ＃
０〜ＰＴＲ＃２が挿入されているタイミングに合わせ
て、信号Ｓ８がホールド機能付フリップフロップ１のホ
ールド（Ｈ）入力にロウレベル（ホールドオフ）で与え
られる。

【００９２】すると、ホールド機能付フリップフロップ
１のＱ出力から信号Ｓ１を図１５に示す様に出力する。
即ち、信号Ｓ１として、第ｎフレームのポインタＰＴＲ
＃０〜＃２を出力し、ポインタパルス出力処理部２に与
える。そして、ホールド機能付フリップフロップ１のホ
ールド（Ｈ）入力には、信号Ｓ８のｔ１のタイミングで
ロウレベルからハイレベルが供給されるので、ｔ１のタ
イミングで第ｎフレームのポインタＰＴＲ＃２がホール
ドオン出力される。

【００９３】そして、ポインタパルス出力処理部２は、
ホールド機能付フリップフロップ１のＱ出力から、図１
５の信号Ｓ１として、第ｎフレームのポインタＰＴＲ＃
０〜＃２を与えられ、更に、状態保持用のホールド機能
付フリップフロップ７のＱ出力からの信号Ｓ６（１フレ
ーム前の状態信号、図１５のＣ（ｎ−１）＃０〜Ｃ（ｎ
−１）＃２）と、ＶＣ判定処理部４の出力信号Ｓ７（１
フレーム前のＶＣ状態、図１５のＢ（ｎ−１））とか
ら、ＡＵポインタ処理を行い、信号Ｓ２（装置内ポイン
タパルスやペイロード表示信号など、図１５のＡ（ｎ−
１）＃０〜Ａ（ｎ−１）＃２）と、信号Ｓ３（ポインタ
がまだ３個多重されている状態、図１５のＣ（ｎ−１）
＃０〜Ｃ（ｎ−１）＃２）とを出力する。

【００９４】そして、図１のホールド機能付フリップフ
ロップ５が、信号Ｓ３（ポインタがまだ３個多重されて
いる状態、図１５のＣ（ｎ−１）＃０〜Ｃ（ｎ−１）＃
２）を与えられると、ホールド（Ｈ）入力に信号Ｓ９が
図１５に示す様なタイミングｔ２で与えられる。このタ
イミングｔ２に信号Ｓ９はロウレベルからハイレベルに
され、そして、ホールド機能付フリップフロップ５〜７
のホールド（Ｈ）入力に与えられるので、ホールドオン
され、ホールド機能付フリップフロップ５のＱ出力の信
号Ｓ４は、Ｃ（ｎ−１）＃２（３個目のポインタ）をホ
ールドオンして出力し、ＶＣ判定処理部４に与える。

【００９５】更に、ホールド機能付フリップフロップ６
のＱ出力の信号Ｓ５は、図１５のＣ（ｎ−１）＃１（２
個目のポインタ）をホールドオンして出力し、ＶＣ判定
処理部４に与える。更に、ホールド機能付フリップフロ
ップ７のＱ出力の信号Ｓ６は、Ｃ（ｎ−１）＃０（１個
目のポインタ）をホールドオンして出力し、ＶＣ判定処
理部４に与える。

【００９６】以上の様に、ホールド機能付フリップフロ
ップ５〜７に対する信号Ｓ９がロウレベル（ホールドオ
フ）で与えられている時間においては、図１５の信号Ｓ
３のＣ（ｎ−１）＃０〜Ｃ（ｎ−１）＃２は、クロック
によって順次シフトされていくが、図１５の信号Ｓ９が
タイミングｔ２にハイレベルで供給される様になると、
ホールドオンされ、ホールド機能付フリップフロップ５
〜７のＱ出力は、変化を停止させる。

【００９７】これによって、図１５で３個のポインタが
多重されていた状態から、ホールド機能付フリップフロ
ップ５〜７によって、分離出力され、しかも、３個のポ
インタの位相が揃えられ、ＶＣ判定処理部４に与えるこ
ができる。

【００９８】そして、ＶＣ判定処理部４は、ホールド機
能付フリップフロップ５〜７から与えられる、信号Ｓ４
〜Ｓ６（具体的には、＃０〜＃２の各保護段数カウンタ
値）を与えられ、そして、図１５のタイミングｔ２の時
刻にＣ（ｎ−１）＃０〜Ｃ（ｎ−１）＃２の位相が揃っ
たところで、パルス生成回路３からの信号Ｓ９がロウレ
ベルからハイレベルに変化して供給される。信号Ｓ９が
ハイレベルで与えられると、信号Ｓ４〜Ｓ６のＣ（ｎ−
１）＃０〜Ｃ（ｎ−１）＃２（保護段数カウンタ値）を
使用して、ＶＣ−４（仮想コンテナ）の状態を判定す
る。

【００９９】また、更に、ＶＣサイズの判定を行う。つ
まり、ＶＣ−３（仮想コンテナ）であるか、ＶＣ−４で
あるかを判定して、ＶＣ（仮想コンテナ）判定結果を信
号Ｓ７として、図１５のＢ（ｎ）として出力することが
できる。

【０１００】そして、ＶＣ判定処理部４の出力信号Ｓ７
は、図１５のＢ（ｎ）として、次の第（ｎ＋１）フレー
ムの処理（図１６のＳ７）まで保持出力され、ポインタ
パルス出力処理部２に与える。

【０１０１】『第（ｎ＋１）フレームに対する動作』：
そして、次に、図１６に示す様な、第（ｎ＋１）フ
レームの信号Ｓ０がホールド機能付フリップフロップ１
のＤ入力に与えられると、この第（ｎ＋１）フレーム中
のポインタＰＴＲ＃０〜ＰＴＲ＃２が挿入されている時
間に対応して、パルス生成回路３から信号Ｓ８がロウレ
ベルで供給される。これによって、ホールド機能付フリ
ップフロップ１は、第（ｎ＋１）フレーム中のポインタ
ＰＴＲ＃０〜ＰＴＲ＃２を抽出し、図１６の信号Ｓ１
（ＰＴＲ（ｎ＋１）＃０〜ＰＴＲ（ｎ＋１）＃２）とし
て出力し、ポインタパルス出力処理部２に与える。

【０１０２】そして、第（ｎ＋１）フレーム中のポイン
タＰＴＲ（ｎ＋１）＃０〜ＰＴＲ（ｎ＋１）＃２を与え
られた、ポインタパルス出力処理部２は、前フレームの
第ｎフレームのときにＶＣ判定処理部４で得られている
信号Ｓ７（ＶＣ状態）の図１６の状態信号Ｂ（ｎ）を用
いて、処理して図１６の信号Ｓ２（装置内ポインタパル
スやペイロード表示信号などであって、Ａ（ｎ＋１）＃
０〜Ａ（ｎ＋１）＃２）を生成出力する。

【０１０３】更に、ポインタパルス出力処理部２は、図
１６の信号Ｓ３（Ｃ（ｎ＋１）＃０〜Ｃ（ｎ＋１）＃
２）を出力し、状態保持用のホールド機能付フリップフ
ロップ５〜７に与える。そして、状態保持用のホールド
機能付フリップフロップ５〜７は、パルス生成回路３か
らの信号Ｓ９が、図１６に示す様なタイミングで与えら
れ、上述した第ｎフレームに対する状態保持動作と同様
に制御され、順次に図１６の信号Ｓ４〜Ｓ６（Ｃ（ｎ＋
１）＃０〜Ｃ（ｎ＋１）＃２）を出力し、しかも、信号
Ｓ４〜Ｓ６の位相を揃えてＶＣ判定処理部４に与える。

【０１０４】そして、更に、ＶＣ判定処理部４は、第
（ｎ＋１）フレームに対しても、上述した様にして、パ
ルス生成回路３からの信号Ｓ９が、図１６のタイミング
ｔ３でホールドオンされると、信号Ｓ４〜Ｓ６（Ｃ（ｎ
＋１）＃０〜Ｃ（ｎ＋１）＃２）に対して上述した様に
処理して、ＶＣ状態を判定して、第（ｎ＋１）フレーム
に対する信号Ｓ７（Ｂ（ｎ＋１））を生成出力し、再び
ポインタパルス出力処理部２にフィードバックして与え
る。

【０１０５】『一実施例の効果』： 従来の図１０の
様な構成では、ＡＵポインタ処理回路が３チップ（３個
のＬＳＩ）で構成されていたが、上述の一実施例のＡＵ
ポインタ処理回路によれば、論理回路などによるハード
ウエア構成で実現でき、全ての回路が一つに集積化でき
る。

【０１０６】更に、図１の信号Ｓ１（受信ポインタ値）
と信号Ｓ６（保護段数カウンタ値）とは、ポインタがこ
の一実施例のＡＵポインタ処理回路へ供給される時間の
ときにだけ変化する。そして、ポインタが供給される時
間以外のときには、一定で変化しない。

【０１０７】即ち、ＳＴＭの１フレーム中でＡＵポイン
タが占める時間は、約１／４００であるので、図１、図
１１ポインタパルス出力処理部２の動作率を非常に低く
抑えることが出来る。この様な作用は、この一実施例の
ＡＵポインタ処理回路の消費電力を削減することにも寄
与することが出来る。そして、以上の様な効果は、図
１、図１２のポインタ出力処理部４においても、同様に
得ることができる。

【０１０８】尚、上述のＳＴＭ−１フレーム中でＡＵポ
インタが占める時間が、約１／４００であると記述した
のは、例えば、図７のＡＵポインタの領域における＃１
〜＃３のＨ１バイトとＨ２バイトの領域が、６バイトあ
るので、この６バイトは、ＳＴＭ−１フレーム（２７０
列（バイト）×９行）のバイト数に対して、約１／４０
０であるからである。

【０１０９】更に、この一実施例のＡＵポインタ処理回
路によれば、図１に示す構成で、ＡＵ−３ポインタ、Ａ
Ｕ−４ポインタのどちらの処理にも対応することができ
る。『他の実施例』： （１）尚、上述の一実施例に
おいては、ＡＵ（アドミニストラティブ・ユニット、Ａ
ｄｍｉｎｉｓｔｒａｔｉｖｅ Ｕｎｉｔ）ポインタ（例
えば、３次群の５０ＭｂｐｓのＡＵ−３ポインタ、４次
群の１５０ＭｂｐｓのＡＵ−４ポインタ）の処理につい
て説明したが、この発明はこの様なＡＵポインタ処理へ
の適用に限定するものではない。

【０１１０】例えば、信号の多重度がそれほど大きくな
く、多重処理するために、メモリ回路や、プログラム処
理回路などを用いるまでも無い各種のポインタ処理回路
に、この発明は適用可能である。

【０１１１】例えば、ＴＵ（トリビュ−タリ−・ユニッ
ト、Ｔｒｉｂｕｔａｒｙ Ｕｎｉｔ）ポインタの処理に
おいても適用し得る。この様な場合には、上述の図１な
どの回路構成を若干変更することで適用することができ
る。例えば、このＴＵポインタの処理に適用する場合
は、図１のＡＵポインタ処理の機能ブロックにおいて
は、ホールド機能付フリップフロップ５〜７の３個で構
成し処理したが、これを例えば、８４個程度のホールド
機能付フリップフロップを直列的に接続して構成するこ
とによって実現することも可能である。

【０１１２】（２）また、上述の一実施例においては、
ＳＴＭ−１（ポインタが３個多重されている）を対象と
したので、状態保持用のホールド機能付フリップフロッ
プは５〜７の３個の直列接続で構成されているが、例え
ば、ＳＴＭ−０を処理対象とする場合は、状態保持用の
ホールド機能付フリップフロップは１個で適用でき、ま
た、ＳＴＭ−４を処理対象とする場合は、ホールド機能
付フリップフロップは１２個の直列接続で適用すること
ができる。

【０１１３】（３）更にまた、上述のポインタパルス出
力処理部２の機能ブロック図１１についても、一例であ
って、機能ブロックを更に細かく分けた回路構成であっ
てもよい。また、上述のＶＣ判定処理部４の機能ブロッ
ク図１２についても、一例であって、機能ブロックを更
に分けるものであってもよい。更に、上述のホールド機
能付フリップフロップ１、５〜７の構成についても、上
述の図１３、図１４と同じような機能を発揮する構成で
あればどのような回路構成でもよい。

【０１１４】（４）また、上述のＡＵポインタ処理回路
は、基本的にはＳＤＨインタフェース機能を有する装置
に適用することができる。例えば、同期端局装置や、多
重変換装置や、クロスコネクト装置や、伝送装置や、中
継装置や、端局中継装置などの種々の装置に適用するこ
とができる。

【０１１５】例えば、図１７は上述のＡＵポインタ処理
回路を同期端局装置に適用した場合の一例の構成図であ
る。この図１７において、ＡＵポインタ処理回路５０か
ら出力されたポインタＳ２（図１の信号Ｓ２であって、
ポインタ値パルスとスタッフ制御信号などとを含む）
は、ＲＡＭ部７０に供給される。ここで、ポインタ値パ
ルスの書き込みは、スタッフ制御信号が例えばハイレベ
ルのときに伝送路クロック周波数で書き込む。

【０１１６】そして、この図１７のＲＡＭ部７０はクロ
ック周波数を伝送路のクロック周波数から装置内のクロ
ック周波数に乗り換えるためのものである。従って、Ｒ
ＡＭ部７０は、データを読み出すときには装置内のクロ
ックの周波数で読み出して新ポインタ値挿入部８０に供
給する。

【０１１７】この図１７の新ポインタ挿入部８０は、装
置内クロック周波数に同期化されたポインタ値をＳＴＭ
−０又はＳＴＭ−１のフレームフォーマットに挿入し
て、ＰＯＨ検出部９０又はＰＯＨ検出／挿入部１１０に
供給する。ＰＯＨ検出部９０はＳＴＭ−０又はＳＴＭ−
１フレームからＰＯＨ領域のデータを検出してＴＵポイ
ンタ処理部１００に供給する。ＴＵポインタ処理部１０
０は供給されるＳＴＭ−０又はＳＴＭ−１フレームから
ＴＵポインタを上述のＡＵポインタと同様な方法で処理
する。

【０１１８】また、図１７のＰＯＨ検出／挿入部１１０
は、ＳＴＭ−０又はＳＴＭ−１にデータを多重化する場
合に、ＰＯＨを挿入し、ＳＯＨ挿入部１２０に供給す
る。ＳＯＨ挿入部１２０はＳＴＭ−０又はＳＴＭ−１フ
レームにＳＯＨデータを挿入してＳＤＨデータを形成し
て再び伝送路へ出力することができる。

【０１１９】

【発明の効果】以上述べた様にこの発明のポインタ処理
回路によれば、ポインタ抽出回路と、ポインタ出力処理
回路と、ポインタ分離回路と、情報収容単位状態判断回
路とを備えたことによって、従来に比べ、より簡単な構
成で、能率的に処理を行い得る。従って、ＬＳＩ化にも
適しており、小形化に寄与することができる。

【図面の簡単な説明】

【図１】この発明の一実施例のＡＵポインタ処理回路の
機能ブロック図である。

【図２】従来例のＳＤＨの説明図である。

【図３】従来例のＳＴＭ−０の説明図である。

【図４】従来例のＳＴＭ−１の説明図である。

【図５】従来例のＳＴＭ−０におけるＡＵ−３ポインタ
の説明図である。

【図６】従来例のＡＵ−３ポインタの構成図である。

【図７】従来例のＡＵ−３ポインタの説明図である。

【図８】従来例のＡＵ−３ポインタの処理説明図（その
１）である。

【図９】従来例のＡＵ−３ポインタの処理説明図（その
２）である。

【図１０】従来例のポインタ処理用ＬＳＩの構成図であ
る。

【図１１】一実施例のポインタパルス出力処理部の機能
ブロック図である。

【図１２】一実施例のＶＣ判定処理部の機能ブロック図
である。

【図１３】一実施例のホールド機能付フリップフロップ
の説明図である。

【図１４】一実施例のホールド機能付フリップフロップ
の機能ブロック図である。

【図１５】一実施例の動作タイミングチャート（その
１）である。

【図１６】一実施例の動作タイミングチャート（その
２）である。

【図１７】一実施例のＡＵポインタ処理回路を同期端局
装置に適用した場合の一例の構成図である。

【符号の説明】

１、５〜７…ホールド機能付フリップフロップ、２…ポ
インタパルス出力処理部、３…パルス生成回路、４…Ｖ
Ｃ判定処理部。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 伝送情報が情報収容単位で、少なくとも
   １以上のポインタを用いて多重化されているフレーム信
   号で与えられると、上記フレーム信号中の各ポインタか
   ら判断して、各ポインタのポインタ値を必要に応じて更
   新し得るポインタ処理回路において、 現フレーム信号中の各ポインタだけを抽出して出力する
   ポインタ抽出回路と、 現フレーム信号中の抽出された各ポインタと、前フレー
   ム信号中のポインタ値更新後の各ポインタと、前フレー
   ム信号中の情報収容単位に対する判断結果情報とから、
   現フレーム信号中の上記各ポインタのポインタ値を更新
   し、この更新後の各ポインタ値に対応した各ポインタパ
   ルスを出力するポインタパルス出力処理回路と、 上記現フレーム信号中の更新後の各ポインタを分離出力
   すると共に、次フレーム中の各ポインタ処理のために上
   記ポインタパルス出力処理回路に与えるポインタ分離回
   路と、 上記ポインタ分離回路からの上記現フレーム信号中の更
   新後の各ポインタから現フレーム信号中の情報収容単位
   の状態を判断し、判断結果情報を次フレーム信号中の各
   ポインタ処理のために上記ポインタパルス出力処理回路
   に与える情報収容単位状態判断回路とを備えたことを特
   徴としたポインタ処理回路。