JP2897404B2 - データ伝送装置及び方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、データ伝送装置、例えば、高速のデータ
伝送に好適なデータ伝送装置に関する。

〔従来の技術〕

ハイビジョンのデジタル伝送等に於いて、例えば、10
0Mbpsを越えるような高速のデータ伝送に用いられるデ
ータ伝送装置の一例が第２図に示されている。図中、一
点鎖線Ａから矢示Ｂ側の各回路ブロックは高速回路部26
であり、一点鎖線Ａから矢示Ｃ側の分割処理回路25は低
速回路部とされている。

高速回路部26はビット周期のクロック〔以下、ビット
クロックと称する〕ＢCLKで高速動作する回路ブロック
である。そして、分割処理回路25、即ち、低速回路部で
はビットシリアルで供給される受信データを８分割して
処理しているので、分割処理回路25に於ける処理速度は
高速回路部26の（1/8）とされている。従って、クロッ
クサイクルもワード単位（＝８ビット）のワード周期の
クロック〔以下、ワードクロックと称する〕ＷCLKとさ
れる。

第２図の構成に於いて、端子28を介してビットシリア
ルで供給される受信データは、シフトレジスタ29とシリ
アル・パラレル変換回路30に供給される。この受信デー
タ中には、ｎビットで構成されるフレームパターンが所
定周期毎に挿入されている。

シフトレジスタ29はｎビットの受信データを保持し得
るように構成されている。このシフトレジスタ29からは
フレームパタ−ン検出回路31にｎビットの受信データが
パラレルで供給される。

フレームパターン検出回路31では、シフトレジスタ29
から供給されるｎビットのビットパターンとフレームパ
ターンとの一致検出がなされる。このフレームパターン
検出回路31にてフレームパターンが検出されると、検出
信号ＳDTが形成され、この検出信号ＳDTがゲート回路32
及び同期保護回路33に供給される。

一方、ビットクロックＢCLKが端子34を介してフレー
ムカウンタ35に供給される。

フレームカウンタ35ではフレーム周期に対応するビッ
ト数のカウントがなされる。そして、フレームカウンタ
35の出力信号がタイミング生成回路36に供給される。

タイミング生成回路36では、フレームカウンタ35から
供給されるカウント値に基づいて所定のフレーム周期、
例えば、（（1/8KHz）＝125μｓ）毎にウインドウ信号
ＳWIが形成され、このウインドウ信号ＳWIが同期保護回
路33に供給される。また、タイミング生成回路36では、
８ビットクロックの周期で、例えば、S/Pタイミング信
号ＳSP、ワードクロックＷCLK等が形成される。このS/P
タイミング信号ＳSPはシリアル・パラレル変換回路30に
供給され、ワードクロックＷCLKは分割処理回路25に供
給される。

シリアル・パラレル変換回路30では、上述のS/Pタイ
ミング信号ＳSPの供給されるタイミングに基づいてビッ
トシリアルの受信データが８ビット毎にラッチされると
共に、ラッチされた受信データが分割処理回路25に８ビ
ットパラレルで供給される。ラッチが解除されると、新
たな８ビットの受信データがビットクロックＢCLKに基
づいて順次、取込まれ、シフトされる。

同期保護回路33では、フレームパターン検出回路31か
ら供給される検出信号ＳDTと、タイミング生成回路36か
ら供給されるウインドウ信号ＳWIの比較に基づいて同期
状態にあるか否かが判断される。

検出信号ＳDTとウインドウ信号ＳWIのうちの一方しか
発生しない場合或いは、検出信号ＳDTとウインドウ信号
ＳWIの双方が発生しても発生タイミングが一致しない非
同期の場合には、ハンチング状態と判断されてハンチン
グ状態を示すフラグがセットされる。そして、このフラ
グがセットされたことを示す信号ＳFOがゲート回路32に
供給される。

ゲート回路32は、上述の信号ＳFOが供給されているハ
ンチング状態の間のみフレームパターン検出回路31から
供給される検出信号ＳDTを通過せしめ、フレームカウン
タ35に供給する。

フレームカウンタ35では、上述の検出信号ＳDTが供給
されるタイミングでカウント値のリセットがなされ、初
期値からカウントが再開される。そして、このフレーム
カウンタ35の出力信号がタイミング生成回路36に供給さ
れる。

この検出信号ＳDTによるフレームカウンタ35のリセッ
ト及び初期値からのカウントの再開は、ハンチング状態
が解除されるまで反復される。

前述したようにフレームパターンは、受信データに所
定周期毎に挿入されているため、フレーム周期のカウン
ト値は所定の値とされる。従って、もしフレームパター
ンが正しく検出されていれば、検出信号ＳDTとウインド
ウ信号ＳWIの発生のタイミングとは一致することにな
る。

検出信号ＳDTとウインドウ信号ＳWIの双方が発生し、
検出信号ＳDTとウインドウ信号ＳWIの発生タイミングが
一致した場合には、ハンチング状態を示すフラグが解除
され、このフラグの解除されたことを示す信号ＳF1が、
ゲート回路32に供給される。

ゲート回路32では、上述の信号ＳF1が供給されている
時は検出信号ＳDTを通過させないので、検出信号ＳDTは
フレームカウンタ35に供給されず、従って、フレームカ
ウンタ35ではカウントが継続してなされ、フレームカウ
ンタ35の出力信号がタイミング生成回路36に供給され
る。

以後は、何らかの理由によって同期状態が崩れない限
り、検出信号ＳDTとウインドウ信号ＳWIの発生タイミン
グが一致するため同期状態が維持される。

そして、ハンチング状態が解除された後、ウインドウ
信号ＳWIと検出信号ＳDTの一致が３回連続して発生した
場合に、同期保護回路33ではフレーム同期がとれた状態
と判断される。

同期状態が確立されると、同期保護回路33から低速回
路27に対し、低速回路27内の図示せぬフレームカウンタ
をリセットするためのフレーム同期信号が供給される。

〔発明が解決しようとする課題〕

上述のような従来技術では、フレーム同期をとる高速
回路部26以外の回路ブロックはフレーム同期が確立され
た後に分割処理することが可能であるが、ビットシリア
ルで伝送されてくる受信データからフレーム同期をとら
なければならない高速回路部26の回路規模が大きくなっ
てしまうという問題点があった。

例えば、フレームパターンのビット長が長い場合に
は、シフトレジスタ29、フレームパターン検出回路31の
規模が必然的に大型化し、また、通常のフレーム周期は
（1/8KHz＝125μｓ）であるが、データの伝送速度が100
Mbpsを越えるような場合、フレームのビット長が長くな
るため、フレームカウンタ35の規模が必然的に大型化し
てしまうものである。

また、データの伝送速度が早いために、ECLのような
高速動作の可能な素子を用いて回路を構成しなければな
らないため、コスト的にも高くなるという問題点があっ
た。

更に、フレームパターンを検出し、フレーム同期を確
立した後にワードクロックＷCLK形成用のフレームカウ
ンタ35がリセットされ、新たなワードクロックＷCLKが
形成されて後段の回路ブロックに供給されるため、フレ
ーム同期が崩れた場合にはワードクロックＷCLKに不連
続が発生い、後段の回路ブロック・装置等に悪影響が及
ぼされるという問題点があった。

従って、この発明の目的は、上述の各種問題点を解決
し得るデータ伝送装置を提供することにある。

〔課題を解決するための手段〕

請求項１の発明では、受信データをｎ分割して処理す
るデータ伝送装置に於いて、 伝送ビットクロックをフリーランでｎ分周してワード
クロックを形成する手段と、 受信データをワードクロックでラッチして少なくとも
（2n−１）本のパラレルデータを形成する手段と、 パラレルデータが入力される（2n−１）入力ｎ出力の
バレルシフタと、 バレルシフタから出力される所定ビット長のデータと
所定のフレームパターンとの一致検出を行うフレームパ
ターン検出手段と、 ワードクロックの数を計数して計数値を得る手段と、 計数値に基づいて、所定のフレーム周期毎に所定のタ
イミング信号を生成する手段と、 フレームパターン検出手段の出力と、タイミング信号
とに基づいて、フレーム同期が外れているハンチング状
態を検出する手段とを備え、 ハンチング状態の時は、バレルシフタからのｎ出力の
範囲を（2n−１）入力の内で切り換え、ハンチング状態
以外の時はバレルシフタの切替え信号を固定するように
なし、フレーム同期保護とｎビットワード同期とを同時
に行うようにしたことを特徴とするデータ伝送装置とし
ている。

請求項２の発明では、受信データをｎ分割して処理す
るデータ伝送方法に於いて、 伝送ビットクロックをフリーランでｎ分周してワード
クロックを形成し、 受信データをワードクロックでラッチして少なくとも
（2n−１）本のパラレルデータを形成し、 パラレルデータを（2n−１）入力ｎ出力のバレルシフ
タに入力し、 バレルシフタから出力される所定ビット長のデータ
と、所定のフレームパターンとの一致検出を行い、 ワードクロックの数を計数して計数値を生成し、 計数値に基づいて、所定のフレーム周期毎に所定のタ
イミング信号を生成し、 一致検出の結果とタイミング信号とに基づいて、フレ
ーム同期が外れているハンチング状態を検出し、 ハンチング状態の時は、バレルシフタからのｎ出力の
範囲を（2n−１）入力の内で切り換え、ハンチング状態
以外の時はバレルシフタの切替え信号を固定するように
なし、フレーム同期保護とｎビットワード同期とを同時
に行うようにしたことを特徴とするデータ伝送方法とし
ている。

〔作用〕

伝送ビットクロックがフリーランでｎ分周されワード
クロックが形成される。

受信データがワードクロックでラッチされ少なくとも
（2n−１）本のパラレルデータが形成されて（2n−１）
入力ｎ出力のバレルシフタに供給され、このバレルシフ
タの出力によって、ｎビットのデータでフレーム同期の
検出保護が行なわれる。

ハンチング状態の時は、バレルシフタからのｎ出力の
範囲が（2n−１）入力の内で切り換えられ、同期が確立
している時はバレルシフタの切替え信号を固定するよう
になし、フレーム同期保護とｎビットワード同期が同時
に行なわれる。

〔実施例〕

以下、この発明の一実施例について第１図を参照して
説明する。

この一実施例に示されるデータ伝送装置は、例えば、
100Mbpsを越えるような高速のデータ伝送に用いられ
る。図中、一点鎖線Ａから矢示Ｂ側の回路ブロックは高
速回路部１であり、一点鎖線Ａから矢示Ｃ側の各回路ブ
ロックは低速回路部２である。そして、後段の分割処理
回路３ではビットシリアルで供給される受信データを８
分割して処理しているので、低速回路部２の回路ブロッ
ク及び分割処理回路３の処理速度は高速回路部１の（1/
8）とされている。従って、クロックサイクルもワード
クロックＷCLKで良く、このため、低速回路部２の回路
ブロックは比較的、低速動作の素子、例えばCMOS−LSI
等を用いて構成することができる。

第１図の構成に於いて、端子４を介してビットシリア
ルで供給される受信データは、シリアル・パラレル変換
回路５に供給される。この受信データ中には、８ビット
で構成されるフレームパターンが所定周期毎に挿入され
ている。

シリアル・パラレル変換回路５は15ビットの受信デー
タを保持し得るように構成されている。このシリアル・
パラレル変換回路５では、ワードクロックＷCLKの供給
されるタイミングに基づいてビットシリアルの受信デー
タが８ビット毎にラッチされると共に、この受信データ
がシリアル・パラレル変換回路５からバレルシフタ６に
15ビットパラレルで供給される。

このシリアル・パラレル変換回路５のビット長は以下
のようにして設定されている。

分割処理数及びフレームパターンのビット長をｎ、こ
の一実施例ではｎ＝８、とした場合、ビットシリアルの
受信データをｎビット単位で切り出す開始位置をフレー
ムパターンの位相と合わせるためには、ｎビット単位の
切り出しの開始位置を、ｎビットの範囲内に於いて１ビ
ット単位で最大（ｎ−１）ビットまでずらせることが必
要である。

従って、シリアル・パラレル変換回路５の総ビット数
は（2n−１）とされており、また、同様にバレルシフタ
６の総ビット数も（2n−１）とされる。この場合、フレ
ームパターンのビット長をｎ＝８としているので、シリ
アル・パラレル変換回路５の総ビット数は15ビットとさ
れ、また、ｎビット単位の受信データの切り出し開始位
置の場合の数は８通りとされ、従って、この場合の数は
３ビットで表される。

これによって、高速度で且つビットシリアルで伝送さ
れるデータをパラレルに変換するようになされているシ
リアル・パラレル変換回路５を必要最小限の段数のレジ
スタで構成することが可能となる。

バレルシフタ６では、後述する切替制御回路12から供
給される切替信号S01に基づいて、バレルシフタ６のビ
ット長（15ビット）の内から出力すべき８ビットの受信
データの切り出し開始位置が規定され、８ビットの受信
データがシフトレジスタ10を介してフレームパターン検
出回路11に供給されると共に、分割処理回路３に供給さ
れる。

ビットクロックＢCLKが端子７を介して分周回路８に
供給される。尚、このビットクロックＢCLKは、上述の
受信データから抽出し、例えば、図示せぬPLL回路を用
いて再生するようにしてもよい。

分周回路８では、ビットクロックＢCLKを８分周して
ワードクロックＷCLKを形成し、このワードクロックＷC
LKが上述のシリアル・パラレル変換回路５と、低速回路
部２のフレームカウンタ９に供給される。この分周回路
８はフリーランとされているため、リセットは不要であ
る。従って、ビットクロックＢCLKが途絶えない限り、
ワードクロックＷCLKの位相が変化することがなく、後
段の回路ブロック・装置に及ぼす影響が防止される。

この高速回路部１のシリアル・パラレル変換回路５及
び分周回路８のみが高速動作に適合した素子、例えば、
ECL等を用いて構成されており、この高速回路部１の回
路ブロックがビットクロックＢCLKで動作するようにな
されている。

選択された８ビットの受信データは、８ビットのシフ
トレジスタ10を介してフレームパターン検出回路11に供
給されると共に、分割処理回路３に供給される。

フレームパターン検出回路11では、シフトレジスタ10
から供給される８ビットのビットパターンとフレームパ
ターンとの一致検出がなされる。このフレームパターン
検出回路11にてフレームパターンが検出されると、検出
信号ＳDTが形成され、この検出信号ＳDTがゲート回路13
及び同期保護回路14に供給される。

一方、フレームカウンタ９では、分周回路８から供給
されるワードクロックＷCLKのカウントがなされる。そ
して、フレームカウンタ９の出力信号がタイミング生成
回路15に供給される。

タイミング生成回路15では、フレームカウンタ９から
供給されるカウント値に基づいて所定のフレーム周期毎
にウインドウ信号ＳWIが形成され、このウインドウ信号
ＳWIが同期保護回路14に供給される。また、このタイミ
ング生成回路15では、切替信号S01を変更する変更タイ
ミング信号S02が形成され、この変更タイミング信号S02
が切替制御回路12に供給される。また、分割処理を行う
ための各種タイミング信号も形成され、分割処理回路３
に供給される。

同期保護回路14では、フレームパターン検出回路11か
ら供給される検出信号ＳDTと、タイミング生成回路15か
ら供給されるウインドウ信号ＳWIの比較に基づいて同期
状態にあるか否かが判断される。

検出信号ＳDTとウインドウ信号ＳWIのうちの一方しか
発生しない場合或いは、検出信号ＳDTとウインドウ信号
ＳWIの双方が発生しても発生タイミングが一致しない非
同期の場合には、ハンチング状態と判断されてハンチン
グ状態を示すフラグがセットされる。そして、このフラ
グがセットされたことを示す信号ＳF0がゲート回路13及
び切替制御回路12に供給される。

ゲート回路13は、上述の信号ＳF0が供給されているハ
ンチング状態の間のみフレームパターン検出回路11から
供給される検出信号ＳDTを通過せしめ、フレームカウン
タ９に供給する。

フレームカウンタ９では、上述の検出信号ＳDTが供給
されるタイミングでカウント値のリセットがなされ、初
期値からカウントが再開される。そして、このフレーム
カウンタ９の出力信号がタイミング生成回路15に供給さ
れる。

この検出信号ＳDTによるフレームカウンタ９のリセッ
ト及び初期値からのカウントの再開は、ハンチング状態
が解除されるまで反復される。尚、この変更タイミング
信号S02は、２フレーム分に１回、出力される。

前述したようにフレームパターンは、受信データに所
定周期毎に挿入されているため、フレーム周期のカウン
ト値は所定の値とされる。従って、もしフレームパター
ンが正しく検出されていれば、検出信号ＳDTとウインド
ウ信号ＳWIの発生のタイミングとは一致することにな
る。

検出信号ＳDTとウインドウ信号ＳWIの双方が発生し、
検出信号ＳDTとウインドウ信号ＳWIの発生タイミングが
一致した場合には、ハンチング状態を示すフラグが解除
され、このフラグの解除されたことを示す信号ＳF1が、
ゲート回路13及び切替制御回路12に供給される。

ゲート回路13は、上述の信号ＳF1が供給されている時
は検出信号ＳDTを通過させないので、検出信号ＳDTはフ
レームカウンタ９に供給されず、従って、フレームカウ
ンタ９ではカウントが継続してなされ、フレームカウン
タ９の出力信号がタイミング生成回路15に供給される。

切替制御回路12では、ハンチング状態を示すフラグを
常に監視しており、このフラグがセットされハンチング
状態を表している間は、バレルシフタ６から切り出され
る受信データの範囲を切り換え８ビット毎に切出される
受信データとフレームパターンの間の位相のずれを解消
するべく、バレルシフタ６に対し切替信号S01を出力す
る。この切替信号S01は前述したように８ビット毎の受
信データの切り出し開始位置が８通り考えられるため、
３ビットにて表される。

この切換え制御回路12では、ハンチング状態の時に
は、切替信号S01を変更タイミング信号S02の供給される
タイミングに同期して変更し、変更された切替信号S01
がバレルシフタ６に供給され、一方、同期状態が維持さ
れている間は切替信号S01の値を保持し、この切替信号S
01が所定のタイミングでバレルシフタ６に供給される。

以後は、何らかの理由によって同期状態が崩れない限
り、検出信号ＳDTとウインドウ信号ＳWIの発生タイミン
グが一致するため同期状態が維持される。

そして、ハンチング状態が解除された後、ウインドウ
信号ＳWIと検出信号ＳDTの一致が３回連続して発生した
場合に、同期保護回路14ではフレーム同期がとれた状態
と判断される。

このように、ビットシルアルの受信データを必要にし
て最小限の段数のレジスタで構成されるシリアル・パラ
レル変換回路５で受け、以後はパラレルに変換し８分割
処理しているので、フレームパターン検出回路11、バレ
ルシフタ６、フレームカウンタ９等を低速回路部２に入
れることができ、高速回路部１の規模を小さくできる。

この結果、比較的、低速の素子、例えば、CMOS−LSI
のような素子で回路を構成し得る領域を広げることがで
き、全体として装置化が容易且つ安価に行なえる。

また、分周器８がフリーランでよいため、分周器８に
リセットをかける必要がなく、この結果、ワードクロッ
クＷCLKの不連続点の発生を防止できるため、後段の回
路ブロック・装置等に与える影響を防止できる。

この一実施例では、フレームパターンのビット長を８
ビットとしているが、これに限定されるものではなく必
要に応じて任意に設定できることは勿論である。若し、
フレームパターンのビット長を変更する場合には、シフ
トレジスタ10のビット数も変更しなければならない。

〔発明の効果〕

この発明に係るデータ伝送装置によれば、従来は高速
動作が可能な素子で構成されていた回路ブロック、例え
ば、シフトレジスタ、フレームパターン検出回路、フレ
ームカウンタ等を低速回路部に入れることができて高速
回路部の規模を小さくできるという効果がある。

この結果、比較的、低速の素子、例えば、CMOS−LSI
のような素子で回路構成し得る領域を広げることがで
き、全体として装置化が容易且つ安価に行なえるという
効果がある。

また、従来のフレームカウンタに対応する分周器がフ
リーランでよくリセットをかける必要がないため、ワー
ドクロックの不連続点の発生を防止でき、後段の回路ブ
ロック・装置等に与える影響を防止できるという効果が
ある。

【図面の簡単な説明】 第１図はこの発明の一実施例を示すブロック図、第２図
は従来例を説明するためのブロック図である。 図面に於ける主要な符号の説明 １、26:高速回路部、２、27:低速回路部、５、30:シリ
アル・パラレル変換回路、6:バレルシフタ、8:分周回
路、９、35:フレームカウンタ、11、31:フレームパタ−
ン検出回路、12:切替制御回路、14、33:同期保護回路、
ＳWI：ウインドウ信号、ＳDT：検出信号、S01:切替信
号、S02:変更タイミング信号、ＷCLK：ワードクロッ
ク、ＢCLK：ビットクロック。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】受信データをｎ分割して処理するデータ伝
   送装置に於いて、 伝送ビットクロックをフリーランでｎ分周してワードク
   ロックを形成する手段と、 上記受信データを上記ワードクロックでラッチして少な
   くとも（2n−１）本のパラレルデータを形成する手段
   と、 上記パラレルデータが入力される（2n−１）入力ｎ出力
   のバレルシフタと、 上記バレルシフタから出力される所定ビット長のデータ
   と所定のフレームパターンとの一致検出を行うフレーム
   パターン検出手段と、 上記ワードクロックの数を計数して計数値を得る手段
   と、 上記計数値に基づいて、所定のフレーム周期毎に所定の
   タイミング信号を生成する手段と、 上記フレームパターン検出手段の出力と、上記タイミン
   グ信号とに基づいて、フレーム同期が外れているハンチ
   ング状態を検出する手段とを備え、 上記ハンチング状態の時は、上記バレルシフタからのｎ
   出力の範囲を（2n−１）入力の内で切り換え、上記ハン
   チング状態以外の時は上記バレルシフタの切替え信号を
   固定するようになし、フレーム同期保護とｎビットワー
   ド同期とを同時に行うようにしたことを特徴とするデー
   タ伝送装置。
2. 【請求項２】受信データをｎ分割して処理するデータ伝
   送方法に於いて、 伝送ビットクロックをフリーランでｎ分周してワードク
   ロックを形成し、 上記受信データを上記ワードクロックでラッチして少な
   くとも（2n−１）本のパラレルデータを形成し、 上記パラレルデータを（2n−１）入力ｎ出力のバレルシ
   フタに入力し、 上記バレルシフタから出力される所定ビット長のデータ
   と、所定のフレームパターンとの一致検出を行い、 上記ワードクロックの数を計数して計数値を生成し、 上記計数値に基づいて、所定のフレーム周期毎に所定の
   タイミング信号を生成し、 上記一致検出の結果と上記タイミング信号とに基づい
   て、フレーム同期が外れているハンチング状態を検出
   し、 上記ハンチング状態の時は、上記バレルシフタからのｎ
   出力の範囲を（2n−１）入力の内で切り換え、上記ハン
   チング状態以外の時は上記バレルシフタの切替え信号を
   固定するようになし、フレーム同期保護とｎビットワー
   ド同期とを同時に行うようにしたことを特徴とするデー
   タ伝送方法。