JP3407647B2 - 多重信号分離回路、伝送誤り測定回路および伝送誤り測定方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体デバイスや
伝送線等について、信号を伝送した際の誤りを測定する
ビット誤り試験を行う際に用いられる多重信号分離回
路、伝送誤り測定回路および伝送誤り測定方法に関す
る。

【０００２】

【従来の技術】近年、ＩＣ（Integrated Circuit：集積
回路）等を含む回路において取り扱われる各種の信号
は、演算処理装置の処理能力の向上に伴い、より高速に
伝送されるようになっている。この高速化に伴い、信号
の伝送時において発生する、信号の一部欠落などの誤り
を防止することが望まれている。このため、半導体デバ
イスや伝送装置の製造工程において、所定の信号を伝送
した際の誤り発生率等を測定することによって、所定の
範囲内の特性を有する製品だけを選別するため、誤り発
生率測定装置が用いられてきた。以下、図５および図６
に基づいて、従来用いられていた誤り発生率測定装置の
一例として、ビット誤り測定回路２００について説明す
る。

【０００３】図５は、従来の誤り発生率測定装置に用い
られる回路の一例としてのビット誤り測定回路２００の
構成を示すブロック図である。この図６に示すように、
ビット誤り測定回路２００は、送信装置４によって生成
した信号を、測定される伝送路である測定対象２に入力
し、測定対象２から出力された信号を受信装置５によっ
て検知するものである。そして、測定対象２に入力され
た信号がそのまま誤りなく測定対象２内を伝送されて出
力されたか否かを受信装置５によって検知して、測定対
象２の誤り率を測定することができる。

【０００４】送信装置４にクロック信号４ｂが入力され
ると、クロック信号４ｂは分周回路５１によって１／ｎ
に分周され、１／ｎクロック信号５１ａが生成される。
１／ｎクロック信号５１ａはアドレスカウンタ１０に入
力され、アドレスカウンタ１０は、１／ｎクロック信号
５１ａに従ってｍビット（ｍは整数）のカウントを実行
し、カウント値をアドレス値１０ａとしてメモリ回路２
０に出力する。メモリ回路２０は、内部に格納した複数
のデータの中から、入力されたアドレス値１０ａによっ
て指定されたｎビット（ｎは整数）のデータであるｎビ
ットデータ２０ａを多重回路４０に対して出力する。そ
して、多重回路４０は、クロック信号４ｂに同期して、
入力されたｎビットデータ２０ａを多重化して試験信号
４０ａを生成し、測定対象２に対して出力する。

【０００５】測定対象２においては、試験信号４０ａと
ともにクロック信号４ｂが入力され、このクロック信号
４ｂに同期して、入力された試験信号４０ａを被測定信
号５ａとして出力するとともに、クロック信号５ｂを出
力する。

【０００６】これらの被測定信号５ａおよびクロック信
号５ｂが受信装置５に入力されると、分離回路５２によ
って被測定信号５ａが分離され、ｎビットのデータであ
る分離信号５２ａが生成される。また、クロック信号５
ｂは分離回路５２において分周され、１／ｎクロック信
号５２ｂが生成される。これらの分離信号５２ａおよび
１／ｎクロック信号５２ｂは、データ並び替え回路６１
に対して出力され、さらに１／ｎクロック信号５２ｂは
アドレスカウンタ１１に対して出力される。

【０００７】アドレスカウンタ１１は、１／ｎクロック
信号５２ｂに同期してｍビット（ｍは整数）のカウント
を実行し、このカウント値をアドレス値１１ａとしてメ
モリ回路２１に出力する。メモリ回路２１は、メモリ回
路２０と同様のデータを内部に格納しており、アドレス
カウンタ１１からアドレス値１１ａが入力されると、こ
のアドレス値１１ａによって指定されたアドレスのデー
タをｎビットデータ２１ａとして比較回路７０に出力す
る。

【０００８】データ並び替え回路６１に入力された分離
信号５２ａは、ｎビットデータ６１ａとして比較回路７
０に対して出力される。そして、比較回路７０におい
て、メモリ回路２１から入力されたｎビットデータ２１
ａと、ｎビットデータ６１ａとを比較して、これら２つ
のデータにおいて一致しないビットを検出して検出結果
を比較信号７０ａとして同期判定回路８０に対して出力
する。同期判定回路８０においては、比較回路７０にお
ける比較の結果、ｎビットデータ６１ａとｎビットデー
タ２１ａとが著しく一致しなかった場合には、ｎビット
データ６１ａとｎビットデータ２１ａとが同期していな
いと判断され、同期判定信号８０ａが出力される。

【０００９】通常、比較回路７０から比較信号７０ａが
出力されると、測定対象２において信号が伝送される際
に信号の欠落や誤りがあったことが考えられるが、比較
信号７０ａが異常に頻繁に出力された場合には、分離回
路５２における動作に誤りがあったものと考えられる。
即ち、分離回路５２において被測定信号５ａを分離して
得られた信号が、誤った順序で並べられた場合には、ｎ
ビットデータ６１ａとｎビットデータ２１ａとが一致す
る事はほとんどないので、比較回路７０から比較信号７
０ａが頻繁に出力される。この分離信号５２ａの誤り
は、分離回路５２において分離信号５２ａを生成する際
に、何らかの理由によって試験信号４０ａとのタイミン
グや、各データの配列がずれてしまったことによって生
じるものであり、この状態では測定対象２の測定を実行
することはできない。

【００１０】この場合、以下の動作によって、ｎビット
データ６１ａとｎビットデータ２１ａとを同期させるた
めの、いわゆる同期引き込み動作が実行される。同期判
定回路８０から同期判定信号８０ａが入力されると、タ
イミング制御回路９０からデータ並び替え制御信号６１
ｂがデータ並び替え回路６１に対して出力され、データ
並び替え回路６１において、分離信号５２ａの並べ替え
が実行される。ここで、データ並び替え回路６１に入力
されたデータ並び替え制御信号６１ｂは、０〜（ｎ−
１）のｎ通りの値のいずれかである。たとえば、データ
Ｄ０〜Ｄ３１の３２ビットのデータを４ビット毎に分離
して配列する場合、Ｄ４を含む４個のデータの並べ方と
しては、Ｄ４が最下位ビットの場合、Ｄ４が最下位から
２ビット目の場合、Ｄ４が最下位から３ビット目の場合
及びＤ４が最上位ビットの場合の、４通りの並べ方が考
えられる。この中の１通りの並べ方を指定するために
は、データ並び替え制御信号６１ｂの値として、それぞ
れの並べ方に対応する４個の数値を設定すればよい。従
って、ビット誤り測定回路２００においてはｎビットの
データを扱うので、データ並び替え制御信号６１ｂはｎ
通りの値のうちいずれかの値をとる。

【００１１】このデータ並び替え制御信号６１ｂがデー
タ並び替え回路６１に入力されると、データ並び替え回
路６１においては、データ並び替え制御信号６１ｂによ
って指定された並べ方に従って分離信号５２ａの並べ替
えを実行し、ｎビットデータ６１ａとして出力する。

【００１２】そして、比較回路７０においてｎビットデ
ータ６１ａとｎビットデータ２１ａとを比較し、ｎビッ
トデータ６１ａとｎビットデータ２１ａとが一致せずに
同期判定信号８０ａが出力された場合には、タイミング
制御回路９０から、データ並び替え制御信号６１ｂの値
がインクリメント（＋１）されて出力される。なお、先
に出力されたデータ並び替え制御信号６１ｂの値が
‘（ｎ−１）’であった場合には、データ並び替え制御
信号６１ｂの値は‘０’として出力される。

【００１３】また、タイミング制御回路９０からは、デ
ータ並び替え制御信号６１ｂが（ｎ−１）から０に戻っ
て出力されるとともにクロックマスク信号１１ｂが出力
され、このクロックマスク信号１１ｂは、アドレスカウ
ンタ１１に入力される。アドレスカウンタ１１は、クロ
ックマスク信号１１ｂが入力されることによって、１／
ｎクロック信号５２ｂが新たに入力されても、アドレス
値１１ａの値を変更せずに、引き続き同じアドレス値１
１ａを出力する。

【００１４】以上の動作を繰り返すことによって、ｎビ
ットデータ６１ａとｎビットデータ２１ａとを同期させ
た後、測定対象２の測定が行われる。

【００１５】図６は、ビット誤り測定回路２００におけ
る同期引き込み動作を示すタイミングチャートである。
なお、同図においては、信号の並列ビット数が４ビット
であり、アドレス数が８である場合（アドレスカウンタ
１０，１１の出力ビット数は３ビット）、即ち、試験信
号４０ａのビット数が３２ビットである場合のビット誤
り測定回路２００の動作を示す。同図において、（ａ）
は被測定信号５ａを示し、（ｂ）はクロック信号５ｂを
示し、（ｃ）は１／ｎクロック信号５２ｂを示し、
（ｄ）は分離信号５２ａを示し、（ｅ）はｎビットデー
タ６１ａを示し、（ｆ）はデータ並び替え制御信号６１
ｂを示し、（ｇ）はアドレス値１１ａを示し、（ｈ）は
クロックマスク信号１１ｂを示し、（ｉ）はｎビットデ
ータ２１ａを示し、（ｊ）は同期判定信号８０ａを示
す。

【００１６】この図６において、時刻ｔ０から時刻ｔ１
の間の期間Ｔ１においては、データ並び替え回路６１か
ら出力されたｎビットデータ６１ａとｎビットデータ２
１ａとは一致していない。このため、時刻ｔ１におい
て、同期判定回路８０から同期判定信号８０ａとしてパ
ルスＰ１が出力され、タイミング制御回路９０から出力
されるデータ並び替え制御信号６１ｂの値が‘０’から
‘１’に変更される。

【００１７】そして、並べ方が変更されたｎビットデー
タ６１ａが時刻ｔ１から出力されるが、時刻ｔ１から時
刻ｔ２までの期間Ｔ２においてもｎビットデータ６１ａ
とｎビットデータ２１ａとは一致しない。従って、時刻
ｔ２において、同期判定信号８０ａにパルスＰ２が出力
されることによってデータ並び替え制御信号６１ｂの値
が‘２’に変更され、データ並び替え回路６１において
信号の並べ方が変更される。

【００１８】そして、時刻ｔ３から時刻ｔ４までの期間
Ｔ４においてもｎビットデータ６１ａとｎビットデータ
２１ａとが一致しないので、時刻ｔ３において同期判定
信号８０ａにパルスＰ３が出力され、データ並び替え制
御信号６１ｂの値が‘３’から‘０’に戻る。さらに、
クロックマスク信号１１ｂが出力されるので、アドレス
値１１ａは時刻ｔ４の後も、引き続き‘７’のまま出力
される。これによって、時刻ｔ４’から時刻ｔ５’の
間、ｎビットデータ２１ａは、「Ｄ２８，Ｄ２９，Ｄ３
０，Ｄ３１」のまま出力される。ここで、クロックマス
ク信号１１ｂが出力されない場合には、時刻ｔ４から時
刻ｔ５’の間のｎビットデータ２１ａの出力は「Ｄ０，
Ｄ１，Ｄ２，Ｄ３」となる。この間、ｎビットデータ６
１ａは「Ｄ２９，Ｄ３０，Ｄ３１，Ｄ０」であるから、
クロックマスク信号１１ｂが出力されなければ、時刻ｔ
０から時刻ｔ１’の状態と同じ状態を繰り返すことにな
る。従って、ｎビットデータ６１ａとｎビットデータ２
１ａとを一致させるために、データ並び替え制御信号６
１ｂが‘（ｎ−１）’から‘０’に戻る際にクロックマ
スク信号１１ｂが出力される。

【００１９】そして、時刻ｔ５から時刻ｔ６の期間Ｔ６
において、ｎビットデータ６１ａとｎビットデータ２１
ａとが一致し、ビット誤り測定回路２００は、測定対象
２の誤り率の測定を開始する。

【００２０】

【発明が解決しようとする課題】ところが、上記従来の
ビット誤り測定回路２００においては、ｎビットデータ
６１ａとｎビットデータ２１ａとを一致させる動作に、
時間が掛かるという問題があった。たとえば、上述の図
６に示す例においては、時刻Ｔ１からＴ６に至る期間が
必要であり、測定対象２の誤り率の測定に比べ、大きい
割合を占めている。そして、この同期引き込み動作にお
けるデータの並べ替えは、アドレスカウンタ１０，１１
の出力ビット数がｍビット（アドレス数は２m ）、信号
の並列ビット数がｎビットのデータについては、最大で
（ｎ×２m−１ ）回実行される。たとえば、上記図６に
示す動作においては、Ｄ０〜Ｄ３１のデータを並べ替え
ることになり、最大で３１回の並べ替えが必要であっ
た。このため、測定対象２の製造工程において、多数の
測定対象２について誤り率の測定を行う際には、測定対
象２の製造工程全体の効率の悪化により、コストの増加
を招く恐れがあった。

【００２１】この発明は、伝送路等におけるビット誤り
率の測定において、測定前の同期引き込み動作を速やか
に終了し、より短時間のうちに測定対象の測定を実行す
ることが可能なビット誤り測定回路を提供することによ
り、上記問題点を解決することを目的とする。

【００２２】

【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の発明は、所定の信号を多重化して多
重信号を生成する多重化手段と、この多重化手段によっ
て生成された多重信号を分離して分離信号を生成する分
離手段と、この分離手段によって生成された分離信号を
配列して前記所定の信号を生成する配列手段と、を備え
た多重信号分離回路において、所定の基準周波数の基準
信号を出力する基準信号出力手段と、この基準信号出力
手段から出力された基準信号に同期して計数を実行し、
計数値を前記多重化手段に対して出力する計数手段と、
前記多重化手段により、前記計数手段から入力された前
記計数値をもとに多重信号が生成され、この多重信号が
前記分離手段によって分離されて分離信号が生成され、
この分離信号が前記配列手段によって配列されると、配
列された順に前記分離信号の最下位ビットの数値を検出
して、この最下位ビットの数値の変化に基づいて前記配
列手段による配列の順序を変更させる配列制御手段と、
を備えることを特徴としている。

【００２３】請求項１記載の発明によれば、多重化手段
により、所定の信号を多重化して多重信号を生成し、生
成された多重信号を、分離手段によって分離して分離信
号を生成し、この分離信号を配列手段によって配列して
所定の信号を生成する多重信号分離回路において、基準
信号出力手段により、所定の基準周波数の基準信号を出
力し、この基準信号に同期して、計数手段によって計数
を実行して計数値を多重化手段に対して出力し、多重化
手段により、計数手段から入力された計数値をもとに多
重信号を生成し、この多重信号を分離手段によって分離
して分離信号を生成し、この分離信号を配列手段によっ
て配列し、配列制御手段により、配列された順に分離信
号の最下位ビットの数値を検出して、この最下位ビット
の数値の変化に基づいて配列手段による配列の順序を変
更させる。

【００２４】従って、所定の信号を多重化して生成され
た多重信号を分離する際に、何らかの理由によって、分
離して得られた複数の分離信号が正規の順序で並べられ
なかった場合にも、速やかに正しい順序で配列された信
号を得ることができる。即ち、計数手段から出力される
計数値において最下位ビットの数値は順次変化する。た
とえば、二進法でカウントを行うカウンタであれば、最
下位ビットの数値は「０，１，０，１，…」を繰り返
す。従って、最下位ビットの数値を検出したのに０と１
が交互に繰り返されない場合には、配列が間違っている
ので、配列手段を制御して、配列順序をずらすことによ
り、正確な順序で配列された信号を得ることができる。

【００２５】請求項２記載の発明は、請求項１記載の多
重信号分離回路において、前記多重化手段に対し、前記
所定の信号と、前記計数手段から出力される前記計数値
とのいずれかを切り換えて出力する切り換え手段をさら
に備えること、を特徴としている。

【００２６】請求項２記載の発明によれば、請求項１記
載の多重信号分離回路において、切り換え手段により、
多重化手段に対して所定の信号と計数手段から出力され
る計数値とのいずれかを切り換えて出力する。

【００２７】従って、多重化された信号を分離する際
に、分離された信号の配列が誤っている場合であって
も、切り換え手段によって切り換えを行うことにより、
計数値による配列順序の正常化を容易に行うことがで
き、多重化信号の分離において異常な信号が得られて
も、より速やかに対処することができる。

【００２８】請求項３記載の発明は、所定の基準周波数
の発振信号を出力する発振手段と、この発振手段から出
力される発振信号に基づいて、所定の信号を測定対象の
伝送路に対して出力する送信部と、この送信部から前記
伝送路に入力され、前記伝送路内を伝送されて出力され
た信号と、前記所定の信号とを比較して信号の不一致を
検出する検出手段と、から構成される伝送誤り測定回路
において、前記送信部は、前記発振手段から出力された
発振信号に同期して計数を実行し、計数値を出力する第
１の計数手段と、前記所定の信号として出力される信号
を、前記第１の計数手段から入力される前記計数値に対
応つけて複数記憶し、前記第１の計数手段から計数値が
入力されると対応する前記所定の信号を出力する所定信
号出力手段と、この所定信号出力手段から出力された前
記所定の信号と、前記第１の計数手段から出力された前
記計数値とのいずれかを切り換えて出力する切り換え手
段と、この切り換え手段から出力された前記計数値また
は前記所定の信号を多重化して前記伝送路に対して出力
する多重化手段と、を備え、前記受信部は、前記送信部
の前記多重化手段から前記伝送路に入力され、該伝送路
内を伝送されて出力された信号を分離して前記分離信号
を生成する分離手段と、この分離手段によって生成され
た分離信号を配列する配列手段と、前記切り換え手段に
より、前記第１の計数手段から出力された前記計数値が
出力された場合には、前記配列手段によって配列された
前記分離信号の最下位ビットの数値を配列された順に検
出し、検出した最下位ビットの数値の変化に基づいて前
記配列手段による配列の配列順序を変更させる配列制御
手段と、前記切り換え手段の出力が前記計数値から前記
所定の信号に切り換えられる際に、前記切り換え手段か
ら最後に出力された前記計数値に続く計数値を初期値と
して前記発振手段から出力された発振信号に同期して計
数を実行し、計数値を出力する第２の計数手段と、前記
所定の信号として出力される信号を、前記第２の計数手
段から入力される前記計数値に対応つけて複数記憶し、
前記第２の計数手段から計数値が入力されると対応する
前記所定の信号を比較信号として出力する比較信号出力
手段と、前記切り換え手段により、前記所定の信号が出
力された場合には、前記配列手段から出力された信号と
前記比較信号出力手段から出力された前記比較信号とを
比較して信号の不一致を検出する検出手段と、を備える
こと、を特徴としている。

【００２９】請求項３記載の発明によれば、所定の基準
周波数の発振信号を出力する発振手段と、この発振手段
から出力される発振信号に基づいて、所定の信号を測定
対象の伝送路に対して出力する送信部と、この送信部か
ら伝送路に入力され、伝送路内を伝送されて出力された
信号と、前記所定の信号とを比較して信号の不一致を検
出する検出手段と、から構成される伝送誤り測定回路に
おいて、送信部は、計数手段により、発振手段から出力
された発振信号に同期して計数を実行し、計数値を出力
し、所定信号出力手段により、所定の信号として出力さ
れる信号を、計数手段から入力される計数値に対応つけ
て複数記憶し、計数手段から計数値が入力されると対応
する前記所定の信号を出力し、所定信号出力手段から出
力された所定の信号と、計数手段から出力された計数値
とのいずれかを切り換え手段によって切り換えて出力
し、切り換え手段から出力された計数値または所定の信
号を多重化手段によって多重化して伝送路に対して出力
し、受信部は、送信部の前記多重化手段から伝送路に入
力され、伝送路内を伝送されて出力された信号を分離手
段によって分離して分離信号を生成し、生成された分離
信号を配列手段によって配列し、配列制御手段により、
切り換え手段によって計数手段から出力された計数値が
出力された場合には、配列手段によって配列された分離
信号の最下位ビットの数値を配列された順に検出し、検
出した最下位ビットの数値の変化に基づいて配列手段に
よる配列の配列順序を変更させ、切り換え手段の出力が
計数値から所定の信号に切り換えられる際に、第２の計
数手段により、切り換え手段から最後に出力された計数
値に続く計数値を初期値として発振手段から出力された
発振信号に同期して計数を実行し、計数値を出力し、比
較信号出力手段により、所定の信号として出力される信
号を、第２の計数手段から入力される計数値に対応つけ
て複数記憶し、第２の計数手段から計数値が入力される
と対応する所定の信号を比較信号として出力し、検出手
段により、切り換え手段によって所定の信号が出力され
た場合には、配列手段から出力された信号と比較信号出
力手段から出力された比較信号とを比較して信号の不一
致を検出する。

【００３０】請求項４記載の発明は、所定の基準周波数
の発振信号を出力する発振手段と、この発振手段から出
力される発振信号に基づいて、所定の信号を測定対象の
伝送路に対して出力する送信部と、この送信部から前記
伝送路に入力され、前記伝送路内を伝送されて出力され
た信号と、前記所定の信号とを比較して信号の不一致を
検出する検出手段と、から構成される伝送誤り測定回路
における伝送誤り測定方法であって、前記送信部におい
ては、前記発振手段から出力された発振信号に同期して
計数を実行して計数値を出力し、前記所定の信号として
出力される信号を、前記計数値に対応つけて複数記憶
し、この記憶された複数の前記所定の信号の中から前記
計数値に対応する前記所定の信号を出力し、この出力さ
れた前記所定の信号と、前記計数値とのいずれかを切り
換えて出力し、この出力された前記計数値または前記所
定の信号を多重化して前記伝送路に対して出力し、前記
受信部においては、前記送信部から前記伝送路に入力さ
れ、該伝送路内を伝送されて出力された信号を分離して
前記分離信号を生成し、生成された分離信号を配列し、
前記伝送路に対し、前記計数値が多重化された信号が入
力された場合には、配列された前記分離信号の最下位ビ
ットの数値を配列された順に検出し、検出した最下位ビ
ットの数値の変化に基づいて前記配列手段による配列の
配列順序を変更させ、前記伝送路への出力が前記計数値
から前記所定の信号に切り換えられる際に、最後に出力
された前記計数値に続く計数値を初期値として前記発振
手段から出力された発振信号に同期して計数を実行して
計数値を第２の計数値として出力し、前記所定の信号と
して出力される信号を、前記第２の計数値に対応つけて
複数記憶し、前記第２の計数値が入力されると、この記
憶された複数の前記所定の信号の中から対応する前記所
定の信号を比較信号として出力し、前記伝送路に対し、
前記所定の信号が多重化された信号が入力された場合に
は、前記配列された信号と前記比較信号とを比較して信
号の不一致を検出すること、を特徴としている。

【００３１】ここで、伝送路とは、特に導線や信号線に
限定されるものではなく、入力される電気信号を伝送す
ることが可能なものであれば、半導体デバイスであって
も、或いは、複数の半導体デバイスと、これら複数の半
導体デバイスを接続する信号線とで構成される回路であ
っても良い。

【００３２】請求項３および４記載の発明によれば、伝
送路における伝送誤り試験を行う際に、伝送路に入力さ
れた多重信号を分離して配列する処理において、誤った
配列が行われた場合にも、計数手段によって出力される
計数値を多重化して、この計数値を分離して配列し、配
列された信号の最下位ビットの値を検出することによっ
て配列の正誤を容易に判断し、正しい配列をさせること
ができる。即ち、計数手段によって計数が行われる毎に
出力される計数値の最下位ビットは、計数が行われる毎
に変化する。たとえば、２値（二進法）のカウントを実
行する際には、計数値の最下位ビットには‘０’と
‘１’とが交互に出現する。従って、この最下位ビット
の値を検出する事によって、配列の正誤を判断すること
ができる。これによって、伝送路において信号を伝送す
る際に発生する誤りの測定において、測定の前に実行す
べき配列制御処理を速やかに行うことができるので、伝
送路の測定自体の所要時間を短縮することにより、効率
を向上させ、コストダウンを図ることができる。

【００３３】また、第２の計数手段により、切り換え手
段の出力が計数値から所定の信号に切り換えられる際に
は、切り換え手段から出力された最後の計数値に続く計
数値を初期値として計数を行う。たとえば、第１の計数
手段が２値（二進法）のカウントを行う際に「１，０，
０」を出力して、その後所定の信号が出力されると、第
２の計数手段は「１，０，１」を初期値として計数を実
行する。これによって、送信部において出力される所定
の信号と、受信部における比較信号とがずれることが無
く、配列手段における配列を正しい配列に変更した後、
速やかに伝送路における伝送誤りの測定処理を行うこと
ができる。

【００３４】

【発明の実施の形態】以下、本発明の実施の形態として
のビット誤り測定回路について、図１〜図４の図面を参
照しながら説明する。

【００３５】図１は、ビット誤り測定回路１００の概略
構成を示すブロック図である。同図に示すように、ビッ
ト誤り測定回路１００は、送信装置１と、受信装置３と
によって構成され、送信装置１と受信装置３との間には
測定対象２が接続されている。

【００３６】送信装置１は、分周回路５１、アドレスカ
ウンタ１０、メモリ回路２０、選択回路３０および多重
回路４０によって構成され、分周回路５１と多重回路４
０には、図外の発振器（図示省略）よりクロック信号１
ｂが入力されている。また、受信装置３は、分離回路５
０、データ並び替え回路６０、データ並び監視回路６
２、アドレスカウンタ１２、メモリ回路２１、比較回路
７０および同期判定回路８０によって構成されている。
なお、上記従来のビット誤り測定回路２００と同様の構
成によってなるものについては、同符号を付す。

【００３７】そして、送信装置１においては、図外の装
置（図示省略）から、選択制御信号１ｃが選択回路３０
に入力される。また、受信装置３においては、図外の装
置から動作通知信号３ｃが入力される。これらの選択制
御信号１ｃおよび動作通知信号３ｃは、ビット誤り測定
回路１００において、測定対象２のビット誤り率の測定
を実行中であるか、或いは、測定を行うための同期引き
込み動作を実行中であるかを示す信号である。本実施の
形態としてのビット誤り測定回路１００においては、同
期引き込み動作が実行される間は、選択制御信号１ｃお
よび動作通知信号３ｃの値は‘０’である。

【００３８】分周回路５１は、図外の発振器より入力さ
れたクロック信号１ｂを１／ｎ（ｎは整数）に分周して
１／ｎクロック信号５１ａを生成し、アドレスカウンタ
１０に対して出力する。アドレスカウンタ１０は、分周
回路５１から１／ｎクロック信号５１ａが入力される
と、この１／ｎクロック信号５１ａに基づいてｍビット
（ｍは整数）のカウントを実行し、カウント値をアドレ
ス値１０ａとしてメモリ回路２０および選択回路３０に
対して出力する。

【００３９】メモリ回路２０は、内部に複数のデータを
格納し、アドレスカウンタ１０からアドレス値１０ａが
入力されると、このアドレス値１０ａによって指定され
たｎビットデータ２０ａを選択回路３０に出力する。

【００４０】選択回路３０には、メモリ回路２０からｎ
ビットデータ２０ａが入力されるとともに、前述の図外
の装置より選択制御信号１ｃが入力される。そして、選
択回路３０は、選択制御信号１ｃの値に従って、メモリ
回路２０から入力されたｎビットデータ２０ａと、アド
レスカウンタ１０から入力されたアドレス値１０ａとの
いずれかを選択し、選択出力信号３０ａとして多重回路
４０に対して出力する。即ち、選択制御信号１ｃの値
が、同期引き込み動作を示す場合には、アドレス値１０
ａが選択されて選択出力信号３０ａとして出力され、選
択制御信号１ｃが測定対象２の測定動作を示す場合に
は、ｎビットデータ２０ａが選択されて出力される。

【００４１】多重回路４０は、図外の発振器より入力さ
れたクロック信号１ｂをもとに、選択回路３０から入力
された選択出力信号３０ａの多重化を実行して試験信号
４０ａを生成し、測定対象２に対して出力する。

【００４２】測定対象２は、ＩＣ（Integrated Circui
t：集積回路）等の半導体デバイスや、信号伝送装置、
伝送線など、信号が伝送される各種の電子部品であり、
この測定対象２には、多重回路４０から試験信号４０ａ
が入力されるとともに、図外の発振器からクロック信号
１ｂが入力される。そして、測定対象２は、多重回路４
０から入力された試験信号４０ａをそのまま被測定信号
３ａとして、受信装置３が有する分離回路５０に対して
出力するとともに、クロック信号１ｂをクロック信号３
ｂとして出力する。

【００４３】分離回路５０は、測定対象２から入力され
た被測定信号３ａを、クロック信号３ｂに基づいて分離
し、分離信号５０ａを生成してデータ並び替え回路６０
に対して出力する。また、測定対象２から入力されたク
ロック信号３ｂを１／ｎに分周して１／ｎクロック信号
５０ｂを生成し、データ並び監視回路６２、データ並び
替え回路６０およびアドレスカウンタ１２に対して出力
する。

【００４４】データ並び替え回路６０は、分離回路５０
から入力された１／ｎクロック信号５０ｂに同期して、
後述するデータ並び監視回路６２から入力されたデータ
並び替え制御信号６０ｂに従って、分離回路５０から入
力された分離信号５０ａの並べ替えを実行する。そし
て、この並べ替え動作によって生成されたｎビットデー
タ６０ａを、比較回路７０、データ並び監視回路６２お
よびアドレスカウンタ１２に対して出力する。

【００４５】データ並び監視回路６２には、データ並び
替え回路６０からｎビットデータ６０ａが入力され、分
離回路５０から１／ｎクロック信号５０ｂが入力される
とともに、前述の図外の装置（図示省略）から動作通知
信号３ｃが入力される。そして、データ並び監視回路６
２は、動作通知信号３ｃの値が同期引き込み動作を示す
場合には、データ並び替え回路６０から入力されるｎビ
ットデータ６０ａの最下位１ビットのデータを監視し
て、監視の結果をデータ並び替え制御信号６０ｂとして
データ並び替え回路６０に出力する。また、データ並び
替え回路６０による並べ替えの結果、データの並び替え
が確定したと判断した場合には、データ並び替え完了信
号１２ｂを生成し、アドレスカウンタ１２および図外に
接続された各種機器に対して出力して、同期引き込み動
作を終了する。

【００４６】ここで、データ並び替え制御信号６０ｂ
は、ｎ通りの値のいずれかをとる。例えば、４個のデー
タを並べる際に同期がとれていない場合には、４通りの
並べ方が想定されるので、データ並び替え制御信号６０
ｂが４通りの値のいずれかをとることによって、並べ方
を指定することができる。

【００４７】そして、データ並び監視回路６２は、同期
引き込み動作時において、ｎビットデータ６０ａの最下
位１ビットのデータが交互に‘１’と‘０’とを繰り返
すか否かを監視し、ｎビットデータ６０ａの最下位１ビ
ットのデータが交互に‘１’と‘０’とを繰り返してい
ない場合には、データ並び替え制御回路６０ｂの値をイ
ンクリメント（＋１）して出力する。また、ｎビットの
データの並べ方を指定した場合に、データ並び替え制御
信号６０ａの値が（ｎ−１）に達している場合には、値
を（ｎ−１）から‘０’に戻して出力する。一方、ｎビ
ットデータ６０ａの最下位１ビットが‘１’と‘０’と
を繰り返している場合には、データ並び替えが確定した
と判断して、ｎビットデータ６０ａの値を保持し、デー
タ並び替え完了信号１２ａを出力する。

【００４８】図２は、データ並び監視回路６２の概略構
成を示すブロック図である。この図２に示すように、デ
ータ並び監視回路６２は、検出回路６３と、３個のフリ
ップフロップ１１１，１１２，１１３とによって構成さ
れている。

【００４９】フリップフロップ１１１，１１２，１１３
には、それぞれ１／ｎクロック信号５０ｂが入力され、
さらにフリップフロップ１１１にはｎビットデータ６０
ａが入力される。そして、フリップフロップ１１１にお
いては、入力されるｎビットデータ６０ａの最下位ビッ
トのデータのみが保持され、１／ｎクロック信号５０ｂ
に同期して、保持されたデータがフリップフロップ１１
２および検出回路６３に出力される。フリップフロップ
１１２は、フリップフロップ１１１と同様に入力された
データを保持してフリップフロップ１１３および検出回
路６３に出力し、フリップフロップ１１３に入力された
データは、保持された後、検出回路６３に対して出力さ
れる。たとえば、最下位ビットのデータが「０，１，
０」と続く場合には、フリップフロップ１１１からは
‘０’が、フリップフロップ１１２からは‘１’が、フ
リップフロップ１１３からは‘０’がそれぞれ出力され
る。

【００５０】検出回路６３には、動作通知信号３ｃおよ
び１／ｎクロック信号５０ｂが入力され、さらにフリッ
プフロップ１１１，１１２，１１３からｎビットデータ
６０ａの最下位ビットのデータが入力される。検出回路
６３は、動作通知信号３ｃが同期引き込み動作を示して
いる場合、即ち、動作通知信号３ｃが‘０’である場合
に、フリップフロップ１１１，１１２，１１３から入力
されるデータが、‘０’と‘１’が交互に並んだものか
否かを判別し、‘０’と‘１’とが交互に並んでいない
ことを検出した場合には、データ並び替え回路６０に対
してデータ並び替え制御信号６０ｂをインクリメント
（＋１）して出力し、‘０’と‘１’とが交互に並んで
いることを検出した場合には、ｎビットデータ６０ａの
値を保持し、データ並び替え完了信号１２ｂを出力す
る。ここで、フリップフロップ１１１，１１２，１１３
から入力されたデータが、‘０’と‘１’とが交互に並
んだものである場合、これら３個のデータの配列は
「０，１，０」または「１，０，１」となる。従って、
検出回路６３においては、３個のデータの配列が「０，
１，０」または「１，０，１」となるか否かを判別すれ
ばよい。

【００５１】アドレスカウンタ１２は、データ並び替え
完了信号１２ｂが入力されたことを検知すると、分離回
路５０から入力された１／ｎクロック信号５０ｂに同期
してｍビット（ｍは整数）のカウントを実行し、このｍ
ビットのカウント値をアドレス値１２ａとしてメモリ回
路２１に出力する。

【００５２】メモリ回路２１は、メモリ回路２０と同様
の複数のデータを内部に格納しており、アドレスカウン
タ１２からアドレス値１２ａが入力されると、このアド
レス値１２ａによって指定されたアドレスのデータを読
み出して、ｎビットデータ２１ａとして比較回路７０に
対して出力する。

【００５３】比較回路７０は、データ並び替え回路６０
から入力されたｎビットデータ６０ａと、メモリ回路２
１から入力されたｎビットデータ２１ａとを比較して、
異なるビットを検出した結果を比較信号７０ａとして同
期判定回路８０に対して出力する。

【００５４】同期判定回路８０は、比較回路７０から入
力される比較信号７０ａが所定の割合を超えた頻度で入
力されると、ここで発生した信号の不一致は測定対象２
の特性によるものではなく、ｎビットデータ６０ａが同
期していないためであると判断して、同期不確定を示す
パルスを同期判定信号８０ａとして出力する。なお、こ
の同期判定信号８０ａは、選択制御信号１ｃおよび動作
通知信号３ｃを出力する図外の装置（図示省略）に入力
される構成としても良い。

【００５５】図３および図４は、ビット誤り測定回路１
００における同期引き込み動作を示すタイミングチャー
トである。以下、これら図３および図４に基づいて、ビ
ット誤り測定回路１００の同期引き込み動作について説
明する。なお、これら図３および図４に示すタイミング
チャートは、ビット誤り測定回路１００において、信号
の並列ビット数が４、アドレスが８、即ち、ビット長が
３２ビットのデータを扱う場合を示している（従って、
上記ｎおよびｍは、それぞれ、ｎ＝４、ｍ＝３とな
る）。

【００５６】図３において、（ａ）はクロック信号１ｂ
を示し、（ｂ）は１／ｎクロック信号５１ａを示し、
（ｃ）はアドレス値１０ａを示し、（ｄ）はアドレス値
１０ａを十進数に換算した数値１０ｂを示す。また、
（ｅ）はｎビットデータ２０ａを示し、（ｆ）は選択出
力信号３０ａを示し、（ｇ）は選択制御信号１ｃを示
し、（ｈ）は試験信号４０ａを示す。図４において、
（ｉ）は被測定信号３ａを示し、（ｊ）はクロック信号
３ｂを示し、（ｋ）は動作通知信号３ｃを示し、（ｌ）
は１／ｎクロック信号５０ｂを示す。また、（ｍ）は分
離信号５０ａを示し、（ｎ）はｎビットデータ６０ａを
示し、（ｏ）はデータ並び替え制御信号６０ｂを示し、
（ｐ）はデータ並び替え完了信号１２ｂを示し、（ｑ）
はアドレス値１２ａを示し、（ｒ）はアドレス値１２ａ
を十進数に換算した数値１２ｃを示す。（ｓ）はｎビッ
トデータ２１ａを示し、（ｔ）は同期判定信号８０ａを
示す。なお、図３、図４に示す、時刻ｔ０，ｔ１，ｔ
２，ｔ３および期間Ｔ１，Ｔ１０，Ｔ１１は、図３およ
び図４の双方の図において同時刻、同期間を示す。

【００５７】時刻ｔ０から時刻ｔ１までの期間Ｔ１にお
いて、送信装置１から測定対象２に入力された試験信号
４０ａが、そのまま被測定信号３ａとして受信装置３に
入力され、分離回路５０において分離信号５０ａが生成
されて出力される。ここで、データ並び替え回路６０
は、分離回路５０から入力されたデータをそのままｎビ
ットデータ６０ａとして比較回路７０に対して出力す
る。一方、メモリ回路２１からは、アドレスカウンタ１
２から入力されたアドレス値１２ａによって指定された
ｎビットデータ２１ａが出力され、比較回路７０におい
て比較が実行される。

【００５８】ここで、ｔ０からｔ１までの期間Ｔ１にお
いては、ｎビットデータ６０ａとｎビットデータ２１ａ
とは並び方が１ビット分ずれており、データが全く一致
していないため、比較回路７０から同期判定回路８０に
対して多量のデータについて、一致しない旨を示す比較
信号７０ａが出力される。同期判定回路８０において
は、正確に同期していないと判定され、時刻ｔ１におい
て、同期判定信号８０ａにパルスＰ１が出力される。

【００５９】時刻ｔ１において、同期判定信号８０ａに
パルスＰ１が出力されるとともに、選択制御信号１ｃの
出力が‘１’から‘０’に切り換えられ、動作通知信号
３ｃの出力が‘１’から‘０’に切り換えられて、同期
引き込み動作に移行する。

【００６０】時刻ｔ１からは、まず、選択回路３０によ
って切り換えが行われ、選択出力信号３０ａとして、ア
ドレスカウンタ１０によるカウント値であるアドレス値
１０ａが出力される。従って、選択出力信号３０ａは、
１／ｎクロック信号５１ａに同期してインクリメント
（＋１）されていくので、選択出力信号３０ａの最下位
ビットの数値には、‘０’と‘１’とが交互に現れる。
この選択出力信号３０ａが多重回路４０において多重化
されて生成した試験信号４０ａが、測定対象２を介して
受信装置３に入力され、分離回路５０によって分離され
て分離信号５０ａが生成される。ところが、分離信号５
０ａの最下位ビットには、時刻ｔ１から‘０’が連続し
ている。これは、試験信号４０ａにおける最下位ビット
のデータが、分離信号５０ａにおいては最下位から２ビ
ット目に位置しているためである。

【００６１】データ並び監視回路６２の検出回路６３に
おいて、時刻ｔ１から時刻ｔ２の間の期間Ｔ１０に入力
された分離信号５０ａの最下位ビットを判別すると、
「０，０，０」となっており、‘０’が連続しているた
め、時刻ｔ２において、データ並び替え制御信号６０ｂ
の出力が‘０’から‘１’に変更される。そして、デー
タ並び替え回路６０において分離信号５０ａのデータの
並べ替えが行われ、並べ替えられたｎビットデータ６０
ａが時刻ｔ２から出力される。

【００６２】時刻ｔ２から時刻ｔ３の間の期間Ｔ１１に
おいて出力されたｎビットデータ６０ａの最下位ビット
が、再度データ並び監視回路６２が有する検出回路６３
によって判別されると、この期間Ｔ１１におけるｎビッ
トデータ６０ａの最下位ビットのデータは「０，１，
０」であり、‘０’と‘１’とが交互に現れている。従
って、ｎビットデータ６０ａの最下位ビットは選択出力
信号３０ａの最下位ビットと一致しているため、データ
の並び方が確定したので、データ並び監視回路６２が有
する検出回路６３から、時刻ｔ３においてデータ並び替
え完了信号１２ｂにパルスＰ１０が出力される。

【００６３】アドレスカウンタ１２は、データ並び監視
回路６２からパルスＰ１０が出力されると、直前に出力
されたｎビットデータ６０ａの値をインクリメント（＋
１）し、得られた値を初期値として、時刻ｔ３よりカウ
ントを開始する。図４に示す例においては、時刻ｔ３の
直前のｎビットデータ６０ａの値は「０１００」であ
り、アドレスカウンタ１２は、時刻ｔ３において、「１
０１」を初期値としてカウントを開始している。

【００６４】そして、時刻ｔ３からは選択制御信号１ｃ
および動作通知信号３ｃの出力が‘１’に切り換えら
れ、選択出力信号３０ａとしてｎビットデータ２０ａが
出力されて、測定対象２の測定動作が開始される。

【００６５】以上のように、本発明の実施の形態として
のビット誤り測定回路１００によれば、送信装置１に選
択回路３０を備え、受信装置３にデータ並び監視回路６
２を備える構成として、同期引き込み動作の際には、ア
ドレスカウンタ１０から出力されたアドレス値１０ａを
もとにして、データ並び監視回路６２においてデータの
並び方を判別して、並べ替えを行うことによって同期引
き込みを行うので、ｎビットのデータの並べ替えを実行
する場合に比べて、短時間で同期引き込み動作を終了す
ることができる。即ち、アドレスカウンタ１０は二進数
によるカウントを実行するので、アドレス値１０ａの最
下位ビットの数値は‘０’と‘１’とが繰り返される。
従って、‘０’と‘１’とが交互に現れるようになるま
でデータの並べ替えを実行すればよいので、図３および
図４に示す動作においては、最大でも３回の並べ替えを
実行すれば良く、短時間のうちに、測定対象２の測定動
作に移行することができる。

【００６６】なお、上記実施の形態においては、と選択
制御信号１ｃを出力する装置および動作通知信号３ｃを
出力する装置をビット誤り測定回路１００の外部に設け
る構成としたが、ビット誤り測定回路１００の内部にお
いて同期判定信号８０ａをもとに選択制御信号１ｃおよ
び動作通知信号３ｃを出力する動作を行う装置を備える
構成としても良い。また、その他の細部についても、本
発明の趣旨を逸脱しない範囲において、適宜変更可能で
ある。

【００６７】

【発明の効果】請求項１記載の発明によれば、所定の信
号を多重化して生成された多重信号を分離する際に、何
らかの理由によって、分離して得られた複数の分離信号
が正規の順序で並べられなかった場合にも、速やかに正
しい順序で配列された信号を得ることができる。

【００６８】請求項２記載の発明によれば、多重化され
た信号を分離する際に、分離された信号の配列が誤って
いる場合であっても、切り換え手段によって切り換えを
行うことにより、計数値による配列順序の正常化を容易
に行うことができ、多重化信号の分離において異常な信
号が得られても、より速やかに対処することができる。

【００６９】請求項３および４記載の発明によれば、伝
送路における伝送誤り試験を行う際に、伝送路に入力さ
れた多重信号を分離して配列する処理において、誤った
配列が行われた場合にも、計数手段によって出力される
計数値を多重化して、この計数値を分離して配列し、配
列された信号の最下位ビットの値を検出することによっ
て配列の正誤を容易に判断し、正しい配列をさせること
ができる。即ち、計数手段によって計数が行われる毎に
出力される計数値の最下位ビットは、計数が行われる毎
に変化する。たとえば、２値（二進法）のカウントを実
行する際には、計数値の最下位ビットには‘０’と
‘１’とが交互に出現する。従って、この最下位ビット
の値を検出する事によって、配列の正誤を判断すること
ができる。これによって、伝送路において信号を伝送す
る際に発生する誤りの測定において、測定の前に実行す
べき配列制御処理を速やかに行うことができるので、伝
送路の測定自体の所要時間を短縮することにより、効率
を向上させ、コストダウンを図ることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態としてのビット誤り測定回
路の概略構成を示すブロック図である。

【図２】図１に示すデータ並び監視回路の内部構成を示
すブロック図である。

【図３】図１に示すビット誤り測定回路における同期引
き込み動作を示すタイミングチャートである。

【図４】図１に示すビット誤り測定回路における同期引
き込み動作を示すタイミングチャートである。

【図５】従来のビット誤り測定回路の概略構成を示すブ
ロック図である。

【図６】図５に示すビット誤り測定回路の動作を示すタ
イミングチャートである。

【符号の説明】

１００ ビット誤り測定回路 １ 送信装置 １０ アドレスカウンタ ２０ メモリ回路 ３０ 選択回路 ４０ 多重回路 ５１ 分周回路 ２ 測定対象 ３ 受信装置 １２ アドレスカウンタ ２１ メモリ回路 ５０ 分離回路 ６０ データ並び替え回路 ６２ データ並び監視回路 ６３ 検出回路 １１１，１１２，１１３ フリップフロップ ７０ 比較回路 ８０ 同期判定回路 ９０ タイミング制御回路

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04J 3/14 H04J 3/06 H04L 1/00

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】所定の信号を多重化して多重信号を生成す
   る多重化手段と、 この多重化手段によって生成された多重信号を分離して
   分離信号を生成する分離手段と、 この分離手段によって生成された分離信号を配列して前
   記所定の信号を生成する配列手段と、 を備えた多重信号分離回路において、 所定の基準周波数の基準信号を出力する基準信号出力手
   段と、 この基準信号出力手段から出力された基準信号に同期し
   て計数を実行し、計数値を前記多重化手段に対して出力
   する計数手段と、 前記多重化手段により、前記計数手段から入力された前
   記計数値をもとに多重信号が生成され、この多重信号が
   前記分離手段によって分離されて分離信号が生成され、
   この分離信号が前記配列手段によって配列されると、配
   列された順に前記分離信号の最下位ビットの数値を検出
   して、この最下位ビットの数値の変化に基づいて前記配
   列手段による配列の順序を変更させる配列制御手段と、 を備えることを特徴とする多重信号分離回路。
2. 【請求項２】前記多重化手段に対し、前記所定の信号
   と、前記計数手段から出力される前記計数値とのいずれ
   かを切り換えて出力する切り換え手段をさらに備えるこ
   と、 を特徴とする請求項１記載の多重信号分離回路。
3. 【請求項３】所定の基準周波数の発振信号を出力する発
   振手段と、 この発振手段から出力される発振信号に基づいて、所定
   の信号を測定対象の伝送路に対して出力する送信部と、 この送信部から前記伝送路に入力され、前記伝送路内を
   伝送されて出力された信号と、前記所定の信号とを比較
   して信号の不一致を検出する検出手段と、 から構成される伝送誤り測定回路において、 前記送信部は、 前記発振手段から出力された発振信号に同期して計数を
   実行し、計数値を出力する第１の計数手段と、 前記所定の信号として出力される信号を、前記第１の計
   数手段から入力される前記計数値に対応つけて複数記憶
   し、前記第１の計数手段から計数値が入力されると対応
   する前記所定の信号を出力する所定信号出力手段と、 この所定信号出力手段から出力された前記所定の信号
   と、前記第１の計数手段から出力された前記計数値との
   いずれかを切り換えて出力する切り換え手段と、 この切り換え手段から出力された前記計数値または前記
   所定の信号を多重化して前記伝送路に対して出力する多
   重化手段と、を備え、 前記受信部は、 前記送信部の前記多重化手段から前記伝送路に入力さ
   れ、該伝送路内を伝送されて出力された信号を分離して
   前記分離信号を生成する分離手段と、 この分離手段によって生成された分離信号を配列する配
   列手段と、 前記切り換え手段により、前記第１の計数手段から出力
   された前記計数値が出力された場合には、前記配列手段
   によって配列された前記分離信号の最下位ビットの数値
   を配列された順に検出し、検出した最下位ビットの数値
   の変化に基づいて前記配列手段による配列の配列順序を
   変更させる配列制御手段と、 前記切り換え手段の出力が前記計数値から前記所定の信
   号に切り換えられる際に、前記切り換え手段から最後に
   出力された前記計数値に続く計数値を初期値として前記
   発振手段から出力された発振信号に同期して計数を実行
   し、計数値を出力する第２の計数手段と、 前記所定の信号として出力される信号を、前記第２の計
   数手段から入力される前記計数値に対応つけて複数記憶
   し、前記第２の計数手段から計数値が入力されると対応
   する前記所定の信号を比較信号として出力する比較信号
   出力手段と、 前記切り換え手段により、前記所定の信号が出力された
   場合には、前記配列手段から出力された信号と前記比較
   信号出力手段から出力された前記比較信号とを比較して
   信号の不一致を検出する検出手段と、を備えること、 を特徴とする伝送誤り測定回路。
4. 【請求項４】所定の基準周波数の発振信号を出力する発
   振手段と、 この発振手段から出力される発振信号に基づいて、所定
   の信号を測定対象の伝送路に対して出力する送信部と、 この送信部から前記伝送路に入力され、前記伝送路内を
   伝送されて出力された信号と、前記所定の信号とを比較
   して信号の不一致を検出する検出手段と、 から構成される伝送誤り測定回路における伝送誤り測定
   方法であって、 前記送信部においては、 前記発振手段から出力された発振信号に同期して計数を
   実行して計数値を出力し、 前記所定の信号として出力される信号を、前記計数値に
   対応つけて複数記憶し、この記憶された複数の前記所定
   の信号の中から前記計数値に対応する前記所定の信号を
   出力し、 この出力された前記所定の信号と、前記計数値とのいず
   れかを切り換えて出力し、 この出力された前記計数値または前記所定の信号を多重
   化して前記伝送路に対して出力し、 前記受信部においては、 前記送信部から前記伝送路に入力され、該伝送路内を伝
   送されて出力された信号を分離して前記分離信号を生成
   し、 生成された分離信号を配列し、 前記伝送路に対し、前記計数値が多重化された信号が入
   力された場合には、配列された前記分離信号の最下位ビ
   ットの数値を配列された順に検出し、検出した最下位ビ
   ットの数値の変化に基づいて前記配列手段による配列の
   配列順序を変更させ、 前記伝送路への出力が前記計数値から前記所定の信号に
   切り換えられる際に、最後に出力された前記計数値に続
   く計数値を初期値として前記発振手段から出力された発
   振信号に同期して計数を実行して計数値を第２の計数値
   として出力し、 前記所定の信号として出力される信号を、前記第２の計
   数値に対応つけて複数記憶し、前記第２の計数値が入力
   されると、この記憶された複数の前記所定の信号の中か
   ら対応する前記所定の信号を比較信号として出力し、 前記伝送路に対し、前記所定の信号が多重化された信号
   が入力された場合には、前記配列された信号と前記比較
   信号とを比較して信号の不一致を検出すること、 を特徴とする伝送誤り測定方法。