JPH0951358A - Ｐｗｍ通信システム - Google Patents

Ｐｗｍ通信システム

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Publication number
JPH0951358A
JPH0951358A JP7203184A JP20318495A JPH0951358A JP H0951358 A JPH0951358 A JP H0951358A JP 7203184 A JP7203184 A JP 7203184A JP 20318495 A JP20318495 A JP 20318495A JP H0951358 A JPH0951358 A JP H0951358A
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JP
Japan
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period
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Application number
JP7203184A
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English (en)
Inventor
Shinichi Suzuki
真一 鈴木
Hiroshi Yamazoe
博史 山添
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Renesas Design Corp
Mitsubishi Electric Corp
Mitsubishi Electric Semiconductor Systems Corp
Original Assignee
Renesas Design Corp
Mitsubishi Electric Corp
Mitsubishi Electric Semiconductor Systems Corp
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Publication date
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Priority to DE19605643A priority patent/DE19605643A1/de
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/24—Testing correct operation
    • H04L1/245—Testing correct operation by using the properties of transmission codes
    • H04L1/246—Testing correct operation by using the properties of transmission codes two-level transmission codes, e.g. binary
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M5/00—Conversion of the form of the representation of individual digits
    • H03M5/02—Conversion to or from representation by pulses
    • H03M5/04—Conversion to or from representation by pulses the pulses having two levels
    • H03M5/06—Code representation, e.g. transition, for a given bit cell depending only on the information in that bit cell
    • H03M5/08—Code representation by pulse width
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H04L25/4902—Pulse width modulation; Pulse position modulation

Abstract

(57)【要約】 【課題】 ＰＷＭ通信において、一周期内で一時的に生
ずる信号遅延やクロック信号の誤差に対応できない。 【解決手段】 データ出力部１２は、送信データの値に
応じたパルス幅を有するパルス信号を所定の周期で送出
する。Ｈパルス幅カウンタ２２およびＬパルス幅カウン
タ２３は、受信したパルス信号におけるハイレベル期間
の長さとローレベル期間の長さとを、データ出力部１２
が用いたクロック信号の周波数と同じ周波数のクロック
信号を用いて測定する。比較部２７は、測定された両期
間の長さの和を上記の所定の周期と比較し、それらが一
致しないときにエラー信号を出力する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、一定周期のパル
スからなるパルス列におけるパルスのハイレベル期間ま
たはローレベル期間の長さをデータに対応させてデータ
を送受信するＰＷＭ通信システムに関するものである。
【０００２】
【従来の技術】図１４は例えば特開平３−１５４４２８
号公報に示された従来のＰＷＭ通信システムの構成を示
すブロック図である。図において、１０１はＰＷＭ信号
を信号線３に送出する送信側ＣＰＵ、１０２は信号線３
からＰＷＭ信号を入力する受信側ＣＰＵ、１０４は送信
側ＣＰＵ１０１および受信側ＣＰＵ１０２に必要な電力
を供給する電源、１４は送信側ＣＰＵ１０１にパルス周
期およびデータ長を設定するためのクロック信号を供給
するクロック発生部、２８は受信側ＣＰＵ１０２にクロ
ック信号を供給するクロック発生部である。図１５はＰ
ＷＭ信号の一例を示すタイミング図である。図におい
て、Ｔはパルス周期、ｔ1 ，ｔ2 ，ｔn はそれぞれデー
タ長を示す。この場合には、各パルスのロー期間がデー
タに対応する。
【０００３】次に動作について説明する。信号線３は、
送信側ＣＰＵ１０１の出力ポートおよび受信側ＣＰＵ１
０２の入力ポートに接続されている。送信側ＣＰＵ１０
１は、信号線３が接続されている出力ポートのレベルを
ローレベルにする。そして、データ長ｔ1 に相当する時
間が経過したら出力ポートのレベルをハイレベルにす
る。さらに、出力ポートのレベルをローレベルにした時
点からパルス周期Ｔに相当する時間が経過したら、送信
側ＣＰＵ１０１は、出力ポートのレベルを再びローレベ
ルにする。
【０００４】次に、送信側ＣＰＵ１０１は、データ長ｔ
2 に相当する時間が経過したら出力ポートのレベルをハ
イレベルにする。そして、出力ポートのレベルをローレ
ベルにした時点からパルス周期Ｔに相当する時間が経過
したら、送信側ＣＰＵ１０１は、再度、出力ポートのレ
ベルをローレベルにする。さらに、データ長ｔn に相当
する時間が経過したら出力ポートのレベルをハイレベル
にし、出力ポートのレベルをローレベルにした時点から
パルス周期Ｔに相当する時間が経過したら、出力ポート
のレベルをローレベルにする。このようにして、図１５
に示すようなデータ長ｔ1 ，ｔ2 ，ｔn を有するＰＷＭ
信号が信号線３に順次送出されたことになる。
【０００５】受信側ＣＰＵ１０２は、入力ポートを介し
て信号線３上の信号を入力する。そして、入力ポートに
現れた信号が立下がった時点から立上がる時点までの時
間を計測する。受信側ＣＰＵ１０２は、入力ポートに現
れた信号が立上がると、計測された時間に対応したデー
タ長を有するＰＷＭ信号を受信したと判定する。このよ
うにして、ＰＷＭ信号におけるデータ長に応じたデータ
が受信側ＣＰＵ１０２に受信される。
【０００６】ＰＷＭ信号によるデータ通信を行う際に、
送信側ＣＰＵ１０１と受信側ＣＰＵ１０２との間の信号
遅延や、両クロック発生部１４，２８から供給されるク
ロック信号の誤差に起因して、受信側ＣＰＵ１０２にお
ける測定値に誤差が生ずることがある。測定値に誤差が
生ずると、受信側ＣＰＵ１０２は、本来のデータとは異
なるデータを受信したと認識する可能性がある。そのよ
うな可能性を回避するために、受信側ＣＰＵ１０２は、
計測したデータ長ｔ1 ，ｔ2 ，ｔn の補正を行う。
【０００７】図１６を参照して補正の方法について説明
する。受信側ＣＰＵ１０２は、入力ポートに現れた立ち
下がりと次に現れた立ち下がりとの間の計測値Ｔc と本
来のパルス周期Ｔとの比Ｔ／Ｔc を用いて、計測したデ
ータ長ｔn を以下のように補正する。 ｔn ’＝ｔn ・（Ｔ／Ｔc ） このようにすれば、信号遅延やクロック信号の誤差に起
因する測定値の誤差は低減される。さらに、特開平３−
１５４４２８号公報には、複数の計測値Ｔc の平均値を
用いて、上式によって補正する方法が開示されている。
【０００８】特開平５−２９２０４２号公報には、測定
値の誤差を低減するための他の方法が開示されている。
すなわち、データの送出に先立って、送信側から受信側
に基準パルスが送出される。受信側は、基準パルスの幅
を測定し、測定値と本来の基準パルスの幅との比を用い
て、以後に受信したＰＷＭ信号におけるパルス幅を補正
する。
【０００９】
【発明が解決しようとする課題】従来のＰＷＭ通信シス
テムは以上のように構成されているので、定常的に生じ
ている信号遅延やクロック信号の誤差、および一周期が
全体として延び縮みしたような場合に対して対応できる
ものの、一周期内で一時的に生ずる信号遅延やクロック
信号の誤差には対応できないなどの課題があった。例え
ば、図１６におけるＡ点とＢ点との間は送信側および受
信側で同じ間隔であると認識できたにもかかわらず、一
時的に何らかの原因で受信側で認識したＣ点が本来のＣ
点からずれた場合には、従来のシステムでは、上記のよ
うな補正を行っても受信側で認識されるデータは誤った
データとなる。そして、受信側は、誤ったデータを受信
したことを認識できない。
【００１０】この発明は上記のような課題を解決するた
めになされたもので、受信側においてデータの誤りを確
実に検出できるＰＷＭ通信システムを得ることを目的と
する。
【００１１】
【課題を解決するための手段】請求項１記載の発明に係
るＰＷＭ通信システムは、クロック信号におけるパルス
をカウントして送信データの値に応じたパルス幅を有す
るパルス信号を作成し各パルス信号を所定の周期で信号
線に送出する信号送出手段と、信号線から入力したパル
ス信号におけるハイレベル期間の長さとローレベル期間
の長さとを、信号送出手段が用いたクロック信号の周波
数に相当する周波数を有するクロック信号を用いて測定
するパルス幅測定手段と、ハイレベル期間の長さとロー
レベル期間の長さとの和を上記の所定の周期と比較し、
それらが一致しないときにエラー信号を出力する比較手
段とを備えたものである。
【００１２】請求項２記載の発明に係るＰＷＭ通信シス
テムは、信号送出手段が、クロック信号における（２n
−１）パルス（ｎ：正の整数）分の長さを、所定の周期
として用いる構成になっているものである。
【００１３】請求項３記載の発明に係るＰＷＭ通信シス
テムは、比較手段が、パルス幅測定手段から２進表示さ
れたハイレベル期間の長さとローレベル期間の長さとを
入力し、それらのうちのいずれか一方と他方の１の補数
とを比較し、それらが一致しないときにエラー信号を出
力する構成になっているものである。
【００１４】請求項４記載の発明に係るＰＷＭ通信シス
テムは、信号送出手段が２進表示された本来の送信デー
タの最下位ビットの下位側にダミービットを付加すると
ともにダミービットが付加されたデータを送信データと
みなしてパルス信号を作成する構成であり、信号線から
入力したパルス信号の有意な期間を２進数に変換しその
２進数のうちダミービットのビット数分のビットを除外
して本来の送信データを復元するデータ復元手段を備え
たものである。ここで、有意な期間とは、信号送出手段
が送信データの値をパルス信号のハイレベル期間に対応
させた場合には、入力したパルス信号におけるハイレベ
ル期間である。信号送出手段が送信データの値をパルス
信号のローレベル期間に対応させた場合には、入力した
パルス信号におけるローレベル期間である。
【００１５】請求項５記載の発明に係るＰＷＭ通信シス
テムは、信号送出手段が、送信データを複数のデータに
分割し、分割された各データがとりうる最大値に応じて
設定される周期でそれぞれのデータを信号線に送出する
構成になっているものである。例えば、分割後の１デー
タが２進４ビットで構成されている場合には、最大値は
１５（１０進）である。
【００１６】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるＰ
ＷＭ通信システムの構成を示すブロック図である。図に
おいて、１は送信側システム、２は受信側システム、３
はデータを転送する信号線である。送信側システム１に
おいて、１１は送信されるデータを発生するデータ発生
部、１２はデータ発生部１１からのデータに対応したＰ
ＷＭ信号を発生して信号線３に出力するデータ出力部、
１３は１データを転送する周期を決定する周期決定部、
１４はデータ出力部１２および周期決定部１３にクロッ
ク信号を供給するクロック発生部である。ここで、デー
タ出力部１２および周期決定部１３は信号送出手段の一
実現例である。
【００１７】受信側システム２において、２１は信号線
３からＰＷＭ信号を入力しＰＷＭ信号の立ち下がりおよ
び立ち上がりを検出するエッジ検出部、２２は信号線３
からＰＷＭ信号を入力しＰＷＭ信号のハイレベル期間の
長さを計測するＨパルス幅カウンタ、２３は信号線３か
らＰＷＭ信号を入力しＰＷＭ信号のローレベル期間の長
さを計測するＬパルス幅カウンタ、２４はＨパルス幅カ
ウンタ２２のカウント値をラッチするラッチ部、２５は
Ｌパルス幅カウンタ２３のカウント値をラッチするラッ
チ部、２７はラッチ部２４がラッチした値とラッチ部２
５がラッチした値とをどちらか一方を反転させて比較し
不一致の場合にエラー信号を出力する比較部、２６はラ
ッチ部２４がラッチした値を受信したデータ長として入
力するとともに比較部２７からのエラー信号を検出する
データ入力部、２８はＨパルス幅カウンタ２２およびＬ
パルス幅カウンタ２３にクロック信号を供給するクロッ
ク発生部である。クロック発生部２８からのクロック信
号の周波数は、送信側システム１におけるクロック発生
部１４が出力するクロック信号の周波数と等しい。ここ
で、Ｈパルス幅カウンタ２２およびＬパルス幅カウンタ
２３はパルス幅測定手段の一実現例であり、比較部２７
は比較手段の一実現例である。
【００１８】図２は比較部２７の一構成例を示す回路図
である。図に示すように、比較部２７は、それぞれラッ
チ部２４の出力の１ビットを一方の入力とする８つの排
他的反転論理和（ＥＸＮＯＲ）回路５１〜５８、ラッチ
部２５の出力の１ビットを反転させて対応するＥＸＮＯ
Ｒ回路５１〜５８の他方の入力に与える反転（ＮＯＴ）
回路４１〜４８、および各ＥＸＮＯＲ回路５１〜５８の
出力の論理積をとる反転論理積（ＮＡＮＤ）回路６０を
有する。ここで、ＮＡＮＤ回路６０は比較回路の一実現
例である。
【００１９】次に動作について説明する。ここでは、２
進８桁のデータを転送する場合を例にとる。データの値
に応じたパルス幅を有するパルスがＰＷＭ信号として伝
送されるが、この例では、ＰＷＭ信号におけるパルスの
ハイレベル期間がデータの値に対応しているとする。ま
た、各データは、クロック発生部１４からのクロック信
号のパルス２５５個分からなる１周期で伝送されるとす
る。従って、パルス数「１」からパルス数「２５４」に
相当する値の各データが送信可能である。
【００２０】データ発生部１１は、送信されるべき２進
８桁のデータをデータ出力部１２に引き渡す。周期決定
部１３は、クロック発生部１４からのパルスを計数し、
計数値が２５５になるたびに、データ出力部１２に１周
期開始信号を与える。データ出力部１２は、周期決定部
１３から１周期開始信号を受けると、データ発生部１１
から入力されたデータが存在する場合には、信号線３に
出力される信号を立ち上げる。そして、クロック発生部
１４からのクロック信号のパルスを計数し、計数値がデ
ータ発生部１１から入力されたデータの値に一致した
ら、信号線３に出力される信号を立下げる。次に周期決
定部１３から１周期開始信号を受けると、データ出力部
１２は、信号線３に出力される信号を立ち上げる。以上
のようにして、１つのデータに対応したＰＷＭ信号の信
号線３への出力が完了するとともに、次のデータの送出
が開始される。なお、次に送るべきデータがないときに
は、Ｌレベルまたは適当なダミーデータが信号線３に送
出される。
【００２１】図３は、データ”ＡＡ（Ｈ）”をＰＷＭ信
号によって送信した場合を示すタイミング図である。
（Ｈ）は１６進数を示す。図に示すように、クロック発
生部１４からのパルス１７０個分（＝ＡＡ（Ｈ））に相
当する期間において信号線３にはハイレベルが出力され
る。そして、”ＦＦ（Ｈ）”−”ＡＡ（Ｈ）”＝”５５
（Ｈ）”（＝８５（Ｄ））分のパルスに相当する期間に
おいて信号線３にはローレベルが出力される。（Ｄ）は
１０進数を示す。
【００２２】受信側システム２において、Ｈパルス幅カ
ウンタ２２は、クロック発生部２８からのクロック信号
を用いて、信号線３上の信号のハイレベル期間の長さを
測定する。すなわち、信号線３上の信号がハイレベルに
なっている期間におけるクロック発生部２８からのパル
スの数をカウントする。Ｈパルス幅カウンタ２２のカウ
ント値は、エッジ検出部２１が信号線３上の信号の立ち
下がりを検出したときに、ラッチ部２４にラッチされ
る。
【００２３】また、Ｌパルス幅カウンタ２３は、クロッ
ク発生部２８からのクロック信号を用いて、信号線３上
の信号のローレベル期間の長さを測定する。すなわち、
信号線３上の信号がローレベルになっている期間におけ
るクロック発生部２８からのパルスの数をカウントす
る。Ｌパルス幅カウンタ２３のカウント値は、エッジ検
出部２１が信号線３上の信号の立ち上がりを検出したと
きに、ラッチ部２５にラッチされる。なお、Ｈパルス幅
カウンタ２２およびＬパルス幅カウンタ２３は、それぞ
れ８ビットカウンタであり、８ビットで表示されるカウ
ント値がラッチ部２４，２５にラッチされる。また、ラ
ッチ部２４，２５から比較部２７には、それぞれ８ビッ
トのデータが入力される。
【００２４】比較部２７において、各ＥＸＮＯＲ回路５
１〜５８は、ラッチ部２４からのデータのうちの１ビッ
トを一方の入力に導入する。ここで、ＥＸＮＯＲ回路５
Ｘ（Ｘ＝１〜８）は、ラッチ部２４からのデータのうち
の第Ｘビットを導入する。ラッチ部２５からのデータ
は、ＮＯＴ回路４１〜４８で反転された後に、各ＥＸＮ
ＯＲ回路５１〜５８の他方の入力に導入される。ここ
で、ＮＯＴ回路４Ｘ（Ｘ＝１〜８）は、ラッチ部２５か
らのデータのうちの第Ｘビットを導入する。送信側シス
テム１から出力されたＰＷＭ信号のハイレベル期間にお
けるクロック発生部１４からのパルスの数とローレベル
期間におけるクロック発生部１４からのパルスの数との
和は、”ＦＦ（Ｈ）”である。すなわち、ハイレベル期
間におけるパルスの数は、２進表示した場合に、ローレ
ベル期間におけるパルスの数の１の補数に相当してい
る。
【００２５】Ｈパルス幅カウンタ２２およびＬパルス幅
カウンタ２３が期間長の計測に用いたクロック信号の周
波数は送信側システム１においてＰＷＭ信号が作成され
たときに用いられたクロック信号の周波数と同じであ
る。よって、受信したＰＷＭ信号のハイレベル期間にお
けるクロック発生部２８からのパルスの数とローレベル
期間におけるクロック発生部２８からのパルスの数との
和は、”ＦＦ（Ｈ）”になっているはずである。換言す
れば、ハイレベル期間におけるクロック発生部２８から
のパルスの数は、２進表示した場合に、ローレベル期間
におけるクロック発生部２８からのパルスの数の１の補
数に相当しているはずである。
【００２６】ＥＸＮＯＲ回路５１〜５８は、ラッチ部２
４の出力、すなわち、受信したＰＷＭ信号のハイレベル
期間におけるクロック発生部２８からのパルスの数と、
ＮＯＴ回路４１〜４８を介したラッチ部２５の出力、す
なわち、ローレベル期間におけるクロック発生部２８か
らのパルスの数の１の補数とを比較する。それらが一致
していれば、全てのＥＸＮＯＲ回路５１〜５８はハイレ
ベルを出力する。その場合には、ＮＡＮＤ回路６０は、
ローレベルを出力する。ＥＸＮＯＲ回路５１〜５８のう
ち一つ以上の回路の入力が不一致であれば、ＮＡＮＤ回
路６０はハイレベルを出力する。すなわち、受信したＰ
ＷＭ信号のハイレベル期間におけるクロック発生部２８
からのパルスの数とローレベル期間におけるクロック発
生部２８からのパルスの数との和が”ＦＦ（Ｈ）”にな
っていない場合には、ＮＡＮＤ回路６０は、エラー信号
としてハイレベルを出力する。
【００２７】データ入力部２６は、エッジ検出部２１が
立ち下がりを検出したとき（信号線３上の信号のハイレ
ベル期間の終点）、または、立ち上がりを検出したとき
（１周期の終点）に、ラッチ部２４がラッチした値を入
力する。その値は、受信したデータの値に相当してい
る。また、エッジ検出部２１が立ち上がりを検出したと
きに、比較部２７からエラー信号が出力されたかどうか
確認する。エラー信号が出力されなければ、データ入力
部２６は、受信したデータを正しい値と認識する。エラ
ー信号が出力された場合には、データ入力部２６は、信
号線３におけるノイズ等によって誤ったデータを受信し
たと認識できる。なお、ここでは、ラッチ部２５の出力
が反転されてＥＸＮＯＲ回路５１〜５８に入力されるよ
うに構成したが、ラッチ部２４の方の出力を反転させる
ようにしてもよい。
【００２８】以上のように、受信したＰＷＭ信号のハイ
レベルの期間とローレベルの期間との和が本来の１周期
に等しいかどうか検出することによって、受信側におい
てデータの誤りが確実に検出される。特に、１周期がク
ロック信号の［２n −１］個（ｎ＝正の整数）のパルス
数に相当している場合には、本実施の形態のように、ハ
イレベルの期間に相当するカウント値とローレベルの期
間に相当するカウント値とのうちのいずれか一方を反転
した後にそれらを比較することによって、容易に、デー
タの誤りを検出できる。
【００２９】実施の形態２．図４はこの発明の実施の形
態２によるＰＷＭ通信システムの構成を示すブロック図
である。図において、７１は送信側ＣＰＵ、７２は受信
側ＣＰＵ、３はデータを転送する信号線である。この場
合には、ＣＰＵが有する汎用のＩ／Ｏポートを用いてＰ
ＷＭ信号を送出し、汎用のＩ／Ｏポートおよび割り込み
端子を用いて、ＰＷＭ信号の受信を行う。ここで、送信
側ＣＰＵ７１は、信号送出手段の一実現例であり、受信
側ＣＰＵ７２は、パルス幅測定手段および比較手段の一
実現例である。
【００３０】次に動作について図５および図６のフロー
チャートを参照して説明する。この場合にも、１周期は
２５５パルス分に相当とする。図５は送信側ＣＰＵ７１
の動作を示すフローチャートである。送信側ＣＰＵ７１
は、１周期の開始時に出力ポートを介して信号線３の信
号を立ち上げる（ステップＳＴ１）。そして、内部のタ
イマをスタートさせる（ステップＳＴ２）。タイマは、
クロック発生部１４からのクロック信号を、そのままあ
るいは分周して用いる。タイマがデータ長に相当するパ
ルスをカウントすると、送信側ＣＰＵ７１は、出力ポー
トを介して信号線３の信号を立ち下げる（ステップＳＴ
３，ＳＴ４）。そして、タイマが１周期に相当するパル
スをカウントすると、送信側ＣＰＵ７１は、ステップＳ
Ｔ１の処理に戻る。このように、ソフトウェア処理によ
っても、ＰＷＭ信号を送出できる。
【００３１】図６は受信側ＣＰＵ７２の動作を示すフロ
ーチャートである。図４に示すように、受信側ＣＰＵ７
２において、信号線３は、入力ポートと立ち上がりエッ
ジで割り込み発生を検出する割り込み端子とに導入され
ている。図６に示す処理は、割り込み端子に入力される
信号に最初の立ち上がり変化が生じたときに起動され
る。割り込み端子に入力される信号に立ち上がり変化が
生ずると、受信側ＣＰＵ７２は、内部の第１のタイマを
起動する（ステップＳＴ１１）。受信側ＣＰＵ７２の内
部タイマは、クロック発生部２８からのクロック信号
を、そのままあるいは分周して用いる。上述したよう
に、クロック発生部２８からのクロック信号の周波数
は、送信側のクロック発生部１４からのクロック信号の
周波数と等しい。また、受信側ＣＰＵ７２の内部タイマ
は、０からアップカウントとする。
【００３２】受信側ＣＰＵ７２は、入力ポートを介して
信号線３上の信号を取り込み、その信号が立ち下がるか
どうか監視する。信号線３上の信号に立ち下がりエッジ
が現れることなく第１のタイマが”ＦＦ（Ｈ）”をカウ
ントすると（ステップＳＴ１３）、受信側ＣＰＵ７２
は、伝送されるＰＷＭ信号に誤りが生じたと判断し、エ
ラー表示を行う（ステップＳＴ１４）。ＰＷＭ信号にお
けるハイレベル期間はパルス数”ＦＦ（Ｈ）”未満であ
るから、受信側ＣＰＵ７２は、信号線３上の信号のハイ
レベル期間がパルス数”ＦＦ（Ｈ）”以上継続した場合
には、エラーが生じたと認識できる。
【００３３】信号線３上の信号に立ち下がりエッジが現
れると（ステップＳＴ１２）、受信側ＣＰＵ７２は、第
１の内部タイマのカウント動作を停止させる（ステップ
ＳＴ１５）。そして、信号線３上の信号のローレベル期
間の時間を測定するために、第２の内部タイマをスター
トさせる（ステップＳＴ１６）。同時に、第１の内部タ
イマのカウント値を検出する（ステップＳＴ１７）。
【００３４】信号線３上の信号に立ち上がりエッジが現
れることなく第１の内部タイマが”ＦＦ（Ｈ）”を計数
すると（ステップＳＴ１９）、受信側ＣＰＵ７２は、伝
送されるＰＷＭ信号に誤りが生じたと判断し、エラー表
示を行う（ステップＳＴ２０）。次に信号線３上の信号
に立ち上がりエッジが現れると（ステップＳＴ１８）、
受信側ＣＰＵ７２は、第２の内部タイマのカウント動作
を停止させる（ステップＳＴ２１）。そして、第２の内
部タイマのカウント値を検出する（ステップＳＴ２
２）。受信側ＣＰＵ７２は、信号線３上の信号のローレ
ベル期間の長さを示す第２の内部タイマのカウント値と
ステップＳＴ１７で得たハイレベル期間の長さを示す第
１の内部タイマのカウント値とを加算する（ステップＳ
Ｔ２３）。
【００３５】加算結果が”ＦＦ（Ｈ）”であれば、受信
側ＣＰＵ７２は、受信したデータが正常であったと認識
する（ステップＳＴ２４、ＳＴ２５）。受信したデータ
とは、ステップＳＴ１７で得たカウント値がデータ長と
して示しているデータである。加算結果が”ＦＦ
（Ｈ）”でない場合には、受信したＰＷＭ信号の１周期
は何らかの原因で正規の１周期と異なっていたことを示
しているので、受信側ＣＰＵ７２は、受信したデータが
正常でなかったと認識する。そして、受信側ＣＰＵ７２
は、エラー表示を行う（ステップＳＴ２６）。
【００３６】以上のようにして、ソフトウェア処理によ
っても、確実に、データの誤りを検出できる。なお、こ
こでは、２つの内部タイマを使用する場合について説明
したが、１つの内部タイマで兼用することもできる。
【００３７】実施の形態３．１周期の長さは送信される
データの最大の値に応じて設定されるので、送信される
データの種類が多い場合には、１周期の長さが長くな
る。従って、データ転送に要する時間が長くなる。例え
ば、ＰＷＭ信号を作成するためのクロック信号の周波数
が５ＭＨｚである場合には、クロック信号の周期は０．
２μｓｅｃである。従って、２進８ビットデータを送信
する場合には、ＰＷＭ信号の１周期は５１（０．２×２
５５）μｓｅｃである。しかし、データを分割して送信
すると、短時間でデータを送信することができる。
【００３８】以下、データを２分割して送信する場合の
具体例を説明する。図７は、データ”ＡＡ（Ｈ）”を２
分割して送信する場合のＰＷＭ信号を示すタイミング図
である。図に示すように、まず、データの上位側４ビッ
トを１データとみなして送信する。次に、下位側４ビッ
トを１データとみなして送信する。このようにすれば、
ＰＷＭ信号を作成するためのクロック信号の周波数が５
ＭＨｚである場合には、２進８ビットデータは、０．２
×１５×２＝６μｓｅｃで送信完了する。
【００３９】図８は、そのような方法を実施するための
実施の形態の一例を示すブロック図である。ここでも、
２進８ビットデータを送信する場合を例にとる。図８に
おいて、図１に示された構成と異なる点は、送信側シス
テム１ａにおいて、データ出力部１２ａが入力したデー
タを４ビットずつ２分割してから送出することと、周期
決定部１３ａが１５個のパルスをカウントすると１周期
開始信号を出力することである。また、受信側システム
２ａにおいて、Ｈパルス幅カウンタ２２ａおよびＬパル
ス幅カウンタ２３ａはともに４ビットカウンタであり、
ラッチ部２４ａ，２５ａはそれぞれ４ビットのデータを
比較部２７ａに出力する。また、データ入力部２６ａ
は、ラッチ部２４ａから入力した２つの４ビットデータ
を結合して１つの２進８ビットデータを再生する。ここ
で、データ出力部１２ａおよび周期決定部１３ａは信号
送出手段の一実現例である。Ｈパルス幅カウンタ２２ａ
およびＬパルス幅カウンタ２３ａはパルス幅カウンタの
一実現例であり、比較部２７ａは比較手段の一実現例で
ある。
【００４０】比較部２７ａは、図９に示すように、それ
ぞれラッチ部２４ａの出力の１ビットを一方の入力とす
る４つのＥＸＮＯＲ回路５１〜５４、ラッチ部２５ａの
出力の１ビットを反転させて対応するＥＸＮＯＲ回路５
１〜５４の他方の入力に与えるＮＯＴ回路４１〜４４、
および各ＥＸＮＯＲ回路５１〜５４の論理積をとるＮＡ
ＮＤ回路６０ａを有する。ここで、ＮＡＮＤ回路６０ａ
は比較回路の一実現例である。
【００４１】次に動作について説明する。送信側システ
ム１ａにおいて、データ発生部１１は、送信されるべき
２進８桁のデータをデータ出力部１２ａに引き渡す。周
期決定部１３ａは、クロック発生部１４からのパルスを
計数し、計数値が１５になるたびに、データ出力部１２
ａに１周期開始信号を与える。データ出力部１２ａは、
周期決定部１３ａから１周期開始信号を受けると、デー
タ発生部１１から入力されたデータが存在する場合に
は、信号線３に出力される信号を立ち上げる。そして、
クロック発生部１４からのクロック信号のパルスを計数
し、計数値がデータ発生部１１から入力された８ビット
データの上位４ビットで表されるデータの値に一致した
ら、信号線３に出力される信号を立下げる。
【００４２】次に周期決定部１３ａから１周期開始信号
を受けると、データ出力部１２ａは、信号線３に出力さ
れる信号を立ち上げるとともに、新たにクロック発生部
１４からのパルスの計数を開始する。そして、クロック
発生部１４からのクロック信号のパルスを計数し、計数
値がデータ発生部１１から入力された８ビットデータの
下位４ビットで表されるデータの値に一致したら、信号
線３に出力される信号を立下げる。次に周期決定部１３
ａから１周期開始信号を受けると、データ出力部１２ａ
は、信号線３に出力される信号を立ち上げる。以上のよ
うにして、１つの８ビットデータに対応したＰＷＭ信号
が信号線３に出力されるとともに、次のデータの送出が
開始される。
【００４３】受信側システム２ａにおいて、Ｈパルス幅
カウンタ２２ａは、クロック発生部２８からのクロック
信号を用いて、信号線３上の信号のハイレベル期間の長
さを測定する。Ｈパルス幅カウンタ２２ａのカウント値
は、エッジ検出部が信号線３上の信号の立ち下がりを検
出したときに、ラッチ部２４ａにラッチされる。
【００４４】また、Ｌパルス幅カウンタ２３ａは、クロ
ック発生部２８からのクロック信号を用いて、信号線３
上の信号のローレベル期間の長さを測定する。Ｌパルス
幅カウンタ２３ａのカウント値は、エッジ検出部が信号
線３上の信号の立ち上がりを検出したときに、ラッチ部
２５ａにラッチされる。ラッチ部２４ａ，２５ａから比
較部２７ａには、それぞれ４ビットのデータが入力され
る。
【００４５】比較部２７ａにおいて、各ＥＸＮＯＲ回路
５１〜５４は、ラッチ部２４ａからのデータのうちの１
ビットを一方の入力に導入する。ラッチ部２５ａからの
データは、ＮＯＴ回路４１〜４４で反転された後に、各
ＥＸＮＯＲ回路５１〜５４の他方の入力に導入される。
【００４６】送信側システム１ａから出力されたＰＷＭ
信号のハイレベル期間におけるクロック発生部１４から
のパルスの数とローレベル期間におけるクロック発生部
１４からのパルスの数との和は、”０Ｆ（Ｈ）”であ
る。受信したＰＷＭ信号のハイレベル期間におけるクロ
ック発生部２８からのパルスの数とローレベル期間にお
けるクロック発生部２８からのパルスの数との和は、”
０Ｆ（Ｈ）”になっているはずである。
【００４７】ＥＸＮＯＲ回路５１〜５４は、ラッチ部２
４ａの出力、すなわち、受信したＰＷＭ信号のハイレベ
ル期間におけるクロック発生部２８からのパルスの数
と、ラッチ部２５ａの出力、すなわち、ローレベル期間
におけるクロック発生部２８からのパルスの数の１の補
数とを比較する。それらが一致していれば、全てのＥＸ
ＮＯＲ回路５１〜５４はハイレベルを出力する。その場
合には、ＮＡＮＤ回路６０ａは、ローレベルを出力す
る。ＥＸＮＯＲ回路５１〜５４のうち一つ以上の回路の
入力が不一致であれば、ＮＡＮＤ回路６０ａはハイレベ
ルを出力する。すなわち、受信したＰＷＭ信号のハイレ
ベル期間におけるクロック発生部２８からのパルスの数
とローレベル期間におけるクロック発生部２８からのパ
ルスの数との和が”０Ｆ（Ｈ）”になっていない場合に
は、ＮＡＮＤ回路６０ａは、エラー信号としてハイレベ
ルを出力する。
【００４８】さらに、エッジ検出部２１、Ｈパルス幅カ
ウンタ２２ａ、Ｌパルス幅カウンタ２３ａ、ラッチ部２
４ａ，２５ａおよび比較部２７ａは、続いて受信する信
号のハイレベル期間およびローレベル期間について再度
上記処理を行う。
【００４９】データ入力部２６ａは、エッジ検出部２１
が立ち下がりを検出したとき（信号線３の信号のハイレ
ベル期間の終点）、または、立ち上がりを検出したとき
（１周期の終点）に、ラッチ部２４ａがラッチした値を
入力する。その値は、受信した４ビットのデータの値に
相当している。１つの８ビットデータの伝送に際して、
エッジ検出部２１は２回の立ち下がりおよび立ち上がり
を検出するはずであるから、データ入力部２６ａは、２
つの４ビットデータを得る。また、エッジ検出部２１が
立ち上がりを検出したときに、比較部２７ａからエラー
信号が出力されたかどうか確認する。エラー信号が出力
されなければ、データ入力部２６ａは、受信したデータ
を正しい値と認識する。エラー信号が出力された場合に
は、データ入力部２６ａは、信号線３におけるノイズ等
によって誤ったデータを受信したと認識できる。
【００５０】エラー信号が一度も出力されなかった場合
には、データ入力部２６ａは、２つの４ビットデータを
結合して１つの８ビットデータを再生する。なお、ここ
では、ラッチ部２５ａの出力が反転されてＥＸＮＯＲ回
路５１〜５４に入力するように構成したが、ラッチ部２
４の方の出力を反転させるようにしてもよい。
【００５１】以上のように、２進８ビットデータを２つ
に分けて伝送することにより、データの転送に要する時
間は短縮される。また、受信したＰＷＭ信号のハイレベ
ルの期間とローレベルの期間との和が本来の１周期に等
しいかどうか検出することによって、受信側においてデ
ータの誤りが確実に検出される。ここではデータを２つ
に分けて伝送する場合について説明したが、さらに分割
の度合いを増やしてもよい。
【００５２】実施の形態４．実施の形態３は、ハードウ
ェアによってデータを２分割して送信する方法を実現し
たが、そのような方法を図４に示す構成におけるソフト
ウェアによっても実現することもできる。図１０は、そ
のような方法をソフトウェアによって実現した場合の処
理を示すフローチャートである。
【００５３】送信側ＣＰＵ７１は、送信すべき８ビット
データを上位側の４ビットデータと下位側の４ビットデ
ータとに分割する（ステップＳＴ３１）。そして、１周
期の開始時に出力ポートを介して信号線３の信号を立ち
上げる（ステップＳＴ３２）。そして、内部のタイマを
スタートさせる（ステップＳＴ３３）。タイマは、クロ
ック発生部１４からのクロック信号を、そのままあるい
は分周して用いる。タイマが８ビットデータの上位側の
４ビットが示す値に相当するパルスを計数すると、ＣＰ
Ｕ７１は、出力ポートを介して信号線３の信号を立ち下
げる（ステップＳＴ３４，ＳＴ３５）。そして、タイマ
が１周期に相当するパルスを計数する（ステップＳＴ３
６）と、ＣＰＵは、ステップＳＴ３７の処理に移行す
る。
【００５４】ステップＳＴ３７〜ＳＴ４０において、送
信側ＣＰＵ７１は、８ビットデータの下位側の４ビット
が示す値を対象として、ステップＳＴ３２〜ＳＴ３５の
処理と同様の処理を行う。そして、タイマが１周期に相
当するパルスを計数すると、ＣＰＵは、ステップＳＴ３
１の処理に戻る。以上のようにして、図７に示すような
ＰＷＭ信号が信号線３に送出される。
【００５５】受信側ＣＰＵ７２は、１つの８ビットデー
タに関して、図６のフローチャートに示す処理を２回行
う。ただし、この場合には、ステップＳＴ１３、ステッ
プＳＴ１９およびステップＳＴ２４において、比較する
値は”０Ｆ（Ｈ）”である。また、２回目のステップＳ
Ｔ２５において、２回のステップＳＴ１７の処理で得た
４ビットデータを結合して１つの８ビットデータを再生
する。
【００５６】実施の形態５．上記の各実施の形態による
と、２進８ビットデータが”１１１１１１１１”また
は”００００００００”である場合には、ＰＷＭ信号上
の立ち下がりまたは立ち上がりがないので、データを伝
送することはできない。そこで、ここで、本来の送信さ
れるべき２進データに１ビット以上のダミーデータを付
加する実施の形態を提案する。この実施の形態は、例え
ば、図４に示す構成で実現される。この場合に、受信側
ＣＰＵ７２は、パルス幅測定手段および比較手段を実現
するとともに、データ復元手段をも実現する。
【００５７】次に、図１１および図１３のフローチャー
トを参照して動作について説明する。ここでは、送信さ
れるデータとして２進４ビットデータを例にとる。ま
た、本来のデータのＬＳＢの下位側に２ビットのダミー
データを付加する場合を例にする。
【００５８】図１１は送信側ＣＰＵ７１の動作を示すフ
ローチャートである。送信側ＣＰＵ７１は、まず、デー
タのＬＳＢの下位側に２ビットのデータ”０１（Ｂ）”
を付加する。（Ｂ）は２進数を示す。従って、信号線３
には、２進６ビットで表現されるデータに対応したＰＷ
Ｍ信号が送出される。その後、送信側ＣＰＵ７１は、図
５のフローチャートにおけるステップＳＴ１〜ＳＴ５と
同様の処理を行う（ステップＳＴ５２〜ＳＴ５６）。
【００５９】本来のデータが”１１１１（Ｂ）”である
場合には、信号線３に出力されるＰＷＭ信号は、”１１
１１０１（Ｂ）＝６１（Ｄ）”に対応した信号であり、
本来のデータが”００００（Ｂ）”である場合には、信
号線３に出力されるＰＷＭ信号は、”０００００１
（Ｂ）＝０１（Ｄ）”に対応した信号である。従って、
図１２に示すように、本来のデータが”１１１１
（Ｂ）”である場合には、クロック信号の６１パルス分
に相当する期間のハイレベル期間と２パルス分に相当す
る期間のローレベル期間とが、ＰＷＭ信号として信号線
３に現れる。本来のデータが”００００（Ｂ）”である
場合には、クロック信号の１パルス分に相当する期間の
ハイレベル期間と６２パルス分に相当する期間のローレ
ベル期間とが、ＰＷＭ信号として信号線３に現れる。
【００６０】図１３は受信側ＣＰＵ７２の動作を示すフ
ローチャートである。図１３に示す処理は、割り込み端
子に入力される信号に最初の立ち上がり変化が生じたと
きに起動される。割り込み端子に入力される信号に立ち
上がり変化が生ずると、受信側ＣＰＵ７２は、内部の第
１のタイマを起動する（ステップＳＴ６１）。
【００６１】受信側ＣＰＵ７２は、入力ポートを介して
信号線３上の信号を取り込み、その信号が立ち下がるか
どうか監視する。信号線３上の信号に立ち下がりエッジ
が現れることなく第１のタイマが”３Ｅ（Ｈ）”をカウ
ントすると（ステップＳＴ６３）、受信側ＣＰＵ７２
は、伝送されるＰＷＭ信号に誤りが生じたと判断し、エ
ラー表示を行う（ステップＳＴ６４）。図１２からわか
るように、ＰＷＭ信号におけるハイレベル期間の最大値
はクロック信号のパルス６１個分（＝３Ｄ（Ｈ））であ
る。従って、第１のタイマのカウント値が”３Ｅ
（Ｈ）”以上の時には、何らかのエラーが生じたと判断
できる。
【００６２】信号線３上の信号に立ち下がりエッジが現
れると（ステップＳＴ６２）、受信側ＣＰＵ７２は、第
１の内部タイマのカウント動作を停止させる（ステップ
ＳＴ６５）。そして、信号線３上の信号のローレベル期
間の時間を測定するために、第２の内部タイマをスター
トさせる（ステップＳＴ６６）。同時に、第１の内部タ
イマのカウント値を検出する（ステップＳＴ６７）。
【００６３】信号線３上の信号に立ち上がりエッジが現
れることなく第１の内部タイマが”３Ｆ（Ｈ）”をカウ
ントすると（ステップＳＴ６９）、受信側ＣＰＵ７２
は、伝送されるＰＷＭ信号に誤りが生じたと判断し、エ
ラー表示を行う（ステップＳＴ７０）。図１２からわか
るように、ＰＷＭ信号におけるローレベル期間の最大値
はクロック信号のパルス６２個分（＝３Ｅ（Ｈ））であ
る。従って、第１のタイマのカウント値が”３Ｆ
（Ｈ）”以上の時には、何らかのエラーが生じたと判断
できる。
【００６４】次に信号線３上の信号に立ち上がりエッジ
が現れると（ステップＳＴ６８）、受信側ＣＰＵ７２
は、第２の内部タイマのカウント動作を停止させる（ス
テップＳＴ７１）。そして、第２の内部タイマのカウン
ト値を検出する（ステップＳＴ７２）。受信側ＣＰＵ７
２は、信号線３上の信号のローレベル期間の長さを示す
第２の内部タイマのカウント値とステップＳＴ６７で得
たハイレベル期間の長さを示す第１の内部タイマのカウ
ント値とを加算する（ステップＳＴ７３）。
【００６５】加算結果が”３Ｆ（Ｈ）”であれば、受信
側ＣＰＵ７２は、受信したデータが正常であったと認識
する（ステップＳＴ７４、ＳＴ７５）。受信したデータ
とは、ステップＳＴ６７で得たカウント値がデータ長と
して示しているデータである。加算結果が”３Ｆ
（Ｈ）”でない場合には、受信したＰＷＭ信号の１周期
は何らかの原因で正規の１周期と異なっていたことを示
しているので、受信側ＣＰＵ７２は、受信したデータが
正常でなかったと認識する。そして、受信側ＣＰＵ７２
は、エラー表示を行う（ステップＳＴ７６）。受信側Ｃ
ＰＵ７２は、受信したデータが正常であったと認識した
場合には、受信したデータの上位４ビットを抽出し、抽
出された４ビットからなるデータを、最終的に受信でき
たデータとする。
【００６６】このように、本来のデータに追加ビットが
付加された場合には、全０および全１のデータも送信で
きるようになるとともに、次のような効果も生まれる。
すなわち、ＰＷＭ信号が信号線３上でノイズ等によって
変形した場合であっても、本来のデータが桁上がりまた
は桁下がりしない範囲の変形であれば、本来のデータは
正確に受信側で認識される。例えば、本来の４ビットデ
ータの下位側に２ビットが追加され、６ビットのデータ
にもとづくＰＷＭ信号が伝送される場合に、本来のデー
タが”１１１１（Ｂ）”であるときには、”１１１１０
１（Ｂ）”にもとづくＰＷＭ信号が伝送される。すなわ
ち、図１２に示すように、６１パルス分に相当するハイ
レベル期間を有するＰＷＭ信号が信号線３に送出され
る。仮に、受信側に、６０パルス分に相当するハイレベ
ル期間を有するＰＷＭ信号が到達したとすると、受信側
ＣＰＵ７２は、まず、”１１１１００（Ｂ）”のデータ
を受信したと認識する。しかし、最終的には、その上位
４ビットを本来の受信データとして認識するので、本来
のデータ”１１１１（Ｂ）”を受信できたと認識でき
る。
【００６７】なお、ここでは、２つの内部タイマを使用
する場合について説明したが、１つの内部タイマを兼用
することもできる。また、実施の形態３や実施の形態４
で実現されたように、ダミービットが付加されたデータ
を分割して送信してもよい。
【００６８】上記の各実施の形態は、送信されるべきデ
ータの値に対応したハイレベル期間を有するＰＷＭ信号
を扱うものであったが、送信されるべきデータの値に対
応したローレベル期間を有するＰＷＭ信号を扱うもので
あってもよい。
【００６９】
【発明の効果】以上のように、請求項１記載の発明によ
れば、ＰＷＭ通信システムを、受信したパルス信号にお
けるハイレベル期間の長さとローレベル期間の長さとを
信号送出手段が用いたクロック信号の周波数に相当する
周波数を有するクロック信号を用いてパルス幅測定手段
が測定し、ハイレベル期間の長さとローレベル期間の長
さとの和が所定の周期と一致しないときに比較手段がエ
ラー信号を出力するように構成したので、受信側におい
てデータの誤りを確実に検出できるものが得られる効果
がある。
【００７０】請求項２記載の発明によれば、ＰＷＭ通信
システムを、クロック信号における（２n −１）パルス
分の長さを各パルス信号を送出するための所定の周期と
するように構成したので、パルス信号における２進表示
されたハイレベル期間の長さとローレベル期間の長さと
のうちの一方が他方の１の補数になり、受信側において
データの誤りを確実に検出できるとともに、簡易な比較
方式によってデータの誤りを検出できるものが得られる
効果がある。
【００７１】請求項３記載の発明によれば、ＰＷＭ通信
システムを、２進表示された受信パルス信号におけるハ
イレベル期間の長さとローレベル期間の長さとのうちの
いずれか一方と他方の１の補数とを比較しそれらが一致
しないときにエラー信号を出力するように構成したの
で、受信側においてデータの誤りを確実に検出できると
ともに、簡易なハードウェアによってデータの誤りを検
出できるものが得られる効果がある。
【００７２】請求項４記載の発明によれば、ＰＷＭ通信
システムを、２進表示された本来の送信データにダミー
ビットを付加してパルス信号を作成し、受信したパルス
信号の有意な期間を２進数に変換しその２進数のうちダ
ミービット分を除外して本来の送信データを復元するよ
うに構成したので、全０や全１の２進の送信データを送
出する際にもパルス信号を生成できるようになり、その
結果、全０や全１の２進のデータも送信できるものが得
られる効果がある。また、信号が何らかの原因によって
変形した場合であっても、本来のデータが桁上がりまた
は桁下がりしない範囲の変形であれば、本来のデータが
正確に受信側で認識される効果もある。
【００７３】請求項５記載の発明によれば、ＰＷＭ通信
システムを、送信データを複数のデータに分割し、分割
された各データがとりうる最大値に応じて設定される周
期でそれぞれのデータを送出するように構成したので、
短時間で、すなわち、高速でデータを伝送できるものが
得られる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるＰＷＭ通信シ
ステムの構成を示すブロック図である。
【図２】 比較部の一構成例を示す回路図である。
【図３】 データ”ＡＡ（Ｈ）”をＰＷＭ信号によって
送信した場合を示すタイミング図である。
【図４】 この発明の実施の形態２によるＰＷＭ通信シ
ステムの構成を示すブロック図である。
【図５】 この発明の実施の形態２によるＰＷＭ通信シ
ステムにおける送信側ＣＰＵの動作を示すフローチャー
トである。
【図６】 この発明の実施の形態２によるＰＷＭ通信シ
ステムにおける受信側ＣＰＵの動作を示すフローチャー
トである。
【図７】 データ”ＡＡ（Ｈ）”を２分割して送信する
場合のＰＷＭ信号を示すタイミング図である。
【図８】 この発明の実施の形態３によるＰＷＭ通信シ
ステムの構成を示すブロック図である。
【図９】 実施の形態３における比較部の一構成例を示
す回路図である。
【図１０】 この発明の実施の形態４によるＰＷＭ通信
システムにおける送信側ＣＰＵの動作を示すフローチャ
ートである。
【図１１】 この発明の実施の形態５によるＰＷＭ通信
システムにおける送信側ＣＰＵの動作を示すフローチャ
ートである。
【図１２】 この発明の実施の形態５によるＰＷＭ通信
システムにおけるＰＷＭ信号の一例を示すタイミング図
である。
【図１３】 この発明の実施の形態５によるＰＷＭ通信
システムにおける受信側ＣＰＵの動作を示すフローチャ
ートである。
【図１４】 従来のＰＷＭ通信システムの構成を示すブ
ロック図である。
【図１５】 従来のＰＷＭ信号の一例を示すタイミング
図である。
【図１６】 受信したＰＷＭ信号の補正の方法を説明す
るためのタイミング図である。
【符号の説明】
１２，１２ａ データ出力部（信号送出手段）、１３，
１３ａ 周期決定部（信号送出手段）、２２，２２ａ
Ｈパルス幅カウンタ（パルス幅測定手段）、２３，２３
ａ Ｌパルス幅カウンタ（パルス幅測定手段）、２７，
２７ａ 比較部（比較手段）、６０，６０ａ ＮＡＮＤ
回路（比較回路）、７１ 送信側ＣＰＵ（信号送出手
段）、７２ 受信側ＣＰＵ（パルス幅測定手段、比較手
段、データ復元手段）。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 クロック信号におけるパルスをカウント
    して送信データの値に応じたパルス幅を有するパルス信
    号を作成し、作成された各パルス信号を所定の周期で信
    号線に送出する信号送出手段と、前記信号線からパルス
    信号を入力しパルス信号におけるハイレベル期間の長さ
    とローレベル期間の長さとを、前記信号送出手段が用い
    たクロック信号の周波数に相当する周波数を有するクロ
    ック信号を用いて測定するパルス幅測定手段と、前記パ
    ルス幅測定手段が測定したハイレベル期間の長さとロー
    レベル期間の長さとの和を前記所定の周期と比較し、そ
    れらが一致しないときにエラー信号を出力する比較手段
    とを備えたＰＷＭ通信システム。
  2. 【請求項２】 信号送出手段は、クロック信号における
    （２n −１）パルス（ｎ：正の整数）分の長さを、所定
    の周期として用いる請求項１記載のＰＷＭ通信システ
    ム。
  3. 【請求項３】 比較手段は、パルス幅測定手段から２進
    表示されたハイレベル期間の長さとローレベル期間の長
    さとを入力し、ハイレベル期間の長さとローレベル期間
    の長さとのうちのいずれか一方と他方の１の補数とを比
    較し、それらが一致しないときにエラー信号を出力する
    比較回路を備えた請求項２記載のＰＷＭ通信システム。
  4. 【請求項４】 信号送出手段は２進表示された本来の送
    信データの最下位ビットの下位側にダミービットを付加
    するとともにダミービットが付加されたデータを送信デ
    ータとみなしてパルス信号を作成し、信号線から入力し
    たパルス信号の有意な期間を２進数に変換しその２進数
    のうちの前記ダミービットのビット数分のビットを除外
    して本来の送信データを復元するデータ復元手段をさら
    に備えた請求項１記載のＰＷＭ通信システム。
  5. 【請求項５】 信号送出手段は、送信データを複数のデ
    ータに分割し、それぞれのデータを、分割された各デー
    タがとりうる最大値に応じて設定される周期で信号線に
    送出する請求項１から請求項４のうちいずれか１項記載
    のＰＷＭ通信システム。
JP7203184A 1995-08-09 1995-08-09 Ｐｗｍ通信システム Pending JPH0951358A (ja)

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