JPS596647A - シリアルデ−タ伝送同期方式 - Google Patents
シリアルデ−タ伝送同期方式Info
- Publication number
- JPS596647A JPS596647A JP11513382A JP11513382A JPS596647A JP S596647 A JPS596647 A JP S596647A JP 11513382 A JP11513382 A JP 11513382A JP 11513382 A JP11513382 A JP 11513382A JP S596647 A JPS596647 A JP S596647A
- Authority
- JP
- Japan
- Prior art keywords
- terminal station
- synchronization
- signal
- lsi
- transmitting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は送信側、および受信側において独立したサンプ
ルクロックによシ駆動されたパラレルシリアルインター
フェースを具備したシリアルデータ伝送同期方式に関す
る。
ルクロックによシ駆動されたパラレルシリアルインター
フェースを具備したシリアルデータ伝送同期方式に関す
る。
従来方式のこの種の同期方式には、１ワードのデータビ
ットにスタートビットとストップビットとを付加し１．
１ワードごとに同期をとる調歩式同期方式、ならびに１
ブロツクの送出データ群の先頭ごとに特定のキャラクタ
コードを送出して各ブロックごとに同期をとる同期キャ
ラクタ方式とがある。前者の調歩式同期方式は非同期方
式とも呼ばれ、後者の同期キャラクタ方式は単に同期式
とも呼ばれる。
ットにスタートビットとストップビットとを付加し１．
１ワードごとに同期をとる調歩式同期方式、ならびに１
ブロツクの送出データ群の先頭ごとに特定のキャラクタ
コードを送出して各ブロックごとに同期をとる同期キャ
ラクタ方式とがある。前者の調歩式同期方式は非同期方
式とも呼ばれ、後者の同期キャラクタ方式は単に同期式
とも呼ばれる。
ランダムデータパターンを有するデータ群をブロックご
とに順次、連続して調歩同期式で伝送する場合には、ス
タートキャラクタがデータ群に現れないようにして、特
定のキャラクタコードの形でこれを送出するか、あるい
はシリアル伝送線路のほかにスタートキャラクタのよう
な送出情報を伝送するためのタイミング信号線路を使用
して送出する必要がある。従って、この場合には線路に
送出すべき情報に合せて線路の接続をしなければならな
い。しかし、ランダムに変化するデータ群に対して特定
のキャラクタコードを構成することは不可能であるため
、同期キャラクタコードを有するデータのシリアル伝送
は行えない。また、伝送線路数が増加するため、従来の
方式ではケーブルコス）ノ大幅な増加を招くと云う欠点
がある。さらに、連続した２進データ列を取扱う周辺機
器が使用されている場合には、同期キャラクタコードが
送出できないため、同期キャラクタ方式でインターフェ
ースをする場合には伝送線路を追加しなければならない
。この場合には同期遅れがあり、この時間遅れを何らか
の手段により補正できたとしても、ハードウェアで補正
装置を構成する場合には、部品数が増加して資材費がか
さむと云う欠点がある。
とに順次、連続して調歩同期式で伝送する場合には、ス
タートキャラクタがデータ群に現れないようにして、特
定のキャラクタコードの形でこれを送出するか、あるい
はシリアル伝送線路のほかにスタートキャラクタのよう
な送出情報を伝送するためのタイミング信号線路を使用
して送出する必要がある。従って、この場合には線路に
送出すべき情報に合せて線路の接続をしなければならな
い。しかし、ランダムに変化するデータ群に対して特定
のキャラクタコードを構成することは不可能であるため
、同期キャラクタコードを有するデータのシリアル伝送
は行えない。また、伝送線路数が増加するため、従来の
方式ではケーブルコス）ノ大幅な増加を招くと云う欠点
がある。さらに、連続した２進データ列を取扱う周辺機
器が使用されている場合には、同期キャラクタコードが
送出できないため、同期キャラクタ方式でインターフェ
ースをする場合には伝送線路を追加しなければならない
。この場合には同期遅れがあり、この時間遅れを何らか
の手段により補正できたとしても、ハードウェアで補正
装置を構成する場合には、部品数が増加して資材費がか
さむと云う欠点がある。
本発明の目的に、これらの欠点を解決するため、同期キ
ャラクタコードを使用せず、また伝送線路数の増加を招
くこともなく同期信号の送出を可能にし、これによって
同期を確立して情報を伝送するシリアルデータ伝送同期
方式を提供することにある。
ャラクタコードを使用せず、また伝送線路数の増加を招
くこともなく同期信号の送出を可能にし、これによって
同期を確立して情報を伝送するシリアルデータ伝送同期
方式を提供することにある。
本発明によるシリアルデータ伝送同期方式は送信側と、
受信側と、両者間を接続するための一対の送受信信号線
とを具備して構成したものである。第１の端局は送信側
、あるいに受信側となって動作し、第２の端局は第１の
端局が送信側となっている場合には受信側となり、第１
の端局が受信側となっている場合には送信側となってそ
れぞ五動作する。第１の端局に第１のクロック信号発生
器と、第１のＬＳＩ化パラレルシリアルインターフェー
スと、第１の制御器と、第１の周辺機器とから成立つ。
受信側と、両者間を接続するための一対の送受信信号線
とを具備して構成したものである。第１の端局は送信側
、あるいに受信側となって動作し、第２の端局は第１の
端局が送信側となっている場合には受信側となり、第１
の端局が受信側となっている場合には送信側となってそ
れぞ五動作する。第１の端局に第１のクロック信号発生
器と、第１のＬＳＩ化パラレルシリアルインターフェー
スと、第１の制御器と、第１の周辺機器とから成立つ。
第２の端局は第２のクロック信号発生器と、第２のＬＳ
Ｉ化パラレルシリアルインターフェースト、第２の制御
器と、第２の周辺機器とから成立つ。送信側では、第１
またけ第２のＬＳＩ化パラレルシリアルインターフェー
スの出力データが同期信号であった場合に、第２、また
は第１の制御器が強制的にエラー状態を発生する。この
とき、受信側においてｔｒｉ第２、または第１のＬＳＩ
化パラレルシリアルインターフェースからエラー検出信
号が送出され、この出力によって同期情報を抽出するよ
うに第２、または第１の制御器が動作している。
Ｉ化パラレルシリアルインターフェースト、第２の制御
器と、第２の周辺機器とから成立つ。送信側では、第１
またけ第２のＬＳＩ化パラレルシリアルインターフェー
スの出力データが同期信号であった場合に、第２、また
は第１の制御器が強制的にエラー状態を発生する。この
とき、受信側においてｔｒｉ第２、または第１のＬＳＩ
化パラレルシリアルインターフェースからエラー検出信
号が送出され、この出力によって同期情報を抽出するよ
うに第２、または第１の制御器が動作している。
以下に本発明によるシリアルデータ伝送同期方式を実施
するための装置の一実施例を図面にしたがって説明する
。
するための装置の一実施例を図面にしたがって説明する
。
第１図は本発明によるシリアルデータ伝送同期方式の一
実施例を示すブロック図である。第１図において、送信
側となる第１の端局１は第１のクロック信号発生器１１
、第１のＬＳＩ化パラレルシリアルインターフェース１
２ 、 第１の制御器１３、第１の周辺機器１４から成
立ち、受信側↓ となる第２の端局２に第２クロツク信号発生器２１、第
２のＬＳＩ化パラレルシリアルインターフェース２２、
第２の制御器２３、第２の周辺機器２４から成立つ。送
信側となる第１の端局１と受信側となる第２の端局２と
の間は線路３１ 、３２により接続しである。第１、お
よび第２のクロック信号発生器１１，２１１ｄシステム
クロック信号の原発振を発生させ、内蔵した周波数カウ
ンタにより原発振を逓降し、伝送データのデータ−１）
、１６倍のクロック周波数を発生している。
実施例を示すブロック図である。第１図において、送信
側となる第１の端局１は第１のクロック信号発生器１１
、第１のＬＳＩ化パラレルシリアルインターフェース１
２ 、 第１の制御器１３、第１の周辺機器１４から成
立ち、受信側↓ となる第２の端局２に第２クロツク信号発生器２１、第
２のＬＳＩ化パラレルシリアルインターフェース２２、
第２の制御器２３、第２の周辺機器２４から成立つ。送
信側となる第１の端局１と受信側となる第２の端局２と
の間は線路３１ 、３２により接続しである。第１、お
よび第２のクロック信号発生器１１，２１１ｄシステム
クロック信号の原発振を発生させ、内蔵した周波数カウ
ンタにより原発振を逓降し、伝送データのデータ−１）
、１６倍のクロック周波数を発生している。
第１、および第２のＬＳＩ化パラレルシリアルインター
フェース１２ 、２２ではこのクロック周波数を１６逓
降してボーレートを決定し、タイミング信号によってシ
リアルデータをバラ１／ルデータに変換して送出するか
、その逆変換をする。
フェース１２ 、２２ではこのクロック周波数を１６逓
降してボーレートを決定し、タイミング信号によってシ
リアルデータをバラ１／ルデータに変換して送出するか
、その逆変換をする。
第１、および第２の制御器１３．’２３ではタイミング
信号を発生する。第１、および第２の周辺機器１４ 、
２４はパラレルデータを受信するか、送出するものであ
る。第１、および第２の制御器１３ 、２３では入出力
を制御し、Ｒ８２３２Ｃによるインターフェース方式の
同期信号を発生し、これを検出してサンプルクロック信
号を同期制御すると共にシステム動作に対する各タイミ
ング位相を補正している。さらに、第１または第２の制
御器では同期信号伝送時にパリティビットを付加したシ
リアルデータを伝送し、このときデータに対して偶数パ
リティ、あるいは奇数パリティを設定し、パリティビッ
トが必らず低ノベルになるように制御し、これに依って
同期信号を発生させている。このため、受信側となる第
２の端局２ではストップビットが低レベルであることを
判定すると、フレーミングエラー信号を発生させるので
、この信号に依って同期制御を行っている。したがって
、エラー信号を発生させることによって特定情報をデー
タ列とは無関係に伝送する手段として利用することがで
きるわけである。この場合、受信側となる第２の端局２
の歪に対する裕度がエラー信号を利用できるか否かの要
素になる。歪はクロック信号源における周波数ジッタと
周波数オフセットとによって発生するものであるため、
データビット期間に行われた実際の信号レベル変換のわ
ずかな過渡期間において生ずるレベルの時間的変化が歪
の原因となるわけである。第１、および第２のＬＳＩ化
パラレルシリアルインターフェース１２ 、２２におい
ては、ビットレートの１６分の１のクロックに依り、ビ
ット列の中央でデータを検出し、これによって最小の文
字歪で送信データを受信しつる。依って、エラー信号の
発生確率は一般に、伝送チャネルとほぼ同等の値である
。
信号を発生する。第１、および第２の周辺機器１４ 、
２４はパラレルデータを受信するか、送出するものであ
る。第１、および第２の制御器１３ 、２３では入出力
を制御し、Ｒ８２３２Ｃによるインターフェース方式の
同期信号を発生し、これを検出してサンプルクロック信
号を同期制御すると共にシステム動作に対する各タイミ
ング位相を補正している。さらに、第１または第２の制
御器では同期信号伝送時にパリティビットを付加したシ
リアルデータを伝送し、このときデータに対して偶数パ
リティ、あるいは奇数パリティを設定し、パリティビッ
トが必らず低ノベルになるように制御し、これに依って
同期信号を発生させている。このため、受信側となる第
２の端局２ではストップビットが低レベルであることを
判定すると、フレーミングエラー信号を発生させるので
、この信号に依って同期制御を行っている。したがって
、エラー信号を発生させることによって特定情報をデー
タ列とは無関係に伝送する手段として利用することがで
きるわけである。この場合、受信側となる第２の端局２
の歪に対する裕度がエラー信号を利用できるか否かの要
素になる。歪はクロック信号源における周波数ジッタと
周波数オフセットとによって発生するものであるため、
データビット期間に行われた実際の信号レベル変換のわ
ずかな過渡期間において生ずるレベルの時間的変化が歪
の原因となるわけである。第１、および第２のＬＳＩ化
パラレルシリアルインターフェース１２ 、２２におい
ては、ビットレートの１６分の１のクロックに依り、ビ
ット列の中央でデータを検出し、これによって最小の文
字歪で送信データを受信しつる。依って、エラー信号の
発生確率は一般に、伝送チャネルとほぼ同等の値である
。
第１の端局１を受信側として使用し、第２の端局２を送
信側として使用した場合も、動作状態は既に説明したも
のと同様であるため、以後の説明に省略する。
信側として使用した場合も、動作状態は既に説明したも
のと同様であるため、以後の説明に省略する。
以上説明したように、本発明においてはエラー信号が発
生したのを検出して同期を制御するものであるから、同
期キャラクタの構成に対してデータ列パターンを考慮す
る必要はない。また、同期キャラクタを検出した場合に
は、２ワードと３ワードとにまたがるシンクロナスパタ
ーンの判定回路を構成する必要はない。さらに、アドレ
ス情報とデータビット列とにより成立つ各ブロックデー
タを８ビツトマシンにより連続し７てシリアル伝送する
場合、伝送線路数を増加させたり、またはデータ列に対
して従来のように特定時間を増加させずにデータブロッ
クの情報量を増加することができると云う効果がある。
生したのを検出して同期を制御するものであるから、同
期キャラクタの構成に対してデータ列パターンを考慮す
る必要はない。また、同期キャラクタを検出した場合に
は、２ワードと３ワードとにまたがるシンクロナスパタ
ーンの判定回路を構成する必要はない。さらに、アドレ
ス情報とデータビット列とにより成立つ各ブロックデー
タを８ビツトマシンにより連続し７てシリアル伝送する
場合、伝送線路数を増加させたり、またはデータ列に対
して従来のように特定時間を増加させずにデータブロッ
クの情報量を増加することができると云う効果がある。
第１図は本発明に依るシリアルデータ伝送同期方式のブ
ロック構成図である。 １．２・・・端局 １１ 、２１・・・クロック信号発生器１２ 、２２・
・・ＬＳＩ化パラレルシリア＋１／インターフエース １３ 、２３・・・制御器 １４ 、２４・・・周辺機器 ３１ 、３２・・・送受信信号線 特許出願人 日本電気株式会社 代理人 弁理士 井ノロ 壽
ロック構成図である。 １．２・・・端局 １１ 、２１・・・クロック信号発生器１２ 、２２・
・・ＬＳＩ化パラレルシリア＋１／インターフエース １３ 、２３・・・制御器 １４ 、２４・・・周辺機器 ３１ 、３２・・・送受信信号線 特許出願人 日本電気株式会社 代理人 弁理士 井ノロ 壽
Claims (1)
- 送信側と受信側と、前記送信側と前記受信側とを接続す
るための一対の送受信信号線とを具備して構成シたシリ
アルデータ伝送同期方式において、第１の端局は前記送
信側、あるいは前記受信側となって動作し、第２の端局
は前記第１の端局が前記送信側となっている場合には前
記受信側となり、前記第１の端局が前記受信側となって
いる場合には前記送信側となってそれぞれ動作し、前記
第１の端局が第１のクロック信号発生器と、第１のＬＳ
Ｉ化パラレルシリアルインターフェースと、第１の制御
器と、第１の周辺機器から成立ち、前記第２の端局が第
２のクロック信号発生器と、第２のＬＳＩ化パラレルシ
リアルインターフェースと、第２の制御器と、第２の周
辺機器とから成立ち、前記送信側における前記第１、ま
たは第２のＬＳＩ化パラレルシリアルインターフェース
の出力データが同期信号であった場合に前記受信部にお
ける前記第２、または第１の制御器が強制的にエラー状
態を発生し、前記受信側において前記第２、または第１
のＬＳＩ化パラレルシリアルインターフェースからエラ
ー検出信号出力を送出し、これにより同期情報を抽出す
るように前記第２、または第１の制御器を動作させたこ
とを特徴とするシリアルデータ伝送同期方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11513382A JPS596647A (ja) | 1982-07-02 | 1982-07-02 | シリアルデ−タ伝送同期方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11513382A JPS596647A (ja) | 1982-07-02 | 1982-07-02 | シリアルデ−タ伝送同期方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS596647A true JPS596647A (ja) | 1984-01-13 |
Family
ID=14655091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11513382A Pending JPS596647A (ja) | 1982-07-02 | 1982-07-02 | シリアルデ−タ伝送同期方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS596647A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61137327U (ja) * | 1985-02-15 | 1986-08-26 | ||
| JPS62266645A (ja) * | 1986-05-14 | 1987-11-19 | Nec Corp | シリアルインタ−フエ−ス回路 |
| JPS63164189A (ja) * | 1986-12-25 | 1988-07-07 | 松下電器産業株式会社 | 加熱調理器の制御装置 |
-
1982
- 1982-07-02 JP JP11513382A patent/JPS596647A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61137327U (ja) * | 1985-02-15 | 1986-08-26 | ||
| JPH0411635Y2 (ja) * | 1985-02-15 | 1992-03-23 | ||
| JPS62266645A (ja) * | 1986-05-14 | 1987-11-19 | Nec Corp | シリアルインタ−フエ−ス回路 |
| JPS63164189A (ja) * | 1986-12-25 | 1988-07-07 | 松下電器産業株式会社 | 加熱調理器の制御装置 |
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