JPH03104459A - データ通信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 任意ビット長のシリアルデータの通信を行うためデータ
通信装置に関し、 任意のビット長のデータのシリアル通信を可能としてシ
リアル通信の時間短縮を図り、かつソフトウェアによる
処理を軽減できるデータ通信装置を提供することを目的
とし、 シリアル通信の対象となる所定ビット長のデ−夕をシリ
アルに記憶する記憶手段と、記憶手段に記憶されたシリ
アルデータのうちシリアル通信を行うあるビット長のデ
ータの始めのピント位置と終わりのビット位置を設定す
るビット長設定手段と、シリアル通信を行っているとき
のシリアルデータに対して同期をとるシフトクロソクと
、シリアル通信を行っていないときのシリアルデータに
対して同期をとるダミークロックとを制御するクロック
制御手段と、記憶手段に記憶されたシリアルデータに対
し、シフトクロックをカウン・トシそのカウント値がビ
ット長設定手段により設定されたビット長である間をシ
リアル通信期間として指令し、それ以外を高速のダミー
期間として指令する通信制御手段と、前記シリアル通信
期間にあるとき、記憶手段のシリアルデータのうちから
ビット長設定手段により設定されたあるビット長のデー
タを取り出してシリアル通信を行い、前記ダミー期間に
あるときはシリアルデータの取り出しを停止する出力生
成手段と、を備えるように構成する。

〔産業上の利用分野〕

本発明は、データ通信装置に係り、詳しくは、任意ビン
ト長のシリアルデータの通信を行うためのデータ通信装
置に関する。

近年、データのシリアル通信を行う際に、固定されたピ
ント長の通信だけではなく、任意のビット長の通信を行
うことが要求されている。シリアル通信は、例えばコン
ピュータ同士を通信回線を介して接続し、その情報伝達
を行うもので、並列データを順次に１ビットずつ送り出
し、また受けとっている。コンピュータは並列データで
処理するシステムであるから、例えばマイクロコンピュ
ータ等では出力時には８ビット（又は１６ビット）のデ
ータから直列型データへ、人力時には直列データから並
列データへ変換を行わなければならない。変換の方法と
しては、プログラムによるものもあるが、一般には専用
の直列転送用ＩＣを用いている。シリアル入出力は情報
交換においてパラレル入出力に比べて長い時間を要する
。しかし、マイクロコンピュータと外部装置の間には、
最小限１本の信号機とグランド線が必要なだけで簡便で
あり、通信距離の長い場合や伝送する情報量が少ない場
合に適している。

〔従来の技術〕

上述のような背景からピント長の切り換えを行うことが
できるシリアル通信装置が提供されているが、この種の
従来のシリアル通信装置では２つの固定ビット長の切り
換え、例えば８ビットと１６ビ，トの切り換えとなって
おり、固定されたビット長の中から必要なデータを抽出
するようにしている。

〔発明が解決しようとする課題〕

しかしながら、このような従来のデータ通信装置にあっ
ては、ビット長の切り換えを行うことができても、任意
のビット長の設定はできないため、固定されたビット長
のシリアル通信を行っているにすぎなかった。そのため
、必要なデータだけでなく・不必要なデータを含んだシ
リアル通信となることかあり、シリアル通信に時間がか
かるという問題点があった。例えば６ビットのデータを
送りたい場合には８ビット長の通信に切り換えて行うた
め、２ビット分は不必要なデータとなり、この分だけシ
リアル通信に余計な時間がかかる。

また、第２の問題点として例えば、８ビット長のシリア
ル通信装置での４ビット長のシリアル通信においては、
送信側で下位４ビットを送信しても受信側で上位４ビッ
トへ受信されるため、送信側と受信側とで、上位４ビッ
ト・下位４ビットの違いが生じ、これを直すためにソフ
トウェアによる処理を必要として負担が増大するという
欠点があった． そこで、本発明は、任意のビット長のデータのシリアル
通信を可能としてシリアル通信の時間短縮を図り、かつ
ソフトウエアによる処理を軽減できるデータ通信装置を
提供することを目的としている。

〔課題を解決するための手段〕

本発明によるデータ通信装置は上記目的達威のため、シ
リアル通信の対象となる所定ビット長のデータをシリア
ルに記憶する記憶手段と、記憶手段に記憶されたシリア
ルデータのうちシリアル通信を行うあるビット長のデー
タの始めのビット位置と終わりのビット位置を設定する
ピント長設定手段と、シリアル通信を行っているときの
シリアルデータに対して同期をとるシフトクロックと、
シリアル通信を行っていないときのシリアルデータに対
して同期をとるダミークロックとを制御するクロソク制
御手段と、記憶手段に記憶されたシリアルデータに対し
、シフトクロックをカウントしそのカウント値がビット
長設定手段により設定されたビット長である間をシリア
ル通信期間として指令し、それ以外を高速のダミー期間
として指令する通信制御手段と、前記シリアル通信期間
にあるとき、記憶手段のシリアルデータのうちからビッ
ト長設定手段により設定されたあるビット長のデータを
取り出してシリアル通信を行い、前記ダミー期間にある
ときはシリアルデータの取り出しを停止する出力生成手
段と、を傭えている。

〔作用〕

本発明では、シリアルデータ送信時はスタート値とスト
ップ値、すなわちシリアル通信を行うあるビット長のデ
ータの始めのビット位置と終わりのビット位置がビット
長設定手段に設定され、そのスタート値とストップ値の
間（シリアル通信期間）は、シリアル通信に使用するた
めのシフトクロックを使用してシフト動作・カウント動
作が行われ、出力生成手段により出力がイネーブルにさ
れ、シリアル送信動作が行われる．また、それ以外の間
（ダミー期間）は、高速のダミークロックを使用するこ
とによりシフト動作・カウント動作が行われ、出力がデ
ィセープルにされて、シリアルデータが出力されない． 一方、受信動作時は、送信動作と同様にスタート値から
ストップ値までの間、シリアル通信のシフトクロンクに
より受信動作が行われる。そして、ダミー期間になると
、受信データの取り出しが停止される。

したがって、シリアルデータのうちの任意のビット長の
データのみのシリアル通信が可能となり、しかもダミー
期間は高速処理されるから、通信時間が短縮する。また
、シリアルデータ処理が簡略化され、ソフトウェアに対
する負荷が軽減する。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第１〜５図は本発明に係るデータ通信装置の一実施例を
示す図である。第ｌ図はデータ通信装置のブロック図、
第２図はデータ通信装置の各ブロックの主要な内部構戒
を示す図である．これらの図において、１はシリアルシ
フトレジスタ部（記憶手段に相当）であり、シリアル通
信の対象となる所定ビット長（本実施例では８ビット長
）のデータをシリアルに記憶する。２はクロック制御部
（クロック制御手段に相当）であり、複数の入力クロソ
クを用い、シリアル通信動作に必要なときはシリアルデ
ータに対してシフトクロックと同期をとり、シリアル通
信動作に必要でないときは高速のダミークロックでシリ
アルデータに対して同期をとる．内部構或は第２図に示
すようにアンドゲート３、４、オアゲート５およびイン
バータ６からなり、後述の出力制御部１０からの出力イ
ネーブル信号が入力されるとシフトクロックを出力し、
出力イネーブル信号の入力停止時にはダミークロフクを
出力する。

７はビット長設定レジスタ部（ビット長設定手段に相当
）であり、シリアルシフトレジスタ部ｌに記憶されたシ
リアルデータのうちシリアル通信を行う８ビント長のデ
ータの始めのビット位置と終わりのビット位置を設定す
る．具体的には、第２図に示すように始めのビット位置
をスタート値とし、終わりのビット位置をストップ値と
して設定する。８はカウンタ部であり、シフトクロンク
およびダ旦一クロックをカウントするものである．９は
比較検出部であり、ビント長設定レジスタ部７に設定し
た値とカウンタ部８の値とを比較して一致すると、一致
信号を出力制御部１０に出力する．比較検出部９は具体
的には第２図に詳細を示すようにエクスクルーシブオア
ゲート１１ａ〜ｌｌｎおよびノアゲート１２ａ〜１２ｍ
からなり、ビット長設定レジスタ部７に設定されたスタ
ート値とカウンタ部８のカウント値とを比較し、両者が
一致したとき“Ｈ”レベルの信号を出力制御部１０の後
述のＳＲフリフプフロップ回路１６のセント端子に出力
する。また、ビット長設定レジスタ部７に設定されたス
トップ値とカウント値とが一致したとき“，Ｈ”レベル
の信号をＳＲフリソプフロップ回路１６のリセント端子
に出力する。なお、ＳＲフリンプフロップ回路ｌ６は上
記“Ｈ”レベル信号の他に外部からのリセント信号によ
ってもリセットされる。

上記カウンタ部８および比較検出部９は通信制御手段１
３を構威しており、結局、通信制御手段１３はシリアル
シフトレジスタ部ｌに記憶されたシリアルデータに対し
、シフトクロックをカウントしそのカウント値がビット
長設定レジスタ部７により設定されたビット長である間
をシリアル通信期間として指令し、それ以外を高速のダ
ご一期間として指令する機能を有する。この場合、ノア
ゲート１２ａから“Ｈ″レベルの信号がＳＲプリンプフ
ロソプ回路１６に出力され、ノアゲート１２ｍから“Ｈ
”レベルの信号が出力されるまでの間がシリアル通信期
間に相当し、それ以外が高速のダミー期間に相当する。

出力制御部（出力生成手段に相当）１０はアンドゲート
１４、１５およびＳＲフリソブフロップ回路１６からな
り、ＳＲフリソブフロップ回路１６がセントされて出力
Ｑが“Ｈ″レベルになると、これを出力イネーブル信号
としてクロソク制御部２に供給するとともに、アンドゲ
ート１４、１５をオープンにしてクロック制御部２の出
力である内部シフトクロソクをシフトクロソクとしてア
ンドゲートｌ５から出力させ、同時にシリアルシフトレ
ジスタ部１のシリアルデータをアンドゲート１４から出
力させる。一方、ＳＲフリソブフロソブ回路１６がりセ
ントされて出力Ｑが“Ｌ″レベルになると上記出力イネ
ーブル信号の出力を停止して上記各動作を停止させる。

次に、作用を説明する。

送且且 ８ビット長のうちビント２からビフト４までの３ビット
分のデータの送信動作を例として第３図のタイミングチ
ャートを参照しつつ説明する．まず、ビット長設定レジ
スタ部７にスタート値としてビット２（すなわち、カウ
ンタ部８のカウント値としては３の値）を設定し、スト
ップ値としてビット４　（すなわち、同様に５の値）を
設一定する．なお、８ビット長のデータはビットＯ〜ビ
ット７で表される（第３図参照〉。次いで、シリアル通
信動作に起動をかけることにより、クロンク制御部２で
はシリアル通信動作に必要でないダミークロックにより
シフト動作・カウント動作を開始する。そして、比較検
出部９によりスタート値とカウンタ値の一致が検出され
る。クロソク制御部２にてシフトクロソクを切り換え、
シリアル通信用シフトクロソクでシフト動作・カウント
動作を行う。このとき、第３図に示すように出力イネー
ブルとなり、ビット２〜ビフト４までのデータ・シフト
クロックが出力される。ビント４のデータの出力が終了
したとき、比較検出部９によりストップ値とカウンタ値
の一致が検出され、出力制御部１０により出力がディセ
ーブルとなり、データ・シフトクロソクの出力が止まる
。また、クロソク制御部２にてシフトクロックを再びダ
ミークロソクへ切り換え、シフト動作・カウント動作は
８ビット長をカウントするまで続けられ、８ビノト長を
カウント後シフト動作・カウント動作が停止する。なお
、このときはビソト４のデータ出力が終了したあとでダ
ミークロンクによる動作を行わないようにしてもよい。

したがって、送信時には８ビットのシリアルデータのう
ちの任意のビット長である２ビットから４ビットまでの
データのシリアル送信が行われ、その前後の高速のダミ
ークロソクでシリアルデータのシフト処理が行われる。

その結果、通信時間を短縮することができる。

劃左吐 受信時はそのタイミングチャートを第４図に示すように
、まずスタート値をカウンタ部８に設定し、ストソブ値
をビット長設定レジスタ７に設定する。そして、データ
・シフトクロソクの受信により、シフト動作・カウン１
一動作が開始される。

その際、カウンタ部８は設定したカウント値よりカウン
ト動作を始める。次いで、第４図のようにカウント値が
ストップ値と一致すると、クロック制御部２によりシフ
トクロックはダミークロックに切り換えられ、ダミーク
ロソクでシフト動作・カウント動作が続けられ、カウン
ト値が８ビット分となったときにシフト動作・カウント
動作が終了する。これにより、データはシリアルシフト
レジスタ部１中のビソト２からビット４間の受信を行う
ことができる。したがって、受信時においても通信時間
の短縮を図ることができる他、特にシリアルデータの受
信処理が簡略化され、ソフトウエアに対ずる負荷を軽減
することができる。

なお、送信側と受信側でスタート値とストップ値を変え
て設定することにより、第５図に示すように送信側と受
信側とで、任意のビット位置にデータの授受を行うこと
も可能である。

また、上記実施例は最小ビット（ｂｉｔ　Ｏ）からのデ
ータのシリアル通信の例であるが、これにかぎらず、通
常のシリアル通信装置と同様に最大ビッ｝　（ｂｉｔ　
７）からのデータのシリアル通信も可能である。

〔発明の効果〕

本発明によれば、任意のビット長のみのシリアル通信が
可能であり、通信時間を短縮できるという効果を奏し，
、任意のビット長のデータを任意のビットで伝送するこ
とができる。

また、シリアルデータの処理を簡略化することができ、
ソフトウエアに対する負荷を軽減して、データ通信装置
の性能を向上させることができる。

【図面の簡単な説明】

第１〜５図は本発明に係るデータ通信装置の一実施例を
示す図であり、 第１図はそのブロック図、 第２図はその各ブロックの主要な内部構或を示す図、 第３図はその送信動作のタイミングチャート、第４図は
その受信動作のタイミングチャート、第５図はそのシリ
アル通信のビソト位置をずらしたときの動作を説明する
図である。 １３・・・・・・通信制御手段、 １６・・・・・−ＳＲフリップフロップ回路。 ■・・・・・・シリアルシフトレジスク部（記憶手段）
２・・・・・・クロソク制御部（クロック制御手・段）
、、３、４、１４、１５・・・・・・アンドゲート、５
・・・・・・オアゲート、 ６・・・・・・インバータ、 ７・・・・・・ビット長設定レジスタ部（ビット長設定
手段）、 ８・・・・・・カウンタ部、 ９・・・・・・比較検出部、

Claims (1)

1. 【特許請求の範囲】 シリアル通信の対象となる所定ビット長のデータをシリ
   アルに記憶する記憶手段と、 記憶手段に記憶されたシリアルデータのうち、シリアル
   通信を行うあるビット長のデータの始めのビット位置と
   終わりのビット位置を設定するビット長設定手段と、 シリアル通信を行っているときのシリアルデータに対し
   て同期をとるシフトクロックと、シリアル通信を行って
   いないときのシリアルデータに対して同期をとるダミー
   クロックとを制御するクロック制御手段と、 記憶手段に記憶されたシリアルデータに対し、シフトク
   ロックをカウントしそのカウント値がビット長設定手段
   により設定されたビット長である間をシリアル通信期間
   として指令し、それ以外を高速のダミー期間として指令
   する通信制御手段と、前記シリアル通信期間にあるとき
   、記憶手段のシリアルデータのうちからビット長設定手
   段により設定されたあるビット長のデータを取り出して
   シリアル通信を行い、前記ダミー期間にあるときはシリ
   アルデータの取り出しを停止する出力生成手段と、 を備えたことを特徴とするデータ通信装置。